JPS61190972A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61190972A JPS61190972A JP3033785A JP3033785A JPS61190972A JP S61190972 A JPS61190972 A JP S61190972A JP 3033785 A JP3033785 A JP 3033785A JP 3033785 A JP3033785 A JP 3033785A JP S61190972 A JPS61190972 A JP S61190972A
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- 239000000758 substrate Substances 0.000 claims abstract description 25
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- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置技術さらにはＣ−ＭＯ
Ｓ型の半導体集積回路装置に適用して特に有効な技術に
関するもので、たとえば、Ｃ−ＭＯＳ型の論理ＩＣに利
用して有効な技術に関するものである。
Ｓ型の半導体集積回路装置に適用して特に有効な技術に
関するもので、たとえば、Ｃ−ＭＯＳ型の論理ＩＣに利
用して有効な技術に関するものである。
〔背景技術」
例えばＣ−ＭＯＳ型の論理回路が形成された半導体集積
回路装置では、第３図に示すように、その内部回路１０
と入力端子Ｐ１ｎとの間に入力保護回路が必要となる。
回路装置では、第３図に示すように、その内部回路１０
と入力端子Ｐ１ｎとの間に入力保護回路が必要となる。
この入力保護回路は、入力端子ＰＩｎから内部回路１０
に入力される電圧を一定範囲内にクランプすることにエ
リ、その内部回路１０を例えば静電気などによる過電圧
から保護するものであって、ダイオードＤＩ、Ｄ２．Ｄ
３および抵抗Ｋ１． Ｒ２などを用いて構成される。
に入力される電圧を一定範囲内にクランプすることにエ
リ、その内部回路１０を例えば静電気などによる過電圧
から保護するものであって、ダイオードＤＩ、Ｄ２．Ｄ
３および抵抗Ｋ１． Ｒ２などを用いて構成される。
ここで、ダイオードＤ１．Ｄ２は、接地電位ＧＮＤ側か
ら内部回路１０の入力側に向けて接続されることにより
、その内部回路１００入力電圧が負側に大きく撮れるの
ｔ抑制（クランプ）する。また、ダイオードＤ３は、電
源電位（＋ ） Ｖｃｅ側から内部回路１００入力側に
向けて接続されることにより、その内部回路１００入力
電圧が正側に大きく振れるのを抑制（クランプ）する。
ら内部回路１０の入力側に向けて接続されることにより
、その内部回路１００入力電圧が負側に大きく撮れるの
ｔ抑制（クランプ）する。また、ダイオードＤ３は、電
源電位（＋ ） Ｖｃｅ側から内部回路１００入力側に
向けて接続されることにより、その内部回路１００入力
電圧が正側に大きく振れるのを抑制（クランプ）する。
これにより、例えば入力端子Ｐｉｎに静電気などによる
過電圧が誤って印刀口されても、内部回路１０をその過
電圧から保護することができろようになって（・る。
過電圧が誤って印刀口されても、内部回路１０をその過
電圧から保護することができろようになって（・る。
上述した入力保護回路は、第４図にその概略を示すよう
に、内部回路１０と共に同じ半導体基板１に一緒に形成
される。第４図に示す例では、ｐ−型（ｐａｔ型）のシ
リコン半導体基板１に、内部回路１０を構成するための
ＭＯ８電界効果トランジスタＱｎと上記保護回路を構成
するだめのダイオードＤｉ、Ｄ２．Ｄ３お工び抵抗）ｔ
ｌ、Ｒ２が一緒に形成されている。同図にお（・て、Ｍ
Ｏ８電界効果トランジスタＱｎは、ｐ型つェル孤散層２
１、ｎ＋＋ソース・ドレイン拡散層３１，３２、および
ゲート電極５１などによって構成される。
に、内部回路１０と共に同じ半導体基板１に一緒に形成
される。第４図に示す例では、ｐ−型（ｐａｔ型）のシ
リコン半導体基板１に、内部回路１０を構成するための
ＭＯ８電界効果トランジスタＱｎと上記保護回路を構成
するだめのダイオードＤｉ、Ｄ２．Ｄ３お工び抵抗）ｔ
ｌ、Ｒ２が一緒に形成されている。同図にお（・て、Ｍ
Ｏ８電界効果トランジスタＱｎは、ｐ型つェル孤散層２
１、ｎ＋＋ソース・ドレイン拡散層３１，３２、および
ゲート電極５１などによって構成される。
Ｓはソース、Ｇはゲート、Ｄはドレインをそれぞれ示す
。また、入力保護回路側のダイオードＤ１゜Ｄ２．Ｄ３
、抵抗Ｒ２、および抵抗Ｒ１は、ｐ型ウェル拡散層２２
、ｎ＋型型数散層３３ｐ＋型型数散層５０および基板１
上に設けられた多結晶シリコン層によって構！ｆＣされ
る。
。また、入力保護回路側のダイオードＤ１゜Ｄ２．Ｄ３
、抵抗Ｒ２、および抵抗Ｒ１は、ｐ型ウェル拡散層２２
、ｎ＋型型数散層３３ｐ＋型型数散層５０および基板１
上に設けられた多結晶シリコン層によって構！ｆＣされ
る。
しかしかかる技術においては、例えばｎ＋＋ソース・ド
レイン拡散層３１、ｐ型ウェルＳ散層２１、ｎ−型半導
体基板１、ｐ＋型型数散層５０工って、ｎｐｎｐの４層
接合構造による寄生サイリス、りが生じる。第４図中の
Ｑｌ、Ｑ２は、その畜生サイリスタを構成する寄生バイ
ポーラトランジスタを示す。この寄生サイリスタは、例
えば上記寄生バイポーラトランジスタＱ１．Ｑ２の等価
電流増幅率を低くするような手立てｆｔＮすことにより
、通常の使用状態ではトリガーされな（・ように対策さ
れている。ところが、入力端子Ｐｉｎから異常な過電圧
が印刀０されたりすると、その過電圧によって寄生サイ
リスタがトリガーされて、いわゆるラッチアップが起き
てしまう、という問題点が生ずるということが本発明者
によって明らかとされた。
レイン拡散層３１、ｐ型ウェルＳ散層２１、ｎ−型半導
体基板１、ｐ＋型型数散層５０工って、ｎｐｎｐの４層
接合構造による寄生サイリス、りが生じる。第４図中の
Ｑｌ、Ｑ２は、その畜生サイリスタを構成する寄生バイ
ポーラトランジスタを示す。この寄生サイリスタは、例
えば上記寄生バイポーラトランジスタＱ１．Ｑ２の等価
電流増幅率を低くするような手立てｆｔＮすことにより
、通常の使用状態ではトリガーされな（・ように対策さ
れている。ところが、入力端子Ｐｉｎから異常な過電圧
が印刀０されたりすると、その過電圧によって寄生サイ
リスタがトリガーされて、いわゆるラッチアップが起き
てしまう、という問題点が生ずるということが本発明者
によって明らかとされた。
なお、ＭＵＳｍ半導体集積回路装置のラッチアップ防止
については、例えば日経マグロウヒル社発行［日経エレ
クトロニクス１９８２年６月２１日号Ｊ１４６，１４７
頁などに記載されている。
については、例えば日経マグロウヒル社発行［日経エレ
クトロニクス１９８２年６月２１日号Ｊ１４６，１４７
頁などに記載されている。
この発明の目的は、内部回路の保護を確実に行なうこと
ができるとともに、異常な入力電圧に対してもラッチア
ップの発生ｔ５１実に防止できるようにした半導体実積
回路装置技術を提供するものである。
ができるとともに、異常な入力電圧に対してもラッチア
ップの発生ｔ５１実に防止できるようにした半導体実積
回路装置技術を提供するものである。
この発明の前記ならびくそのほかの目的と新規な特徴に
ついては、木切細薔の記述および添附図面から明らかに
なるであろう。
ついては、木切細薔の記述および添附図面から明らかに
なるであろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、入力保護回路のダイオードの一部を半導体基
板の表面酸化膜上に形成することにより、内部回路の保
護を確実に行なうことができるとともに、異常な入力電
圧に対してもラッチアップの発生を確実に防止できるよ
うＫする、と℃・う目的を達成するものである。
板の表面酸化膜上に形成することにより、内部回路の保
護を確実に行なうことができるとともに、異常な入力電
圧に対してもラッチアップの発生を確実に防止できるよ
うＫする、と℃・う目的を達成するものである。
し実施例〕
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面におい℃同一符号は同一あるいは相当部分を
示す。
示す。
第１図はこの発明による半導体集積回路装置の要部にお
ゆる一実施例を示す。
ゆる一実施例を示す。
また、第２図は第１図Ｙｆｆ略化して示す。
第１図および第２図に示す半導体集積回路装置はｎ−型
シリコン半導体基板１″Ｉｔ便用し、Ｃ−ＭＯＳ型の素
子を使用した内部回路１０と、ダイオードＤ１．Ｄ２．
Ｄ３および抵抗）Ｌｌ、）ｔ２による入力保護回路とが
形成されて（・る。入力保護回路は入力端子ｐｉｎと内
部回路１０の間に設けられる。
シリコン半導体基板１″Ｉｔ便用し、Ｃ−ＭＯＳ型の素
子を使用した内部回路１０と、ダイオードＤ１．Ｄ２．
Ｄ３および抵抗）Ｌｌ、）ｔ２による入力保護回路とが
形成されて（・る。入力保護回路は入力端子ｐｉｎと内
部回路１０の間に設けられる。
第１図および第２図において、ＭＯ８電界効、来トラン
ジスタＱｎは内部回路１０に含まれるものである。この
ＭＯ８電界効果トランジスタＱｎは、ｐ型つェル拡敢層
２１、ｎ＋＋ソース・ドレイン拡散層３１．３２、およ
び多結晶シリコンによるゲート電極５１などによつ１構
成される。Ｓはソース、Ｇはゲート、Ｄはドレインをそ
れぞれ示す。
ジスタＱｎは内部回路１０に含まれるものである。この
ＭＯ８電界効果トランジスタＱｎは、ｐ型つェル拡敢層
２１、ｎ＋＋ソース・ドレイン拡散層３１．３２、およ
び多結晶シリコンによるゲート電極５１などによつ１構
成される。Ｓはソース、Ｇはゲート、Ｄはドレインをそ
れぞれ示す。
また、６はアルミニウムなどによる電極χ示す。
入力保護回路は、回路的には第３図に示したものと同じ
であつ又、ダイオードｌ）１． Ｄ２が接地電位ＧＮ
Ｌ）ｉｔ！ＩＩに接続されることにより入力電圧の負
側への振れを抑制し、ダイオードＤ３が基板１側（Ｖｃ
ｌｌｌ）に接続されることにより入力電圧の正側への過
大振幅夕制限する〇 人力保鏝回路側におい℃、抵抗に１は、基板１め表面酸
化膜４上に形成された多結晶シリコン層５２を利用して
構成されている。接地電位ＧＮＤ側に接続されろダイオ
ードＤＩ、Ｄ２は、ｐ型ウェル拡散層２２と、このｐ型
つェル壓散層２２内に形成されたｎ＋型型数散層３３間
に形成されて（・る。ｐ型つェル５散層２２は接地電位
ＧＮＤに接続される。抵抗Ｒ２は、ｎ″″型孤型層散層
３３散層抵抗を利用して構成されて（・る。
であつ又、ダイオードｌ）１． Ｄ２が接地電位ＧＮ
Ｌ）ｉｔ！ＩＩに接続されることにより入力電圧の負
側への振れを抑制し、ダイオードＤ３が基板１側（Ｖｃ
ｌｌｌ）に接続されることにより入力電圧の正側への過
大振幅夕制限する〇 人力保鏝回路側におい℃、抵抗に１は、基板１め表面酸
化膜４上に形成された多結晶シリコン層５２を利用して
構成されている。接地電位ＧＮＤ側に接続されろダイオ
ードＤＩ、Ｄ２は、ｐ型ウェル拡散層２２と、このｐ型
つェル壓散層２２内に形成されたｎ＋型型数散層３３間
に形成されて（・る。ｐ型つェル５散層２２は接地電位
ＧＮＤに接続される。抵抗Ｒ２は、ｎ″″型孤型層散層
３３散層抵抗を利用して構成されて（・る。
ここで、入力端子Ｐｉｎから内部回路１０に入力される
電圧を基板！４ｊｉＩ４の電位Ｖｃｃにクランプするダ
イオードＬ）１については、基板１内の拡散層によらず
に、その基板１０表面ば化ＰＡ４上に設けられた多結晶
シリコン層５３．５４によって形成されている。多結晶
シリコン４５３．５４は一体に形成されるものであって
、その一方５３にｐ＋型の導、電性が、その他方にｎ＋
型の導電性がそれぞれ付与されている。これにより、そ
のｐ＋型多結晶シリコン層５３とｎ“型多結晶シリコン
層５４との間に接合型のダイオードＤ１が形成されて〜
・る。そして、このダイオードＤ１が入力端子Ｐｉｎ側
から基板１側に順方向に接続・結線されることにより、
入力電圧が正側に大きく振れるのがクランプされるよう
になって〜・る。
電圧を基板！４ｊｉＩ４の電位Ｖｃｃにクランプするダ
イオードＬ）１については、基板１内の拡散層によらず
に、その基板１０表面ば化ＰＡ４上に設けられた多結晶
シリコン層５３．５４によって形成されている。多結晶
シリコン４５３．５４は一体に形成されるものであって
、その一方５３にｐ＋型の導、電性が、その他方にｎ＋
型の導電性がそれぞれ付与されている。これにより、そ
のｐ＋型多結晶シリコン層５３とｎ“型多結晶シリコン
層５４との間に接合型のダイオードＤ１が形成されて〜
・る。そして、このダイオードＤ１が入力端子Ｐｉｎ側
から基板１側に順方向に接続・結線されることにより、
入力電圧が正側に大きく振れるのがクランプされるよう
になって〜・る。
以上のようにして、基板ｉｌｌに接続されるダイオード
Ｄ１をその基板１から離して形成したことにより、少な
くともそのダイオードＤ１の周囲では寄生サイリスタが
形成されなくなり、これにより入力電圧の異常によるラ
ッチアップが確実に防止される工５になる。
Ｄ１をその基板１から離して形成したことにより、少な
くともそのダイオードＤ１の周囲では寄生サイリスタが
形成されなくなり、これにより入力電圧の異常によるラ
ッチアップが確実に防止される工５になる。
（１）入力保護回路のダイオードの一部を半導体基板の
表面酸化膜上に形成することにより、内部回路の保ｉｆ
！ｉＹ確実に行なうことができるとともに、異常な入力
電圧に対し℃もラッチアップの発生を確実に防止できる
ようになる、という効果が得られる。
表面酸化膜上に形成することにより、内部回路の保ｉｆ
！ｉＹ確実に行なうことができるとともに、異常な入力
電圧に対し℃もラッチアップの発生を確実に防止できる
ようになる、という効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で植々変更
可能であることは〜・うまでもな（・。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で植々変更
可能であることは〜・うまでもな（・。
（利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣ−ＭＯ８型半導体
集槓回路装置、特にＣ−ＭＯＳ型の論理用半導体集積回
路装置技術に適用した場合について説明したが、それに
限定されるものでは。
をその背景となった利用分野であるＣ−ＭＯ８型半導体
集槓回路装置、特にＣ−ＭＯＳ型の論理用半導体集積回
路装置技術に適用した場合について説明したが、それに
限定されるものでは。
なく、例えば、バイポーラ型あるいはバイポーラ／ＭＯ
８混在型の半導体集積回路装置技術などにも適用できる
。少なくともダイオードを用（・て入力保護回路を構成
する条件のものには適用できる。
８混在型の半導体集積回路装置技術などにも適用できる
。少なくともダイオードを用（・て入力保護回路を構成
する条件のものには適用できる。
第１図はこの発明による半導体集積回路装置の要部にお
けろ一実施例を示す断面図、 第２図は第１図’ｋＷＲ略化して示す図、第３図は第１
図に示した半導体集積回路装置に形成され１〜・る入力
保護回路を示す回路図、第４図は従来の半導体集積回路
装置の入力保護回路部分の概略を示す図である。 １・・・ｐ−型シリコン半導体基板、２１．２２・・・
ｐ型つェル孤散層、３１．３２・・・ｎ＋＋ソース・ド
レイン藁散層、３３・・・ｎ“型拡散層、５２・・・多
結晶シリコン層、５３・−・ｐ＋＋多結晶シリコン層、
５４・“・ｎ＋型多結晶シリコン層、１０・・・Ｃ−Ｍ
ＯＳによる内部回路、Ｑｎ・・・ｎチャンネルＭＯ８電
界効果トランジスタ、Ｒ１，Ｒ２・・・入力保護回路を
構成するための抵抗、Ｄｌ、Ｄ２．Ｄ３・・・入力保護
回路を構成するためのダイオード、ｐ＋１・・・入力端
子、Ｖｃｃ・・・電源を位＜’７１．板電位）、ＧＮＩ
）・・・接地電位。
けろ一実施例を示す断面図、 第２図は第１図’ｋＷＲ略化して示す図、第３図は第１
図に示した半導体集積回路装置に形成され１〜・る入力
保護回路を示す回路図、第４図は従来の半導体集積回路
装置の入力保護回路部分の概略を示す図である。 １・・・ｐ−型シリコン半導体基板、２１．２２・・・
ｐ型つェル孤散層、３１．３２・・・ｎ＋＋ソース・ド
レイン藁散層、３３・・・ｎ“型拡散層、５２・・・多
結晶シリコン層、５３・−・ｐ＋＋多結晶シリコン層、
５４・“・ｎ＋型多結晶シリコン層、１０・・・Ｃ−Ｍ
ＯＳによる内部回路、Ｑｎ・・・ｎチャンネルＭＯ８電
界効果トランジスタ、Ｒ１，Ｒ２・・・入力保護回路を
構成するための抵抗、Ｄｌ、Ｄ２．Ｄ３・・・入力保護
回路を構成するためのダイオード、ｐ＋１・・・入力端
子、Ｖｃｃ・・・電源を位＜’７１．板電位）、ＧＮＩ
）・・・接地電位。
Claims (1)
- 【特許請求の範囲】 １、Ｃ−ＭＯＳによる内部回路と、ダイオードによる入
力保護回路とが形成された半導体集積回路装置であつて
、上記ダイオードを多結晶シリコンによつて形成すると
ともに、この多結晶シリコンを半導体基板の表面酸化膜
上に設けたことを特徴とする半導体集積回路装置。 ２、上記ダイオードは、入力端子から内部回路に入力さ
れる電圧を基板側の電位にクランプするように接続され
ていることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3033785A JPS61190972A (ja) | 1985-02-20 | 1985-02-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3033785A JPS61190972A (ja) | 1985-02-20 | 1985-02-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61190972A true JPS61190972A (ja) | 1986-08-25 |
Family
ID=12301004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3033785A Pending JPS61190972A (ja) | 1985-02-20 | 1985-02-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190972A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211760A (ja) * | 1987-02-27 | 1988-09-02 | Toshiba Corp | 半導体装置とその製造方法 |
| WO1991002408A1 (en) * | 1989-07-28 | 1991-02-21 | Dallas Semiconductor Corporation | Line-powered integrated circuit transceiver |
| US5032742A (en) * | 1989-07-28 | 1991-07-16 | Dallas Semiconductor Corporation | ESD circuit for input which exceeds power supplies in normal operation |
| US5227655A (en) * | 1990-02-15 | 1993-07-13 | Nec Corporation | Field effect transistor capable of easily adjusting switching speed thereof |
| US5350671A (en) * | 1987-11-18 | 1994-09-27 | Chiron Corporation | HCV immunoassays employing C domain antigens |
-
1985
- 1985-02-20 JP JP3033785A patent/JPS61190972A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211760A (ja) * | 1987-02-27 | 1988-09-02 | Toshiba Corp | 半導体装置とその製造方法 |
| US5350671A (en) * | 1987-11-18 | 1994-09-27 | Chiron Corporation | HCV immunoassays employing C domain antigens |
| WO1991002408A1 (en) * | 1989-07-28 | 1991-02-21 | Dallas Semiconductor Corporation | Line-powered integrated circuit transceiver |
| US5032742A (en) * | 1989-07-28 | 1991-07-16 | Dallas Semiconductor Corporation | ESD circuit for input which exceeds power supplies in normal operation |
| US5227655A (en) * | 1990-02-15 | 1993-07-13 | Nec Corporation | Field effect transistor capable of easily adjusting switching speed thereof |
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