JPH02133965A - ゲート保護装置 - Google Patents
ゲート保護装置Info
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- JPH02133965A JPH02133965A JP28792288A JP28792288A JPH02133965A JP H02133965 A JPH02133965 A JP H02133965A JP 28792288 A JP28792288 A JP 28792288A JP 28792288 A JP28792288 A JP 28792288A JP H02133965 A JPH02133965 A JP H02133965A
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- 239000012535 impurity Substances 0.000 claims abstract description 124
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 230000015556 catabolic process Effects 0.000 abstract description 20
- 230000003071 parasitic effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、絶縁ゲート型電界効果トランジスタを入力と
する半導体装置のゲート保護装置に関する。
する半導体装置のゲート保護装置に関する。
［従来の技術］
従来のゲート保＝■回路は、第４図に示す回路図のよう
に高電位側電源ＶＤＤと入力パッド１間のダイオード２
７と、低電位側電源ｖｓｓと入力パッド１間のダイオー
ド２８とから構成されており、前記回路を半導体装置で
構成した従来のゲート保護装置には、第３図に示す断面
図のようにＮ型半導体基板２０の一表面にＮ型半導体基
板２０よりも不純物濃度の高いＰ型不純物領域２１とＮ
型不純物領域２２と、Ｐ型不純物領域２１の表面にＰ型
不純物領域２１より不純物濃度の高いＰ空高濃度不純物
領域２３とＮ型高濃度不純物領域２４と、Ｎ型不純物領
域２２の表面にＮ型不純物領域２２より不純物濃度の高
いＰ型窩濃度不純物領域２５とＮ型高濃度不純物領域２
６から構成され、Ｐ空高濃度不純物領域２３には低電位
側電源ｖＳＳが。
に高電位側電源ＶＤＤと入力パッド１間のダイオード２
７と、低電位側電源ｖｓｓと入力パッド１間のダイオー
ド２８とから構成されており、前記回路を半導体装置で
構成した従来のゲート保護装置には、第３図に示す断面
図のようにＮ型半導体基板２０の一表面にＮ型半導体基
板２０よりも不純物濃度の高いＰ型不純物領域２１とＮ
型不純物領域２２と、Ｐ型不純物領域２１の表面にＰ型
不純物領域２１より不純物濃度の高いＰ空高濃度不純物
領域２３とＮ型高濃度不純物領域２４と、Ｎ型不純物領
域２２の表面にＮ型不純物領域２２より不純物濃度の高
いＰ型窩濃度不純物領域２５とＮ型高濃度不純物領域２
６から構成され、Ｐ空高濃度不純物領域２３には低電位
側電源ｖＳＳが。
Ｎ型高濃度不純物領域２６には高電位側電源ＶＤＤがそ
れぞれ接続され、Ｎ型高濃度不純物領域２４、Ｐ型窩濃
度不純物領域２５１人力パツドｌと入力ＭＯ３Ｉ−ラン
ジスタのゲート２が電気的に接続されたゲート保護装置
があった。
れぞれ接続され、Ｎ型高濃度不純物領域２４、Ｐ型窩濃
度不純物領域２５１人力パツドｌと入力ＭＯ３Ｉ−ラン
ジスタのゲート２が電気的に接続されたゲート保護装置
があった。
［発明が解決しようとする課題］
第３図で示された従来構成の等両回路は、第５図に示す
ように、Ｐ型不純物領域２１とＮ型窩濃度不純物領ｔｄ
２４．Ｎ型不純物領域２２とＰ型窩濃度不純物領域２５
から成るＰＮ接合ダイオード２７．２８と、Ｐ型不純物
領域２１のベース、・Ｎ型不純物領域２２のコレクタ、
Ｎ型高濃度不純物領ｔｌｉ２４のエミッタから成る寄生
ＮＰＮバイポーラトランジスタ２９と、Ｎ型不純物領域
２２のベース、Ｐ型不純物領域２１のコレクタ、Ｐ型高
濃度不純物領ｔｄ２６のエミッタから成る寄生ＰＮｌ〕
バイポーラトランジスタ３０から構成される。
ように、Ｐ型不純物領域２１とＮ型窩濃度不純物領ｔｄ
２４．Ｎ型不純物領域２２とＰ型窩濃度不純物領域２５
から成るＰＮ接合ダイオード２７．２８と、Ｐ型不純物
領域２１のベース、・Ｎ型不純物領域２２のコレクタ、
Ｎ型高濃度不純物領ｔｌｉ２４のエミッタから成る寄生
ＮＰＮバイポーラトランジスタ２９と、Ｎ型不純物領域
２２のベース、Ｐ型不純物領域２１のコレクタ、Ｐ型高
濃度不純物領ｔｄ２６のエミッタから成る寄生ＰＮｌ〕
バイポーラトランジスタ３０から構成される。
上記第５図の等両回路のＶＤＤ、 ＶＳＳにそれぞれの
電源電圧が印加されていない時にたとえば、７０口と入
力パッド１間にＶＤＤに対して負のサージが印加された
場合、寄生バイポーラトランジスタ２９はベースが開放
となるためにダイアックとなる。
電源電圧が印加されていない時にたとえば、７０口と入
力パッド１間にＶＤＤに対して負のサージが印加された
場合、寄生バイポーラトランジスタ２９はベースが開放
となるためにダイアックとなる。
Ｎ型不純物領域２２の不純物濃度が低いために寄生バイ
ポーラトランジスタ２９のコレクタ抵抗が大きくなり、
グイフックのブレークダウン電圧が高くなる。このため
にサージはタイオード２７の逆方向ブレークダウンによ
って吸収される。
ポーラトランジスタ２９のコレクタ抵抗が大きくなり、
グイフックのブレークダウン電圧が高くなる。このため
にサージはタイオード２７の逆方向ブレークダウンによ
って吸収される。
同様にたとえば、ＶＳＳと入力パッド１間にＶＳＳに対
して正のサージが印加された場合、寄生バイポーラトラ
ンジスタ３０はベースが開放となるためにダイアックと
なる。Ｐ型不純物領１２１の不純物濃度が低いために、
寄生バイポーラトランジスタ３０のコレクタ抵抗が大き
くなり、ダイアックのブレークダウン電圧が高くなる。
して正のサージが印加された場合、寄生バイポーラトラ
ンジスタ３０はベースが開放となるためにダイアックと
なる。Ｐ型不純物領１２１の不純物濃度が低いために、
寄生バイポーラトランジスタ３０のコレクタ抵抗が大き
くなり、ダイアックのブレークダウン電圧が高くなる。
このためにサージはダイオード２８の逆方向ブレークダ
ウンによって吸収される０通常このブレークダウン電圧
は２０Ｖ程度と高いためサージ吸収能力が劣ってしまう
という問題がある。
ウンによって吸収される０通常このブレークダウン電圧
は２０Ｖ程度と高いためサージ吸収能力が劣ってしまう
という問題がある。
本発明では、このような課題を解決しようとするもので
、対ＶＤＤ、対ＶＳＳサージに対して安定した吸収能力
を持つゲート保護装置を提供するところにある。
、対ＶＤＤ、対ＶＳＳサージに対して安定した吸収能力
を持つゲート保護装置を提供するところにある。
［課題を解決するための手段］
第１導電型の半導体基板の一表面に形成された該半導体
基板より不純物濃度が高い第１導電型の第１の不純物領
域と、該第１の不純物領域の表面に形成された該第１の
不純物領域より不純物濃度が高い第２導電型の第２の不
純物領域と、該第１の不純物領域の下に接して形成され
た該第１の不純物領域より不純物濃度が高い第２導電型
の第１の埋め込み層と、該半導体基板の１１！表面に形
成された該半導体基板より不純物濃度が高い第２導電型
の第３の不純物領域と、該第３の不純物領域の表面に形
成された該第３の不純物領域より不純物濃度が高い第１
１電型の第４の不純物領域と、該第３の不純物領域の下
に接して形成された該第３の不純物領域より不純物濃度
が高い第１導電型の第２の埋め込み層とを具備し、該第
２の不純物領域と該第４の不純物領域が入力バッドとＭ
ＯＳトランジスタのゲートに、該第１の不純物領域と該
第２の埋め込み層が第１の電源に、該第３の不純物領域
と該第１の埋め込み層が第２の電源にそれぞれ電気的に
接続されていることを特徴とする。
基板より不純物濃度が高い第１導電型の第１の不純物領
域と、該第１の不純物領域の表面に形成された該第１の
不純物領域より不純物濃度が高い第２導電型の第２の不
純物領域と、該第１の不純物領域の下に接して形成され
た該第１の不純物領域より不純物濃度が高い第２導電型
の第１の埋め込み層と、該半導体基板の１１！表面に形
成された該半導体基板より不純物濃度が高い第２導電型
の第３の不純物領域と、該第３の不純物領域の表面に形
成された該第３の不純物領域より不純物濃度が高い第１
１電型の第４の不純物領域と、該第３の不純物領域の下
に接して形成された該第３の不純物領域より不純物濃度
が高い第１導電型の第２の埋め込み層とを具備し、該第
２の不純物領域と該第４の不純物領域が入力バッドとＭ
ＯＳトランジスタのゲートに、該第１の不純物領域と該
第２の埋め込み層が第１の電源に、該第３の不純物領域
と該第１の埋め込み層が第２の電源にそれぞれ電気的に
接続されていることを特徴とする。
［実 施 例］
以下１本発明について実施例に基づいて詳細に説明する
。
。
第１図は本発明のゲート保護装置の断面図である。Ｎ型
半導体基板３の中にＮ型半導体基ｆｆ１３よりも不純物
濃度の高いＰ型高濃度埋め込み層４とＮ型高濃度埋め込
み暦５がある。Ｐ型高濃度埋め込み層４の上にはＮ型半
導体基板３よりも不純物濃度が高く、Ｐ型高濃度埋め込
み層４よりも不純物濃度が低いＰ型不純物領域６とＮ型
不純物領域７があり、Ｐ型不純物領域６の表面にはＰ型
不純物領域６よりも不純物濃度の高いＰ空高濃度不純物
領域１０が、Ｎ型不純物領域７の表面にはＮ型不純物領
域７よりも不純物濃度の高いＮ型高濃度不純物領域１１
とＰ空高濃度不純物領域１２が形成されている。同様に
、Ｎ型高濃度埋め込み層５の上にはＮ型半導体基板３よ
りも不純物濃度が高＜、Ｎ型高濃度埋め込み層５よりも
不純物濃度が低いＰ型不純物領域８とＮ型不純物領域９
があり、Ｐ型不純物領域８の表面にはＰ型不純物領域８
よりも不純物濃度が高いＮ型高濃度不純物領域１３とＰ
型窩濃度不純物領域１４が、Ｎ型不純物領域９の表面に
はＮ型不純物領域９よりも不純物濃度の高いＮ型高濃度
不純物領域１５が形成されている。Ｎ型高濃度不純物領
ＦＪ１１と１５は高電位側電源に、Ｐ型窩濃度不純物領
域ｌＯと１４は低電位側電源に、Ｐ空高濃度不純物領域
１２とＮ型高濃度不純物領域１３は入力パッドｌとＭＯ
Ｓトランジスタゲート２にそれぞれ電気的に接続されて
いる。
半導体基板３の中にＮ型半導体基ｆｆ１３よりも不純物
濃度の高いＰ型高濃度埋め込み層４とＮ型高濃度埋め込
み暦５がある。Ｐ型高濃度埋め込み層４の上にはＮ型半
導体基板３よりも不純物濃度が高く、Ｐ型高濃度埋め込
み層４よりも不純物濃度が低いＰ型不純物領域６とＮ型
不純物領域７があり、Ｐ型不純物領域６の表面にはＰ型
不純物領域６よりも不純物濃度の高いＰ空高濃度不純物
領域１０が、Ｎ型不純物領域７の表面にはＮ型不純物領
域７よりも不純物濃度の高いＮ型高濃度不純物領域１１
とＰ空高濃度不純物領域１２が形成されている。同様に
、Ｎ型高濃度埋め込み層５の上にはＮ型半導体基板３よ
りも不純物濃度が高＜、Ｎ型高濃度埋め込み層５よりも
不純物濃度が低いＰ型不純物領域８とＮ型不純物領域９
があり、Ｐ型不純物領域８の表面にはＰ型不純物領域８
よりも不純物濃度が高いＮ型高濃度不純物領域１３とＰ
型窩濃度不純物領域１４が、Ｎ型不純物領域９の表面に
はＮ型不純物領域９よりも不純物濃度の高いＮ型高濃度
不純物領域１５が形成されている。Ｎ型高濃度不純物領
ＦＪ１１と１５は高電位側電源に、Ｐ型窩濃度不純物領
域ｌＯと１４は低電位側電源に、Ｐ空高濃度不純物領域
１２とＮ型高濃度不純物領域１３は入力パッドｌとＭＯ
Ｓトランジスタゲート２にそれぞれ電気的に接続されて
いる。
第２図に示す第１図のゲート保護回路の等価回路は、Ｎ
型不純物領域７とＰ空高濃度不純物領域１２、Ｐ型不純
物領域８とＮ型高濃度不純物領域１３から成るＰＮ接合
ダイオード１６．１７と、Ｐ型不純物領域８から成るベ
ース、Ｎ型高濃度埋め込み層５とＮ型不純物領Ｌｌ！
９から成るコレクタ、Ｎ型高濃度不純物領域１３から成
るエミッタで形成されるＮＰＮバイポーラトランジスタ
１８と、Ｎ型不純物領域７から成るベース、Ｐ型高濃度
埋め込み層４とＰ型不純物領域６から成るコレクタ、Ｐ
空高濃度不純物領域１２から成るエミッタで形成される
ＰＮＰバイポーラトランジスタ１９とから構成される。
型不純物領域７とＰ空高濃度不純物領域１２、Ｐ型不純
物領域８とＮ型高濃度不純物領域１３から成るＰＮ接合
ダイオード１６．１７と、Ｐ型不純物領域８から成るベ
ース、Ｎ型高濃度埋め込み層５とＮ型不純物領Ｌｌ！
９から成るコレクタ、Ｎ型高濃度不純物領域１３から成
るエミッタで形成されるＮＰＮバイポーラトランジスタ
１８と、Ｎ型不純物領域７から成るベース、Ｐ型高濃度
埋め込み層４とＰ型不純物領域６から成るコレクタ、Ｐ
空高濃度不純物領域１２から成るエミッタで形成される
ＰＮＰバイポーラトランジスタ１９とから構成される。
上記第２図の回路のＶＤＤ、 ＶＳＳにそれぞれの電源
電圧が印加されていない時にだと＾ば、ＶＤＤと入力パ
ッド１間にＶＤＤに対して負のサージが印加された場合
、バイポーラトランジスタ１８はベースが開放となるた
めにグイアックトナル・Ｎ型高濃度埋め込み層５の不純
物濃度が高いためバイポーラトランジスタ１８のコレク
タ抵抗が小さくなりバイポーラトランジスタ１８から成
るダイアックのブレークダウン電圧は低くなる。このた
め、サージがこのダイアックのブレークダウン電圧を越
＾てもこのダイアックの両端電圧はダイアックのブレー
クダウン電圧より大きくなることはない、つまりＭＯＳ
トランジスタのゲートに加わる電圧はこのダイアックの
ブレークダウン電圧以下となるためにＭＯ５Ｉ−ランジ
スタのゲートが保護される。
電圧が印加されていない時にだと＾ば、ＶＤＤと入力パ
ッド１間にＶＤＤに対して負のサージが印加された場合
、バイポーラトランジスタ１８はベースが開放となるた
めにグイアックトナル・Ｎ型高濃度埋め込み層５の不純
物濃度が高いためバイポーラトランジスタ１８のコレク
タ抵抗が小さくなりバイポーラトランジスタ１８から成
るダイアックのブレークダウン電圧は低くなる。このた
め、サージがこのダイアックのブレークダウン電圧を越
＾てもこのダイアックの両端電圧はダイアックのブレー
クダウン電圧より大きくなることはない、つまりＭＯＳ
トランジスタのゲートに加わる電圧はこのダイアックの
ブレークダウン電圧以下となるためにＭＯ５Ｉ−ランジ
スタのゲートが保護される。
同様に、ＶＳＳと入力パッド１間にｖＳＳに対して正の
サージが印加された場合、バイポーラトランジスタ１９
は、ベースが開放となるためにダイアックとなる。Ｐ型
高濃度埋め込み層４の不純物濃度が高いためバイポーラ
トランジスタ１９のコレクタ抵抗が小さくなりバイポー
ラトランジスタ１９から成るダイアックのブレークダウ
ン電圧は低くなる。このため、サージがこのダイアック
のブレークダウン電圧を越λてもこのダイアックの両端
電圧はダイアックのブレークダウン電圧より大きくなる
ことはない、つまり、ＭＯＳトランジスタのゲートに加
わる電圧はこのダイアックのブレークダウン電圧以下と
なるためにＭＯＳトランジスタのゲートが保護される。
サージが印加された場合、バイポーラトランジスタ１９
は、ベースが開放となるためにダイアックとなる。Ｐ型
高濃度埋め込み層４の不純物濃度が高いためバイポーラ
トランジスタ１９のコレクタ抵抗が小さくなりバイポー
ラトランジスタ１９から成るダイアックのブレークダウ
ン電圧は低くなる。このため、サージがこのダイアック
のブレークダウン電圧を越λてもこのダイアックの両端
電圧はダイアックのブレークダウン電圧より大きくなる
ことはない、つまり、ＭＯＳトランジスタのゲートに加
わる電圧はこのダイアックのブレークダウン電圧以下と
なるためにＭＯＳトランジスタのゲートが保護される。
但し上記説明ではＮ型半導体基板を用いていたがＰ型半
導体基板を用いているものでもよい。
導体基板を用いているものでもよい。
［発明の効果〕
以上のように本発明によれば、Ｐ型もしくはＮ型半導体
基板中に半導体基板より高濃度のＮ型高濃度埋め込み層
とＰ型高濃度埋め込み層を形成することにより、コレク
タ抵抗の小さいＰＮＰバイポーラトランジスタ及びＮＰ
Ｎバイポーラトランジスタを形成することができる。
基板中に半導体基板より高濃度のＮ型高濃度埋め込み層
とＰ型高濃度埋め込み層を形成することにより、コレク
タ抵抗の小さいＰＮＰバイポーラトランジスタ及びＮＰ
Ｎバイポーラトランジスタを形成することができる。
ＶＤＤ、ＶＳＳが電源に接続されていない時にＶＤＤま
たはｖＳＳと入力パッド間にサージが入った時。
たはｖＳＳと入力パッド間にサージが入った時。
ＮＰＮ、ＰＮＰバイポーラトランジスタはベースが開放
となるためにダイアックとなる。また各々のバイポーラ
トランジスタのコレクタ抵抗が小さいので各々のダイア
ックのブレークダウン電圧が低くなる。
となるためにダイアックとなる。また各々のバイポーラ
トランジスタのコレクタ抵抗が小さいので各々のダイア
ックのブレークダウン電圧が低くなる。
従って、ＶＤＤに対して入力に負のサージが入った時に
耐圧の高いダイオードの逆方向ブレークダウンではな（
ダイアックのブレークダウンでサージを吸収できるため
サージ吸収能力が大きくなるという効果がある。ＶＳＳ
に対して入力に正のサージが入った時も耐圧の高いダイ
オードの逆方向ブレークタウンではなくダイアックのブ
レークダウンでサージを吸収できるためサージ吸収能力
が太き（なるという効果がある。
耐圧の高いダイオードの逆方向ブレークダウンではな（
ダイアックのブレークダウンでサージを吸収できるため
サージ吸収能力が大きくなるという効果がある。ＶＳＳ
に対して入力に正のサージが入った時も耐圧の高いダイ
オードの逆方向ブレークタウンではなくダイアックのブ
レークダウンでサージを吸収できるためサージ吸収能力
が太き（なるという効果がある。
第１図は本発明の実施例を示す断面図、第２図は第１図
の等価回路図、第３図は従来例を示す断面図、第４図は
従来の保護回路図、第５は第３図の等価回路図である。 ｌ・・・・・・入力パッド ２・・・・・・ＭＯＳトランジスタのゲート３．２０・
・・Ｎ型半導体２！坂 ４・・・・・・Ｐ型窩濃度埋め込み層 ５・・・・・・Ｎ型高濃度埋め込み層 ６．８．２１・Ｐ型不純物領域 ７．９，２２・Ｎ型不純物領域 １０、 １２．１４．２３．２５ ・・・・・・Ｐ型窩濃度不純物領域 １１．１３．１５．２４．２６ ・・・・・・Ｎ型高濃度不純物領域 １６．１７．２７．２８ ・・・・・・ＰＭ接合ダイオード １８・・・・・・ＰＮＰバイポーラトランジスタ １９・・・・・・ＮＰＮバイポーラトランジスタ ２９・・・・・・寄生ＮＰＮバイポーラトランジスタ ３０・・・・・・寄生ＰＮＰバイポーラトランジスタ ｓｓ Ｖｏ。 ＶＳＳ ＶＤＤ 第１図 第３図 第４図
の等価回路図、第３図は従来例を示す断面図、第４図は
従来の保護回路図、第５は第３図の等価回路図である。 ｌ・・・・・・入力パッド ２・・・・・・ＭＯＳトランジスタのゲート３．２０・
・・Ｎ型半導体２！坂 ４・・・・・・Ｐ型窩濃度埋め込み層 ５・・・・・・Ｎ型高濃度埋め込み層 ６．８．２１・Ｐ型不純物領域 ７．９，２２・Ｎ型不純物領域 １０、 １２．１４．２３．２５ ・・・・・・Ｐ型窩濃度不純物領域 １１．１３．１５．２４．２６ ・・・・・・Ｎ型高濃度不純物領域 １６．１７．２７．２８ ・・・・・・ＰＭ接合ダイオード １８・・・・・・ＰＮＰバイポーラトランジスタ １９・・・・・・ＮＰＮバイポーラトランジスタ ２９・・・・・・寄生ＮＰＮバイポーラトランジスタ ３０・・・・・・寄生ＰＮＰバイポーラトランジスタ ｓｓ Ｖｏ。 ＶＳＳ ＶＤＤ 第１図 第３図 第４図
Claims (1)
- 第１導電型の半導体基板の一表面に形成された該半導体
基板より不純物濃度が高い第１導電型の第１の不純物領
域と、該第１の不純物領域の表面に形成された該第１の
不純物領域より不純物濃度が高い第２導電型の第２の不
純物領域と、該第１の不純物領域の下に接して形成され
た該第１の不純物領域より不純物濃度が高い第２導電型
の第１の埋め込み層と、該半導体基板の他表面に形成さ
れた該半導体基板より不純物濃度が高い第２導電型の第
３の不純物領域と、該第３の不純物領域の表面に形成さ
れた該第３の不純物領域より不純物濃度が高い第１導電
型の第４の不純物領域と、該第３の不純物領域の下に接
して形成された該第３の不純物領域より不純物濃度が高
い第１導電型の第２の埋め込み層とを具備し、該第２の
不純物領域と該第４の不純物領域が入力パッドとＭＯＳ
トランジスタのゲートに、該第１の不純物領域と該第２
の埋め込み層が第１の電源に、該第３の不純物領域と該
第１の埋め込み層が第２の電源にそれぞれ電気的に接続
されていることを特徴とするゲート保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28792288A JPH02133965A (ja) | 1988-11-15 | 1988-11-15 | ゲート保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28792288A JPH02133965A (ja) | 1988-11-15 | 1988-11-15 | ゲート保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02133965A true JPH02133965A (ja) | 1990-05-23 |
Family
ID=17723466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28792288A Pending JPH02133965A (ja) | 1988-11-15 | 1988-11-15 | ゲート保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02133965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7939905B2 (en) | 2006-06-12 | 2011-05-10 | Renesas Electronics Corporation | Electrostatic discharge protection method and device for semiconductor device including an electrostatic discharge protection element providing a discharge path of a surge current |
-
1988
- 1988-11-15 JP JP28792288A patent/JPH02133965A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7939905B2 (en) | 2006-06-12 | 2011-05-10 | Renesas Electronics Corporation | Electrostatic discharge protection method and device for semiconductor device including an electrostatic discharge protection element providing a discharge path of a surge current |
| US8115270B2 (en) | 2006-06-12 | 2012-02-14 | Renesas Electronics Corporation | Electrostatic discharge protection method and device for semiconductor device including an electrostatic discharge protection element providing a discharge path of a surge current |
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