JPH02133965A - ゲート保護装置 - Google Patents
ゲート保護装置Info
- Publication number
- JPH02133965A JPH02133965A JP28792288A JP28792288A JPH02133965A JP H02133965 A JPH02133965 A JP H02133965A JP 28792288 A JP28792288 A JP 28792288A JP 28792288 A JP28792288 A JP 28792288A JP H02133965 A JPH02133965 A JP H02133965A
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- 239000012535 impurity Substances 0.000 claims abstract description 124
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 230000015556 catabolic process Effects 0.000 abstract description 20
- 230000003071 parasitic effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野1
本発明は、絶縁ゲート型電界効果トランジスタを入力と
する半導体装置のゲート保護装置に関する。
する半導体装置のゲート保護装置に関する。
[従来の技術]
従来のゲート保=■回路は、第4図に示す回路図のよう
に高電位側電源VDDと入力パッド1間のダイオード2
7と、低電位側電源vssと入力パッド1間のダイオー
ド28とから構成されており、前記回路を半導体装置で
構成した従来のゲート保護装置には、第3図に示す断面
図のようにN型半導体基板20の一表面にN型半導体基
板20よりも不純物濃度の高いP型不純物領域21とN
型不純物領域22と、P型不純物領域21の表面にP型
不純物領域21より不純物濃度の高いP空高濃度不純物
領域23とN型高濃度不純物領域24と、N型不純物領
域22の表面にN型不純物領域22より不純物濃度の高
いP型窩濃度不純物領域25とN型高濃度不純物領域2
6から構成され、P空高濃度不純物領域23には低電位
側電源vSSが。
に高電位側電源VDDと入力パッド1間のダイオード2
7と、低電位側電源vssと入力パッド1間のダイオー
ド28とから構成されており、前記回路を半導体装置で
構成した従来のゲート保護装置には、第3図に示す断面
図のようにN型半導体基板20の一表面にN型半導体基
板20よりも不純物濃度の高いP型不純物領域21とN
型不純物領域22と、P型不純物領域21の表面にP型
不純物領域21より不純物濃度の高いP空高濃度不純物
領域23とN型高濃度不純物領域24と、N型不純物領
域22の表面にN型不純物領域22より不純物濃度の高
いP型窩濃度不純物領域25とN型高濃度不純物領域2
6から構成され、P空高濃度不純物領域23には低電位
側電源vSSが。
N型高濃度不純物領域26には高電位側電源VDDがそ
れぞれ接続され、N型高濃度不純物領域24、P型窩濃
度不純物領域251人力パツドlと入力MO3I−ラン
ジスタのゲート2が電気的に接続されたゲート保護装置
があった。
れぞれ接続され、N型高濃度不純物領域24、P型窩濃
度不純物領域251人力パツドlと入力MO3I−ラン
ジスタのゲート2が電気的に接続されたゲート保護装置
があった。
[発明が解決しようとする課題]
第3図で示された従来構成の等両回路は、第5図に示す
ように、P型不純物領域21とN型窩濃度不純物領td
24.N型不純物領域22とP型窩濃度不純物領域25
から成るPN接合ダイオード27.28と、P型不純物
領域21のベース、・N型不純物領域22のコレクタ、
N型高濃度不純物領tli24のエミッタから成る寄生
NPNバイポーラトランジスタ29と、N型不純物領域
22のベース、P型不純物領域21のコレクタ、P型高
濃度不純物領td26のエミッタから成る寄生PNl〕
バイポーラトランジスタ30から構成される。
ように、P型不純物領域21とN型窩濃度不純物領td
24.N型不純物領域22とP型窩濃度不純物領域25
から成るPN接合ダイオード27.28と、P型不純物
領域21のベース、・N型不純物領域22のコレクタ、
N型高濃度不純物領tli24のエミッタから成る寄生
NPNバイポーラトランジスタ29と、N型不純物領域
22のベース、P型不純物領域21のコレクタ、P型高
濃度不純物領td26のエミッタから成る寄生PNl〕
バイポーラトランジスタ30から構成される。
上記第5図の等両回路のVDD、 VSSにそれぞれの
電源電圧が印加されていない時にたとえば、70口と入
力パッド1間にVDDに対して負のサージが印加された
場合、寄生バイポーラトランジスタ29はベースが開放
となるためにダイアックとなる。
電源電圧が印加されていない時にたとえば、70口と入
力パッド1間にVDDに対して負のサージが印加された
場合、寄生バイポーラトランジスタ29はベースが開放
となるためにダイアックとなる。
N型不純物領域22の不純物濃度が低いために寄生バイ
ポーラトランジスタ29のコレクタ抵抗が大きくなり、
グイフックのブレークダウン電圧が高くなる。このため
にサージはタイオード27の逆方向ブレークダウンによ
って吸収される。
ポーラトランジスタ29のコレクタ抵抗が大きくなり、
グイフックのブレークダウン電圧が高くなる。このため
にサージはタイオード27の逆方向ブレークダウンによ
って吸収される。
同様にたとえば、VSSと入力パッド1間にVSSに対
して正のサージが印加された場合、寄生バイポーラトラ
ンジスタ30はベースが開放となるためにダイアックと
なる。P型不純物領121の不純物濃度が低いために、
寄生バイポーラトランジスタ30のコレクタ抵抗が大き
くなり、ダイアックのブレークダウン電圧が高くなる。
して正のサージが印加された場合、寄生バイポーラトラ
ンジスタ30はベースが開放となるためにダイアックと
なる。P型不純物領121の不純物濃度が低いために、
寄生バイポーラトランジスタ30のコレクタ抵抗が大き
くなり、ダイアックのブレークダウン電圧が高くなる。
このためにサージはダイオード28の逆方向ブレークダ
ウンによって吸収される0通常このブレークダウン電圧
は20V程度と高いためサージ吸収能力が劣ってしまう
という問題がある。
ウンによって吸収される0通常このブレークダウン電圧
は20V程度と高いためサージ吸収能力が劣ってしまう
という問題がある。
本発明では、このような課題を解決しようとするもので
、対VDD、対VSSサージに対して安定した吸収能力
を持つゲート保護装置を提供するところにある。
、対VDD、対VSSサージに対して安定した吸収能力
を持つゲート保護装置を提供するところにある。
[課題を解決するための手段]
第1導電型の半導体基板の一表面に形成された該半導体
基板より不純物濃度が高い第1導電型の第1の不純物領
域と、該第1の不純物領域の表面に形成された該第1の
不純物領域より不純物濃度が高い第2導電型の第2の不
純物領域と、該第1の不純物領域の下に接して形成され
た該第1の不純物領域より不純物濃度が高い第2導電型
の第1の埋め込み層と、該半導体基板の11!表面に形
成された該半導体基板より不純物濃度が高い第2導電型
の第3の不純物領域と、該第3の不純物領域の表面に形
成された該第3の不純物領域より不純物濃度が高い第1
1電型の第4の不純物領域と、該第3の不純物領域の下
に接して形成された該第3の不純物領域より不純物濃度
が高い第1導電型の第2の埋め込み層とを具備し、該第
2の不純物領域と該第4の不純物領域が入力バッドとM
OSトランジスタのゲートに、該第1の不純物領域と該
第2の埋め込み層が第1の電源に、該第3の不純物領域
と該第1の埋め込み層が第2の電源にそれぞれ電気的に
接続されていることを特徴とする。
基板より不純物濃度が高い第1導電型の第1の不純物領
域と、該第1の不純物領域の表面に形成された該第1の
不純物領域より不純物濃度が高い第2導電型の第2の不
純物領域と、該第1の不純物領域の下に接して形成され
た該第1の不純物領域より不純物濃度が高い第2導電型
の第1の埋め込み層と、該半導体基板の11!表面に形
成された該半導体基板より不純物濃度が高い第2導電型
の第3の不純物領域と、該第3の不純物領域の表面に形
成された該第3の不純物領域より不純物濃度が高い第1
1電型の第4の不純物領域と、該第3の不純物領域の下
に接して形成された該第3の不純物領域より不純物濃度
が高い第1導電型の第2の埋め込み層とを具備し、該第
2の不純物領域と該第4の不純物領域が入力バッドとM
OSトランジスタのゲートに、該第1の不純物領域と該
第2の埋め込み層が第1の電源に、該第3の不純物領域
と該第1の埋め込み層が第2の電源にそれぞれ電気的に
接続されていることを特徴とする。
[実 施 例]
以下1本発明について実施例に基づいて詳細に説明する
。
。
第1図は本発明のゲート保護装置の断面図である。N型
半導体基板3の中にN型半導体基ff13よりも不純物
濃度の高いP型高濃度埋め込み層4とN型高濃度埋め込
み暦5がある。P型高濃度埋め込み層4の上にはN型半
導体基板3よりも不純物濃度が高く、P型高濃度埋め込
み層4よりも不純物濃度が低いP型不純物領域6とN型
不純物領域7があり、P型不純物領域6の表面にはP型
不純物領域6よりも不純物濃度の高いP空高濃度不純物
領域10が、N型不純物領域7の表面にはN型不純物領
域7よりも不純物濃度の高いN型高濃度不純物領域11
とP空高濃度不純物領域12が形成されている。同様に
、N型高濃度埋め込み層5の上にはN型半導体基板3よ
りも不純物濃度が高<、N型高濃度埋め込み層5よりも
不純物濃度が低いP型不純物領域8とN型不純物領域9
があり、P型不純物領域8の表面にはP型不純物領域8
よりも不純物濃度が高いN型高濃度不純物領域13とP
型窩濃度不純物領域14が、N型不純物領域9の表面に
はN型不純物領域9よりも不純物濃度の高いN型高濃度
不純物領域15が形成されている。N型高濃度不純物領
FJ11と15は高電位側電源に、P型窩濃度不純物領
域lOと14は低電位側電源に、P空高濃度不純物領域
12とN型高濃度不純物領域13は入力パッドlとMO
Sトランジスタゲート2にそれぞれ電気的に接続されて
いる。
半導体基板3の中にN型半導体基ff13よりも不純物
濃度の高いP型高濃度埋め込み層4とN型高濃度埋め込
み暦5がある。P型高濃度埋め込み層4の上にはN型半
導体基板3よりも不純物濃度が高く、P型高濃度埋め込
み層4よりも不純物濃度が低いP型不純物領域6とN型
不純物領域7があり、P型不純物領域6の表面にはP型
不純物領域6よりも不純物濃度の高いP空高濃度不純物
領域10が、N型不純物領域7の表面にはN型不純物領
域7よりも不純物濃度の高いN型高濃度不純物領域11
とP空高濃度不純物領域12が形成されている。同様に
、N型高濃度埋め込み層5の上にはN型半導体基板3よ
りも不純物濃度が高<、N型高濃度埋め込み層5よりも
不純物濃度が低いP型不純物領域8とN型不純物領域9
があり、P型不純物領域8の表面にはP型不純物領域8
よりも不純物濃度が高いN型高濃度不純物領域13とP
型窩濃度不純物領域14が、N型不純物領域9の表面に
はN型不純物領域9よりも不純物濃度の高いN型高濃度
不純物領域15が形成されている。N型高濃度不純物領
FJ11と15は高電位側電源に、P型窩濃度不純物領
域lOと14は低電位側電源に、P空高濃度不純物領域
12とN型高濃度不純物領域13は入力パッドlとMO
Sトランジスタゲート2にそれぞれ電気的に接続されて
いる。
第2図に示す第1図のゲート保護回路の等価回路は、N
型不純物領域7とP空高濃度不純物領域12、P型不純
物領域8とN型高濃度不純物領域13から成るPN接合
ダイオード16.17と、P型不純物領域8から成るベ
ース、N型高濃度埋め込み層5とN型不純物領Ll!
9から成るコレクタ、N型高濃度不純物領域13から成
るエミッタで形成されるNPNバイポーラトランジスタ
18と、N型不純物領域7から成るベース、P型高濃度
埋め込み層4とP型不純物領域6から成るコレクタ、P
空高濃度不純物領域12から成るエミッタで形成される
PNPバイポーラトランジスタ19とから構成される。
型不純物領域7とP空高濃度不純物領域12、P型不純
物領域8とN型高濃度不純物領域13から成るPN接合
ダイオード16.17と、P型不純物領域8から成るベ
ース、N型高濃度埋め込み層5とN型不純物領Ll!
9から成るコレクタ、N型高濃度不純物領域13から成
るエミッタで形成されるNPNバイポーラトランジスタ
18と、N型不純物領域7から成るベース、P型高濃度
埋め込み層4とP型不純物領域6から成るコレクタ、P
空高濃度不純物領域12から成るエミッタで形成される
PNPバイポーラトランジスタ19とから構成される。
上記第2図の回路のVDD、 VSSにそれぞれの電源
電圧が印加されていない時にだと^ば、VDDと入力パ
ッド1間にVDDに対して負のサージが印加された場合
、バイポーラトランジスタ18はベースが開放となるた
めにグイアックトナル・N型高濃度埋め込み層5の不純
物濃度が高いためバイポーラトランジスタ18のコレク
タ抵抗が小さくなりバイポーラトランジスタ18から成
るダイアックのブレークダウン電圧は低くなる。このた
め、サージがこのダイアックのブレークダウン電圧を越
^てもこのダイアックの両端電圧はダイアックのブレー
クダウン電圧より大きくなることはない、つまりMOS
トランジスタのゲートに加わる電圧はこのダイアックの
ブレークダウン電圧以下となるためにMO5I−ランジ
スタのゲートが保護される。
電圧が印加されていない時にだと^ば、VDDと入力パ
ッド1間にVDDに対して負のサージが印加された場合
、バイポーラトランジスタ18はベースが開放となるた
めにグイアックトナル・N型高濃度埋め込み層5の不純
物濃度が高いためバイポーラトランジスタ18のコレク
タ抵抗が小さくなりバイポーラトランジスタ18から成
るダイアックのブレークダウン電圧は低くなる。このた
め、サージがこのダイアックのブレークダウン電圧を越
^てもこのダイアックの両端電圧はダイアックのブレー
クダウン電圧より大きくなることはない、つまりMOS
トランジスタのゲートに加わる電圧はこのダイアックの
ブレークダウン電圧以下となるためにMO5I−ランジ
スタのゲートが保護される。
同様に、VSSと入力パッド1間にvSSに対して正の
サージが印加された場合、バイポーラトランジスタ19
は、ベースが開放となるためにダイアックとなる。P型
高濃度埋め込み層4の不純物濃度が高いためバイポーラ
トランジスタ19のコレクタ抵抗が小さくなりバイポー
ラトランジスタ19から成るダイアックのブレークダウ
ン電圧は低くなる。このため、サージがこのダイアック
のブレークダウン電圧を越λてもこのダイアックの両端
電圧はダイアックのブレークダウン電圧より大きくなる
ことはない、つまり、MOSトランジスタのゲートに加
わる電圧はこのダイアックのブレークダウン電圧以下と
なるためにMOSトランジスタのゲートが保護される。
サージが印加された場合、バイポーラトランジスタ19
は、ベースが開放となるためにダイアックとなる。P型
高濃度埋め込み層4の不純物濃度が高いためバイポーラ
トランジスタ19のコレクタ抵抗が小さくなりバイポー
ラトランジスタ19から成るダイアックのブレークダウ
ン電圧は低くなる。このため、サージがこのダイアック
のブレークダウン電圧を越λてもこのダイアックの両端
電圧はダイアックのブレークダウン電圧より大きくなる
ことはない、つまり、MOSトランジスタのゲートに加
わる電圧はこのダイアックのブレークダウン電圧以下と
なるためにMOSトランジスタのゲートが保護される。
但し上記説明ではN型半導体基板を用いていたがP型半
導体基板を用いているものでもよい。
導体基板を用いているものでもよい。
[発明の効果〕
以上のように本発明によれば、P型もしくはN型半導体
基板中に半導体基板より高濃度のN型高濃度埋め込み層
とP型高濃度埋め込み層を形成することにより、コレク
タ抵抗の小さいPNPバイポーラトランジスタ及びNP
Nバイポーラトランジスタを形成することができる。
基板中に半導体基板より高濃度のN型高濃度埋め込み層
とP型高濃度埋め込み層を形成することにより、コレク
タ抵抗の小さいPNPバイポーラトランジスタ及びNP
Nバイポーラトランジスタを形成することができる。
VDD、VSSが電源に接続されていない時にVDDま
たはvSSと入力パッド間にサージが入った時。
たはvSSと入力パッド間にサージが入った時。
NPN、PNPバイポーラトランジスタはベースが開放
となるためにダイアックとなる。また各々のバイポーラ
トランジスタのコレクタ抵抗が小さいので各々のダイア
ックのブレークダウン電圧が低くなる。
となるためにダイアックとなる。また各々のバイポーラ
トランジスタのコレクタ抵抗が小さいので各々のダイア
ックのブレークダウン電圧が低くなる。
従って、VDDに対して入力に負のサージが入った時に
耐圧の高いダイオードの逆方向ブレークダウンではな(
ダイアックのブレークダウンでサージを吸収できるため
サージ吸収能力が大きくなるという効果がある。VSS
に対して入力に正のサージが入った時も耐圧の高いダイ
オードの逆方向ブレークタウンではなくダイアックのブ
レークダウンでサージを吸収できるためサージ吸収能力
が太き(なるという効果がある。
耐圧の高いダイオードの逆方向ブレークダウンではな(
ダイアックのブレークダウンでサージを吸収できるため
サージ吸収能力が大きくなるという効果がある。VSS
に対して入力に正のサージが入った時も耐圧の高いダイ
オードの逆方向ブレークタウンではなくダイアックのブ
レークダウンでサージを吸収できるためサージ吸収能力
が太き(なるという効果がある。
第1図は本発明の実施例を示す断面図、第2図は第1図
の等価回路図、第3図は従来例を示す断面図、第4図は
従来の保護回路図、第5は第3図の等価回路図である。 l・・・・・・入力パッド 2・・・・・・MOSトランジスタのゲート3.20・
・・N型半導体2!坂 4・・・・・・P型窩濃度埋め込み層 5・・・・・・N型高濃度埋め込み層 6.8.21・P型不純物領域 7.9,22・N型不純物領域 10、 12.14.23.25 ・・・・・・P型窩濃度不純物領域 11.13.15.24.26 ・・・・・・N型高濃度不純物領域 16.17.27.28 ・・・・・・PM接合ダイオード 18・・・・・・PNPバイポーラトランジスタ 19・・・・・・NPNバイポーラトランジスタ 29・・・・・・寄生NPNバイポーラトランジスタ 30・・・・・・寄生PNPバイポーラトランジスタ ss Vo。 VSS VDD 第1図 第3図 第4図
の等価回路図、第3図は従来例を示す断面図、第4図は
従来の保護回路図、第5は第3図の等価回路図である。 l・・・・・・入力パッド 2・・・・・・MOSトランジスタのゲート3.20・
・・N型半導体2!坂 4・・・・・・P型窩濃度埋め込み層 5・・・・・・N型高濃度埋め込み層 6.8.21・P型不純物領域 7.9,22・N型不純物領域 10、 12.14.23.25 ・・・・・・P型窩濃度不純物領域 11.13.15.24.26 ・・・・・・N型高濃度不純物領域 16.17.27.28 ・・・・・・PM接合ダイオード 18・・・・・・PNPバイポーラトランジスタ 19・・・・・・NPNバイポーラトランジスタ 29・・・・・・寄生NPNバイポーラトランジスタ 30・・・・・・寄生PNPバイポーラトランジスタ ss Vo。 VSS VDD 第1図 第3図 第4図
Claims (1)
- 第1導電型の半導体基板の一表面に形成された該半導体
基板より不純物濃度が高い第1導電型の第1の不純物領
域と、該第1の不純物領域の表面に形成された該第1の
不純物領域より不純物濃度が高い第2導電型の第2の不
純物領域と、該第1の不純物領域の下に接して形成され
た該第1の不純物領域より不純物濃度が高い第2導電型
の第1の埋め込み層と、該半導体基板の他表面に形成さ
れた該半導体基板より不純物濃度が高い第2導電型の第
3の不純物領域と、該第3の不純物領域の表面に形成さ
れた該第3の不純物領域より不純物濃度が高い第1導電
型の第4の不純物領域と、該第3の不純物領域の下に接
して形成された該第3の不純物領域より不純物濃度が高
い第1導電型の第2の埋め込み層とを具備し、該第2の
不純物領域と該第4の不純物領域が入力パッドとMOS
トランジスタのゲートに、該第1の不純物領域と該第2
の埋め込み層が第1の電源に、該第3の不純物領域と該
第1の埋め込み層が第2の電源にそれぞれ電気的に接続
されていることを特徴とするゲート保護装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28792288A JPH02133965A (ja) | 1988-11-15 | 1988-11-15 | ゲート保護装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28792288A JPH02133965A (ja) | 1988-11-15 | 1988-11-15 | ゲート保護装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02133965A true JPH02133965A (ja) | 1990-05-23 |
Family
ID=17723466
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28792288A Pending JPH02133965A (ja) | 1988-11-15 | 1988-11-15 | ゲート保護装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02133965A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7939905B2 (en) | 2006-06-12 | 2011-05-10 | Renesas Electronics Corporation | Electrostatic discharge protection method and device for semiconductor device including an electrostatic discharge protection element providing a discharge path of a surge current |
-
1988
- 1988-11-15 JP JP28792288A patent/JPH02133965A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7939905B2 (en) | 2006-06-12 | 2011-05-10 | Renesas Electronics Corporation | Electrostatic discharge protection method and device for semiconductor device including an electrostatic discharge protection element providing a discharge path of a surge current |
US8115270B2 (en) | 2006-06-12 | 2012-02-14 | Renesas Electronics Corporation | Electrostatic discharge protection method and device for semiconductor device including an electrostatic discharge protection element providing a discharge path of a surge current |
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