JP2542533Y2 - サージ吸収回路 - Google Patents

サージ吸収回路

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JP2542533Y2
JP2542533Y2 JP6922191U JP6922191U JP2542533Y2 JP 2542533 Y2 JP2542533 Y2 JP 2542533Y2 JP 6922191 U JP6922191 U JP 6922191U JP 6922191 U JP6922191 U JP 6922191U JP 2542533 Y2 JP2542533 Y2 JP 2542533Y2
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Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】本考案は、半導体集積回路の入出
力端子にサージ電圧が印加されたときサージ電流をバイ
パスして該半導体集積回路を保護するサージ吸収回路に
関する。
【０００２】
【従来の技術】従来、半導体集積回路のサージ吸収回路
には種々の構成のものが提供されているが、基本的に
は、使用の際の通常の電圧によって電流が流れることな
く、入出力端子にサージ電圧が印加されたときのみ、サ
ージから保護しようとする内部回路より入力インピーダ
ンスが十分低くなり、サージ電流が流れる構成になって
おり、また、正のサージ電圧にも負のサージ電圧にも対
応することが必要で、例えば入出力端子と正電源、負電
源の間にそれぞれ使用の際に通常印加される電圧以上の
耐圧を持つダイオードあるいはトランジスタが逆バイア
スになるように接続されて構成されている。
【０００３】図３は従来のこの種のサージ吸収回路の一
例の回路構成を示す。図において７は入出力端子に接続
する電極、８は正電源に接続する電極、９は負電源に接
続する電極、１０は内部回路に接続する電極、３２ａ，
３２ｂはそれぞれ入出力端子と正電源、負電源の間に逆
バイアスになるように接続されたダイオードである。入
出力端子に正のサージ電圧が印加されると、ダイオード
３２ａにサージ電流が流れ、負のサージ電圧が印加され
ると、ダイオード３２ｂにサージ電流が流れる。
【０００４】
【考案が解決しようとする課題】従来のサージ吸収回路
は、上記のように、入出力端子と正電源、負電源の間に
それぞれ少なくとも１個の素子が接続されて構成されて
いて、２個以上の素子用領域が必要で、ＩＣ本来の機能
に不要なこれら素子用領域が占める面積が大きく、集積
化に不利であるという問題があった。本考案は上記の問
題に鑑みてなされたもので、占有する面積が小さくてす
み、かつ、効果の大きなサージ吸収回路を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本考案のサージ吸収回路
は、基板絶縁型バーティカルＰＮＰトランジスタのＰ型
コレクタ領域とＮ型ベース領域が入出力端子に接続さ
れ、Ｐ型エミッタ領域が負電源に接続され、Ｐ型コレク
タ領域を取り囲むＮ型絶縁領域が正電源に接続されるよ
うに構成したものである。
【０００６】
【実施例】図１は本考案の一実施例を示す。図において
７，８，９は図３の同一符号と同一または相当する部分
を示し、１はＰ型基板領域、２はＮ型絶縁領域、３はＰ
型コレクタ領域、４はＮ型ベース領域、５はＮ型ベース
コンタクト領域、６はＰ型エミッタ領域である。図２は
図１に示す実施例をサージ吸収回路として見た場合の等
価回路を示す。図において７，８，９は図１の同一符号
と同一の部分を、１０は図３の同一符号と同一又は相当
する部分を示し、２１はＰ型領域３とＮ型領域４とＰ型
領域６が構成するＰＮＰトランジスタ，２２ａはＰ型領
域３とＮ型領域２が構成するダイオード，２２ｂはＮ型
領域４とＰ型領域６が構成するダイオード，２３はＮ型
領域４とＰ型領域３とＮ型領域２が構成するＮＰＮトラ
ンジスタである。
【０００７】入出力端子に正のサージ電圧が印加される
と、ダイオード２２ａ及びＮＰＮトランジスタ２３を経
て正電源にサージ電流が流れ、負のサージ電圧が印加さ
れると、ダイオード２２ｂ及びＰＮＰトランジスタ２１
を経て負電源にサージ電流が流れる。上記回路は一般的
なＩＣプロセスで容易に形成することができる。また、
上記のように動作して、１個のトランジスタによって入
出力端子に正のサージ電圧が印加された場合にも負のサ
ージ電圧が印加された場合にも内部回路が効果的に保護
される。
【０００８】
【考案の効果】以上説明したように、本考案によれば、
１個のトランジスタで内部回路が効果的に保護されるよ
うになり、サージ吸収回路が占める面積が従来より小さ
くなり、集積化に有利になるという効果がある。
【図面の簡単な説明】
【図１】本考案の一実施例を示す断面図である。
【図２】図１に示す実施例をサージ吸収回路として見た
場合の等価回路を示す回路図である。
【図３】従来のこの種のサージ吸収回路の一例を示す回
路図である。
【符号の説明】
１ Ｐ型基板領域 ２ Ｎ型絶縁領域 ３ Ｐ型コレクタ領域 ４ Ｎ型ベース領域 ５ Ｎ型ベースコンタクト領域 ６ Ｐ型エミッタ領域 ７ 入出力端子に接続する電極 ８ 正電源に接続する電極 ９ 負電源に接続する電極

Claims (1)

    (57)【実用新案登録請求の範囲】
  1. 【請求項１】 半導体集積回路の入出力端子にサージ電
    圧が印加されたときサージ電流をバイパスして該半導体
    集積回路を保護するサージ吸収回路において、 基板絶縁型バーティカルＰＮＰトランジスタのＰ型コレ
    クタ領域とＮ型ベース領域が入出力端子に接続され、Ｐ
    型エミッタ領域が負電源に接続され、Ｐ型コレクタ領域
    を取り囲むＮ型絶縁領域が正電源に接続されて構成され
    たことを特徴とするサージ吸収回路。
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