JPH0766958B2 - 静電保護回路 - Google Patents

静電保護回路

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JPH0766958B2
JPH0766958B2 JP1065862A JP6586289A JPH0766958B2 JP H0766958 B2 JPH0766958 B2 JP H0766958B2 JP 1065862 A JP1065862 A JP 1065862A JP 6586289 A JP6586289 A JP 6586289A JP H0766958 B2 JPH0766958 B2 JP H0766958B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路（IC）の入力回路あるいは出
力回路の静電保護回路に係り、NPNトランジスタのベー
ス・エミッタ間接合をサージ電圧入力による破壊から保
護する回路に関する。
（従来の技術） この種の従来の静電保護回路は、第５図あるいは第６図
に示すようなICの出力回路、または第８図に示すような
ICの入力回路に設けられている。即ち、第５図に示すIC
内部の出力回路において、Vcc電源線と接地電位（Gnd）
線との間に出力用のNPNトランジスタQ1のコレクタ・エ
ミッタ間および抵抗Ｒが接続され、このNPNトランジス
タQ1のエミッタは出力端子OUTに接続されている。そし
て、NPNトランジスタQ1のエミッタとVcc電源線との間に
正のサージ電流を吸収するダイオードD1が接続され、NP
NトランジスタQ1のエミッタとGnd線との間に負のサージ
電流を吸収するダイオードD2が接続されている。
上記回路では、ダイオードD1およびD2により、NPNトラ
ンジスタQ1のベース・エミッタ間接合を出力端子OUTか
らの正または負のサージ電圧入力による破壊から保護
（静電保護）している。
また、第６図に示すIC内部の出力回路においては、Vcc
電源線およびGnd線との間に出力用のNPNトランジスタQ1
のコレクタ・エミッタ間および抵抗Ｒが接続され、この
NPNトランジスタQ1のエミッタは出力端子OUTに接続され
ている。そして、NPNトランジスタQ1のエミッタとGnd線
との間に負のサージ電流を吸収するダイオードD2が接続
されている。この第６図の出力回路は、第７図に示すよ
うなパターン構成を有する。即ち、71はVcc電源線、72
はGnd線、ＣおよびＢおよびＥはNPNトランジスタQ1のコ
レクタおよびベースおよびエミッタのコンタクト領域、
73はベース配線、74はエミッタ配線である。75はＰ型拡
散領域であってGnd線72とコンタクトがとられており、7
6はＰ型拡散領域75内のＮ型領域であってエミッタ配線7
4とコンタクトがとられており、このＰ型拡散領域75と
Ｎ型領域76とのPN接合によりダイオードD2が形成されて
いる。
77はＮ型島領域であってVcc電源線71とコンタクトがと
られており、78はこのＮ型島領域77内に形成されたＰ型
拡散抵抗領域（抵抗Ｒ）であって、一端部がエミッタ配
線74とコンタクトがとられ、他端部がGnd線72とコンタ
クトがとられている。このような構成により、Ｎ型島領
域（抵抗島領域）77にはVcc電源電位が与えられてい
る。
上記出力回路では、ダイオードD2により、NPNトランジ
スタQ1のベース・エミッタ間接合を出力端子OUTからの
負のサージ電圧入力による破壊から保護し、Ｐ型拡散抵
抗領域78とＮ型島領域77とのPN接合による等価的なダイ
オードD1′により、NPNトランジスタQ1のベース・エミ
ッタ間接合を出力端子OUTからの正のサージ電圧入力に
よる破壊から保護している。
また、第８図に示すIC内部の入力回路においては、入力
用のNPNトランジスタQ2のエミッタとGnd線との間に抵抗
Ｒが接続され、このNPNトランジスタQ2のベースは入力
端子INに接続され、このNPNトランジスタQ2のコレクタ
は内部回路に接続されている。そして、NPNトランジス
タQ2のベースとVcc電源線との間に正のサージ電流を吸
収するダイオードD1が接続され、NPNトランジスタQ2の
ベースとGnd線との間に負のサージ電流を吸収するダイ
オードD2が接続されている。
上記入力回路では、ダイオードD1およびD2により、NPN
トランジスタQ2のベース・エミッタ間接合を入力端子IN
からの正または負のサージ電圧入力による破壊から保護
している。
上記各回路において、サージ電圧入力がGndレベルを基
準として出力端子OUTまたは入力端子INに加わる時、負
のサージ電圧入力については、Gndレベルは常に低イン
ピーダンスであるので、ダイオードD2により確実にサー
ジ電流を吸収することができる。
しかし、正のサージ電圧入力については、Vcc電源線が
低インピーダンスであれば、等価的なダイオードD1′あ
るいはダイオードD1により確実にサージ電流を吸収する
ことができるが、Vcc電源線が開放状態、つまり、高イ
ンピーダンス状態になる時があり、この時に正のサージ
電圧が入力すると、等価的なダイオードD1′あるいはダ
イオードD1によるサージ電流吸収経路が開放状態になっ
ているので、等価的なダイオードD1′あるいはダイオー
ドD1によるサージ電流の吸収ができず、NPNトランジス
タQ1あるいはQ2のベース・エミッタ間接合が破壊してし
まう。
（発明が解決しようとする課題） 上記したように従来の静電保護回路は、電源線が高イン
ピーダンス状態の時に正のサージ電圧が入力すると、ダ
イオードによるサージ電流の吸収ができず、NPNトラン
ジスタのベース・エミッタ間接合が破壊してしまうとい
う問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、電源線やGnd線のインピーダンス状態によら
ずに、入力用あるいは出力用のNPNトランジスタのベー
ス・エミッタ間接合を入力端子あるいは出力端子からの
負あるいは正のサージ電圧入力による破壊から保護し得
る静電保護回路を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、ICにおける入力端子にベースが接続された入
力用NPNトランジスタのエミッタと接地電位との間に抵
抗が接続された入力回路、あるいは、ICにおける出力端
子にエミッタが接続された出力用NPNトランジスタのエ
ミッタと接地電位との間に抵抗が接続された出力回路の
静電保護回路において、前記抵抗は半導体基板のＮ型島
領域内に形成されたＰ型抵抗領域からなり、上記Ｎ型島
領域は前記入力用NPNトランジスタまたは前記出力用NPN
トランジスタのベース領域に電気的に接続されているこ
とを特徴とする。
（作用） Ｎ型島領域とＰ型抵抗領域とのPN接合による等価的なダ
イオードが形成されており、入力端子あるいは出力端子
からの負あるいは正のサージ電圧入力に対して上記等価
的なダイオードにより確実にサージ電流を吸収すること
ができるので、NPNトランジスタのベース・エミッタ間
接合を保護することが可能になる。
従って、電源線やGnd線のインピーダンス状態によらず
に、入力用あるいは出力用のNPNトランジスタのベース
・エミッタ間接合をサージ電圧入力による破壊から保護
することが可能になり、しかも、従来は入力用NPNトラ
ンジスタのベースとGndとの間に接続されていた負のサ
ージ電流吸収用のダイオード、または、出力用NPNトラ
ンジスタのエミッタと電源線との間に接続されていた正
のサージ電流吸収用のダイオードを省略できる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図に示すIC内部のエミッタフォロワ出力回路におい
て、Vcc電源線とGnd線との間に出力用のNPNトランジス
タQ1のコレクタ・エミッタ間および抵抗Ｒが接続され、
このNPNトランジスタQ1のエミッタは出力端子OUTに接続
されている。そして、NPNトランジスタQ1のエミッタとG
nd線との間に負のサージ電流を吸収するダイオードD2が
接続されている。
この第１図の出力回路は、例えば第２図に示すようなパ
ターン構成を有する。即ち、21はVcc電源線、22はGnd
線、ＣおよびＢおよびＥはNPNトランジスタQ1のコレク
タおよびベースおよびエミッタのコンタクト領域、23は
ベース配線、24はエミッタ配線である。25はＰ型拡散領
域であってGnd線22とコンタクトがとられており、26は
Ｐ型拡散領域25内のＮ型領域であってエミッタ配線24と
コンタクトがとられており、このＰ型拡散領域25とＮ型
領域26とのPN接合によりダイオードD2が形成されてい
る。
27はＮ型島領域であって、例えばその一部に形成される
高濃度のＮ型領域がベース配線23とコンタクトがとられ
ており、28はこのＮ型島領域27内に形成されたＰ型拡散
領域（抵抗Ｒ）であって、一端部が前記エミッタ配線24
とコンタクトがとられ、他端部がGnd線22とコンタクト
がとられている。このような構成により、Ｎ型島領域
（抵抗島領域）27にはNPNトランジスタQ1ベースと同じ
電位が与えられている。
第１図の出力回路では、出力端子OUTからの負のサージ
電圧入力に対しては、ダイオードD2によりNPNトランジ
スタQ1のベース・エミッタ間接合を負のサージ電圧によ
る破壊から保護することができる。また、NPNトランジ
スタQ1のベース・エミッタ間には、Ｐ型拡散抵抗領域28
とＮ型島領域27とのPN接合による等価的なダイオードＤ
が逆方向に接続されている。従って、出力端子OUTから
の正のサージ電圧入力時に、NPNトランジスタQ1のエミ
ッタ・ベース間がブレークダウンする前に、等価的なダ
イオードＤがオンになるので、NPNトランジスタQ1のエ
ミッタ・ベース間電圧が等価的なダイオードＤの順方向
電圧以上になることはなく、等価的なダイオードＤによ
り確実にサージ電流を吸収することができるので、NPN
トランジスタQ1のベース・エミッタ間接合を出力端子OU
Tからの正のサージ電圧入力による破壊から保護するこ
とができる。
従って、電源線のインピーダンス状態によらずに、NPN
トランジスタQ1のベース・エミッタ間接合を正のサージ
電圧入力による破壊から保護することが可能になり、し
かも、従来は出力用NPNトランジスタQ1のエミッタとVcc
電源線との間に接続されていた正のサージ電流吸収用の
ダイオードD1を省略できる。
第３図に示す出力回路は、第１図に示した出力回路の抵
抗ＲとGnd線との間にエミッタ電流制御用のNPNトランジ
スタQ3のコレクタ・エミッタ間が挿入されたものであ
り、第１図中と同一部分は第１図中と同一符号を付して
いる。この第３図の出力回路においても、第１図の出力
回路と同様の効果が得られる。
また、第４図に示すIC内部の入力回路においては、入力
用のNPNトランジスタQ2のエミッタとGnd線との間に抵抗
Ｒが接続され、このNPNトランジスタQ2のベースは入力
端子INに接続され、このNPNトランジスタQ2のコレクタ
は内部回路に接続されている。そして、NPNトランジス
タQ2のベースとVcc電源線との間に正のサージ電流を吸
収するダイオードD1が接続されている。
第４図の入力回路においても、第２図に示したのと同様
に、Ｐ型拡散抵抗領域（抵抗）が内部に形成されている
Ｎ型島領域をベース配線に接続し、このＮ型島領域に入
力用NPNトランジスタQ2のベースと同じ電位を与えてい
る。
第４図の入力回路では、ダイオードD1により、NPNトラ
ンジスタQ2のベース・エミッタ間接合を入力端子INから
の正のサージ電圧入力による破壊から保護している。そ
して、入力端子INからの負のサージ電圧入力に対して
は、NPNトランジスタQ2のエミッタ・ベース間に接続さ
れている等価的なダイオードＤにより確実にサージ電流
を吸収することができるので、NPNトランジスタQ2のベ
ース・エミッタ間接合を入力端子INからの負のサージ電
圧入力による破壊から保護することができる。
従って、Gnd線のインピーダンス状態によらずに、NPNト
ランジスタQ2のベース・エミッタ間接合を負のサージ電
圧入力による破壊から保護することが可能になり、しか
も、従来は入力用NPNトランジスタQ2のベースとGnd線と
の間に接続されていた負のサージ電流吸収用のダイオー
ドD2を省略できる。
なお、前記各実施例における抵抗Ｒを形成する方法は、
固相拡散法でもイオン注入後の熱拡散法でもよく、この
抵抗Ｒは、半導体基板のＮ型島領域内に形成されたＰ型
抵抗領域であればよい。
［発明の効果］ 上述したように本発明の静電保護回路によれば、電源線
やGnd線のインピーダンス状態によらずに、入力用ある
いは出力用のNPNトランジスタのベース・エミッタ間接
合を入力端子からの負あるいは正のサージ電圧入力によ
る破壊から保護することができる。
また、入力用または出力用のNPNトランジスタのエミッ
タと接地電位線との間に接続される抵抗として、半導体
基板のＮ型島領域内に形成されたＰ型抵抗領域を用い、
このＮ型島領域を上記NPNトランジスタのベース領域に
電気的に接続することにより、寄生素子を利用してサー
ジ電流吸収用の等価的なダイオードを形成でき、その構
成が簡単であり、IC化に好適である。
また、寄生素子を利用してサージ電流吸収用の等価的な
ダイオードを形成できるので、回路素子が増加すること
もなく、従来と比べてサージ電流吸収用ダイオードを１
つの入力端子あるいは出力端子について少なくとも１個
は省略できるという利点もある。
また、サージ電流吸収用の等価的なダイオードは、保護
対象となるNPNトランジスタのベース・エミッタ間に直
接に接続されるので、このNPNトランジスタのベース・
エミッタ間接合を確実に保護することができる。
【図面の簡単な説明】 第１図は本発明の静電保護回路の一実施例を示す回路
図、第２図は第１図の静電保護回路のパターン構成の一
例を示す図、第３図および第４図はそれぞれ本発明の静
電保護回路の他の実施例を示す回路図、第５図および第
６図および第８図はそれぞれ従来の静電保護回路を示す
回路図、第７図は第６図の静電保護回路のパターン構成
を示す図である。 Q1…出力用NPNトランジスタ、Q2…入力用NPNトランジス
タ、Ｒ…抵抗、D1,D2…サージ吸収用ダイオード、Ｄ…
サージ吸収用の等価的なダイオード、21…Vcc電源線、2
2…Gnd線、23…ベース配線、24…エミッタ配線、27…Ｎ
型島領域、28…Ｐ型抵抗領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/556 23/60 23/62

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】半導体集積回路における入力端子にベース
    が接続された入力用NPNトランジスタのエミッタと接地
    電位との間に抵抗が接続された入力回路、あるいは、半
    導体集積回路における出力端子にエミッタが接続された
    出力用NPNトランジスタのエミッタと接地電位との間に
    抵抗が接続された出力回路の静電保護回路において、 前記抵抗は半導体基板のＮ型島領域内に形成されたＰ型
    抵抗領域からなり、かつ前記Ｎ型島領域は前記入力用NP
    Nトランジスタまたは前記出力用NPNトランジスタのベー
    ス領域に電気的に接続されていることを特徴とする静電
    保護回路。
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