JPH037144B2 - - Google Patents

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JPH037144B2
JPH037144B2 JP57159956A JP15995682A JPH037144B2 JP H037144 B2 JPH037144 B2 JP H037144B2 JP 57159956 A JP57159956 A JP 57159956A JP 15995682 A JP15995682 A JP 15995682A JP H037144 B2 JPH037144 B2 JP H037144B2
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Katsuji Fujita
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Tokyo Shibaura Electric Co Ltd
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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    • H01L29/7302—Bipolar junction transistors structurally associated with other devices
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置に係り、特に外部ピンと内
部素子との間に形成され外来サージ入力から内部
素子を保護するための半導体保護装置に関する。
〔発明の技術的背景とその問題点〕
この種の半導体保護装置としては、MOS−
FETの入力保護ダイオードなどが知られている
が、バイポーラトランジスタが形成される半導体
装置においてバイポーラトランジスタを用いた保
護装置が必要である。
〔発明の目的〕
本発明は上記の事情に鑑みてなされたもので、
バイポーラトランジスタを用いて正極性および負
極性のいずれの外来サージ入力に対しても内部素
子を保護し得る半導体保護装置を提供するもので
ある。
〔発明の概要〕
すなわち、本発明の半導体保護装置は一導電形
の半導体基板上に形成された逆導電形の第１の領
域上に前記基板と同一導電形の第２の領域を形成
し、この第２の領域内で互いに独立して高濃度で
逆導電形の第３の領域および第４の領域を設け、
この第４の領域と前記第２の領域とを２個所でそ
れぞれコンタクトにより接続し、これらのコンタ
クトのうち前記第３の領域までの抵抗がより大き
い方のコンタクトと上記第３の領域とを接続して
外部ピンに取り出し、前記残りのコンタクトを半
導体装置の内部素子に接続するようにしたもので
ある。
これにより、負極性の外来サージが入力して内
部素子側にある程度以上の電流が流れると、（基
板、第１の領域、第２の領域）よりなるトランジ
スタおよび（第１の領域、第２の領域、第３の領
域）よりなるトランジスタによりサージ電流が吸
収されるようになり、正極性の外来サージ入力に
対しては（第２の領域、第１の領域、基板）より
なるトランジスタによりサージ電流が吸収される
と共に内部素子側へのサージ入力は前記第４の領
域の抵抗により制限されるので、いずれの極性の
外来サージ入力から内部素子が保護される。
〔発明の実施例〕
以下、図面を参照して本発明の一実施例を詳細
に説明する。
第１図ａ，ｂにおいて、１はたとえばＰ形の半
導体基板、２は上記Ｐ形基板１上に形成されたＮ
形領域、３は上記Ｎ形領域２上に形成されたＰ形
領域、４および５は上記Ｐ形領域３上で互いに独
立して形成された第１のN+形領域および第２の
N+形領域、６は絶縁膜、７は前記第１のN+形領
域４に対するコンタクト、８は前記第２のN+形
領域５のうち上記第１のN+形領域４に近い位置
で前記Ｐ形領域３に接合した接合部に対するコン
タクト、９は同じく前記第２のN+形領域５のう
ち前記第１のN+形領域４に遠い位置で前記Ｐ形
領域３に接合した接合部に対するコンタクトであ
る。すなわち、第１のN+形領域４は前記Ｐ形領
域３内で独立し、第２のN+形領域５は前記Ｐ形
領域３と２個所で接続されており、その２個のコ
ンタクト８，９から前記第１のN+形領域４の直
下までの抵抗の大きさが異なつている。そして、
上記第１のN+形領域４までの抵抗分が大きい方
のコンタクト９と前記第１のN+形領域４上のコ
ンタクト７とはたとえばアルミニウム配線１０に
より接続されて半導体装置の外部ピンに取り出さ
れている。また、前記第１のN+形領域４まで抵
抗分が小さい方のコンタクト８は、アルミニウム
配線１１により半導体装置の内部素子に接続され
ている。なお、１２は分離領域である。したがつ
て、上記半導体装置の回路接続は第２図に示すよ
うになり、Q1は（Ｎ形領域２、Ｐ形領域３、第
１のN+形領域４）が（コレクタ、ベーン、エミ
ツタ）に相当するNPN形トランジスタ、Q2は
（Ｐ形領域３、Ｎ形領域２、Ｐ形基板１）が（エ
ミツタ、ベース、コレクタ）に相当するPNP形
トランジスタ、Q3は（Ｐ形基板１、Ｎ形領域２、
Ｐ形領域３）が（エミツタ、ベース、コレクタ）
に相当するPNP形トランジスタである。ここで、
Ｐ形基板１は接地電位であり、Ｎ形領域２には低
インビーダンスのバイアス電源２０に接続され
る。また、R5はコンタクト８，９間の第２のN+
形領域５の抵抗である。
而して、上記構成の半導体保護装置において、
外部ピン側から負極性のサージ電圧が加わつた場
合には、トランジスタQ2は非動作状態となり、
第３図に示すようにトランジスタQ1，Q3および
抵抗R5よりなる回路部分により内部素子が保護
される。すなわち、内部素子側にVBE（Q1）／R5以上 の電流が流れると、トランジスタQ1，Q3が共に
オン動作して内部素子側に入ろうとするサージ電
流を吸収する。なお、VBE（Q1）はトランジスタ
Q1のベース・エミツタ間電圧である。
これに対して、外部ピン側から正極性のサージ
電圧が加わつた場合には、トランジスタQ1およ
びQ3が非動作状態となり、第４図に示すように
サージ入力はトランジスタQ2を通つて吸収され、
内部素子側に入ろうとするサージ電流は抵抗R5
により制限されるので、内部素子が保護される。
なお、本発明は上記実施例に限られるものでは
なく、基板、各領域の導電形を上記実施例の逆に
してもよい。
〔発明の効果〕
上述したように本発明の半導体保護装置によれ
ば、バイポーラトランジスタおよび抵抗の組み合
せ回路により外来サージ入力が正極性、負極性の
いずれであつてもそれを吸収して内部素子を保護
することができるので、内部素子にバイポーラト
ランジスタを有する半導体装置に好適である。
【図面の簡単な説明】
第１図ａ，ｂは本発明に係る半導体保護装置の
一実施例を示す平面図および断面図、第２図は第
１図の装置の回路図、第３図および第４図はそれ
ぞれ第２図の回路に負極性、正極性の外来サージ
が入力したときの回路動作を説明するために示す
回路図である。 １……Ｐ形基板、２……Ｎ形領域、３……Ｐ形
領域、４，５……N+形領域、７，８，９……コ
ンタクト、１０，１１……配線。

Claims (1)

  1. 【特許請求の範囲】 １ 一導電形半導体基板と、この基板上に形成さ
    れ上記基板とは逆導電形の第１の領域と、この第
    １の領域上に形成され前記基板と同一導電形の第
    ２の領域と、この第２の領域内で互いに独立して
    形成された高濃度で逆導電形の第３の領域および
    第４の領域と、上記第４の領域と第２の領域とを
    ２個所で接続する第１コンタクトおよび第２コン
    タクトと、これらのコンタクトのうち前記第３の
    領域までの抵抗がより大きい方のコンタクトと上
    記第３の領域とを接続し、さらに半導体装置の外
    部ピンに接続される配線と、前記２個のコンタク
    トのうち前記第３の領域までの抵抗が小さい方の
    コンタクトを半導体装置の内部素子に接続する配
    線とを具備することを特徴とする半導体保護装
    置。 ２ 前記基板はＰ形、第１の領域はＮ形、第２の
    領域はＰ形、第３の領域および第４の領域はそれ
    ぞれN+形であることを特徴とする前記特許請求
    の範囲第１項記載の半導体保護装置。
JP57159956A 1982-09-14 1982-09-14 半導体保護装置 Granted JPS5948951A (ja)

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DE8383109072T DE3378509D1 (en) 1982-09-14 1983-09-14 Semiconductor protective device
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