JP3131694B2 - パワートランジスタデバイス - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパワー（電力用）トランジスタに関するもの
であり，特に，該パワートランジスタのサージをバイパ
ス（吸収）する回路を有するパワートランジスタデバイ
スに関する。

〔従来の技術〕

パワートランジスタを使用する場合，そのサージ電流
を吸収（またはバイパス）するために，パワートランジ
スタと並列にサージ吸収用ダイオードを接続する。

第５図にその従来の回路を示す。NPN形パワートラン
ジスタ30′と，このパワートランジスタ30′に印加され
るサージ電圧を吸収するためパワートランジスタ30′の
導通方向と逆向きにサージ吸収用ダイオード35が接続さ
れている。入力端子INに接続されたベースＢに制御入力
が印加され，パワートランジスタ30′のオン・オフによ
って出力端子OUTと接地GNDとの間に接続された負荷（図
示せず）への供給電力がオン・オフされる。この負荷が
誘導性負荷の場合，パワートランジスタ30′にサージ電
圧が印加される。そして，そのサージ電流がサージ吸収
ダイオード35を流れ，パワートランジスタ30′にはサー
ジ電圧が印加されないようにしてパワートランジスタ3
0′をサージ電圧から保護している。

第５図のサージ吸収ダイオード35を備えたパワートラ
ンジスタ回路を半導体デバイスで実現したパワートラン
ジスタデバイスの例を第６図および第７図に示す。

第６図のバイポーラ形パワートランジスタデバイス，
より特定的には，エピタキシャル・ベース形パワートラ
ンジスタデバイスは，半導体デバイス内のPN接合をダイ
オードとして利用したものである。第６図において，パ
ワートランジスタ30′は,P形基板51,N型拡散層（埋め込
み層）52,N形エピタキシャル成長層53,アイソレーショ
ン領域54,55,拡散層52とコレクタ領域61,62とを接続す
るコレクタ接続層56,57,ベース領域58,エミッタ領域60,
コレクタ領域61,62,基板電位（GND）領域64,65が図示の
如く形成され，エミッタ配線71,ベース配線73,コレクタ
配線72が図示の如く配線されている。このデバイスにお
いて，各PN接合部のうちの主要なPN接合，たとえば,P形
基板51とＮ形拡散層52との間に寄生ダイオードD1,D2が
形成されており，これらのダイオードD1,D2がサージ吸
収ダイオード35として機能する。

コレクタＣに負極性のサージ電圧が印加された場合，
エミッタＥ・コレクタＣ間をバイパスされるサージ電流
の経路は次のようになる。

（ａ）第６図におけるパワートランジスタ30′の左側の
経路：エミッタ配線71/基板電位領域64−アイソレーシ
ョン領域54/基板51−（PN接合ダイオードD1）−拡散層5
2−コレクタ接続層56−コレクタ領域61/コレクタ配線72 （ｂ）右側の経路：エミッタ配線71/基板電位領域65−
アイソレーション領域55/基板51−（PN接合ダイオードD
2）−拡散層52−コレクタ接続層57/コレクタ領域62/コ
レクタ配線72 サージ電圧のバイパスにより，コレクタＣにサージ電
圧が印加された場合でもベースＢ・エミッタＥ間にサー
ジ電圧が印加されず，パワートランジスタ30′は破壊さ
れない。

第７図は，右側領域のパワートランジスタ30′の他
に，左側領域にサージ吸収用のダイオード35を独立に形
成させた構造例を示す。

第７図におけるNPN形パワートランジスタ30′を構成
する各領域（部分）について，第６図と同じ領域は同じ
符号が付されている。左側のサージ吸収用ダイオード35
における領域（アノード領域）90がアノード，エピタキ
シャル層83/領域（カソード領域）91,92がカソードとし
て機能する。拡散層82およびカソード接続層86,87は，
拡散層52およびコレクタ接続層56,57と同じプロセスで
形成される。そして，エミッタ配線71,コレクタ配線72,
ベース配線73が第５図の回路を形成するように接続され
ている。

コレクタＣにサージ電圧が印加された場合，パワート
ランジスタ30′のエミッタＥ・コレクタＣ間をバイパス
されるサージ電流の経路は次のようになる。エミッタ配
線71/アノード領域90−（PN接合ダイオードD3）−エピ
タキシャル成長層83−拡散層82−カソード接続層86,87/
カソード領域91,92/コレクタ配線72。これにより，コレ
クタＣにサージ電圧が印加された場合でもベースＢ・エ
ミッタＥ間に逆電圧が印加されず，パワートランジスタ
30′は破壊されない。

〔発明が解決しようとする課題〕

第６図に示したパワートランジスタデバイスは，基板
51に大きなサージ電流が流れるため，互いに独立したエ
ピタキシャル領域の寄生NPN形トランジスタのベース電
流が増加し，本来独立なエピタキシャル領域が相互に影
響しあって回路素子の誤動作が発生するという問題があ
る。

第７図に示したパワートランジスタデバイスは，パワ
ートランジスタ30′の他にダイオード回路35を独立に形
成しているのでデバイスの寸法が大きくなる。また，ダ
イオードD3がアクティブ素子として動作するが，大きな
サージ電流を流すためにはダイオードD3が形成されるPN
接合面を大きくしなければならず，回路寸法がさらに大
きくなるという問題がある。

〔課題を解決するための手段〕

本発明は上記問題を解決するパワートランジスタデバ
イスを提供する。

本発明のパワートランジスタデバイスは、 第１導電形の第１の半導体領域と、 上記第１の半導体領域上に形成された第２導電形の第
２の半導体領域と、 上記第２の半導体領域上に形成された第２導電形の第
３の半導体領域と、 上記第２の半導体領域上に上記第３の半導体領域と隣
接して形成され、上記第２の半導体領域に電気的に接続
される第２導電形の第４の半導体領域と、 上記第３の半導体領域上に形成された第１導電形の第
５の半導体領域と、 上記第３の半導体領域上に上記第５の半導体領域を囲
むように上記第５の半導体領域と離間して形成された第
１導電形の第６の半導体領域と、 上記第６の半導体領域上に形成された第２導電形の第
７の半導体領域と を有し、 上記第２の半導体領域が埋め込み層として機能して、
上記第４、第２および第３の半導体領域と、上記第６の
半導体領域と、上記第７の半導体領域とがそれぞれ、コ
レクタと、ベースと、エミッタとして機能する縦型のパ
ワートランジスタが構成され、 上記第６の半導体領域と、上記第３の半導体領域と、
上記第５の半導体領域とがそれぞれ、コレクタと、ベー
スと、エミッタとして機能する、上記縦型のパワートラ
ンジスタとは逆導電形の横型のトランジスタが構成され
ている。

〔作用〕

本発明のパワートランジスタデバイスは、縦型パワー
トランジスタと、この縦型パワートランジスタとは逆導
電型の横型のトランジスタを有する。

縦型のパワートランジスタは、ベースとしての第６の
半導体領域と、エミッタとしての第７の半導体領域と、
コレクタとしての第４、第２および第３の半導体領域を
有する。縦型のパワートランジスタは、このように縦型
の構造をしている。

横型のトランジスタは、ベースとしての第３の半導体
領域と、エミッタとしての第５の半導体領域と、コレク
タとしての第６の半導体領域を有する。横型のトランジ
スタは、このように横型の構造をしている。

横型のトランジスタのエミッタ領域である第５の半導
体領域が独自に形成されている他は、縦型のパワートラ
ンジスタと、横型のトランジスタとはコレクタおよびベ
ースを共用しており、さらに、横型のトランジスタが縦
型のパワートランジスタの中央に作りこまれた構造をし
ている。その結果、本願発明のパワートランジスタデバ
イスは、小さな面積で製造できる。

縦型のパワートランジスタのコレクタにサージ電圧が
印加された場合，サージ電流をバイパスするためのトラ
ンジスタがサージ電流を流しサージ電圧をパワートラン
ジスタからバイパスする。バイパス用トランジスタの順
方向電流は小さいので，パワートランジスタの基板は高
電位にならない。その結果，パワートランジスタは誤動
作せず安定に動作する。

このように、本発明のパワートランジスタデバイス
は、耐サージ電流特性に優れており、誤動作が少なく、
熱的平均化、および、ベース電流の平均化を達成するこ
とができる。

〔実施例〕

本発明のパワートランジスタデバイスを第１図を参照
して述べる。

なお、第１図に図解したパワートランジスタデバイス
の回路構成例を第２図にパワートランジスタ回路として
示す。

第２図のパワートランジスタ回路は,NPN形パワートラ
ンジスタ30とこのパワートランジスタ30の導電性と逆導
電性を有するPNP形トランジスタ31からなり，トランジ
スタ31がパワートランジスタ30に印加されるサージ電圧
をバイパスするように接続されている。

第１図は第２図のパワートランジスタ回路をパワート
ランジスタデバイスとして図解した部分断面図である。

第１図において，パワートランジスタデバイスは,P形
基板1,N型拡散層（埋め込み層）2,N形エピタキシャル成
長層3,パワートランジスタ30のベースとして機能するＰ
形領域（ベース領域）8,9,パワートランジスタ30のエミ
ッタとして機能するＮ形領域（エミッタ領域）14,15,PN
P形トランジスタ31のＰ形エミッタとして機能する領域
（エミッタ領域）10,パワートランジスタ30のコレクタ
として機能するＮ形領域（コレクタ領域）11,12,これら
のコレクタ領域11,12を拡散層２に接続するコレクタ接
続層6,7,そして，アイソレーション領域4,5からなる。

独自のエミッタ領域10を有し，他の部分（領域）をパ
ワートランジスタ30を形成する部分と共有するPNP形ト
ランジスタ31がNPN形パワートランジスタ30形成部の中
央部に形成されている。

さらに，第１図のエミッタ領域14,15を形成する層の
上部にアルミニュームなどの配線層，すなわち，エミッ
タ配線21,ベース配線22,コレクタ配線23を図示の如く形
成することにより，第２図のパワートランジスタ回路が
形成できる。すなわち，パワートランジスタ30のベース
領域8,9には入力線としてベース配線22が接続され，パ
ワートランジスタ30のコレクタ領域11,12には出力線と
してコレクタ配線23が接続されている。さらに，パワー
トランジスタ30のエミッタ領域14,15とトランジスタ31
のエミッタｅ（エミッタ領域10）とがエミッタ配線21で
接続され、トランジスタ31のコレクタｃが半導体デバイ
ス内でパワートランジスタ30のベースＢに接続され、ト
ランジスタ31のベースｂも半導体デバイス内でパワート
ランジスタ30のコレクタＣに接続されている。パワート
ランジスタ30のベースＢに制御用入力INが印加され，コ
レクタＣに接続された出力端子OUTに負荷（図示せず）
が接続される。この負荷が誘導性負荷の場合，大きなサ
ージ電圧がパワートランジスタ30に印加される。

第２図のパワートランジスタ回路の基本動作について
述べる。パワートランジスタ30はベースＢに「ハイ」レ
ベルの電圧が印加されるとターンオンする。この場合，
コレクタＣの電位は「ハイ」レベルであるから,NPNパワ
ートランジスタ30と逆導電性を有するPNPパワートラン
ジスタ30のベースｂも高電位であり，サージ電流バイパ
ス用トランジスタ31はターンオフ状態である。一方，パ
ワートランジスタ30のコレクタＣの電位がサージ電圧に
よって負になると，トランジスタ31のベースｂの電位も
「ロー」レベルになりトランジスタ31がターンオンし，
パワートランジスタ30に印加されるサージ電圧をバイパ
ス可能な状態となる。この場合，サージ吸収用トランジ
スタ31の順方向電流が小さく，第６図を参照して述べた
ような回路の誤動作が発生することがない。

第２図のパワートランジスタ回路は等価的に第３図の
回路のように表すことができる。この回路はNPNパワー
トランジスタ30のコレクタ，エミッタを逆方向に接続し
たものである。この等価回路を用いて，さらに第１図に
示したパワートランジスタデバイスのサージ吸収動作に
ついて述べる。

出力端子OUTに負極性のサージ電圧が印加されると,PN
P形トランジスタ31がターンオンする。トランジスタ31
の電流増幅率をHfeとし，パワートランジスタ30の電流
増幅率をRhfeとすると次の式が成り立つ。

I2＝I1・Hfe ・・・（１） パワートランジスタ30がターンオン状態の時の電流I3
は次の式で表せる。

I3＝I2・Rhfe ＝I1・Rhfe・Hfe ・・・（２） 接地GND・出力端子OUTの間を流れる電流I0は次の式で
表せる。

I0＝I1＋I2＋I3 ＝I1（１＋Hfe＋Hfe・Rhfe） ・・・（３） 以上から明らかなように，トランジスタ31をパワート
ランジスタ30の一体形成，好適には図示の如くパワート
ランジスタ30形成部の中央部に形成することにより，ト
ランジスタ31の電流増幅率を増加させることができる。
また，パワートランジスタがターンオフ時，通常は，第
７図に示したパワートランジスタ30′のように本来ノン
アクティブ（非活性状態）であるはずであるが，第１図
のパワートランジスタ30はアクティブ状態となる。その
結果，接地GNDと出力端子OUTとの間でサージ電流バイパ
ス（サージ吸収）用ダイオードとして機能するトランジ
スタ31の形成面積が小さくてよい。さらに，トランジス
タ31をパワートランジスタ30の形成内部中央部分に形成
させることにより，パワートランジスタ30の通常動作時
およびサージ電圧印加時のいずれにおいても，全体とし
て熱的状態が平均化され，パワートランジスタ30のベー
ス電流も平均化される。また，前述したように，サージ
吸収用トランジスタ31の順方向電流が小さく，パワート
ランジスタ回路の誤動作が発生することがない。

以上，第２図の回路を実現した第１図のパワートラン
ジスタデバイスの構造的側面から本発明の実施例の詳細
動作および特徴を述べたが，このことは，第２図に示し
た回路構成にすることにより上述した特徴が得られるこ
とをも示している。

以上の実施例はパワートランジスタとしてNPN形パワ
ートランジスタ30,サージ吸収用トランジスタとしてPNP
形トランジスタ31で構成（形成）した場合について例示
したが，本発明のパワートランジスタ回路を実現するに
際して，第４図に示すように，第２図の回路構成とはそ
れぞれ逆導電性のトランジスタを用いて，すなわち,PNP
形パワートランジスタ32とこのパワートランジスタ32の
導電性とは逆導電性のサージ吸収用NPN形トランジスタ3
4で構成することができる。この場合，第４図のパワー
トランジスタ回路に対応するパワートランジスタデバイ
スの構造は，第１図の導電特性を逆にして形成すればよ
い。

〔発明の効果〕

以上に述べたように，本発明のパワートランジスタデ
バイスによれば，小さい面積（寸法）で大きなサージ電
流を流すことができる。また本発明のパワートランジス
タデバイスは誤動作がなく，熱的平均化ならびにベース
電流の平均化を図ることができる。

【図面の簡単な説明】

第１図は本発明のパワートランジスタデバイスの実施例
の断面図， 第２図は第１図のパワートランジスタデバイスで示され
るパワートランジスタ回路の回路図， 第３図は第２図の等価回路図， 第４図は本発明の他の実施例のパワートランジスタ回路
の回路図， 第５図は従来のサージダイオード付パワートランジスタ
回路の回路図， 第６図は第５図の１構成例のデバイス断面図， 第７図は第５図の他の構成例のデバイス断面図である。 （符号の説明） １……基板， ２……拡散層， ３……エピタキシャル成長層， 4,5……アイソレーション領域， 6,7……コレクタ接続層， 8,9……ベース領域， 10……バイパス用トランジスタのエミッタ領域， 11,12……コレクタ領域， 14,15……エミッタ領域， 21……エミッタ配線， 22……ベース配線， 23……コレクタ配線， 30……パワートランジスタ， 31……バイパス用トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−63857（ＪＰ，Ａ) 特開 昭61−242073（ＪＰ，Ａ) 特開 昭57−204162（ＪＰ，Ａ) 特開 昭55−29197（ＪＰ，Ａ) 特開 昭52−17778（ＪＰ，Ａ) 特開 平２−71529（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/33 - 21/331 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/06 - 27/06 101 H01L 27/08 - 27/08 101 H01L 27/082 H01L 29/68 - 29/737

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１導電形の第１の半導体領域と、 上記第１の半導体領域上に形成された第２導電形の第２
   の半導体領域と、 上記第２の半導体領域上に形成された第２導電形の第３
   の半導体領域と、 上記第２の半導体領域上に上記第３の半導体領域と隣接
   して形成され、上記第２の半導体領域に電気的に接続さ
   れる第２導電形の第４の半導体領域と、 上記第３の半導体領域上に形成された第１導電形の第５
   の半導体領域と、 上記第３の半導体領域上に上記第５の半導体領域を囲む
   ように上記第５の半導体領域と離間して形成された第１
   導電形の第６の半導体領域と、 上記第６の半導体領域上に形成された第２導電形の第７
   の半導体領域と を有し、 上記第２の半導体領域が埋め込み層として機能して、上
   記第４、第２および第３の半導体領域と、上記第６の半
   導体領域と、上記第７の半導体領域とがそれぞれ、コレ
   クタと、ベースと、エミッタとして機能する縦型のパワ
   ートランジスタが構成され、 上記第６の半導体領域と、上記第３の半導体領域と、上
   記第５の半導体領域とがそれぞれ、コレクタと、ベース
   と、エミッタとして機能する、上記縦型のパワートラン
   ジスタとは逆導電形の横型のトランジスタが構成されて
   いる パワートランジスタデバイス。