JP3286511B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3286511B2 JP3286511B2 JP31206695A JP31206695A JP3286511B2 JP 3286511 B2 JP3286511 B2 JP 3286511B2 JP 31206695 A JP31206695 A JP 31206695A JP 31206695 A JP31206695 A JP 31206695A JP 3286511 B2 JP3286511 B2 JP 3286511B2
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Description
【０００１】
【発明の属する技術分野】本発明は、モータ駆動用など
に複数のＰＮＰ出力トランジスタを具備した半導体集積
回路に関し、特に寄生効果の防止と集積度の向上に関す
る。
に複数のＰＮＰ出力トランジスタを具備した半導体集積
回路に関し、特に寄生効果の防止と集積度の向上に関す
る。
【０００２】
【従来の技術】図４は正／逆モータドライバの駆動回路
を示す回路図である。この回路は、ＰＮＰトランジスタ
Ｑ１とＮＰＮトランジスタＱ４を同時にＯＮすることに
よりモータＭを正方向に回転させ、ＰＮＰトランジスタ
Ｑ３とＮＰＮトランジスタＱ２を同時にＯＮすることに
よりモータＭを逆方向に回転させるものである。また、
出力端子と接地電位ＧＮＤとの間に直列接続した分圧抵
抗２、３の中間電位を比較器４の一端に入力し、参照電
圧Ｖｒｅｆと比較することにより出力トランジスタＱ１
〜Ｑ４にフィードバックをかけてその動作を制御するよ
うになっている。
を示す回路図である。この回路は、ＰＮＰトランジスタ
Ｑ１とＮＰＮトランジスタＱ４を同時にＯＮすることに
よりモータＭを正方向に回転させ、ＰＮＰトランジスタ
Ｑ３とＮＰＮトランジスタＱ２を同時にＯＮすることに
よりモータＭを逆方向に回転させるものである。また、
出力端子と接地電位ＧＮＤとの間に直列接続した分圧抵
抗２、３の中間電位を比較器４の一端に入力し、参照電
圧Ｖｒｅｆと比較することにより出力トランジスタＱ１
〜Ｑ４にフィードバックをかけてその動作を制御するよ
うになっている。
【０００３】この様な誘導性の負荷に電流を流す場合
は、モータのＯＮ／ＯＦＦに伴って発生する逆起電力か
ら出力トランジスタを保護するためのスパークキラーダ
イオードを出力トランジスタのエミッタ・コレクタ間に
接続する。このダイオードには瞬間的に大電流が流れる
ので、ＩＣに外付けするか、又はＩＣに内蔵する場合は
比較的大面積のダイオード素子で構成していた。
は、モータのＯＮ／ＯＦＦに伴って発生する逆起電力か
ら出力トランジスタを保護するためのスパークキラーダ
イオードを出力トランジスタのエミッタ・コレクタ間に
接続する。このダイオードには瞬間的に大電流が流れる
ので、ＩＣに外付けするか、又はＩＣに内蔵する場合は
比較的大面積のダイオード素子で構成していた。
【０００４】外付けあるいは内蔵でもコスト高になるの
で、縦型ＰＮＰトランジスタ固有の寄生ダイオードをス
パークキラーダイオードとし、しかもダイオード特性ま
でをも考慮してＩＣに内蔵する例を特願平６ー３０３１
１号に記載した。これは、複数の縦型ＰＮＰトランジス
タを一つの島領域内に内蔵し、間をＮ＋高濃度導出領域
で実質的に分離し、そしてＰ＋コレクタ埋め込み層とＮ
＋埋め込み層とのＰＮ接合を前記スパークキラーダイオ
ードとして利用するものである。
で、縦型ＰＮＰトランジスタ固有の寄生ダイオードをス
パークキラーダイオードとし、しかもダイオード特性ま
でをも考慮してＩＣに内蔵する例を特願平６ー３０３１
１号に記載した。これは、複数の縦型ＰＮＰトランジス
タを一つの島領域内に内蔵し、間をＮ＋高濃度導出領域
で実質的に分離し、そしてＰ＋コレクタ埋め込み層とＮ
＋埋め込み層とのＰＮ接合を前記スパークキラーダイオ
ードとして利用するものである。
【０００５】
【発明が解決しようとする課題】しかしながら、複数の
ＰＮＰトランジスタを一つに集積化したとは言え、分圧
抵抗２、３等は専用の島領域に形成するため、これ以上
の集積化が望めない欠点があった。縦型ＰＮＰトランジ
スタの島領域は、電源電位ＶＣＣとすれば他の受動素子
を取り込むことは可能であるが、出力トランジスタの様
に大電流を取り扱う部分では、コレクタ電位との関係で
寄生効果が発生するために取り込むことが困難になる。
またフローティングとした場合は、Ｐ＋コレクタ埋め込
み層とＮ＋埋め込み層とのＰＮ接合を前記スパークキラ
ーダイオードとして利用することができなくなる。
ＰＮＰトランジスタを一つに集積化したとは言え、分圧
抵抗２、３等は専用の島領域に形成するため、これ以上
の集積化が望めない欠点があった。縦型ＰＮＰトランジ
スタの島領域は、電源電位ＶＣＣとすれば他の受動素子
を取り込むことは可能であるが、出力トランジスタの様
に大電流を取り扱う部分では、コレクタ電位との関係で
寄生効果が発生するために取り込むことが困難になる。
またフローティングとした場合は、Ｐ＋コレクタ埋め込
み層とＮ＋埋め込み層とのＰＮ接合を前記スパークキラ
ーダイオードとして利用することができなくなる。
【０００６】
【課題を解決するための手段】本発明は斯上した課題に
鑑み成されたもので、縦型ＰＮＰトランジスタをＮ＋導
出領域で囲むと共にＮ＋高濃度導出領域とＰ＋分離領域
との間の島領域表面に拡散領域を形成し、さらには形成
する素子を、出力トランジスタと同相の素子に限定する
ことにより、寄生効果を防止しながら一つの島領域内に
複数の素子を形成して、一層の高集積化を図るものであ
る。
鑑み成されたもので、縦型ＰＮＰトランジスタをＮ＋導
出領域で囲むと共にＮ＋高濃度導出領域とＰ＋分離領域
との間の島領域表面に拡散領域を形成し、さらには形成
する素子を、出力トランジスタと同相の素子に限定する
ことにより、寄生効果を防止しながら一つの島領域内に
複数の素子を形成して、一層の高集積化を図るものであ
る。
【０００７】
【発明の実施の形態】以下に本発明の実施の形態を、図
面を参照しながら詳細に説明する。図１は縦型ＰＮＰト
ランジスタ部分を示す断面図である。同図において、１
１はＰ型シリコン半導体基板、１２は基板の上に気相成
長法によって形成したＮ型のエピタキシャル層、１３は
基板１１表面に埋め込み形成したＮ＋型の埋め込み層、
１４はエピタキシャル層１２の表面から基板１１に達し
てエピタキシャル層１２を島領域１５に分離するＰ＋分
離領域、１６はＮ＋埋め込み層１３に重畳して、埋め込
み層１３と島領域１５との間に埋め込まれたＰ＋コレク
タ埋め込み層、１７は島領域１５の表面からＮ＋埋め込
み層１３に達するＮ＋型の高濃度導出領域、１８は島領
域１５の表面からＰ＋コレクタ埋め込み層１６に達する
Ｐ＋コレクタ導出領域、１９はコレクタ埋め込み層１６
とコレクタ導出領域とで囲むことで形成したＮ型層から
なるベース領域、２０はベース領域１９の表面に形成し
たＰ＋エミッタ領域、２１はＮ＋ベースコンタクト領
域、そして２２はＰ型の拡散抵抗領域であり、島領域１
５の、Ｎ＋高濃度導出領域１７とＰ＋分離領域１４とで
挟まれた領域１５ａの表面に形成してある。Ｎ＋高濃度
導出領域１７には電源電位ＶＣＣが、基板１１には接地
電位ＧＮＤが各々印加されており、コレクタ導出領域１
８が出力端子に、エミッタ領域２０には電源電位ＶＣＣ
が印可される。従って、コレクタ埋め込み層１６とＮ＋
埋め込み層１３とのＰＮ接合ダイオードＤが、縦型ＰＮ
Ｐトランジスタのエミッタとコレクタとの間に逆接続さ
れて、スパークキラーダイオードとなる。Ｎ＋高濃度埋
め込み層１８がアノード取り出しとなるので直列抵抗が
小さく、しかも複数の縦型ＰＮＰトランジスタで共通の
取り出し領域としたことで、更に抵抗成分を減少し、保
護動作を確実ならしめることができる。
面を参照しながら詳細に説明する。図１は縦型ＰＮＰト
ランジスタ部分を示す断面図である。同図において、１
１はＰ型シリコン半導体基板、１２は基板の上に気相成
長法によって形成したＮ型のエピタキシャル層、１３は
基板１１表面に埋め込み形成したＮ＋型の埋め込み層、
１４はエピタキシャル層１２の表面から基板１１に達し
てエピタキシャル層１２を島領域１５に分離するＰ＋分
離領域、１６はＮ＋埋め込み層１３に重畳して、埋め込
み層１３と島領域１５との間に埋め込まれたＰ＋コレク
タ埋め込み層、１７は島領域１５の表面からＮ＋埋め込
み層１３に達するＮ＋型の高濃度導出領域、１８は島領
域１５の表面からＰ＋コレクタ埋め込み層１６に達する
Ｐ＋コレクタ導出領域、１９はコレクタ埋め込み層１６
とコレクタ導出領域とで囲むことで形成したＮ型層から
なるベース領域、２０はベース領域１９の表面に形成し
たＰ＋エミッタ領域、２１はＮ＋ベースコンタクト領
域、そして２２はＰ型の拡散抵抗領域であり、島領域１
５の、Ｎ＋高濃度導出領域１７とＰ＋分離領域１４とで
挟まれた領域１５ａの表面に形成してある。Ｎ＋高濃度
導出領域１７には電源電位ＶＣＣが、基板１１には接地
電位ＧＮＤが各々印加されており、コレクタ導出領域１
８が出力端子に、エミッタ領域２０には電源電位ＶＣＣ
が印可される。従って、コレクタ埋め込み層１６とＮ＋
埋め込み層１３とのＰＮ接合ダイオードＤが、縦型ＰＮ
Ｐトランジスタのエミッタとコレクタとの間に逆接続さ
れて、スパークキラーダイオードとなる。Ｎ＋高濃度埋
め込み層１８がアノード取り出しとなるので直列抵抗が
小さく、しかも複数の縦型ＰＮＰトランジスタで共通の
取り出し領域としたことで、更に抵抗成分を減少し、保
護動作を確実ならしめることができる。
【０００８】図２は、図１の縦型ＰＮＰトランジスタと
相補対を構成するためのＮＰＮトランジスタの断面図で
ある。同じ箇所には同じ符号を伏して説明を省略する。
図２において、２５はＮ＋コレクタ低抵抗領域、２６は
Ｐ型のベース領域、２７はＮ＋エミッタ領域である。コ
レクタ低抵抗領域２５はＮＰＮトランジスタのコレクタ
抵抗を減じて大電流型とするために設けたものであり、
縦型ＰＮＰトランジスタのＮ＋高濃度導出領域１７と共
用できるものである。
相補対を構成するためのＮＰＮトランジスタの断面図で
ある。同じ箇所には同じ符号を伏して説明を省略する。
図２において、２５はＮ＋コレクタ低抵抗領域、２６は
Ｐ型のベース領域、２７はＮ＋エミッタ領域である。コ
レクタ低抵抗領域２５はＮＰＮトランジスタのコレクタ
抵抗を減じて大電流型とするために設けたものであり、
縦型ＰＮＰトランジスタのＮ＋高濃度導出領域１７と共
用できるものである。
【０００９】図３は、図１の縦型ＰＮＰトランジスタと
図２のＮＰＮトランジスタを用いて図４の回路構成を具
現化した半導体集積回路を示す平面図である。Ｐ＋分離
領域１４で区画された島領域１５の各々に出力トランジ
スタＱ２、Ｑ４を構成するための２個のＮＰＮトランジ
スタ（ＮＰＮ１、ＮＰＮ２）が配置され、２つのＮＰＮ
トランジスタを囲むようにしてコの字型の島領域１５が
配置され、該コの字型の島領域１５に２つの縦型ＰＮＰ
トランジスタ（ＰＮＰ１、ＰＮＰ２）を形成する。２つ
のトランジスタＰＮＰ１、ＰＮＰ２は、Ｎ＋高濃度領域
１７が各々のＰ＋コレクタ導出領域１８を取り囲むこと
により、同じ島領域１５内にありながら実質的な電気的
分離を行っている。また、Ｎ＋高濃度導出領域１７には
図示せぬ電極配線により電源電位（ＶＣＣ）が印加され
ている。これにより、Ｐ＋コレクタ導出領域１８からＰ
＋分離領域１４までの島領域１５には電源電位ＶＣＣが
印加されることになる。コの字型の島領域１５の外側に
は、他の小信号回路ブロックが配置される。
図２のＮＰＮトランジスタを用いて図４の回路構成を具
現化した半導体集積回路を示す平面図である。Ｐ＋分離
領域１４で区画された島領域１５の各々に出力トランジ
スタＱ２、Ｑ４を構成するための２個のＮＰＮトランジ
スタ（ＮＰＮ１、ＮＰＮ２）が配置され、２つのＮＰＮ
トランジスタを囲むようにしてコの字型の島領域１５が
配置され、該コの字型の島領域１５に２つの縦型ＰＮＰ
トランジスタ（ＰＮＰ１、ＰＮＰ２）を形成する。２つ
のトランジスタＰＮＰ１、ＰＮＰ２は、Ｎ＋高濃度領域
１７が各々のＰ＋コレクタ導出領域１８を取り囲むこと
により、同じ島領域１５内にありながら実質的な電気的
分離を行っている。また、Ｎ＋高濃度導出領域１７には
図示せぬ電極配線により電源電位（ＶＣＣ）が印加され
ている。これにより、Ｐ＋コレクタ導出領域１８からＰ
＋分離領域１４までの島領域１５には電源電位ＶＣＣが
印加されることになる。コの字型の島領域１５の外側に
は、他の小信号回路ブロックが配置される。
【００１０】そして、Ｎ＋高濃度導出領域１７とＰ＋分
離領域１４との間の島領域１５ａに、拡散抵抗領域２２
を複数個形成して複数の抵抗素子Ｒとし、前記電極配線
で接続することにより分圧抵抗２、３を形成する。島領
域１５ａに拡散抵抗領域２２を配置したことにより、コ
レクタ導出領域１８をエミッタ、島領域１５ａをベー
ス、拡散抵抗領域２２をコレクタとする寄生ＰＮＰトラ
ンジスタの発生が危惧される。これに対しては、先ず拡
散抵抗領域２２をＮ＋高濃度導出領域１７の外側の島領
域１５ａに配置することにより、前記寄生ＰＮＰトラン
ジスタのβを下げて、寄生トランジスタがＯＮ状態に移
行することを防止する。また、出力トランジスタと同相
の受動回路素子、つまり出力端子に逆起電力が印加され
た時にこれと同じ電位が印可される素子であれば、前記
寄生ＰＮＰトランジスタのコレクタとエミッタの両方に
前記逆起電力が同時に印可されるので、寄生トランジス
タのＯＮには至ることがない。出力回路に無関係の受動
回路素子では電位関係が出力トランジスタとは無関係に
なるので、いつ寄生ＰＮＰトランジスタが発生して誤動
作が生じるか予測できなくなる。従って、本発明では一
つの島領域１５内に複数の縦型ＰＮＰトランジスタのみ
ならず、その他の受動回路素子まで収納できるので、集
積回路の集積度を向上できるものである。
離領域１４との間の島領域１５ａに、拡散抵抗領域２２
を複数個形成して複数の抵抗素子Ｒとし、前記電極配線
で接続することにより分圧抵抗２、３を形成する。島領
域１５ａに拡散抵抗領域２２を配置したことにより、コ
レクタ導出領域１８をエミッタ、島領域１５ａをベー
ス、拡散抵抗領域２２をコレクタとする寄生ＰＮＰトラ
ンジスタの発生が危惧される。これに対しては、先ず拡
散抵抗領域２２をＮ＋高濃度導出領域１７の外側の島領
域１５ａに配置することにより、前記寄生ＰＮＰトラン
ジスタのβを下げて、寄生トランジスタがＯＮ状態に移
行することを防止する。また、出力トランジスタと同相
の受動回路素子、つまり出力端子に逆起電力が印加され
た時にこれと同じ電位が印可される素子であれば、前記
寄生ＰＮＰトランジスタのコレクタとエミッタの両方に
前記逆起電力が同時に印可されるので、寄生トランジス
タのＯＮには至ることがない。出力回路に無関係の受動
回路素子では電位関係が出力トランジスタとは無関係に
なるので、いつ寄生ＰＮＰトランジスタが発生して誤動
作が生じるか予測できなくなる。従って、本発明では一
つの島領域１５内に複数の縦型ＰＮＰトランジスタのみ
ならず、その他の受動回路素子まで収納できるので、集
積回路の集積度を向上できるものである。
【００１１】
【発明の効果】以上に説明したとおり、本発明はＮ＋高
濃度導出領域１７の外側、つまりＮ＋高濃度導出領域１
７とＰ＋分離領域との間の島領域１５ａに受動回路素子
を配置することにより、縦型ＰＮＰトランジスタと受動
回路素子間の寄生ＰＮＰトランジスタの発生を抑え、以
て縦型ＰＮＰトランジスタと同一の島領域１５内に配置
することが可能になると言う利点を持つものである。よ
って更なる高集積化が可能である。また、収納する素子
を、出力トランジスタの出力端子の電位変動と同時に電
位変動を受けるような素子を配置することで、一層の寄
生効果の発生を抑制することができるものである。
濃度導出領域１７の外側、つまりＮ＋高濃度導出領域１
７とＰ＋分離領域との間の島領域１５ａに受動回路素子
を配置することにより、縦型ＰＮＰトランジスタと受動
回路素子間の寄生ＰＮＰトランジスタの発生を抑え、以
て縦型ＰＮＰトランジスタと同一の島領域１５内に配置
することが可能になると言う利点を持つものである。よ
って更なる高集積化が可能である。また、収納する素子
を、出力トランジスタの出力端子の電位変動と同時に電
位変動を受けるような素子を配置することで、一層の寄
生効果の発生を抑制することができるものである。
【００１２】従って、本発明は、一つの島領域内１５
に、複数の縦型ＰＮＰトランジスタ、スパークキラーダ
イオードＤ、そして分圧抵抗Ｒをも取り込むことができ
るものである。
に、複数の縦型ＰＮＰトランジスタ、スパークキラーダ
イオードＤ、そして分圧抵抗Ｒをも取り込むことができ
るものである。
【図１】本発明を説明する断面図である。
【図２】本発明を説明する断面図である。
【図３】本発明を説明する平面図である。
【図４】回路構成を説明する回路図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−288311（ＪＰ，Ａ) 特開 昭60−47435（ＪＰ，Ａ) 特開 平２−58231（ＪＰ，Ａ) 特開 平２−276272（ＪＰ，Ａ) 特開 昭61−189661（ＪＰ，Ａ) 特開 昭52−113183（ＪＰ，Ａ) 特開 昭60−86857（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 27/08 H01L 21/82
Claims (2)
- 【請求項１】 コレクタが共通接続された少なくとも一
対のＰＮＰおよびＮＰＮ型の出力トランジスタと、 前記共通接続点から導出された出力端子と、 前記出力端子の電位を監視して、前記出力端子にフィー
ドバック制御をかける分圧抵抗と、を内蔵した半導体集
積回路であって、 前記ＰＮＰトランジスタは、 Ｐ型の半導体基板の上に形成したＮ型のエピタキシャル
層と、 前記エピタキシャル層を貫通して複数の島領域を形成す
るＰ＋型の分離領域と、 前記島領域の底部の前記基板と前記エピタキシャル層と
の間に形成したＮ＋型の埋め込み層と、 前記埋め込み層と前記島領域との間に形成したＰ＋型の
コレクタ埋め込み層と、 前記島領域の表面から前記コレクタ埋め込み層に達する
Ｐ＋型のコレクタ導出領域と、 前記コレクタ埋め込み層と前記コレクタ導出領域とで囲
まれた領域をベース領域として前記ベース領域の表面に
形成したＰ型のエミッタ領域およびＮ＋型のベースコン
タクト領域と、 前記コレクタ導出領域と前記分離領域との間に位置し、
前記島領域の表面から前記埋め込み層に到達するＮ＋型
の高濃度導出領域とを具備し、 前記Ｎ＋型高濃度導出領域と前記分離領域との間の前記
島領域の表面にＰ型の拡散領域を形成して前記分圧抵抗
を構成したことを特徴とする半導体集積回路。 - 【請求項２】 前記Ｎ＋型高濃度導出領域に電源電位を
印加して、前記コレクタ埋め込み層と前記埋め込み層と
のＰＮ接合を前記ＰＮＰ出力トランジスタのエミッタ・
コレクタ間のスパークキラーダイオードとしたことを特
徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31206695A JP3286511B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31206695A JP3286511B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153553A JPH09153553A (ja) | 1997-06-10 |
| JP3286511B2 true JP3286511B2 (ja) | 2002-05-27 |
Family
ID=18024827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31206695A Expired - Fee Related JP3286511B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3286511B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4775683B2 (ja) * | 2003-09-29 | 2011-09-21 | オンセミコンダクター・トレーディング・リミテッド | 半導体集積回路装置 |
-
1995
- 1995-11-30 JP JP31206695A patent/JP3286511B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09153553A (ja) | 1997-06-10 |
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|---|---|---|---|
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