JPH11284130A - 保護回路 - Google Patents
保護回路Info
- Publication number
- JPH11284130A JPH11284130A JP10100020A JP10002098A JPH11284130A JP H11284130 A JPH11284130 A JP H11284130A JP 10100020 A JP10100020 A JP 10100020A JP 10002098 A JP10002098 A JP 10002098A JP H11284130 A JPH11284130 A JP H11284130A
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- JP
- Japan
- Prior art keywords
- terminal
- protection circuit
- diode
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- npn transistor
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Abstract
(57)【要約】
【課題】 本発明は、グランド電位以下に低下する端子
にも適用できる半導体デバイスの保護回路を提供する。 【解決手段】 半導体デバイスの内部回路（１０）に接
続されている２つの端子（１１，１２）の間に接続され
る保護回路（１３）である。本発明では、前記第１の端
子（１１）から第２の端子（１２）の間に順方向にｐｎ
接合ダイオード（Ｄ１１）を接続する。更に、前記ダイ
オード（Ｄ１１）と前記第２の端子（１２）の間にｎｐ
ｎトランジスタ（Ｑ１１）のコレクタ・エミッタ間を接
続する。
にも適用できる半導体デバイスの保護回路を提供する。 【解決手段】 半導体デバイスの内部回路（１０）に接
続されている２つの端子（１１，１２）の間に接続され
る保護回路（１３）である。本発明では、前記第１の端
子（１１）から第２の端子（１２）の間に順方向にｐｎ
接合ダイオード（Ｄ１１）を接続する。更に、前記ダイ
オード（Ｄ１１）と前記第２の端子（１２）の間にｎｐ
ｎトランジスタ（Ｑ１１）のコレクタ・エミッタ間を接
続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積デバイ
ス（ＩＣ）の内部回路に対する保護回路に関する。
ス（ＩＣ）の内部回路に対する保護回路に関する。
【０００２】
【従来の技術】バイポーラＩＣは、外部と接続される種
々の端子から規格外の電圧が印加されてＩＣ内部回路の
素子が破壊されることを防止するために、保護回路を備
えている。例えば、入力端子の静電保護回路としては、
図５（Ａ）に示すように、ｐｎ接合ダイオードＤ１をグ
ランド（ＧＮＤ）端子１２から入力（ＩＮ）端子１１に
向けて順方向に接続して、内部回路１０を保護するよう
にしたものがある。あるいは、同図（Ｂ）に示すよう
に、入力端子１１とグランド端子１２との間にｎｐｎト
ランジスタＱ１のコレクタ・エミッタ間を接続したもの
も知られている。
々の端子から規格外の電圧が印加されてＩＣ内部回路の
素子が破壊されることを防止するために、保護回路を備
えている。例えば、入力端子の静電保護回路としては、
図５（Ａ）に示すように、ｐｎ接合ダイオードＤ１をグ
ランド（ＧＮＤ）端子１２から入力（ＩＮ）端子１１に
向けて順方向に接続して、内部回路１０を保護するよう
にしたものがある。あるいは、同図（Ｂ）に示すよう
に、入力端子１１とグランド端子１２との間にｎｐｎト
ランジスタＱ１のコレクタ・エミッタ間を接続したもの
も知られている。
【０００３】
【発明が解決しようとする課題】ところが、この種の保
護回路は、ＩＣの動作上、誤動作につながるために、グ
ランド電位以下に低下する端子には適用できない。この
ため従来は、端子に接続される素子のサイズ（主にコン
タクト部）を大きくしたり、制限抵抗（フローティン
グ）を挿入する等の対策を施している。この点が本発明
で解決しようとする課題である。
護回路は、ＩＣの動作上、誤動作につながるために、グ
ランド電位以下に低下する端子には適用できない。この
ため従来は、端子に接続される素子のサイズ（主にコン
タクト部）を大きくしたり、制限抵抗（フローティン
グ）を挿入する等の対策を施している。この点が本発明
で解決しようとする課題である。
【０００４】本発明は、グランド電位以下に低下する端
子にも適用できる半導体デバイスの保護回路を提供する
ことを目的としている。
子にも適用できる半導体デバイスの保護回路を提供する
ことを目的としている。
【０００５】
【課題を解決するための手段】本発明の上記目的は、半
導体デバイスの内部回路に接続されている２つの端子の
間に接続される保護回路であって、前記第１の端子から
第２の端子の間に順方向に接続されるｐｎ接合ダイオー
ドと、前記ダイオードと前記第２の端子の間にコレクタ
・エミッタ間が接続されるｎｐｎトランジスタとを備え
る保護回路で達成できる。
導体デバイスの内部回路に接続されている２つの端子の
間に接続される保護回路であって、前記第１の端子から
第２の端子の間に順方向に接続されるｐｎ接合ダイオー
ドと、前記ダイオードと前記第２の端子の間にコレクタ
・エミッタ間が接続されるｎｐｎトランジスタとを備え
る保護回路で達成できる。
【０００６】本発明の実施形態によれば、前記第１の端
子が入力端子であり、また前記第２の端子がグランド端
子である静電保護回路に適用される。変形例としては、
前記第１の端子が電源端子であり、また前記第２の端子
がグランド端子である逆接保護回路にも適用される。一
般的な、バイポーラＩＣの素子構造では、前記ｎｐｎト
ランジスタと前記ｐｎ接合ダイオードは、２つの素子領
域に素子分離されて形成される。本発明の変形例では、
前記ｎｐｎトランジスタと前記ｐｎ接合ダイオードは、
１つの素子領域に素子分離することなく形成されて、高
密度化が図られる。
子が入力端子であり、また前記第２の端子がグランド端
子である静電保護回路に適用される。変形例としては、
前記第１の端子が電源端子であり、また前記第２の端子
がグランド端子である逆接保護回路にも適用される。一
般的な、バイポーラＩＣの素子構造では、前記ｎｐｎト
ランジスタと前記ｐｎ接合ダイオードは、２つの素子領
域に素子分離されて形成される。本発明の変形例では、
前記ｎｐｎトランジスタと前記ｐｎ接合ダイオードは、
１つの素子領域に素子分離することなく形成されて、高
密度化が図られる。
【０００７】
【発明の実施の形態】以下、図面に示した実施形態を参
照して、本発明を詳細に説明する。図１は、本発明に係
る保護回路の一実施形態を示す等価回路図である。この
図において、１０はＩＣの内部回路、１１及び１２は内
部回路１０に直接接続される第１及び第２の端子であ
る。本発明では、第１の端子１１から第２の端子１２の
間に順方向にｐｎ接合ダイオードＤ１１を接続し、更に
ダイオードＤ１１と第２の端子１２の間にｎｐｎトラン
ジスタＱ１２のコレクタ・エミッタ間を接続して、保護
回路１３を構成する。第１の端子１１は、一例として入
力（ＩＮ）端子である。第２の端子１２は、グランド
（ＧＮＤ）端子である。
照して、本発明を詳細に説明する。図１は、本発明に係
る保護回路の一実施形態を示す等価回路図である。この
図において、１０はＩＣの内部回路、１１及び１２は内
部回路１０に直接接続される第１及び第２の端子であ
る。本発明では、第１の端子１１から第２の端子１２の
間に順方向にｐｎ接合ダイオードＤ１１を接続し、更に
ダイオードＤ１１と第２の端子１２の間にｎｐｎトラン
ジスタＱ１２のコレクタ・エミッタ間を接続して、保護
回路１３を構成する。第１の端子１１は、一例として入
力（ＩＮ）端子である。第２の端子１２は、グランド
（ＧＮＤ）端子である。
【０００８】図２及び図３は、図１に示した保護回路１
３が形成されたバイポーラＩＣの部分断面図及び平面パ
ターン図である。この図において、２０はｐ型のシリコ
ン半導体基板、２１はこの基板２０の表面に成長された
ｎ−型のエピタキシャル成長層、２２は基板２０と成長
層２１との間に埋め込まれたｎ＋型の埋め込み層、２３
は成長層２１の表面から基板２０の一部に達するように
深く形成されたｐ＋型のアイソレーション（素子分離領
域）である。
３が形成されたバイポーラＩＣの部分断面図及び平面パ
ターン図である。この図において、２０はｐ型のシリコ
ン半導体基板、２１はこの基板２０の表面に成長された
ｎ−型のエピタキシャル成長層、２２は基板２０と成長
層２１との間に埋め込まれたｎ＋型の埋め込み層、２３
は成長層２１の表面から基板２０の一部に達するように
深く形成されたｐ＋型のアイソレーション（素子分離領
域）である。
【０００９】ｐｎ接合ダイオードＤ１１は、アイソレー
ション２３によって素子分離された第１の素子領域３１
に形成されている。即ち、ｎ−型の第１の素子領域３１
の表面には、ダイオードＤ１１のｐ＋型領域２４が形成
されている。この領域２４は入力用のＡｌ（アルミニウ
ム）配線４１によって、入力端子１１に接続されてい
る。第１の素子領域３１の表面には、ｎ＋型のコンタク
ト領域２５が形成されている。この領域２５は、素子間
接続用のＡｌ配線４２によって第２の素子領域３２のｎ
＋型のコンタクト領域２６に接続される。
ション２３によって素子分離された第１の素子領域３１
に形成されている。即ち、ｎ−型の第１の素子領域３１
の表面には、ダイオードＤ１１のｐ＋型領域２４が形成
されている。この領域２４は入力用のＡｌ（アルミニウ
ム）配線４１によって、入力端子１１に接続されてい
る。第１の素子領域３１の表面には、ｎ＋型のコンタク
ト領域２５が形成されている。この領域２５は、素子間
接続用のＡｌ配線４２によって第２の素子領域３２のｎ
＋型のコンタクト領域２６に接続される。
【００１０】ｎｐｎトランジスタＱ１１は、アイソレー
ション２３で素子分離された第２の素子領域３２に形成
されている。即ち、ｎ−型の第２の素子領域３２の表面
には、ｐ＋型のベース領域２７が深く形成され、このベ
ース領域２７の表面にはｎ＋型のエミッタ領域２８が浅
く形成されている。トランジスタＱ１２のコレクタは成
長層２１そのものであるが、前述したｎ＋型領域２６
は、外部に対してのコレクタ部となる。
ション２３で素子分離された第２の素子領域３２に形成
されている。即ち、ｎ−型の第２の素子領域３２の表面
には、ｐ＋型のベース領域２７が深く形成され、このベ
ース領域２７の表面にはｎ＋型のエミッタ領域２８が浅
く形成されている。トランジスタＱ１２のコレクタは成
長層２１そのものであるが、前述したｎ＋型領域２６
は、外部に対してのコレクタ部となる。
【００１１】トランジスタＱ１２のエミッタ領域２８
は、ＧＮＤ用のＡｌ配線４３によってグランド端子１２
に接続される。アイソレーション２３の表面には、ｐ＋
型のコンタクト領域２９が形成されていて、ここにもＧ
ＮＤ配線４３が接続されている。
は、ＧＮＤ用のＡｌ配線４３によってグランド端子１２
に接続される。アイソレーション２３の表面には、ｐ＋
型のコンタクト領域２９が形成されていて、ここにもＧ
ＮＤ配線４３が接続されている。
【００１２】図２の断面構造を有する図１の保護回路１
３において、トランジスタＱ１２のベースは、オープン
でも良いし、あるいは適当な抵抗で接地して制御しても
良い。また、トランジスタＱ１２のコレクタと基板間に
は寄生ダイオードＤ１２が形成される。このような保護
回路１３の静電耐圧は以下のようになる。
３において、トランジスタＱ１２のベースは、オープン
でも良いし、あるいは適当な抵抗で接地して制御しても
良い。また、トランジスタＱ１２のコレクタと基板間に
は寄生ダイオードＤ１２が形成される。このような保護
回路１３の静電耐圧は以下のようになる。
【００１３】（１）ＩＮ＞ＧＮＤの場合は、入力ＩＮが
下記の静電耐圧１を越えると、電流は入力端子１１−ダ
イオードＤ１１−トランジスタＱ１２−グランド端子１
２の経路で流れる。 静電耐圧１＝Ｖｆ１１＋ＢＶ１２ ここで、Ｖｆ１１はダイオードＤ１１の順方向電圧、Ｂ
Ｖ１２はトランジスタＱ１２のコレクタ・エミッタ間の
ブレークダウン電圧である。
下記の静電耐圧１を越えると、電流は入力端子１１−ダ
イオードＤ１１−トランジスタＱ１２−グランド端子１
２の経路で流れる。 静電耐圧１＝Ｖｆ１１＋ＢＶ１２ ここで、Ｖｆ１１はダイオードＤ１１の順方向電圧、Ｂ
Ｖ１２はトランジスタＱ１２のコレクタ・エミッタ間の
ブレークダウン電圧である。
【００１４】（２）ＩＮ＜ＧＮＤの場合は、入力ＩＮが
下記の静電耐圧２以下になると、電流はグランド端子１
２−トランジスタＱ１２の寄生ダイオードＤ１２−ダイ
オードＤ１１−入力端子１１の経路で流れる。 静
電耐圧２＝−（Ｖｆ１２＋＊Ｖｆ１１） ここで、Ｖｆ１２は寄生ダイオードＤ１２の順方向電
圧、＊Ｖｆ１１はダイオードＤ１１の逆耐圧である。
下記の静電耐圧２以下になると、電流はグランド端子１
２−トランジスタＱ１２の寄生ダイオードＤ１２−ダイ
オードＤ１１−入力端子１１の経路で流れる。 静
電耐圧２＝−（Ｖｆ１２＋＊Ｖｆ１１） ここで、Ｖｆ１２は寄生ダイオードＤ１２の順方向電
圧、＊Ｖｆ１１はダイオードＤ１１の逆耐圧である。
【００１５】従って、通常のＩＣ動作は、入力ＩＮが静
電耐圧１以下で、静電耐圧２以上の範囲で支障なく行わ
れる。このため、本発明の保護回路１３であれば、通常
のＩＣ動作上問題はない。本発明の保護回路１３の静電
耐量は、ダイオードＤ１１及びトランジスタＱ１２のサ
イズを十分に大きくとることで改善することができる。
電耐圧１以下で、静電耐圧２以上の範囲で支障なく行わ
れる。このため、本発明の保護回路１３であれば、通常
のＩＣ動作上問題はない。本発明の保護回路１３の静電
耐量は、ダイオードＤ１１及びトランジスタＱ１２のサ
イズを十分に大きくとることで改善することができる。
【００１６】本発明の保護回路１３は、第１の端子１１
を電源（ＶＣＣ）端子とすれば、ＶＣＣ−ＧＮＤ間の逆
接保護回路としても使用できる。更に、図４の平面パタ
ーン図で示す本発明の他の実施形態のように、トランジ
スタＱ１２を形成する１つの素子領域３０にダイオード
Ｄ１１用のｐ＋型領域２４を形成すれば、図２の領域２
５、２６及び配線４２を省略して、高密度化を図ること
ができる。
を電源（ＶＣＣ）端子とすれば、ＶＣＣ−ＧＮＤ間の逆
接保護回路としても使用できる。更に、図４の平面パタ
ーン図で示す本発明の他の実施形態のように、トランジ
スタＱ１２を形成する１つの素子領域３０にダイオード
Ｄ１１用のｐ＋型領域２４を形成すれば、図２の領域２
５、２６及び配線４２を省略して、高密度化を図ること
ができる。
【００１７】
【発明の効果】以上述べたように本発明によれば、グラ
ンド電位以下に低下する端子にも適用できる半導体デバ
イスの保護回路を提供することができる。
ンド電位以下に低下する端子にも適用できる半導体デバ
イスの保護回路を提供することができる。
【図１】本発明に係る保護回路の一実施形態を示す等価
回路図である。
回路図である。
【図２】図１の保護回路を形成したバイポーラＩＣの部
分断面図である。
分断面図である。
【図３】図２のバイポーラＩＣの平面パターン図であ
る。
る。
【図４】本発明の他の実施形態を示す平面パターン図で
ある。
ある。
【図５】従来の保護回路例を示す等価回路図である。
１０ 内部回路 １１ 第１の端子 １２ 第２の端子 １３ 保護回路 ３０ １つの素子領域 ３１ 第１の素子領域 ３２ 第２の素子領域 Ｄ１１ ｐｎ接合ダイオード Ｑ１２ ｎｐｎトランジスタ Ｄ１２ 寄生ｐｎ接合ダイオード
Claims (5)
- 【請求項１】 半導体デバイスの内部回路に接続されて
いる２つの端子の間に接続される保護回路であって、 前記第１の端子から第２の端子の間に順方向に接続され
るｐｎ接合ダイオードと、 前記ダイオードと前記第２の端子の間にコレクタ・エミ
ッタ間が接続されるｎｐｎトランジスタと、を備えるこ
とを特徴とする保護回路。 - 【請求項２】 前記第１の端子が入力端子であり、また
前記第２の端子がグランド端子であることを特徴とする
請求項１の保護回路。 - 【請求項３】 前記第１の端子が電源端子であり、また
前記第２の端子がグランド端子であることを特徴とする
請求項１の保護回路。 - 【請求項４】 前記ｎｐｎトランジスタと前記ｐｎ接合
ダイオードは、２つの素子領域に素子分離されて形成さ
れていることを特徴とする請求項１〜３の保護回路。 - 【請求項５】 前記ｎｐｎトランジスタと前記ｐｎ接合
ダイオードは、１つの素子領域に素子分離することなく
形成されていることを特徴とする請求項１〜３の保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10100020A JPH11284130A (ja) | 1998-03-27 | 1998-03-27 | 保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10100020A JPH11284130A (ja) | 1998-03-27 | 1998-03-27 | 保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11284130A true JPH11284130A (ja) | 1999-10-15 |
Family
ID=14262879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10100020A Pending JPH11284130A (ja) | 1998-03-27 | 1998-03-27 | 保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11284130A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8045305B2 (en) | 2008-03-07 | 2011-10-25 | Rohm Co., Ltd. | Protection circuit |
| JP2013062502A (ja) * | 2011-09-09 | 2013-04-04 | Imec | 低減したクランプ電圧を有するｅｓｄ保護デバイス |
| US8593770B2 (en) | 2009-07-06 | 2013-11-26 | Rohm Co., Ltd. | Protection circuit |
| JP2015062227A (ja) * | 2013-09-23 | 2015-04-02 | フリースケール セミコンダクター インコーポレイテッド | 積層保護デバイス及びその製造方法 |
-
1998
- 1998-03-27 JP JP10100020A patent/JPH11284130A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8045305B2 (en) | 2008-03-07 | 2011-10-25 | Rohm Co., Ltd. | Protection circuit |
| US8593770B2 (en) | 2009-07-06 | 2013-11-26 | Rohm Co., Ltd. | Protection circuit |
| JP2013062502A (ja) * | 2011-09-09 | 2013-04-04 | Imec | 低減したクランプ電圧を有するｅｓｄ保護デバイス |
| JP2015062227A (ja) * | 2013-09-23 | 2015-04-02 | フリースケール セミコンダクター インコーポレイテッド | 積層保護デバイス及びその製造方法 |
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Legal Events
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