JP3275535B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3275535B2 JP3275535B2 JP11406794A JP11406794A JP3275535B2 JP 3275535 B2 JP3275535 B2 JP 3275535B2 JP 11406794 A JP11406794 A JP 11406794A JP 11406794 A JP11406794 A JP 11406794A JP 3275535 B2 JP3275535 B2 JP 3275535B2
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Description
【０００１】
【産業上の利用分野】本発明は、定電圧電源Ｖｃｃに接
続されたｐ型エミッタ層を含むＰＮＰ型トランジスタ
と、該ＰＮＰトランジスタに隣接して、アース接続され
るｎ+型エミッタ層を含むＮＰＮ型トランジスタを有す
る、半導体装置に関するものである。
続されたｐ型エミッタ層を含むＰＮＰ型トランジスタ
と、該ＰＮＰトランジスタに隣接して、アース接続され
るｎ+型エミッタ層を含むＮＰＮ型トランジスタを有す
る、半導体装置に関するものである。
【０００２】
【従来の技術】従来、このような半導体装置は、例え
ば、図３及び図４に示すように構成されている。即ち、
図３において、半導体装置１は、ｐ型シリコン基板２の
表面に対して、熱拡散等によってｎ+型埋込層３，３’
を形成し、該基板の表面全体に亘ってエピタキシャル成
長等によりｎ型層４を形成した後に、該ｎ型層４の周囲
にｐ+型層２ａを形成することにより、上記ｎ型層４を
分離する。
ば、図３及び図４に示すように構成されている。即ち、
図３において、半導体装置１は、ｐ型シリコン基板２の
表面に対して、熱拡散等によってｎ+型埋込層３，３’
を形成し、該基板の表面全体に亘ってエピタキシャル成
長等によりｎ型層４を形成した後に、該ｎ型層４の周囲
にｐ+型層２ａを形成することにより、上記ｎ型層４を
分離する。
【０００３】続いて、ｐ ＋ 型層２ａと離間して該ｎ型層
４の表面のｎ＋型埋込層３に対応する領域にて、環状の
ｐ型コレクタ層５及びｎ＋型ベース層６を形成すると共
に、該ｐ型コレクタ層５の内側に、ｐ型エミッタ層７を
形成する。
４の表面のｎ＋型埋込層３に対応する領域にて、環状の
ｐ型コレクタ層５及びｎ＋型ベース層６を形成すると共
に、該ｐ型コレクタ層５の内側に、ｐ型エミッタ層７を
形成する。
【０００４】また、該ｎ型層４の表面のｎ+型埋込層
３’に対応する領域にて、ｎ+型コレクタ層８及びｐ型
ベース層９を形成すると共に、該ｐ型ベース層９の表面
に、ｎ+型エミッタ層９ａを形成する。
３’に対応する領域にて、ｎ+型コレクタ層８及びｐ型
ベース層９を形成すると共に、該ｐ型ベース層９の表面
に、ｎ+型エミッタ層９ａを形成する。
【０００５】このように構成された半導体装置１は、ｎ
+型埋込層３に対応する領域においては、ｐ型コレクタ
層５がコレクタとして、ｎ+型ベース層６がベースとし
て、またｐ型エミッタ層７がエミッタとして、それぞれ
作用することにより、ＰＮＰ型トランジスタが構成され
ていると共に、ｎ+型埋込層３’に対応する領域におい
ては、ｎ+型コレクタ層８がコレクタとして、ｐ型ベー
ス層９がベースとして、またｎ+型エミッタ層９ａがエ
ミッタとして、それぞれ作用することにより、ＮＰＮ型
トランジスタが構成されている。そして、上記ｐ型エミ
ッタ層７は、定電圧電源Ｖｃｃに接続されていると共
に、上記ｎ+型エミッタ層９ａは、アースＧｎｄに接続
される。
+型埋込層３に対応する領域においては、ｐ型コレクタ
層５がコレクタとして、ｎ+型ベース層６がベースとし
て、またｐ型エミッタ層７がエミッタとして、それぞれ
作用することにより、ＰＮＰ型トランジスタが構成され
ていると共に、ｎ+型埋込層３’に対応する領域におい
ては、ｎ+型コレクタ層８がコレクタとして、ｐ型ベー
ス層９がベースとして、またｎ+型エミッタ層９ａがエ
ミッタとして、それぞれ作用することにより、ＮＰＮ型
トランジスタが構成されている。そして、上記ｐ型エミ
ッタ層７は、定電圧電源Ｖｃｃに接続されていると共
に、上記ｎ+型エミッタ層９ａは、アースＧｎｄに接続
される。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな構成の半導体装置１においては、ラッチアップ耐量
試験を行なって、ラッチアップを発生させた場合に、Ｐ
ＮＰトランジスタのｐ型エミッタ層７とＮＰＮトランジ
スタのｎ+型エミッタ層９ａとが、互いに比較的接近し
て配設されていることから、定電圧電源Ｖｃｃからの電
流が、該ｐ型エミッタ層７から、ｎ+型エミッタ層９ａ
を介して、アースに流れることになる。これにより、サ
イリスタとして動作することがあり、ラッチアップ耐量
をあまり高くすることができないという問題があった。
うな構成の半導体装置１においては、ラッチアップ耐量
試験を行なって、ラッチアップを発生させた場合に、Ｐ
ＮＰトランジスタのｐ型エミッタ層７とＮＰＮトランジ
スタのｎ+型エミッタ層９ａとが、互いに比較的接近し
て配設されていることから、定電圧電源Ｖｃｃからの電
流が、該ｐ型エミッタ層７から、ｎ+型エミッタ層９ａ
を介して、アースに流れることになる。これにより、サ
イリスタとして動作することがあり、ラッチアップ耐量
をあまり高くすることができないという問題があった。
【０００７】本発明は、以上の点に鑑み、ラッチアップ
耐量を向上させるようにした、ＰＮＰトランジスタ及び
ＮＰＮトランジスタを有する半導体装置を提供すること
を目的としている。
耐量を向上させるようにした、ＰＮＰトランジスタ及び
ＮＰＮトランジスタを有する半導体装置を提供すること
を目的としている。
【０００８】
【課題を解決するための手段】上記目的は、本発明によ
れば、ｐ＋型層から成るアイソレーションに包囲された
ｎ型層と、該ｐ ＋ 型層と離間して該ｎ型層内に形成され
た環状ｐ型コレクタ層，ｎ＋型ベース層と、該環状ｐ型
コレクタ層の内側に形成され且つ定電圧電源Ｖｃｃに接
続されたｐ型エミッタ層とから成るＰＮＰ型トランジス
タと、該ＰＮＰトランジスタに隣接して、ｐ＋型層から
成るアイソレーションに包囲されたｎ型層と、該ｎ型層
内に形成されたｎ＋型コレクタ層，ｐ型ベース層と、該
ｐ型ベース層内に形成され且つアース接続されるｎ+型
エミッタ層とから成るＮＰＮ型トランジスタを有する、
半導体装置において、上記ＰＮＰトランジスタのｎ＋型
ベース層が、該環状ｐ型コレクタ層と該ＮＰＮトランジ
スタとの間に配設されていることを特徴とする、半導体
装置により、達成される。
れば、ｐ＋型層から成るアイソレーションに包囲された
ｎ型層と、該ｐ ＋ 型層と離間して該ｎ型層内に形成され
た環状ｐ型コレクタ層，ｎ＋型ベース層と、該環状ｐ型
コレクタ層の内側に形成され且つ定電圧電源Ｖｃｃに接
続されたｐ型エミッタ層とから成るＰＮＰ型トランジス
タと、該ＰＮＰトランジスタに隣接して、ｐ＋型層から
成るアイソレーションに包囲されたｎ型層と、該ｎ型層
内に形成されたｎ＋型コレクタ層，ｐ型ベース層と、該
ｐ型ベース層内に形成され且つアース接続されるｎ+型
エミッタ層とから成るＮＰＮ型トランジスタを有する、
半導体装置において、上記ＰＮＰトランジスタのｎ＋型
ベース層が、該環状ｐ型コレクタ層と該ＮＰＮトランジ
スタとの間に配設されていることを特徴とする、半導体
装置により、達成される。
【０００９】
【作用】上記構成によれば、ＰＮＰトランジスタのｐ型
エミッタ層とＮＰＮトランジスタのｎ+型エミッタ層と
が、その間に、ＰＮＰトランジスタのｎ+型ベース層が
在ることによって、互いに比較的離反せしめられること
になる。従って、エミッタ拡散によって、ＰＮＰトラン
ジスタのｐ型コレクタ層，ｎ型層及び上記アイソレーシ
ョンであるｐ+型層から成る寄生ＰＮＰトランジスタの
ｈＦＥが小さくなる。これにより、サイリスタとして動
作することが排除されるので、ラッチアップ耐量が向上
せしめられ得ることになる。
エミッタ層とＮＰＮトランジスタのｎ+型エミッタ層と
が、その間に、ＰＮＰトランジスタのｎ+型ベース層が
在ることによって、互いに比較的離反せしめられること
になる。従って、エミッタ拡散によって、ＰＮＰトラン
ジスタのｐ型コレクタ層，ｎ型層及び上記アイソレーシ
ョンであるｐ+型層から成る寄生ＰＮＰトランジスタの
ｈＦＥが小さくなる。これにより、サイリスタとして動
作することが排除されるので、ラッチアップ耐量が向上
せしめられ得ることになる。
【００１０】
【実施例】以下、図面に示した実施例に基づいて、本発
明を詳細に説明する。図１及び図２は、本発明によるＰ
ＮＰトランジスタ及びＮＰＮトランジスタを有する半導
体装置の一実施例を示している。図１及び図２におい
て、半導体装置１０は、ｐ型シリコン基板１１の表面に
対して、熱拡散等によってｎ+型埋込層１２，１２’を
形成し、該基板１１の表面全体に亘ってエピタキシャル
成長等によりｎ型層１３を形成した後に、該ｎ型層１３
の周囲にｐ+型層１４を形成することにより、上記ｎ型
層１３を分離する。
明を詳細に説明する。図１及び図２は、本発明によるＰ
ＮＰトランジスタ及びＮＰＮトランジスタを有する半導
体装置の一実施例を示している。図１及び図２におい
て、半導体装置１０は、ｐ型シリコン基板１１の表面に
対して、熱拡散等によってｎ+型埋込層１２，１２’を
形成し、該基板１１の表面全体に亘ってエピタキシャル
成長等によりｎ型層１３を形成した後に、該ｎ型層１３
の周囲にｐ+型層１４を形成することにより、上記ｎ型
層１３を分離する。
【００１１】続いて、ｐ ＋ 型層１４と離間して該ｎ型層
１３の表面のｎ＋型埋込層１２に対応する領域にて、環
状のｐ型コレクタ層１５を形成すると共に、該ｐ型コレ
クタ層１５の内側に、ｐ型エミッタ層１７を形成する。
続いてｎ＋型ベース層１６を形成する。
１３の表面のｎ＋型埋込層１２に対応する領域にて、環
状のｐ型コレクタ層１５を形成すると共に、該ｐ型コレ
クタ層１５の内側に、ｐ型エミッタ層１７を形成する。
続いてｎ＋型ベース層１６を形成する。
【００１２】また、該ｎ型層１３の表面のｎ+型埋込層
１２’に対応する領域にて、ｎ+型コレクタ層１８及び
ｐ型ベース層１９を形成すると共に、該ｐ型ベース層１
９の表面に、ｎ+型エミッタ層２０を形成する。
１２’に対応する領域にて、ｎ+型コレクタ層１８及び
ｐ型ベース層１９を形成すると共に、該ｐ型ベース層１
９の表面に、ｎ+型エミッタ層２０を形成する。
【００１３】以上の構成は、図３及び図４に示した従来
の半導体装置１と同様の構成であるが、本発明実施例に
よる半導体装置１０においては、上述したＰＮＰトラン
ジスタのｎ+型ベース層１６は、ｐ型コレクタ層１５
と、ＮＰＮトランジスタとの間に配設されている。
の半導体装置１と同様の構成であるが、本発明実施例に
よる半導体装置１０においては、上述したＰＮＰトラン
ジスタのｎ+型ベース層１６は、ｐ型コレクタ層１５
と、ＮＰＮトランジスタとの間に配設されている。
【００１４】本発明による半導体装置１０は、以上のよ
うに構成されており、ｎ+型埋込層１２に対応する領域
においては、ｐ型コレクタ層１５がコレクタとして、ｎ
+型ベース層１６がベースとして、またｐ型エミッタ層
１７がエミッタとして、それぞれ作用することにより、
ＰＮＰ型トランジスタが構成されていると共に、ｎ+型
埋込層１２’に対応する領域においては、ｎ+型コレク
タ層１８がコレクタとして、ｐ型ベース層１９がベース
として、またｎ+型エミッタ層２０がエミッタとして、
それぞれ作用することにより、ＮＰＮ型トランジスタが
構成されている。
うに構成されており、ｎ+型埋込層１２に対応する領域
においては、ｐ型コレクタ層１５がコレクタとして、ｎ
+型ベース層１６がベースとして、またｐ型エミッタ層
１７がエミッタとして、それぞれ作用することにより、
ＰＮＰ型トランジスタが構成されていると共に、ｎ+型
埋込層１２’に対応する領域においては、ｎ+型コレク
タ層１８がコレクタとして、ｐ型ベース層１９がベース
として、またｎ+型エミッタ層２０がエミッタとして、
それぞれ作用することにより、ＮＰＮ型トランジスタが
構成されている。
【００１５】そして、ラッチアップ耐量試験の場合に
は、上記ｐ型エミッタ層１７は、定電圧電源Ｖｃｃに接
続されると共に、上記ｎ+型エミッタ層２０は、アース
Ｇｎｄに接続される。
は、上記ｐ型エミッタ層１７は、定電圧電源Ｖｃｃに接
続されると共に、上記ｎ+型エミッタ層２０は、アース
Ｇｎｄに接続される。
【００１６】この場合、上記ｐ型エミッタ層１７及びｎ
＋型エミッタ層２０は、その間に、ＰＮＰトランジスタ
のｎ＋型ベース層１６が在ることによって、互いに離反
せしめられている。従って、ラッチアップ耐量試験を行
なって、ラッチアップを発生させた場合に、ｐ型ベース
層１６コレクタ層１５，ｎ型層１３及びｐ＋型層１４か
ら成る寄生ＰＮＰトランジスタのｈＦＥが小さくなる。
これにより、寄生サイリスタとして動作することが排除
され得ることになる。かくして、ラッチアップ耐量が、
向上せしめられ得ることになる。
＋型エミッタ層２０は、その間に、ＰＮＰトランジスタ
のｎ＋型ベース層１６が在ることによって、互いに離反
せしめられている。従って、ラッチアップ耐量試験を行
なって、ラッチアップを発生させた場合に、ｐ型ベース
層１６コレクタ層１５，ｎ型層１３及びｐ＋型層１４か
ら成る寄生ＰＮＰトランジスタのｈＦＥが小さくなる。
これにより、寄生サイリスタとして動作することが排除
され得ることになる。かくして、ラッチアップ耐量が、
向上せしめられ得ることになる。
【００１７】
【発明の効果】以上述べたように、本発明によれば、Ｐ
ＮＰトランジスタのｐ型エミッタ層とＮＰＮトランジス
タのｎ+型エミッタ層とが、その間に、ＰＮＰトランジ
スタのｎ+型ベース層が在ることによって、互いに比較
的離反せしめられることになる。従って、エミッタ拡散
によって、ＰＮＰトランジスタのｐ型コレクタ層，ｎ型
層及び上記アイソレーションであるｐ+型層から成る寄
生ＰＮＰトランジスタのｈＦＥが小さくなる。これによ
り、サイリスタとして動作することが排除されるので、
ラッチアップ耐量が向上せしめられ得ることになる。か
くして、本発明によれば、ラッチアップ耐量を向上させ
るようにした、極めて優れたＰＮＰトランジスタ及びＮ
ＰＮトランジスタを有する半導体装置が提供され得るこ
とになる。
ＮＰトランジスタのｐ型エミッタ層とＮＰＮトランジス
タのｎ+型エミッタ層とが、その間に、ＰＮＰトランジ
スタのｎ+型ベース層が在ることによって、互いに比較
的離反せしめられることになる。従って、エミッタ拡散
によって、ＰＮＰトランジスタのｐ型コレクタ層，ｎ型
層及び上記アイソレーションであるｐ+型層から成る寄
生ＰＮＰトランジスタのｈＦＥが小さくなる。これによ
り、サイリスタとして動作することが排除されるので、
ラッチアップ耐量が向上せしめられ得ることになる。か
くして、本発明によれば、ラッチアップ耐量を向上させ
るようにした、極めて優れたＰＮＰトランジスタ及びＮ
ＰＮトランジスタを有する半導体装置が提供され得るこ
とになる。
【図１】本発明によるＰＮＰトランジスタ及びＮＰＮト
ランジスタを有する半導体装置の一実施例を示す平面図
である。
ランジスタを有する半導体装置の一実施例を示す平面図
である。
【図２】図１の半導体装置の断面図である。
【図３】従来のＰＮＰトランジスタ及びＮＰＮトランジ
スタを有する半導体装置の一例を示す平面図である。
スタを有する半導体装置の一例を示す平面図である。
【図４】図３の半導体装置の断面図である。
１０ 半導体装置 １１ ｐ型シリコン基板 １２，１２’ ｎ+型埋込層 １３ ｎ型層 １４ ｐ+型層 １５ ｐ型コレクタ層 １６ ｎ+型ベース層 １７ ｐ型エミッタ層 １８ ｎ+型コレクタ層 １９ ｐ型ベース層 ２０ ｎ+型エミッタ層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/331 H01L 27/04 H01L 29/73
Claims (1)
- 【請求項１】 ｐ＋型層から成るアイソレーションに包
囲されたｎ型層と、該ｐ ＋ 型層と離間して該ｎ型層内に
形成された環状ｐ型コレクタ層，ｎ＋型ベース層と、該
環状ｐ型コレクタ層の内側に形成され且つ定電圧電源Ｖ
ｃｃに接続されたｐ型エミッタ層とから成るＰＮＰ型ト
ランジスタと、該ＰＮＰトランジスタに隣接して、ｐ＋
型層から成るアイソレーションに包囲されたｎ型層と、
該ｎ型層内に形成されたｎ＋型コレクタ層，ｐ型ベース
層と、該ｐ型ベース層内に形成され且つアース接続され
るｎ+型エミッタ層とから成るＮＰＮ型トランジスタを
有する、半導体装置において、 上記ＰＮＰトランジスタのｎ＋型ベース層が、該環状ｐ
型コレクタ層と該ＮＰＮトランジスタとの間に配設され
ていることを特徴とする、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11406794A JP3275535B2 (ja) | 1994-04-28 | 1994-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11406794A JP3275535B2 (ja) | 1994-04-28 | 1994-04-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07302882A JPH07302882A (ja) | 1995-11-14 |
| JP3275535B2 true JP3275535B2 (ja) | 2002-04-15 |
Family
ID=14628209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11406794A Expired - Fee Related JP3275535B2 (ja) | 1994-04-28 | 1994-04-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3275535B2 (ja) |
-
1994
- 1994-04-28 JP JP11406794A patent/JP3275535B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07302882A (ja) | 1995-11-14 |
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