JPH07302800A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07302800A JPH07302800A JP6114066A JP11406694A JPH07302800A JP H07302800 A JPH07302800 A JP H07302800A JP 6114066 A JP6114066 A JP 6114066A JP 11406694 A JP11406694 A JP 11406694A JP H07302800 A JPH07302800 A JP H07302800A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- semiconductor device
- isolation
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、ラッチアップ耐量を大幅に向上させ
るようにした、ＮＰＮトランジスタを有する半導体装置
を提供することを目的とする。 【構成】ｐ+型層１４から成るアイソレーションに包囲
されたｎ型層１３と、該ｎ型層内に形成されたｎ+型コ
レクタ層１５，ｐ型ベース層１６と、該ｐ型ベース層内
に形成され且つアース接続されるｎ+型エミッタ層１７
とから成るＮＰＮ型トランジスタを有する、半導体装置
において、上記アイソレーション１４が、アース接続さ
れているように、半導体装置１０を構成する。
るようにした、ＮＰＮトランジスタを有する半導体装置
を提供することを目的とする。 【構成】ｐ+型層１４から成るアイソレーションに包囲
されたｎ型層１３と、該ｎ型層内に形成されたｎ+型コ
レクタ層１５，ｐ型ベース層１６と、該ｐ型ベース層内
に形成され且つアース接続されるｎ+型エミッタ層１７
とから成るＮＰＮ型トランジスタを有する、半導体装置
において、上記アイソレーション１４が、アース接続さ
れているように、半導体装置１０を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ｐ+型層から成るアイ
ソレーションに包囲されたｎ型層と、該ｎ型層内に形成
されたｎ+型コレクタ層，ｐ型ベース層と、該ｐ型ベー
ス層内に形成され且つアース接続されるｎ+型エミッタ
層とから成るＮＰＮ型トランジスタを有する、半導体装
置に関するものである。
ソレーションに包囲されたｎ型層と、該ｎ型層内に形成
されたｎ+型コレクタ層，ｐ型ベース層と、該ｐ型ベー
ス層内に形成され且つアース接続されるｎ+型エミッタ
層とから成るＮＰＮ型トランジスタを有する、半導体装
置に関するものである。
【０００２】
【従来の技術】従来、このような半導体装置は、例え
ば、図３に示すように構成されている。即ち、図３にお
いて、半導体装置１は、ｐ型シリコン基板（図示せず）
の表面に対して、熱拡散等によってｎ+型埋込層（図示
せず）を形成し、該基板の表面全体に亘ってエピタキシ
ャル成長等によりｎ型層２を形成した後に、該ｎ型層２
の周囲にｐ+型層（アイソレーション）３を形成するこ
とにより、上記ｎ型層２を分離し、続いて、該ｎ型層２
の表面に、ｐ型ベース層５を形成し、ｎ+型コレクタ層
４を形成すると共に、該ｐ型ベース層５の表面に、ｎ+
型エミッタ層６を形成する。
ば、図３に示すように構成されている。即ち、図３にお
いて、半導体装置１は、ｐ型シリコン基板（図示せず）
の表面に対して、熱拡散等によってｎ+型埋込層（図示
せず）を形成し、該基板の表面全体に亘ってエピタキシ
ャル成長等によりｎ型層２を形成した後に、該ｎ型層２
の周囲にｐ+型層（アイソレーション）３を形成するこ
とにより、上記ｎ型層２を分離し、続いて、該ｎ型層２
の表面に、ｐ型ベース層５を形成し、ｎ+型コレクタ層
４を形成すると共に、該ｐ型ベース層５の表面に、ｎ+
型エミッタ層６を形成する。
【０００３】さらに、表面全体に亘って絶縁層（図示せ
ず）を形成した後、該絶縁層に、上記ｎ+型コレクタ層
４，ｐ型ベース層５及びｎ+型エミッタ層６に開口する
窓を設け、その上から該窓に対応する領域に、それぞれ
電極７，８，９を形成することにより、構成されてい
る。
ず）を形成した後、該絶縁層に、上記ｎ+型コレクタ層
４，ｐ型ベース層５及びｎ+型エミッタ層６に開口する
窓を設け、その上から該窓に対応する領域に、それぞれ
電極７，８，９を形成することにより、構成されてい
る。
【０００４】このように構成された半導体装置１は、ｎ
+型コレクタ層４がコレクタとして、ｐ型ベース層５が
ベースとして、またｎ+型エミッタ層６がエミッタとし
て、それぞれ作用することにより、ＮＰＮ型トランジス
タが構成されている。そして、上記ｎ+型エミッタ層６
は、電極９を介して、アースＧｎｄに接続される。
+型コレクタ層４がコレクタとして、ｐ型ベース層５が
ベースとして、またｎ+型エミッタ層６がエミッタとし
て、それぞれ作用することにより、ＮＰＮ型トランジス
タが構成されている。そして、上記ｎ+型エミッタ層６
は、電極９を介して、アースＧｎｄに接続される。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな構成の半導体装置１においては、ラッチアップ耐量
試験を行なって、ラッチアップを発生させた場合に、ア
イソレーションであるｐ+型層３の電位が持ち上げられ
る。これにより、ｐ型ベース層５，ｎ型層２及びｐ+型
層３から成る寄生ＰＮＰトランジスタが動作してしま
う。このため、寄生ＰＮＰＮサイリスタとして動作する
ことがあり、上記ｎ+型エミッタ層６に電流が集中する
ことになる。従って、ラッチアップ耐量をあまり高くす
ることができないという問題があった。
うな構成の半導体装置１においては、ラッチアップ耐量
試験を行なって、ラッチアップを発生させた場合に、ア
イソレーションであるｐ+型層３の電位が持ち上げられ
る。これにより、ｐ型ベース層５，ｎ型層２及びｐ+型
層３から成る寄生ＰＮＰトランジスタが動作してしま
う。このため、寄生ＰＮＰＮサイリスタとして動作する
ことがあり、上記ｎ+型エミッタ層６に電流が集中する
ことになる。従って、ラッチアップ耐量をあまり高くす
ることができないという問題があった。
【０００６】本発明は、以上の点に鑑み、ラッチアップ
耐量を大幅に向上させるようにした、ＮＰＮトランジス
タを有する半導体装置を提供することを目的としてい
る。
耐量を大幅に向上させるようにした、ＮＰＮトランジス
タを有する半導体装置を提供することを目的としてい
る。
【０００７】
【課題を解決するための手段】上記目的は、本発明によ
れば、ｐ+型層から成るアイソレーションに包囲された
ｎ型層と、該ｎ型層内に形成されたｎ+型コレクタ層，
ｐ型ベース層と、該ｐ型ベース層内に形成され且つアー
ス接続されるｎ+型エミッタ層とから成るＮＰＮ型トラ
ンジスタを有する、半導体装置において、上記アイソレ
ーションが、アース接続されていることを特徴とする、
半導体装置により、達成される。
れば、ｐ+型層から成るアイソレーションに包囲された
ｎ型層と、該ｎ型層内に形成されたｎ+型コレクタ層，
ｐ型ベース層と、該ｐ型ベース層内に形成され且つアー
ス接続されるｎ+型エミッタ層とから成るＮＰＮ型トラ
ンジスタを有する、半導体装置において、上記アイソレ
ーションが、アース接続されていることを特徴とする、
半導体装置により、達成される。
【０００８】本発明による半導体装置は、好ましくは、
上記アイソレーションが、コンタクトによりｎ+型エミ
ッタ層に接続されていると共に、該コンタクトがアース
接続されている。
上記アイソレーションが、コンタクトによりｎ+型エミ
ッタ層に接続されていると共に、該コンタクトがアース
接続されている。
【０００９】
【作用】上記構成によれば、アイソレーションであるｐ
+型層がアース接続されているので、該ｐ+型層の電位が
持ち上げられることがなく、従って、ｐ型ベース層，ｎ
型層及び上記ｐ+型層から成る寄生ＰＮＰトランジスタ
が動作しない。これにより、サイリスタとして動作する
ことが排除され、上記ｎ+型エミッタ層に電流が集中す
るようなことはない。かくして、ラッチアップ耐量が向
上せしめられ得ることになる。
+型層がアース接続されているので、該ｐ+型層の電位が
持ち上げられることがなく、従って、ｐ型ベース層，ｎ
型層及び上記ｐ+型層から成る寄生ＰＮＰトランジスタ
が動作しない。これにより、サイリスタとして動作する
ことが排除され、上記ｎ+型エミッタ層に電流が集中す
るようなことはない。かくして、ラッチアップ耐量が向
上せしめられ得ることになる。
【００１０】
【実施例】以下、図面に示した実施例に基づいて、本発
明を詳細に説明する。図１及び図２は、本発明によるＮ
ＰＮトランジスタを有する半導体装置の一実施例を示し
ている。図１及び図２において、半導体装置１０は、ｐ
型シリコン基板１１の表面に対して、熱拡散等によって
ｎ+型埋込層１２を形成し、該基板１１の表面全体に亘
ってエピタキシャル成長等によりｎ型層１３を形成した
後に、該ｎ型層１３の周囲にｐ+型層１４を形成するこ
とにより、上記ｎ型層１３を分離し、続いて、該ｎ型層
１３の表面に、ｐ型ベース層１６を形成し、ｎ+型コレ
クタ層１５を形成すると共に、該ｐ型ベース層１６の表
面に、ｎ+型エミッタ層１７を形成する。
明を詳細に説明する。図１及び図２は、本発明によるＮ
ＰＮトランジスタを有する半導体装置の一実施例を示し
ている。図１及び図２において、半導体装置１０は、ｐ
型シリコン基板１１の表面に対して、熱拡散等によって
ｎ+型埋込層１２を形成し、該基板１１の表面全体に亘
ってエピタキシャル成長等によりｎ型層１３を形成した
後に、該ｎ型層１３の周囲にｐ+型層１４を形成するこ
とにより、上記ｎ型層１３を分離し、続いて、該ｎ型層
１３の表面に、ｐ型ベース層１６を形成し、ｎ+型コレ
クタ層１５を形成すると共に、該ｐ型ベース層１６の表
面に、ｎ+型エミッタ層１７を形成する。
【００１１】さらに、表面全体に亘って絶縁層（図示せ
ず）を形成した後、該絶縁層に、上記ｎ+型コレクタ層
１５，ｐ型ベース層１６及びｎ+型エミッタ層１７に開
口する窓を設け、その上から該窓に対応する領域に、そ
れぞれ電極１８，１９，２０を形成することにより、構
成されている。
ず）を形成した後、該絶縁層に、上記ｎ+型コレクタ層
１５，ｐ型ベース層１６及びｎ+型エミッタ層１７に開
口する窓を設け、その上から該窓に対応する領域に、そ
れぞれ電極１８，１９，２０を形成することにより、構
成されている。
【００１２】以上の構成は、図３に示した従来の半導体
装置１と同様の構成であるが、本発明実施例による半導
体装置１０においては、さらに、上記ｎ+型エミッタ層
１７は、コンタクト２１を介して、上記ｐ+型層１４に
接続されており、該コンタクト２１が、アースＧｎｄに
接続されている。
装置１と同様の構成であるが、本発明実施例による半導
体装置１０においては、さらに、上記ｎ+型エミッタ層
１７は、コンタクト２１を介して、上記ｐ+型層１４に
接続されており、該コンタクト２１が、アースＧｎｄに
接続されている。
【００１３】本発明による半導体装置１０は、以上のよ
うに構成されており、ｎ+型コレクタ層１５がコレクタ
として、ｐ型ベース層１６がベースとして、またｎ+型
エミッタ層１７がエミッタとして、それぞれ作用するこ
とにより、ＮＰＮ型トランジスタとして動作することに
なる。
うに構成されており、ｎ+型コレクタ層１５がコレクタ
として、ｐ型ベース層１６がベースとして、またｎ+型
エミッタ層１７がエミッタとして、それぞれ作用するこ
とにより、ＮＰＮ型トランジスタとして動作することに
なる。
【００１４】その際、ｐ+型層１４及びｎ+型エミッタ層
１７が、電極２０及びコンタクト２１を介して、それぞ
れアース接続されていることにより、アイソレーション
であるｐ+型層１４は、その電位が持ち上げられること
が阻止される。従って、ラッチアップ耐量試験を行なっ
て、ラッチアップを発生させた場合に、アイソレーショ
ンであるｐ+型層１４の電位が持ち上げられることはな
く、ｐ型ベース層１６，ｎ型層１３及びｐ+型層１４か
ら成る寄生ＰＮＰトランジスタが動作しない。これによ
り、寄生ＰＮＰＮサイリスタとして動作することが排除
され得ることになり、上記ｎ+型エミッタ層１７に電流
が集中することはない。かくして、ラッチアップ耐量
が、より一層向上せしめられ得ることになる。
１７が、電極２０及びコンタクト２１を介して、それぞ
れアース接続されていることにより、アイソレーション
であるｐ+型層１４は、その電位が持ち上げられること
が阻止される。従って、ラッチアップ耐量試験を行なっ
て、ラッチアップを発生させた場合に、アイソレーショ
ンであるｐ+型層１４の電位が持ち上げられることはな
く、ｐ型ベース層１６，ｎ型層１３及びｐ+型層１４か
ら成る寄生ＰＮＰトランジスタが動作しない。これによ
り、寄生ＰＮＰＮサイリスタとして動作することが排除
され得ることになり、上記ｎ+型エミッタ層１７に電流
が集中することはない。かくして、ラッチアップ耐量
が、より一層向上せしめられ得ることになる。
【００１５】
【発明の効果】以上述べたように、本発明によれば、ア
イソレーションであるｐ+型層がアース接続されている
ので、ラッチアップ耐量試験において、該ｐ+型層の電
位が持ち上げられることがなく、従って、ｐ型ベース
層，ｎ型層及び上記ｐ+型層から成る寄生ＰＮＰトラン
ジスタが動作しなくなる。これにより、サイリスタとし
て動作することが排除され、上記ｎ+型エミッタ層に電
流が集中するようなことはない。かくして、ラッチアッ
プ耐量が向上せしめられ得ることになる。かくして、本
発明によれば、ラッチアップ耐量を向上させるようにし
た、極めて優れたＮＰＮトランジスタを有する半導体装
置が提供され得ることになる。
イソレーションであるｐ+型層がアース接続されている
ので、ラッチアップ耐量試験において、該ｐ+型層の電
位が持ち上げられることがなく、従って、ｐ型ベース
層，ｎ型層及び上記ｐ+型層から成る寄生ＰＮＰトラン
ジスタが動作しなくなる。これにより、サイリスタとし
て動作することが排除され、上記ｎ+型エミッタ層に電
流が集中するようなことはない。かくして、ラッチアッ
プ耐量が向上せしめられ得ることになる。かくして、本
発明によれば、ラッチアップ耐量を向上させるようにし
た、極めて優れたＮＰＮトランジスタを有する半導体装
置が提供され得ることになる。
【図１】本発明によるＮＰＮトランジスタを有する半導
体装置の一実施例を示す平面図である。
体装置の一実施例を示す平面図である。
【図２】図１の半導体装置の断面図である。
【図３】従来のＮＰＮトランジスタを有する半導体装置
の一例を示す平面図である。
の一例を示す平面図である。
１０ 半導体装置 １１ ｐ型シリコン基板 １２ ｎ+型埋込層 １３ ｎ型層 １４ ｐ+型層（アイソレーション） １５ ｎ+型コレクタ層 １６ ｐ型ベース層 １７ ｎ+型エミッタ層 １８，１９，２０ 電極 ２１ コンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (2)
- 【請求項１】 ｐ+型層から成るアイソレーションに包
囲されたｎ型層と、該ｎ型層内に形成されたｎ+型コレ
クタ層，ｐ型ベース層と、該ｐ型ベース層内に形成され
且つアース接続されるｎ+型エミッタ層とから成るＮＰ
Ｎ型トランジスタを有する、半導体装置において、 上記アイソレーションが、アース接続されていることを
特徴とする、半導体装置。 - 【請求項２】 上記アイソレーションが、コンタクトに
よりｎ+型エミッタ層に接続されていると共に、該コン
タクトがアース接続されていることを特徴とする、請求
項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6114066A JPH07302800A (ja) | 1994-04-28 | 1994-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6114066A JPH07302800A (ja) | 1994-04-28 | 1994-04-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302800A true JPH07302800A (ja) | 1995-11-14 |
Family
ID=14628184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6114066A Pending JPH07302800A (ja) | 1994-04-28 | 1994-04-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302800A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100852576B1 (ko) * | 2006-04-24 | 2008-08-18 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
-
1994
- 1994-04-28 JP JP6114066A patent/JPH07302800A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100852576B1 (ko) * | 2006-04-24 | 2008-08-18 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0669501A (ja) | 集積回路における静電的放電に対してパッドを保護するためのダイオード構造 | |
| US5087579A (en) | Method for fabricating an integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias | |
| JP3306273B2 (ja) | 半導体集積回路とその製造方法 | |
| US6815799B2 (en) | Semiconductor integrated circuit device | |
| JPH06104459A (ja) | 半導体装置 | |
| JPH07302800A (ja) | 半導体装置 | |
| JPS6323335A (ja) | 半導体装置及びその製造方法 | |
| JPH0521442A (ja) | 半導体装置 | |
| JPH11168181A (ja) | 静電放電の保護回路、これを備えるトランジスタおよび半導体素子 | |
| JPS59169177A (ja) | 半導体装置 | |
| JP2833913B2 (ja) | バイポーラ集積回路装置 | |
| JPH031544A (ja) | ラテラルトランジスタ | |
| JPH07302882A (ja) | 半導体装置 | |
| JPH04214662A (ja) | 集積回路用入力端保護装置 | |
| JP2636555B2 (ja) | 半導体装置 | |
| JP2547870B2 (ja) | 半導体装置 | |
| JP2648027B2 (ja) | Ｉｉｌ型半導体装置 | |
| JPH079385Y2 (ja) | 半導体集積回路装置 | |
| JP2783888B2 (ja) | 半導体装置およびその製造方法 | |
| JPH06163562A (ja) | 縦型ｐｎｐトランジスタ | |
| JPH04332158A (ja) | 集積回路の入力端保護回路 | |
| JPH09116021A (ja) | 半導体集積回路とその製造方法 | |
| JPH0629470A (ja) | 半導体集積回路 | |
| JPS6364058B2 (ja) | ||
| JPS6031105B2 (ja) | 半導体装置 |