JP2004031576A

JP2004031576A - 半導体集積回路装置

Info

Publication number: JP2004031576A
Application number: JP2002184693A
Authority: JP
Inventors: Shigeaki Okawa; 大川　重明; Kouichirou Ougino; 扇野　広一郎
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-06-25
Filing date: 2002-06-25
Publication date: 2004-01-29
Anticipated expiration: 2022-06-25
Also published as: KR100684676B1; US6815799B2; US20040026717A1; KR20040002654A; CN1469476A; TWI231040B; CN1292478C; TW200400626A; JP4067346B2

Abstract

【課題】出力トランジスタ保護に適したスパークキラーダイオードを内蔵した半導体集積回路装置において、基板への漏れ電流が大きく所望の順方向電流が得られないという課題があった。
【解決手段】本発明の半導体集積回路装置では、第２のエピタキシャル層２３表面にＰ＋型の第１および第２の拡散領域３４、３２を一部重畳するように形成する。そして、Ｐ＋型の第２の拡散領域３２の直上部でアノード電極３９と接続させ、寄生抵抗Ｒ１を寄生抵抗Ｒ２より大きくすることに特徴を有する。そのことで、基板２１への漏れ電流の原因である寄生ＰＮＰトランジスタＴＲ２の動作を抑制させ、漏れ電流を大幅に低減することができる。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、出力トランジスタ保護に適したスパークキラーダイオードを内蔵した半導体集積回路装置に関する。
【０００２】
【従来の技術】
例えば、３相モータドライバは、図１４のように直流電源ＶＣＣ、ＧＮＤ間に直列接続されたトランジスタ（Ｔｒ１―Ｔｒ２、Ｔｒ３―Ｔｒ４、Ｔｒ５―Ｔｒ６）が並列接続される。そして、Ｔｒ１―Ｔｒ２、Ｔｒ３―Ｔｒ４およびＴｒ５―Ｔｒ６の間から取り出された出力端子をモータＭに接続した回路構成を採用する。
【０００３】
このように負荷が誘導性負荷の場合、モータの回転／停止に伴う正／逆方向の起電力が発生する。従来は、ＩＣ化された直列接続トランジスタのコレクタ・エミッタ間に保護ダイオードを接続する。そして、前記逆方向起電力によって出力端子がＧＮＤ電位より低く又はＶＣＣ電位より高くなった際にダイオード４がＯＮする。そのことで、前記起電力を固定電位へ逃がし、直列接続されたトランジスタを含むＩＣの内部を保護していた。特にダイオード４に数Ａもの大電流を流す場合は、ダイオード４として個別部品を用いて構成していた。
【０００４】
ここで、ユーザ側からすれば、機器の部品点数を減らす為にダイオード４もＩＣ化したいとの要望もある。しかし、数Ａもの大電流を流すダイオードを集積化すると、集積回路内で不可避的に発生する寄生トランジスタ効果によって寄生電流が流れてしまう恐れがある。そして、寄生電流は無効電流として流れるほか最悪の場合はラッチアップに至るという危険性をはらんでいる。
【０００５】
そこで、寄生電流を防止する構造として例えば特開平６―１００４５９号公報に記載された構造が提案された。
【０００６】
図１５に示す如く、Ｐ型半導体基板１とＮ型半導体基板２との間にＮ＋型の埋め込み層３が設けられている。この埋め込み層３を囲むようにＰ＋型の分離領域４が半導体層２表面から半導体基板１まで拡散され、１つのアイランド５を形成している。そして、前記埋め込み層３の上には一部重なるようにＰ＋型の埋め込み層６が形成されている。このＰ＋型の埋め込み層６を囲み、半導体層２表面からＮ＋型の埋め込み層３に到達するＮ＋型の導出領域７が設けられる。この囲まれた領域にはＮ＋型の拡散領域８が形成されている。更に、導出領域７で囲まれた領域において、前記拡散領域８を囲み、半導体層２からＰ＋型の埋め込み層６に到達するＰ＋型の導出領域９が設けられている。更に、前記拡散領域８にはカソード電極１０が、Ｐ＋型の導出領域９にはアノード電極１１が設けられ、この電極はＮ＋型の導出領域７と電気的に接続されている。
【０００７】
つまり、Ｐ＋型の導出領域９とＰ＋型の埋め込み層６がアノード領域、Ｎ＋型の拡散領域８と導出領域９で囲まれたＮ型の半導体領域がカソード領域となり、ダイオードが構成されている。
【０００８】
斯かるダイオード素子においては、Ｎ＋型の埋め込み層３をベース、Ｐ＋型の埋め込み層６をエミッタ、Ｐ型の半導体基板１やＰ＋型の分離領域４をコレクタとするＰＮＰ型の寄生トランジスタＴｒ２が生じる。しかし、アノード電極の接続によりこの寄生トランジスタＴｒ２のベース−エミッタ間が同電位となるので、寄生ＰＮＰトランジスタＴｒ２がＯＮ動作することを防止できる。
【０００９】
【発明が解決しようとする課題】
上記したように従来の半導体集積回路装置では、図１４に示したように、負荷が誘導性負荷の場合、モータの回転／停止に伴う正／逆方向の起電力が発生する。そのため、ＩＣ化された直列接続トランジスタのコレクタ−エミッタ間に保護ダイオードを接続する。そして、前記逆方向起電力によって出力端子がＧＮＤ電位より低く又はＶＣＣ電位より高くなった際にダイオード４がＯＮする事で前記起電力を固定電位へ逃がす。そして、直列接続されたトランジスタを含むＩＣの内部を保護していた。特にダイオード４に数Ａもの大電流を流す場合は、ダイオード４として個別部品を用いて構成していた。
【００１０】
そして、機器の部品点数を減らす為にダイオード４もＩＣ化したいとの要望等により、数Ａもの大電流を流すダイオードを集積化した。しかし、集積回路内で不可避的に発生する寄生トランジスタ効果によって寄生電流が流れ、無効電流が流れる等の問題より、図１５に示す如く、ダイオードをＩＣの内部に取り入れた構造とした。
【００１１】
しかしながら、上述の如く、ダイオード４をＩＣの内部に取り入れることはできたが、図１５に示す如く、ダイオード４がＯＦＦの場合、すなわちカソード電極１０がアノード電極１１より高電圧となった場合がある。このとき、寄生トランジスタＴＲ１のＰＮ接合面におけるブレークダウン電流による半導体素子の破壊に対応するための耐圧が必要となる。つまり、従来の構造では、寄生トランジスタＴＲ１のベース領域としてのＰ＋型埋め込み層６の幅が狭く、電流増幅率ｈｆｅが抑制することが困難であり寄生トランジスタＴＲ１の耐圧が確保することができないという問題があった。
【００１２】
更に、図１５に示す如く、従来の構造では、寄生トランジスタＴＲ２がＯＮ動作を抑制するために、ベース−エミッタ間が同電位となるような構造としたが、基板を介してリーク電流が流れてしまう。そのため、寄生トランジスタＴＲ２によるリーク電流により、所望の順方向電流が得られないという問題があった。
【００１３】
【課題を解決するための手段】
本発明は、上記した従来の課題に鑑みてなされたもので、本発明である半導体集積回路装置では、一導電型の半導体基板と、該基板表面に少なくとも１層は積層される逆導電型のエピタキシャル層と、前記基板と第１層目のエピタキシャル層との間に形成される第１の逆導電型の埋め込み層と、前記基板と前記第１層目のエピタキシャル層との間に形成され、且つ前記第１の逆導電型の埋め込み層と重畳して形成されている第１の一導電型の埋め込み層と、前記第１の一導電型の埋め込み層と連結し、且つ最上層のエピタキシャル層に形成される第１の一導電型の拡散領域とも連結する一導電型の埋め込み領域と、前記第１の逆導電型の埋め込み層と連結し、且つ前記最上層のエピタキシャル層に形成される第１の逆導電型の拡散領域とも連結する逆導電型の埋め込み領域と、前記第１の一導電型の拡散領域に囲まれた前記最上層のエピタキシャル層に形成される第２の逆導電型の拡散領域とを有し、前記最上層のエピタキシャル層に形成される第２の一導電型の拡散領域は前記第１の一導電型の拡散領域と少なくともその一部を重畳させ、且つアノード電極は前記第１の逆導電型の拡散領域と前記第２の一導電型の拡散領域とを接続することを特徴とする。
【００１４】
本発明の半導体集積回路装置は、好適には、前記第２の逆導電型の拡散領域には前記最上層のエピタキシャル層表面から逆導電型のウェル領域が重畳して形成されることを特徴とする。
【００１５】
また、本発明の半導体集積回路装置は、好適には、少なくとも前記第１の一導電型の埋め込み層上面は前記第１の逆導電型の埋め込み層上面より前記第２の逆導電型の拡散領域側に位置し、且つ前記第１の一導電型の埋め込み層と前記第２の逆導電型の拡散領域とが深さ方向に隔てて形成されることを特徴とする。
【００１６】
【発明の実施の形態】
以下に、本発明の半導体集積回路装置について、図１から図５を参照にして詳細に説明する。尚、図１では本実施の第１の実施形態を図示しており、図４では本実施の第２の実施形態を図示している。
【００１７】
第１の実施の形態
図１（Ａ）は本発明の半導体集積回路装置の構造を示す断面図であり、図１（Ｂ）は本発明の半導体集積回路装置の回路図である。尚、本実施の形態では、半導体集積回路装置のダイオード素子が形成される領域のみを図示し説明するが、その他の領域には、縦型ＰＮＰトランジスタ素子、ＮＰＮトランジスタ素子等が形成されている。
【００１８】
図１（Ａ）に示す如く、Ｐ−型の単結晶シリコン基板２１上には、厚さ２〜１０μｍの第１のエピタキシャル層２２が形成され、第１のエピタキシャル層２２上には厚さ８〜１０μｍの第２のエピタキシャル層２３が形成されている。第１および第２のエピタキシャル層２２、２３は、それぞれ２層の合計膜厚が８〜１６μｍ程度になるように形成されている。そして、基板２１と第１および第２のエピタキシャル層２２、２３は、それらを貫通するＰ＋型の分離領域２４によってダイオード素子を形成する島領域が形成される。尚、上述の如く、本実施の形態ではダイオード素子のみを図示しているが、その他、Ｐ＋型の分離領域２４により縦型ＰＮＰトランジスタ素子、ＮＰＮトランジスタ素子等を形成する島領域が形成されている。
【００１９】
この分離領域２４は、基板２１表面から上下方向に拡散した第１の分離領域２５と、第１および第２エピタキシャル層２２、２３の境界から上下方向に拡散した第２の分離領域２６と、第２エピタキシャル層２３表面から形成した第３の分離領域２７から成る。そして、３者が連結することで第１および第２のエピタキシャル層２２、２３を島状に分離する。
【００２０】
以下に、本発明であるダイオード素子について説明する。図示の如く、基板２１と第１エピタキシャル層２２との間にＮ＋型の第１の埋め込み層２８とＰ＋型の第１の埋め込み層２９とが重畳して形成されている。そして、第１および第２のエピタキシャル層２２、２３の境界部分にＰ＋型の第２の埋め込み層３１およびＮ＋型の第２の埋め込み層３０が形成されている。このＮ＋型の第２の埋め込み層３０およびＰ＋型の第２の埋め込み層３１は、それぞれＮ＋型の第１の埋め込み層２８およびＰ＋型の第１の埋め込み層２９とその一部で重畳している。また、第２のエピタキシャル層２３表面からＰ＋型の第２の埋め込み層３１に達するＰ＋型の第１の拡散領域３４が形成されている。そして、これらＰ＋型領域３１、３４に挟まれたＮ−型の第１および第２のエピタキシャル層２２、２３がカソード領域として形成されることでＰＮ接合ダイオードが構成されている。この時、第２のエピタキシャル層２３表面からＮ＋型の第２の埋め込み層３０に達するＮ＋型の第１の拡散領域３８が形成されている。
【００２１】
そして、本発明では、第２のエピタキシャル層２３表面からＰ＋型の第２の拡散領域３２を形成し、Ｐ＋型の第２の拡散領域３２の一部をＰ＋型の第１の拡散領域３４と重畳させる。そして、第２のエピタキシャル層２３表面に形成した絶縁層３６にアノード電極３９と接続するためのコンタクトホール３８が形成される。このとき、コンタクトホール３８はＰ＋型の第２の拡散領域３２とアノード電極３９とを接続させるために、Ｐ＋型の第２の拡散領域３２の直上部に形成される。そして、Ｎ＋型の第１の拡散領域３３とＰ＋型の第２の拡散領域３２とをアノード電極３９を介して短絡している。そのことで、詳細は後述するが、詳細は後述するが、寄生ＮＰＮトランジスタＴＲ１のベース−コレクタ間、寄生ＰＮＰトランジスタＴＲ２のベース−エミッタ間を短絡していることになる。尚、詳細は後述するが、Ｐ＋型の第２の拡散領域３２は寄生ＰＮＰトランジスタＴＲ２のエミッタ側の抵抗値をベース側の抵抗値より高くすることを目的に形成されている。そのため、コンタクトホール３８の位置は所望の抵抗値により任意の変更は可能である。
【００２２】
本実施の形態では、基板２１と第１エピタキシャル層２２との間にＮ＋型の第１の埋め込み層２８とＰ＋型の第１の埋め込み層２９とが重畳して形成している。そして、例えば、Ｎ＋型の第１の埋め込み層２８はアンチモン（Ｓｂ）を使用し、また、Ｐ＋型の第１の埋め込み層２９はホウ素（Ｂ）を使用し形成されている。そのため、不純物の拡散速度及び不純物の使用濃度の違いにより、図１に示すように、Ｎ＋型の第１の埋め込み層２８の上下にＰ＋型の第１の埋め込み層２９が形成されている構造を有する。そして、上述の如く、Ｐ＋型の第１および第２の埋め込み層２９、３１、Ｐ＋型の第１および第２の拡散領域３４、３２をアノード領域とし第１および第２のエピタキシャル層２２、２３をカソード領域としたＰＮ接合ダイオードが形成されている。また、カソード領域として形成されている第２のエピタキシャル層２３にはＮ＋型の第２の拡散領域３５がカソード導出領域として形成されている。そして、Ｎ＋型の拡散領域３５とＰ＋型の第１の埋め込み層２９とが深さ方向に隔てて形成されている構造となる。
【００２３】
上述した本発明の構造により、ダイオード素子がＯＦＦの状態にある場合、つまり、Ｐ＋型の第１の埋め込み層２９とＮ−型の第１のエピタキシャル層２２とで形成されているＰＮ接合面に逆バイアスが印加された場合がある。この場合、第１および第２のエピタキシャル層２２、２３からなるＮ型領域に空乏層形成領域を大幅に得ることができる。そして、Ｎ型領域に形成された空乏層で耐圧を確保することでブレークダウン電流による内部素子破壊を抑制することができる。
【００２４】
尚、第２のエピタキシャル層２３の表面は絶縁層３６によって被覆され、絶縁層３６に形成されたコンタクトホール３７、３８、４０を介して各種のアルミ電極が設けられている。そして、図示はしていないが、基板２１には接合分離のための接地されている。
【００２５】
図１（Ａ）および（Ｂ）に示す如く、本実施の形態の構造ではダイオード素子がＯＮすることで、主に、寄生ＮＰＮトランジスタＴＲ１、寄生ＰＮＰトランジスタＴＲ２、寄生抵抗Ｒ１、Ｒ２が形成される。以下、ダイオード素子がＯＮ状態における基板２４への漏れ電流を左右する寄生トランジスタの動作について説明する。
【００２６】
先ず、寄生ＮＰＮトランジスタＴＲ１は、Ｎ＋型の第１の埋め込み層２８をコレクタ、Ｐ＋型の第１の埋め込み層２９をベースおよび第１および第２のエピタキシャル層２２、２３をエミッタとして構成されている。そして、寄生ＮＰＮトランジスタＴＲ１のベースには、Ｐ＋型の第１および第２の埋め込み層２９、３１、Ｐ＋型の第１および第２の拡散領域３４、３２から成る寄生抵抗Ｒ１が構成されている。一方、寄生ＮＰＮトランジスタＴＲ１のコレクタには、Ｎ＋型の第１および第２の埋め込み層２８、３０およびＮ型の第１の拡散領域３３から成る寄生抵抗Ｒ２が構成されている。図示の如く、本発明では、第２のエピタキシャル層２３にＰ＋型の第１および第２の拡散領域３４、３２を形成することに特徴を有する。そして、両者を一部重畳するように形成し、Ｐ＋型の第２の拡散領域３２上でアノード電極３９と接続している。
【００２７】
そのことで、寄生抵抗Ｒ１はＰ＋型の第２拡散領域３２の領域分だけ抵抗値を大きくすることができる。寄生抵抗Ｒ１の抵抗値は使用用途等により任意に設計変更は可能であり、Ｐ＋型の第２拡散領域３２の形成領域またはコンタクトホール３８の形成位置により調整することができる。本実施の形態では、Ｐ＋型の第２拡散領域３２を形成することで寄生抵抗Ｒ１の抵抗値は１〜３Ω程度大きくなるような構造としている。つまり、寄生抵抗Ｒ１の抵抗値は寄生抵抗Ｒ２の抵抗値より大きくなる構造である。その結果、寄生ＮＰＮトランジスタＴＲ１では同一のアノード電極３９に接続しベース−コレクタ間を短絡しているが、コレクタ電位をベース電位より高い電位に維持することができる。そして、寄生ＮＰＮトランジスタＴＲ１ではダイオード素子の順方向電流（Ｉｆ）と同じ方向に電流を流すので、ダイオード素子の順方向電流（Ｉｆ）の特性を向上させることができる。
【００２８】
一方、寄生ＰＮＰトランジスタＴＲ２は、Ｐ−型の基板２１をコレクタ、Ｎ＋型の第１の埋め込み層２８をベース、Ｐ＋型の第１の埋め込み層２９をエミッタとして構成されている。そして、寄生ＰＮＰトランジスタＴＲ２のエミッタには、Ｐ＋型の第１および第２の埋め込み層２９、３１、Ｐ＋型の第１および第２の拡散領域３４、３２から成る寄生抵抗Ｒ１が構成されている。一方、寄生ＰＮＰトランジスタＴＲ２のベースには、Ｎ＋型の第１および第２の埋め込み層２８、３０およびＮ型の第１の拡散領域３３から成る寄生抵抗Ｒ２が構成されている。そして、上述したように、本発明では、Ｐ＋型の第２の拡散領域３２を形成することに特徴を有し、寄生抵抗Ｒ１の抵抗値は寄生抵抗Ｒ２の抵抗値より大きくなる構造である。
【００２９】
そのことで、寄生ＰＮＰトランジスタＴＲ２では同一のアノード電極３９に接続しベース−エミッタ間を短絡しているが、ベース電位をエミッタ電位より高い電位に維持することができる。その結果、寄生ＰＮＰトランジスタＴＲ２では、Ｐ＋型の第２の拡散領域３２により確実にベース電位をエミッタ電位より高い電位に維持することができる。そして、寄生ＰＮＰトランジスタＴＲ２のＯＮ動作を阻止することができ、寄生ＰＮＰトランジスタＴＲ２を介して基板２１への漏れ電流を極力抑制することが可能となる。
【００３０】
図２はＰ＋型の第２の拡散領域３２を形成する場合と形成しない場合のダイオード素子の順方向電流（Ｉｆ）と基板２１への漏れ電流（Ｉｓｕｂ）との関係図である。具体的には、一点鎖線で示したラインがＰ＋型の第２の拡散領域３２を形成せず、Ｐ＋型の第１の拡散領域３４とＮ＋型の第１の拡散領域３３とを同一のアノード電極３９で接続した場合である。一方、実線で示したラインがＰ＋型の第２の拡散領域３２を形成し、Ｐ＋型の第２の拡散領域３２とＮ＋型の第１の拡散領域３３とを同一のアノード電極３９で接続した場合である。図示の如く、ダイオード素子の順方向電流（Ｉｆ）を、例えば、２．５（Ａ）を得る場合、Ｐ＋型の第２の拡散領域３２を形成しないと基板２１への漏れ電流（Ｉｓｕｂ）は３００×１０^−３（Ａ）程度発生する。一方、Ｐ＋型の第２の拡散領域３２を形成すると基板２１への漏れ電流（Ｉｓｕｂ）は５０×１０^−３（Ａ）程度発生する。そして、ダイオード素子の順方向電流（Ｉｆ）を大きくするにつれて、基板２１への漏れ電流（Ｉｓｕｂ）の差が大きくなることが実験より立証されている。つまり、Ｐ＋型の第２の拡散領域３２を形成し、寄生抵抗Ｒ１の抵抗値を寄生抵抗Ｒ２の抵抗値より大きくすることで、基板２１への漏れ電流（Ｉｓｕｂ）を低減し、ダイオード素子の順方向電流（Ｉｆ）を大きくすることができる。
【００３１】
ここで、図３に示す構造について説明する。図３は本発明であるＰ＋型の第２の拡散領域３２を形成せず、Ｐ＋型の第１の拡散領域３４が形成される第２のエピタキシャル層２２表面にポリシリコン４２を形成した場合の断面図である。図示の如く、第２のエピタキシャル層２２表面にポリシリコン４２を形成し、ポリシリコン４２を抵抗として用いることで、上述した図１（Ａ）の構造と同様な効果を得ることができる。この場合、ポリシリコン４２に導入された不純物量によりポリシリコン４２の抵抗値は自由に変更することができ、Ｐ＋型の第２の拡散領域３２と同様に扱うことができる。その他の構造および効果は上述した図１（Ａ）の構造と同様であるので、上述した説明を参照としここでは説明を割愛する。
【００３２】
また、図５（Ａ）に示す如く、図１（Ａ）に示したダイオード素子のＮ＋型の第２の拡散領域３５を重畳して囲むようにＮ＋型のウェル領域４３を形成する構造とすることもできる。そして、この構造によりダイオード素子がＯＮ時において、Ｎ＋型ウェル領域４０が第２のエピタキシャル層２３での寄生抵抗を低減する。つまり、本発明でのダイオード素子のＰＮ接合において、第１および第２のエピタキシャル層２２、２３から成るＮ型領域の抵抗値を下げることができる。そのことで、ダイオード素子の順方向電圧（ＶＢＥＦ）が低減され、ダイオード素子の順方向電流（Ｉｆ）を向上させることができる。しかしながら、Ｎ＋型のウェル領域４３を形成することで、ＰＮ接合面から広がる空乏層形成領域が低減しＯＦＦ時でのダイオード素子の耐圧が低下する。そのため、耐圧特性を重視するか、または順方向電流（Ｉｆ）特性を重視するかという使用用途に応じて、Ｎ＋型のウェル領域４３を形成する否かが決められる。
【００３３】
尚、その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００３４】
第２の実施の形態
図４（Ａ）は本発明の半導体集積回路装置の構造を示す断面図であり、図４（Ｂ）は本発明の半導体集積回路装置の回路図である。尚、本実施の形態では、第１の実施の形態と同様に半導体集積回路装置のダイオード素子が形成される領域のみを図示し説明するが、その他の領域には、縦型ＰＮＰトランジスタ素子、ＮＰＮトランジスタ素子等が形成されている。
【００３５】
図４（Ａ）に示す如く、Ｐ−型の単結晶シリコン基板５１上には、厚さ２〜１０μｍの第１のエピタキシャル層５２が形成され、第１のエピタキシャル層５２上には厚さ８〜１０μｍの第２のエピタキシャル層５３が形成されている。第１および第２のエピタキシャル層５２、５３は、それぞれ２層の合計膜厚が８〜１６μｍ程度になるように形成されている。そして、基板５１と第１および第２のエピタキシャル層５２、５３は、それらを貫通するＰ＋型の分離領域５４によってダイオード素子を形成する島領域が形成される。尚、上述の如く、本実施の形態ではダイオード素子のみを図示しているが、その他、Ｐ＋型の分離領域５４により縦型ＰＮＰトランジスタ素子、ＮＰＮトランジスタ素子等を形成する島領域が形成されている。
【００３６】
この分離領域５４は、第１および第２エピタキシャル層２２、２３の境界から上下方向に拡散し、下方向は基板５１まで達する第１の分離領域５５と、第２エピタキシャル層５３表面から形成した第２の分離領域５６から成る。そして、両者が連結することで第１および第２のエピタキシャル層５２、５３を島状に分離する。尚、この構造により、第２の実施の形態では第１の実施の形態と比較してマスク枚数を１枚減らすことが出来る。
【００３７】
以下に、本発明であるダイオード素子について説明する。図示の如く、基板５１と第１エピタキシャル層５２との間にＮ＋型の第１の埋め込み層５７が形成されている。Ｎ＋型の第１の埋め込み層５７には、第１および第２のエピタキシャル層５２、５３の境界部分から形成されたＰ＋型の埋め込み層５８がその一部が重畳して形成されている。そして、第１および第２のエピタキシャル層５２、５３の境界部分にＮ＋型の第２の埋め込み層５９が形成されている。このＮ＋型の第２の埋め込み層５９はＮ＋型の第１の埋め込み層５９とその一部で重畳している。また、第２のエピタキシャル層５３表面からＰ＋型の埋め込み層５８に達するＰ＋型の第１の拡散領域６０が形成されている。そして、これらＰ＋型領域５８、６０に挟まれたＮ−型の第２のエピタキシャル層５３がカソード領域として形成されることでＰＮ接合ダイオードが構成されている。この時、第２のエピタキシャル層５３表面からＮ＋型の第２の埋め込み層５９に達するＮ＋型の第１の拡散領域６１が形成されている。
【００３８】
そして、本発明では、第２のエピタキシャル層５３表面からＰ＋型の第２の拡散領域６２を形成し、Ｐ＋型の第２の拡散領域６２の一部をＰ＋型の第１の拡散領域６０と重畳させる。そして、第２のエピタキシャル層２３表面に形成した絶縁層６４にアノード電極６８と接続するためのコンタクトホール６６が形成される。このとき、コンタクトホール６６はＰ＋型の第２の拡散領域６２とアノード電極６８とを接続させるために、Ｐ＋型の第２の拡散領域６２の直上部に形成される。そして、Ｎ＋型の第１の拡散領域６１とＰ＋型の第２の拡散領域６２とをアノード電極６８を介して短絡している。そのことで、詳細は後述するが、寄生ＮＰＮトランジスタＴＲ１のベース−コレクタ間、寄生ＰＮＰトランジスタＴＲ２のベース−エミッタ間を短絡していることになる。尚、詳細は後述するが、Ｐ＋型の第２の拡散領域６２は寄生ＰＮＰトランジスタＴＲ２のエミッタ側の抵抗値をベース側の抵抗値より高くすることを目的に形成されている。そのため、コンタクトホール６６の位置は所望の抵抗値により任意の変更は可能である。
【００３９】
そして、上述の如く、Ｐ＋型の埋め込み層５８、Ｐ＋型の第１および第２の拡散領域６０、６２をアノード領域とし、第２のエピタキシャル層５３をカソード領域としたＰＮ接合ダイオードが形成されている。また、カソード領域として形成されている第２のエピタキシャル層５３にはＮ＋型の第２の拡散領域６３がカソード導出領域として形成されている。Ｎ＋型の第２の拡散領域６３とＰ＋型の埋め込み層５８とが深さ方向に隔てて形成されている構造となる。
【００４０】
上述した本発明の構造により、ダイオード素子がＯＦＦの状態にある場合、つまり、Ｐ＋型の埋め込み層５８とＮ−型の第２のエピタキシャル層５３とで形成されているＰＮ接合面に逆方向バイアスが印加された場合がある。この場合、第２のエピタキシャル層２３からなるＮ型領域およびＰ＋型の埋め込み層５８から成るＰ型領域に空乏層形成領域を得ることができる。そして、Ｎ型領域およびＰ型領域に形成された空乏層で耐圧を確保することでブレークダウン電流による内部素子破壊を抑制することができる。
【００４１】
尚、第２のエピタキシャル層５３の表面は絶縁層６４によって被覆され、絶縁層６４に形成されたコンタクトホール６５、６６、６７を介して各種のＡｌ電極が設けられている。そして、図示していないが、基板５１には接合分離のための接地されている。
【００４２】
そして、本実施の形態では、寄生ＮＰＮトランジスタＴＲ３は第１のエピタキシャル層５３をエミッタ、Ｐ＋型の埋め込み層５８をベース、Ｎ＋型の第１の埋め込み層５７をコレクタとして構成されている。寄生ＰＮＰトランジスタＴＲ４はＰ＋型の埋め込み層５８をエミッタ、Ｎ＋型の第１の埋め込み層５７をベース、Ｐ−型の基板５１をコレクタとして構成されている。寄生抵抗Ｒ３はＰ＋型の第１および第２の拡散領域６０、６２およびＰ＋型の埋め込み層５８により構成されている。そして、寄生抵抗Ｒ４はＮ型の第１および第２の埋め込み層５７、５９およびＮ型の第１の拡散領域６１により構成されている。上述した４者の関係は図４（Ｂ）の回路図に示す如くであり、これは図１（Ｂ）に示した第１の実施の形態での回路と同じである。そして、第１の実施の形態と同様に、第２の実施の形態においてもＰ＋型の第２の拡散領域６２を形成し、寄生抵抗Ｒ１の抵抗値を寄生抵抗Ｒ２の抵抗値より大きくすることに特徴がある。そのため、第１の実施の形態で説明した効果は第２の実施の形態でも同様に得ることができるので、第１の実施の形態での説明を参照とし、ここでは説明を割愛する。
【００４３】
また、本実施の形態においても、第１の実施の形態での図３に示す如く、Ｐ＋型の第２の拡散領域６２をポリシリコン４２より成る抵抗へ変更することもできる。この場合も同様な効果を得ることができる。そして、図５（Ｂ）に示す如く、本実施の形態においても、耐圧特性を重視するか、または順方向電流（Ｉｆ）特性を重視するかという使用用途に応じて、Ｎ＋型のウェル領域７０を形成する否かが決められる。
【００４４】
尚、その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４５】
次に、図１に示した本発明の半導体集積回路装置の製造方法について図６〜図１３を参照にして説明する。
【００４６】
先ず、図６に示す如く、Ｐ−型の単結晶シリコン基板２１を準備し、この基板２１の表面を熱酸化して全面にシリコン酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。その後、公知のフォトリソグラフィ技術によりＮ＋型の第１の埋め込み層２８を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。その後、Ｎ型不純物、例えば、アンチモン（Ｓｂ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０^１３〜１．０×１０^１５／ｃｍ^２でイオン注入し、拡散する。
【００４７】
次に、図７に示す如く、図６において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術により分離領域２４の第１の分離領域２５およびＰ＋型の第１の埋め込み層２９を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０^１３〜１．０×１０^１５／ｃｍ^２でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、Ｎ＋型の第１の埋め込み層２８が、同時に、拡散される。
【００４８】
次に、図８に示す如く、図６において形成したシリコン酸化膜を全て除去し、基板２１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板２１に、例えば、１０００℃程度の高温を与えると共に反応管内にＳｉＨ_２Ｃｌ_２ガスとＨ_２ガスを導入する。そのことにより、基板２１上に、例えば、比抵抗１．２５Ω・ｃｍ、厚さ２．０〜１０．０μｍの第１のエピタキシャル層２２を成長させる。その後、第１のエピタキシャル層２２の表面を熱酸化してシリコン酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。そして、公知のフォトリソグラフィ技術によりＮ＋型の第２の埋め込み層３０を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０^１３〜１．０×１０^１５／ｃｍ^２でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、Ｎ＋型の第１の埋め込み層２８、Ｐ＋型の第１の分離領域２５およびＰ＋型の第１の埋め込み層２９が、同時に、拡散される。
【００４９】
次に、図９に示す如く、図８において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術により分離領域２４の第２の分離領域２６およびＰ＋型の第２の埋め込み層３１を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０^１３〜１．０×１０^１５／ｃｍ^２でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、Ｎ＋型の第２の埋め込み層３０が、同時に、拡散される。
【００５０】
次に、図１０に示す如く、図８において形成したシリコン酸化膜を全て除去し、基板２１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板２１に、例えば、１０００℃程度の高温を与えると共に反応管内にＳｉＨ_２Ｃｌ_２ガスとＨ_２ガスを導入する。そのことにより、基板２１上に、例えば、比抵抗１．２５Ω・ｃｍ、厚さ８．０〜１０．０μｍの第２のエピタキシャル層２２を成長させる。その後、第２のエピタキシャル層２２の表面を熱酸化してシリコン酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。そして、公知のフォトリソグラフィ技術によりＮ＋型の第１の拡散領域３３を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０^１３〜１．０×１０^１５／ｃｍ^２でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、Ｎ＋型の第２の埋め込み層３０、Ｐ＋型の第２の分離領域２６およびＰ＋型の第２の埋め込み層３１が、同時に、拡散される。
【００５１】
次に、図１１に示す如く、図１０において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術により分離領域２４の第３の分離領域２６およびＰ＋型の第１の拡散領域３４を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０^１３〜１．０×１０^１５／ｃｍ^２でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、Ｎ＋型の第１の拡散領域３３が、同時に、拡散される。
【００５２】
次に、図１２に示す如く、図１０において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術によりＰ＋型の第２の拡散領域３２を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０^１３〜１．０×１０^１５／ｃｍ^２でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、第３の分離領域２６およびＰ＋型の第１の拡散領域３４が、同時に、拡散される。
【００５３】
次に、図１３に示す如く、図１０において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術によりＮ＋型の第２の拡散領域３５を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０^１３〜１．０×１０^１５／ｃｍ^２でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、Ｐ＋型の第２の拡散領域３２が、同時に、拡散される。
【００５４】
最後に、絶縁層３６に形成したコンタクトホール３７、３８、４０を介して、例えば、Ａｌから成るアノード電極３９およびカソード電極４１を形成する。このとき、本実施の形態では、上述したようにコンタクトホール３７、３８を介してＮ＋型の第１の拡散領域３３と第２の拡散領域３２とは共通のアノード電極３９が接続する。そして、図１（Ａ）に示したダイオード素子が完成する。
【００５５】
尚、本実施の形態では、ダイオード素子のみの製造方法について説明したが、その他の島領域に、縦型ＰＮＰトランジスタ素子、ＮＰＮトランジスタ素子等が形成される。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００５６】
【発明の効果】
第１に、本発明の半導体集積回路装置のダイオード素子において、第２のエピタキシャル層表面からＰ型の第１および第２の拡散領域を形成し、両者をお互いにその一部が重畳するように形成する。そして、Ｐ型の第２の拡散領域の直上部でアノード電極と接続することに特徴を有する。そのことで、Ｐ型の第２の拡散領域を含む寄生抵抗を大きくすることができる。そして、寄生ＰＮＰトランジスタのベース電位をエミッタ電位よりも確実に高電位にすることができる。その結果、ダイオード素子がＯＮ時における寄生ＰＮＰトランジスタの動作を確実に抑制し、基板への漏れ電流を大幅に抑制することができる。
【００５７】
第２に、本発明の半導体集積回路装置のダイオード素子において、第１の効果と同様にＰ型の第２の拡散領域を含む寄生抵抗を大きくすることができることに特徴を有する。そのことで、寄生ＮＰＮトランジスタのコレクタ電位をベース電位よりも確実に高電位にすることができる。その結果、寄生ＮＰＮトランジスタの動作によりダイオード素子の順方向電流を大幅に増大させることができる。
【００５８】
第３に、本発明の半導体集積回路装置のダイオード素子において、Ｐ型の第２の拡散領域に替えて、不純物が導入されたポリシリコンを第２のエピタキシャル層表面に形成することで同様な効果を得ることができる。つまり、Ｐ型の第２の拡散領域の場合と同様にポリシリコンにより寄生抵抗を大きくすることで、上述した第１および第２の効果を得ることができる。
【００５９】
第４に、本発明の半導体集積回路装置のダイオード素子において、使用用途等に応じてカソード取り出し領域を囲むようにＮ型のウェル領域を第２のエピタキシャル層に形成することに特徴を有する。そのことで、Ｎ型のウェル領域により、ＰＮ接合のＮ型領域の抵抗値が下がることにより順方向電圧（ＶＢＥＦ）が低減する。その結果、ダイオード素子の順方向電流（Ｉｆ）特性を大幅に向上させることができる。そして、耐圧特性と順方向電流（Ｉｆ）特性とを比較考慮して任意の選択でＮ型のウェル領域を形成することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置のダイオード素子を説明するための（Ａ）断面図（Ｂ）等価回路図である。
【図２】本発明の半導体集積回路装置の順方向電流と基板への漏れ電流との関係を示す特性図である。
【図３】本発明の半導体集積回路装置を説明する断図面である。
【図４】本発明の半導体集積回路装置を説明する（Ａ）断図面（Ｂ）等価回路図である。
【図５】本発明の半導体集積回路装置を説明する（Ａ）断図面（Ｂ）断面図である。
【図６】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図７】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図８】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図９】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図１０】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図１１】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図１２】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図１３】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図１４】従来の半導体集積回路装置を説明する等価回路図である。
【図１５】従来の半導体集積回路装置のダイオード素子を説明するための断面図である。

Claims

一導電型の半導体基板と、
該基板表面に少なくとも１層は積層される逆導電型のエピタキシャル層と、
前記基板と第１層目のエピタキシャル層との間に形成される第１の逆導電型の埋め込み層と、
前記基板と前記第１層目のエピタキシャル層との間に形成され、且つ前記第１の逆導電型の埋め込み層と重畳して形成されている第１の一導電型の埋め込み層と、
前記第１の一導電型の埋め込み層と連結し、且つ最上層のエピタキシャル層に形成される第１の一導電型の拡散領域とも連結する一導電型の埋め込み領域と、前記第１の逆導電型の埋め込み層と連結し、且つ前記最上層のエピタキシャル層に形成される第１の逆導電型の拡散領域とも連結する逆導電型の埋め込み領域と、
前記第１の一導電型の拡散領域に囲まれた前記最上層のエピタキシャル層に形成される第２の逆導電型の拡散領域とを有し、
前記最上層のエピタキシャル層に形成される第２の一導電型の拡散領域は前記第１の一導電型の拡散領域と少なくともその一部を重畳させ、且つアノード電極は前記第１の逆導電型の拡散領域と前記第２の一導電型の拡散領域とを接続することを特徴とする半導体集積回路装置。
前記第２の逆導電型の拡散領域には前記最上層のエピタキシャル層表面から逆導電型のウェル領域が重畳して形成されることを特徴とする請求項１記載の半導体集積回路装置。
少なくとも前記第１の一導電型の埋め込み層上面は前記第１の逆導電型の埋め込み層上面より前記第２の逆導電型の拡散領域側に位置し、且つ前記第１の一導電型の埋め込み層と前記第２の逆導電型の拡散領域とが深さ方向に隔てて形成されることを特徴とする請求項１記載の半導体集積回路装置。
前記一導電型の埋め込み領域は複数の前記エピタキシャル層間に形成された一導電型の埋め込み層が連結して形成されることを特徴とする請求項１記載の半導体集積回路装置。
前記逆導電型の埋め込み領域は複数の前記エピタキシャル層間に形成された逆導電型の埋め込み層が連結して形成されることを特徴とする請求項１記載の半導体集積回路装置。
一導電型の半導体基板と、
該基板表面に積層されている逆導電型の第１のエピタキシャル層と、
前記基板と前記第１のエピタキシャル層との間に形成されている第１の逆導電型の埋め込み層と重畳して形成されている第１の一導電型の埋め込み層と、
前記第１のエピタキシャル層表面に積層されている逆導電型の第２のエピタキシャル層と、
前記第１のエピタキシャル層と前記第２のエピタキシャル層との間に形成されている第２の一導電型の埋め込み層および第２の逆導電型の埋め込み層と、
前記第２のエピタキシャル層表面から前記第２の一導電型の埋め込み層まで拡散して形成されている第１の一導電型の拡散領域と、
前記第２のエピタキシャル層表面から前記第２の逆導電型の埋め込み層まで拡散して形成されている第１の逆導電型の拡散領域と、
前記第１の一導電型の拡散領域に囲まれた前記第２のエピタキシャル層に形成される第２の逆導電型の拡散領域とを有し、
前記第２のエピタキシャル層に形成される第２の一導電型の拡散領域は前記第１の一導電型の拡散領域と少なくともその一部を重畳させ、且つアノード電極は前記第１の逆導電型の拡散領域と前記第２の一導電型の拡散領域とを接続することを特徴とする半導体集積回路装置。
前記第２の逆導電型の拡散領域には前記第２のエピタキシャル層表面から逆導電型のウェル領域が重畳して形成されることを特徴とする請求項６記載の半導体集積回路装置。
一導電型の半導体基板と、
該基板表面に積層されている逆導電型の第１のエピタキシャル層と、
該第１のエピタキシャル層表面に積層されている逆導電型の第２のエピタキシャル層と、
前記基板と前記第１のエピタキシャルとの間に形成されている第１の逆導電型の埋め込み層と、
前記第１のエピタキシャル層と前記第２のエピタキシャル層との間に形成され、前記第１の逆導電型の埋め込み層と少なくともその一部を重畳して形成される一導電型の埋め込み層と、
前記第１のエピタキシャル層と前記第２のエピタキシャル層との間に形成され、その一部を前記第１の逆導電型の埋め込み層と重畳させる第２の逆導電型の埋め込み層と、
前記第２のエピタキシャル層表面から前記一導電型の埋め込み層まで拡散して形成されている第１の一導電型の拡散領域と、
前記第２のエピタキシャル層表面から前記第２の逆導電型の埋め込み層まで拡散して形成されている第１の逆導電型の拡散領域と、
前記第１の一導電型の拡散領域に囲まれた前記第２のエピタキシャル層表面に形成される第２の逆導電型の拡散領域とを有し、
前記第２のエピタキシャル層表面に形成される第２の一導電型の拡散領域は前記第１の一導電型の拡散領域と少なくともその一部を重畳させ、且つアノード電極は前記第１の逆導電型の拡散領域と前記第２の一導電型の拡散領域とを接続することを特徴とする半導体集積回路装置。
前記第２の逆導電型の拡散領域には前記第２のエピタキシャル層表面から逆導電型のウェル領域が重畳して形成されることを特徴とする請求項８記載の半導体集積回路装置。
一導電型の半導体基板と、
該基板表面に少なくとも１層は積層される逆導電型のエピタキシャル層と、
前記基板と第１層目のエピタキシャル層との間に形成される第１の逆導電型の埋め込み層と、
前記基板と前記第１層目のエピタキシャル層との間に形成され、且つ前記第１の逆導電型の埋め込み層と重畳して形成されている第１の一導電型の埋め込み層と、
前記第１の一導電型の埋め込み層と連結し、且つ最上層のエピタキシャル層に形成される一導電型の拡散領域とも連結する一導電型の埋め込み領域と、
前記第１の逆導電型の埋め込み層と連結し、且つ前記最上層のエピタキシャル層に形成される第１の逆導電型の拡散領域とも連結する逆導電型の埋め込み領域と、
前記一導電型の拡散領域に囲まれた前記最上層のエピタキシャル層に形成される第２の逆導電型の拡散領域とを有し、
前記最上層のエピタキシャル層表面に形成される多結晶シリコン抵抗体は前記一導電型の拡散領域と少なくともその一部を接続させ、且つアノード電極は前記第１の逆導電型の拡散領域と前記多結晶シリコン抵抗体とを接続することを特徴とする半導体集積回路装置。
前記アノード電極は前記一導電型の拡散領域と接続していない領域の前記多結晶シリコン抵抗体と接続することを特徴とする請求項１０記載の半導体集積回路装置。
前記第２の逆導電型の拡散領域には前記最上層のエピタキシャル層表面から逆導電型のウェル領域が重畳して形成されることを特徴とする請求項１０記載の半導体集積回路装置。