TWI628792B - 半導體基底結構及半導體裝置 - Google Patents

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Abstract

半導體基底結構包含半導體基底，具有第一導電類型，第一埋藏井區設置於半導體基底內，具有與第一導電類型相反的第二導電類型，以及第一埋層和一第二埋層設置於半導體基底內和第一埋藏井區上，其中第一埋層具有第二導電類型，第二埋層具有第一導電類型，且第一埋層具有第一部分和第二部分，第二埋層位於第一部分和第二部分之間。

Description

半導體基底結構及半導體裝置
本發明是關於半導體基底結構及半導體裝置，特別是關於具有相反導電類型之埋層和埋藏井區的半導體基底結構。
半導體積體電路(integrated circuit，IC)工業在過去數十年間經歷了快速的成長，在半導體裝置的尺寸依循摩爾定律(Moore’s Law)持續縮小的演進下，裝置的運算速度與製程技術也不斷地在提升。然而，當裝置的尺寸越來越小，施加電壓時產生的漏電流的問題就越不容忽視，為了在縮小裝置尺寸的同時節省製程成本以及提供最佳的元件效能，半導體積體電路工業在材料與製程設計方面皆不斷地在進步。
雖然目前的半導體裝置及其製造方法已足夠應付它們原先預定的用途，但它們仍未在各個方面皆徹底的符合要求，因此半導體積體電路的製程技術目前仍有需努力的方向。
本發明提供了半導體裝置的實施例及其製造方法的實施例，特別是二極體(diode)的實施例，例如自舉式二極體(bootstrap diode)。以往對二極體施加順向偏壓時，容易因為寄 生的PNP型電晶體在半導體基極區的部分摻雜濃度太低，而產生流入半導體基底的漏電流，本發明藉由在半導體基底內設置具有相反導電類型、重摻雜且範圍較廣的埋層與埋藏井區，使得半導體基底上方的磊晶層與半導體基底之間具有複數個PN接面(例如PNPNP)，以在垂直方向上防止漏電流流入半導體基底。
此外，藉由在磊晶層內設置複數個井區，這些井區沿著水平方向依導電類型交錯排列，以產生複數個PN接面(例如PNPNP)，進而在水平方向上防止漏電流的產生。
根據一些實施例，提供半導體基底結構。此半導體基底結構包含半導體基底，具有第一導電類型，以及第一埋藏井區設置於半導體基底內，具有與第一導電類型相反的第二導電類型。半導體基底結構也包含第一埋層和一第二埋層設置於半導體基底內和第一埋藏井區上，其中第一埋層具有第二導電類型，第二埋層具有第一導電類型，且第一埋層具有第一部分和第二部分，第二埋層位於第一部分和第二部分之間。
根據一些實施例，提供半導體裝置。此半導體裝置包含半導體基底，具有第一導電類型，以及第一埋藏井區設置於半導體基底內，具有與第一導電類型相反的第二導電類型。半導體裝置也包含第一埋層和第二埋層設置於半導體基底內和第一埋藏井區上，其中第一埋層具有第二導電類型，第二埋層具有第一導電類型，且第一埋層具有第一部分和第二部分，第二埋層位於第一部分和第二部分之間。半導體裝置更包含磊晶層設置於半導體基底上，其中磊晶層包含第一井區、第 二井區和第三井區，第一井區和第二井區具有第一導電類型，第三井區具有第二導電類型，且第二井區位於第一井區和第三井區之間。此外，半導體裝置包含第一電極、第二電極和第三電極設置於磊晶層上，其中第一電極與第一井區電性連接，第二電極與第二井區電性連接，且第三電極與第三井區電性連接。
本發明的半導體基底結構可應用於多種類型的半導體裝置，為讓本發明之特徵和優點能更明顯易懂，下文特舉出應用於二極體(例如自舉式二極體)的實施例，並配合所附圖式，作詳細說明如下。
100、300、500、700‧‧‧半導體基底結構
101‧‧‧半導體基底
103、303、503‧‧‧圖案化光阻
105、305、505‧‧‧離子植入製程
107、707‧‧‧第一埋藏井區
109a‧‧‧第一埋層的第一部分
109b‧‧‧第二埋層
109c‧‧‧第一埋層的第二部分
111a‧‧‧第一井區的第一部分
111b‧‧‧第一井區的第二部分
113a‧‧‧第四井區的第一部分
113b‧‧‧第四井區的第二部分
115a‧‧‧第五井區的第一部分
115b‧‧‧第五井區的第二部分
117a‧‧‧第六井區的第一部分
117b‧‧‧第六井區的第二部分
119a‧‧‧第二井區的第一部分
119b‧‧‧第二井區的第二部分
121‧‧‧第三井區
123‧‧‧飄移區
125a‧‧‧基體區的第一部分
125b‧‧‧基體區的第二部分
127‧‧‧井區
129a、129b、131a、131b、133‧‧‧摻雜區
135a、135b、137a、137b、139a、139b‧‧‧隔離結構
141a‧‧‧閘極的第一部分
141b‧‧‧閘極的第二部分
143a‧‧‧第一電極的第一部分
143b‧‧‧第一電極的第二部分
145a‧‧‧第二電極的第一部分
145b‧‧‧第二電極的第二部分
147‧‧‧第三電極
150‧‧‧磊晶層
200、400、600、800‧‧‧半導體裝置
307‧‧‧第二埋藏井區
507‧‧‧第三埋藏井區
703a‧‧‧圖案化光阻的第一部分
703b‧‧‧圖案化光阻的第二部分
703c‧‧‧圖案化光阻的第三部分
703d‧‧‧圖案化光阻的第四部分
d1、d2、d3‧‧‧距離
w1、w2、w3、w4‧‧‧寬度
藉由以下的詳述配合所附圖式，我們能更加理解本發明實施例的觀點。值得注意的是，根據工業上的標準慣例，一些部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，不同部件的尺寸可能被增加或減少。
第1A-1D圖是根據本發明的一些實施例，顯示形成第1D圖中半導體基底結構之各個階段的剖面示意圖；第2圖是根據本發明的一些實施例，顯示半導體裝置的剖面示意圖，其中第2圖的半導體裝置包含第1D圖的半導體基底結構；第3A-3C圖是根據本發明的一些實施例，顯示形成半導體基底結構之各個階段的剖面示意圖；第4圖是根據本發明的一些實施例，顯示半導體裝置的剖面示意圖，其中第4圖的半導體裝置包含第3C圖的半導 體基底結構；第5A-5C圖是根據本發明的一些實施例，顯示形成半導體基底結構之各個階段的剖面示意圖；第6圖是根據本發明的一些實施例，顯示半導體裝置的剖面示意圖，其中第6圖的半導體裝置包含第5C圖的半導體基底結構；第7A-7C圖是根據本發明的一些實施例，顯示形成半導體基底結構之各個階段的剖面示意圖；以及第8圖是根據本發明的一些實施例，顯示半導體裝置的剖面示意圖，其中第8圖的半導體裝置包含第7C圖的半導體基底結構。
以下揭露提供了很多不同的實施例或範例，用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。
以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的操作，且一些敘 述的操作可為了該方法的其他實施例被取代或刪除。
第1A-1D圖是根據本發明的一些實施例，顯示形成半導體基底結構100之各個階段的剖面示意圖。
根據一些實施例，如第1A圖所示，在半導體基底101上形成圖案化光阻103，且圖案化光阻103暴露出一部分的半導體基底101。半導體基底101可由矽或其他半導體材料製成，或者，半導體基底101可包含其他元素半導體材料，例如鍺(Ge)。一些實施例中，半導體基底101由化合物半導體製成，例如碳化矽、氮化鎵、砷化鎵、砷化銦或磷化銦。一些實施例中，半導體基底101由合金半導體製成，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化銦鎵。一些實施例中，半導體基底101可包含絕緣層上覆矽(silicon-on-insulator，SOI)基底。一些實施例中，半導體基底101包含磊晶層。舉例而言，半導體基底101可含有覆蓋在塊材半導體之上的磊晶層。值得注意的是，半導體基底101可為輕摻雜之P型或N型基底。在本實施例中，半導體基底101為P型。
接著，參見第1B圖，利用圖案化光阻103為遮罩在半導體基底101內實施離子植入製程105，離子植入N型摻質(例如磷31(P31)或砷(As))或P型摻質(例如硼11(B11))。在本實施例中，實施離子植入製程105以在半導體基底101內植入N型摻質，且摻雜劑量(implantation dose)在約1x1011離子/cm2至約1x1013離子/cm2的範圍內。
根據一些實施例，如第1C圖所示，在實施離子植入製程105後移除圖案化光阻103，並將植入的離子驅入(drive in)半導體基底101內以形成第一埋藏井區107。第一埋藏井區107的頂面齊平於半導體基底101的頂面，且第一埋藏井區107的底面位於半導體基底101內。一些實施例中，第一埋藏井區107的深度約大於5μm，特別是在約5μm至約7μm的範圍內。在本實施例中，第一埋藏井區107為N型。
隨後，如第1D圖所示，在半導體基底101內藉由離子植入製程形成第一埋層的第一部分109a、第二埋層109b和第一埋層的第二部分109c，以完成半導體基底結構100。第一埋層的第一部分109a、第二埋層109b和第一埋層的第二部分109c位於剩下的第一埋藏井區107的上方，且第二埋層109b位於第一埋層的第一部分109a和第二部分109c之間。明確而言，第二埋層109b的兩側側壁分別鄰接第一埋層的第一部分109a和第二部分109c。
一些實施例中，第一埋層的第一部分109a之頂面、第二埋層109b之頂面和第一埋層的第二部分109c之頂面皆齊平於半導體基底101的頂面，且第一埋層的第一部分109a一側的側壁對齊第一埋藏井區107一側的側壁，第一埋層的第二部分109b一側的側壁對齊第一埋藏井區107另一側的側壁。
在本實施例中，第一埋層的第一部分109a和第二部分109c皆為N型，第二埋層109b為P型，且第一埋層的第一部分109a和第二部分109c以及第二埋層109b的摻雜濃度皆高於第一埋藏井區107的摻雜濃度。一些實施例中，第一埋層的第一部分109a和第二部分109c的摻雜濃度在約5x1017原子/cm3至約5x1019原子/cm3的範圍內，且第二埋層的摻雜濃 度在約1x1017原子/cm3至約5x1018原子/cm3的範圍內。此外，半導體基底結構100在第1D圖的剖面以第二埋層109b的中心線為對稱軸具有兩側對稱的形狀。
值得注意的是，由於第一埋層的第一部分109a和第二部分109c的摻雜濃度高於第一埋藏井區107的摻雜濃度，且第一埋層的第一部分109a和第二部分109c之底面高於第一埋藏井區107之底面，當施加逆向偏壓於具有半導體基底結構100的半導體裝置時，可使半導體裝置維持較高的逆向崩潰電壓。
此外，半導體基底結構100藉由在半導體基底101內設置與半導體基底101相同導電類型的第二埋層109b，且在第二埋層109b與半導體基底101間設置具有與前述兩者相反導電類型的第一埋藏井區107，可產生複數個PN接面(例如PNP)，以防止半導體基底結構100上方的電流向下流入半導體基底101，進而避免漏電流的問題。一些實施例中，可在半導體基底結構100上形成其他的元件以形成半導體裝置，例如橫向擴散金氧半場效電晶體(lateral diffused metal oxide semiconductor，LDMOS)或二極體。
第2圖是根據本發明的一些實施例，顯示半導體裝置200的剖面示意圖，其中第2圖的半導體裝置200包含第1D圖的半導體基底結構100。
一些實施例中，半導體裝置200在半導體基底結構100上設置磊晶層150，在磊晶層150內設置複數個彼此鄰接的井區。明確而言，沿著第一埋層的第一部分109a至第一 埋層的第二部分109c的方向，亦即沿著水平方向X，依序在磊晶層150內設置第一井區的第一部分111a、第四井區的第一部分113a、第五井區的第一部分115a、第六井區的第一部分117a、第二井區的第一部分119a、第三井區121、第二井區的第二部分119b、第六井區的第二部分117b、第五井區的第二部分115b、第四井區的第二部分113b和第一井區的第二部分111b。
值得注意的是，第一井區的第一部分111a不在第一埋層的第一部分109a的正上方，且第一井區的第二部分111b也不在第一埋層的第二部分109c的正上方。一些實施例中，第一井區的第一部分111a和第二部分111b未覆蓋第一埋層的第一部分109a和第二部分109c，也就是說，第一井區的第一部分111a與第一埋層的第一部分109a於半導體基底101之頂面之投影不重疊，且第一井區的第二部分111b與第一埋層的第二部分109c於半導體基底101之頂面之投影也不重疊。
此外，第三井區121位於第二埋層109b的正上方且覆蓋一部分的第一埋層的第一部分109a和第二部分109c。一些實施例中，第三井區121鄰接第二井區的第一部分119a和第二部分119b、第一埋層的第一部分109a和第二部分109c，以及第二埋層109b。
一些實施例中，第四井區的第一部分113a、第五井區的第一部分115a、第六井區的第一部分117a和第二井區的第一部分119a鄰接第一埋層的第一部分109a，且不鄰接第二埋層109b，而第二井區的第二部分119b、第六井區的第二 部分117b、第五井區的第二部分115b和第四井區的第二部分113b鄰接第一埋層的第二部分109c，且不鄰接第二埋層109b，也就是說，於半導體基底101之頂面之投影中，第四井區的第一部分113a、第五井區的第一部分115a、第六井區的第一部分117a和第二井區的第一部分119a與第一埋層的第一部分109a互相重疊而不與第二埋層109b重疊，且第二井區的第二部分119b、第六井區的第二部分117b、第五井區的第二部分115b和第四井區的第二部分113b與第一埋層的第二部分109c互相重疊而不與第二埋層109b重疊。
一些實施例中，在磊晶層150內的多個井區沿著水平方向X依導電類型交錯排列，以產生複數個PN接面(例如PNPNP)，進而避免在水平方向X上產生漏電流的問題。在本實施例中，第一井區的第一部分111a和第二部分111b、第五井區的第一部分115a和第二部分115b以及第二井區的第一部分119a和第二部分119b為P型，第四井區的第一部分113a和第二部分113b、第六井區的第一部分117a和第二部分117b以及第三井區121為N型。
再參見第2圖，第一井區的第一部分111a內具有摻雜區129a，第一井區的第二部分111b內具有摻雜區129b，且摻雜區129a和129b為P型。第二井區的第一部分119a內具有基體區的第一部分125a，基體區的第一部分125a內具有摻雜區131a，而第二井區的第二部分119b內具有基體區的第二部分125b，基體區的第二部分125b內具有摻雜區131b，且基體區的第一部分125a和第二部分125b以及摻雜區131a和 131b皆為P型。第三井區121內具有飄移區123，飄移區123內具有井區127，井區內具有摻雜區133，且飄移區123、井區127和摻雜區133皆為N型。
一些實施例中，摻雜濃度由高至低依序為摻雜區129a、129b、131a、131b和133高於基體區的第一部分125a和第二部分125b，基體區的第一部分125a和第二部分125b高於第二井區119a和119b。此外，摻雜區129a、129b、131a、131b和133的摻雜濃度高於飄移區123的摻雜濃度，且飄移區123的摻雜濃度高於第三井區121的摻雜濃度。
另外，在磊晶層150上設置複數個隔離結構135a、135b、137a、137b、139a和139b，且隔離結構135a、135b、137a、137b、139a和139b的一部分嵌入磊晶層150中。一些實施例中，隔離結構135a、135b、137a、137b、139a和139b可由氧化矽、氮化矽或氮氧化矽組成。
一些實施例中，隔離結構135a覆蓋第一井區的第一部分111a之一部分，且隔離結構135b覆蓋第一井區的第二部分111b之一部分。隔離結構137a覆蓋第四井區的第一部分113a、第五井區的第一部分115a和第六井區的第一部分117a，且隔離結構137b覆蓋第四井區的第二部分113b、第五井區的第二部分115b和第六井區的第二部分117b。隔離結構139a覆蓋第三井區121、飄移區123和井區127之一部分，且隔離結構139b覆蓋第三井區121、飄移區123和井區127之另一部分。
半導體裝置200在磊晶層150上設置第一電極的 第一部分143a和第二部分143b、第二電極的第一部分145a和第二部分145b、第三電極147以及閘極的第一部分141a和第二部分141b。一些實施例中，前述之電極和閘極可由多晶矽或金屬材料製成。此外，閘極的第一部分141a和第二部分141b可選擇性地設置。
一些實施例中，閘極的第一部分141a設置於第二電極的第一部分145a和第三電極147之間，且覆蓋第二井區的第一部分119a之一部分和第三井區121之一部分。閘極的第二部分141b設置於第二電極的第二部分145b和第三電極147之間，且覆蓋第二井區的第二部分119b之一部分和第三井區121之一部分。
值得注意的是，第一電極的第一部分143a藉由第一井區的第一部分111a與半導體基底101電性連接(亦即第一電極的第一部分143a可作為接地電極)，第二電極的第一部分145a與第二井區的第一部分119a電性連接，第三電極147與第三井區121電性連接，第二電極的第二部分145b與第二井區的第二部分119b電性連接，且第一電極的第二部分143b藉由第一井區的第二部分111b與半導體基底101電性連接(亦即第一電極的第二部分143b可作為接地電極)。
在本實施例中，半導體裝置200為二極體(例如自舉式二極體)，第二電極的第一部分145a和第二部分145b皆為陽極電極，且第三電極147為陰極電極。此外，半導體裝置200在第2圖的剖面以第二埋層109b、第三井區121和第三電極147的中心線為對稱軸具有兩側對稱的形狀。
在半導體裝置200(例如二極體)的磊晶層150中，在第二電極的第一部分145a(即陽極電極)與第一電極的第一部分143a之間，以及第二電極的第二部分145b(即陽極電極)與第一電極的第二部分143b之間分別設置複數個井區，且井區依導電類型交錯排列，以產生複數個PN接面(例如PNPNP)，進而避免在水平方向X上產生自第二井區的第一部分119a流入第一井區的第一部分111a，以及自第二井區的第二部分119b流入第一井區的第二部分111b的漏電流。
第3A-3C圖是根據本發明的一些實施例，顯示形成第3C圖中半導體基底結構300之各個階段的剖面示意圖。
接續第1C圖，如第3A圖所示，在形成第一埋藏井區107之後，在半導體基底101上形成圖案化光阻303。圖案化光阻303暴露出一部分的第一埋藏井區107，且利用圖案化光阻303為遮罩在半導體基底101內實施離子植入製程305。在本實施例中，實施離子植入製程305以在第一埋藏井區107內植入P型摻質，且摻雜劑量在約1x1012離子/cm2至約5x1013離子/cm2的範圍內。
接著，如第3B圖所示，在實施離子植入製程305後移除圖案化光阻303，並將植入的離子驅入第一埋藏井區107內以形成第二埋藏井區307。第二埋藏井區307的頂面齊平於半導體基底101的頂面和第一埋藏井區107的頂面，且第二埋藏井區307的底面高於第一埋藏井區107的底面。一些實施例中，第二埋藏井區307的深度約大於2μm。
此外，第二埋藏井區307的導電類型與第一埋藏 井區107的導電類型相反，在本實施例中，第二埋藏井區307為P型，且第一埋層的第一部分109a和第二部分109c的摻雜濃度高於第二埋藏井區307的摻雜濃度。
根據一些實施例，如第3C圖所示，在半導體基底101內藉由離子植入製程形成第一埋層的第一部分109a、第二埋層109b和第一埋層的第二部分109c，以完成半導體基底結構300。第3C圖中第一埋層的第一部分109a、第二埋層109b和第一埋層的第二部分109c的製程分別相同或相似於第1D圖中第一埋層的第一部分109a、第二埋層109b和第一埋層的第二部分109c的製程，在此便不重複敘述。一些實施例中，第二埋藏井區307之側壁並未對齊第一埋藏井區107之側壁，也未對齊第一埋層的第一部分109a和第一埋層的第二部分109c之側壁。
值得注意的是，第一埋藏井區107的電荷量約略相等於第二埋藏井區307的電荷量，也就是說，第二埋藏井區307的摻雜濃度高於第一埋藏井區107的摻雜濃度，如此可使後續形成的半導體裝置維持較高的逆向崩潰電壓。另外，半導體基底結構300具有相似於半導體基底結構100的配置，差異在於半導體基底結構300相較於半導體基底結構100多了第二埋藏井區307，因此，半導體基底結構300具有較佳的防止漏電流的能力。
第4圖是根據本發明的一些實施例，顯示半導體裝置400的剖面示意圖，其中第4圖的半導體裝置400包含第3C圖的半導體基底結構300。
第4圖的半導體裝置400具有相似於第2圖的半導體裝置200的配置，差異在於半導體裝置400相較於半導體裝置200多了第二埋藏井區307，因此半導體裝置400具有較佳的防止漏電流的能力。
第5A-5C圖是根據本發明的一些實施例，顯示形成第5C圖中半導體基底結構500之各個階段的剖面示意圖。
接續第1C圖，如第5A圖所示，在形成第一埋藏井區107之後，在半導體基底101上形成圖案化光阻503。圖案化光阻503暴露出一部分的第一埋藏井區107，且利用圖案化光阻503為遮罩在半導體基底101內實施離子植入製程505。在本實施例中，實施離子植入製程505以在第一埋藏井區107內植入N型摻質，摻雜劑量在約1x1011離子/cm2至約1x1013離子/cm2的範圍內，且植入能量相較於其他材料層高，約在1MeV至約3MeV的範圍內。
接著，如第5B圖所示，在實施離子植入製程505後移除圖案化光阻503，並將植入的離子驅入第一埋藏井區107內以形成第三埋藏井區507。第三埋藏井區507的頂面低於半導體基底101的頂面和第一埋藏井區107的頂面，且第三埋藏井區507的底面高於第一埋藏井區107的底面。一些實施例中，第三埋藏井區507的摻質集中在深度約1μm至約3μm的範圍內。
此外，第三埋藏井區507的導電類型與第一埋藏井區107的導電類型相同，在本實施例中，第三埋藏井區507為N型，且第三埋藏井區507的摻雜濃度高於第一埋藏井區 107的摻雜濃度。
根據一些實施例，如第5C圖所示，在半導體基底101內藉由離子植入製程形成第一埋層的第一部分109a、第二埋層109b和第一埋層的第二部分109c，以完成半導體基底結構500。第5C圖中第一埋層的第一部分109a、第二埋層109b和第一埋層的第二部分109c的製程分別相同或相似於第1D圖中第一埋層的第一部分109a、第二埋層109b和第一埋層的第二部分109c的製程，在此便不重複敘述。一些實施例中，第三埋藏井區507之側壁對齊第一埋藏井區107之側壁，且對齊第一埋層的第一部分109a和第二部分109c之側壁。另外，第三埋藏井區507藉由一部分的第一埋藏井區107與第一埋層的第一部分109a、第二埋層109b和第一埋層的第二部分109c隔開。
第6圖是根據本發明的一些實施例，顯示半導體裝置600的剖面示意圖，其中第6圖的半導體裝置600包含第5C圖的半導體基底結構500。
第6圖的半導體裝置600具有相似於第2圖的半導體裝置200的配置，差異在於半導體裝置600相較於半導體裝置200多了第三埋藏井區507，因此半導體裝置600具有較佳的防止漏電流的能力。
第7A-7C圖是根據本發明的一些實施例，顯示形成第7C圖中半導體基底結構700之各個階段的剖面示意圖。
根據一些實施例，如第7A圖所示，在半導體基底101上形成圖案化光阻的第一部分703a、圖案化光阻的第二部 分703b、圖案化光阻的第三部分703c和圖案化光阻的第四部分703d。圖案化光阻的第一部分703a、第二部分703b和第三部分703c以圖案化光阻的第四部分703d的中心線為對稱軸具有兩側對稱的排列方式。
此外，圖案化光阻的第一部分703a具有寬度w1，圖案化光阻的第二部分703b具有寬度w2，圖案化光阻的第三部分703c具有寬度w3，以及圖案化光阻的第四部份703d具有寬度w4。在本實施例中，寬度由大到小依序為寬度w1、寬度w2、寬度w3、寬度w4。
再者，圖案化光阻的第一部分703a與第二部分703b之間有距離d1，圖案化光阻的第二部分703b與第三部分703c之間有距離d2，圖案化光阻的第三部分703c與第四部分703d之間有距離d3。在本實施例中，距離由大到小依序為距離d1、距離d2、距離d3。
再參見第7A圖，利用圖案化光阻的第一部分703a、第二部分703b、第三部分703c和第四部分703d為遮罩在半導體基底101內實施離子植入製程705。在本實施例中，實施離子植入製程705以在半導體基底101內植入N型摻質，摻雜劑量在約5x1011離子/cm2至約5x1013離子/cm2的範圍內。
接著，如第7B圖所示，在實施離子植入製程705後移除圖案化光阻的第一部分703a、第二部分703b、第三部分703c和第四部分703d，並將植入的離子驅入半導體基底101內以形成線性的第一埋藏井區707。第一埋藏井區707的頂面齊平於半導體基底101的頂面，且第一埋藏井區707的底面位 於半導體基底101內。在本實施例中，第一埋藏井區707為N型。
然後，如第7C圖所示，在半導體基底101內藉由離子植入製程形成第一埋層的第一部分109a、第二埋層109b和第一埋層的第二部分109c，以完成半導體基底結構700。第7C圖中第一埋層的第一部分109a、第二埋層109b和第一埋層的第二部分109c的製程分別相同或相似於第1D圖中第一埋層的第一部分109a、第二埋層109b和第一埋層的第二部分109c的製程，在此便不重複敘述。一些實施例中，第一埋藏井區707之側壁對齊第一埋層的第一部分109a和第二部分109c之側壁。此外，第一埋層的第一部分109a和第二部分109c以及第二埋層109b的摻雜濃度皆高於第一埋藏井區707的摻雜濃度。
值得注意的是，第一埋藏井區707的厚度沿著半導體基底結構700的邊緣朝向中心線性漸減。換言之，第一埋藏井區707的厚度沿著第一埋層的第一部分109a至第二埋層109b的方向漸減，且第一埋藏井區707的厚度沿著第一埋層的第二部分109c至第二埋層109b的方向漸減。第一埋藏井區707的剖面以第二埋層109b的中心線為對稱軸具有兩側對稱的形狀。
第8圖是根據本發明的一些實施例，顯示半導體裝置800的剖面示意圖，其中第8圖的半導體裝置800包含第7C圖的半導體基底結構700。
第8圖的半導體裝置800具有相似於第2圖的半導體裝置200的配置，差異在於半導體裝置800的第一埋藏井 區707的剖面以第二埋層109b、第三井區121和第三電極147的中心線為對稱軸具有兩側對稱的形狀。
本發明藉由在半導體基底內設置具有相反導電類型、重摻雜且範圍較廣的埋層與埋藏井區，使得半導體基底上方的磊晶層與半導體基底之間具有複數個PN接面(例如PNPNP)，以在垂直方向上防止漏電流流入半導體基底。此外，藉由在磊晶層內設置複數個井區，井區沿著水平方向依導電類型交錯排列，以產生複數個PN接面(例如PNPNP)，進而在水平方向上防止漏電流的產生。
此外，在本發明的半導體基底結構中，由於埋層的摻雜濃度高於埋藏井區的摻雜濃度，且埋層之底面高於埋藏井區之底面，當施加逆向偏壓於具有半導體裝置時，可使半導體裝置維持較高的逆向崩潰電壓。
以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

Claims (13)

  1. 一種半導體基底結構，包括：一半導體基底，具有一第一導電類型；一第一埋藏井區，設置於該半導體基底內，具有與該第一導電類型相反的一第二導電類型；以及一第一埋層和一第二埋層，設置於該半導體基底內和該第一埋藏井區上，其中該第一埋層具有該第二導電類型，該第二埋層具有該第一導電類型，且該第一埋層具有一第一部分和一第二部分，該第二埋層位於該第一部分和該第二部分之間，其中該半導體基底之頂面齊平於該第一埋層之頂面和該第二埋層之頂面，且該第一埋層之側壁對齊該第一埋藏井區之側壁。
  2. 如申請專利範圍第1項所述之半導體基底結構，其中該第一埋層的摻雜濃度高於該第一埋藏井區的摻雜濃度。
  3. 如申請專利範圍第1項所述之半導體基底結構，更包括：一第二埋藏井區，設置於該第一埋藏井區內且具有該第一導電類型，其中該第一埋藏井區環繞該第二埋藏井區，且該第二埋藏井區直接接觸該第一埋層和該第二埋層。
  4. 如申請專利範圍第3項所述之半導體基底結構，其中該第一埋層的摻雜濃度高於該第二埋藏井區的摻雜濃度，且該第二埋藏井區的摻雜濃度高於該第一埋藏井區的摻雜濃度。
  5. 如申請專利範圍第1項所述之半導體基底結構，更包括：一第三埋藏井區，設置於該第一埋藏井區內且具有該第二導電類型，其中該第三埋藏井區的摻雜濃度高於該第一埋藏井區的摻雜濃度，且該第三埋藏井區藉由一部分的該第一埋藏井區與該第一埋層和該第二埋層隔開。
  6. 如申請專利範圍第1項所述之半導體基底結構，其中該第一埋藏井區鄰接該第一埋層和該第二埋層，且該第一埋藏井區的厚度沿著該第一埋層至該第二埋層的方向漸減，其中該第一埋藏井區的剖面以該第二埋層的中心線為對稱軸具有兩側對稱的形狀。
  7. 一種半導體裝置，包括：一半導體基底，具有一第一導電類型；一第一埋藏井區，設置於該半導體基底內，具有與該第一導電類型相反的一第二導電類型；一第一埋層和一第二埋層，設置於該半導體基底內和該第一埋藏井區上，其中該第一埋層具有該第二導電類型，該第二埋層具有該第一導電類型，且該第一埋層具有一第一部分和一第二部分，該第二埋層位於該第一部分和該第二部分之間；一磊晶層，設置於該半導體基底上，其中該磊晶層包括一第一井區、一第二井區和一第三井區，該第一井區和該第二井區具有該第一導電類型，該第三井區具有該第二導電類型，且該第二井區位於該第一井區和該第三井區之間；以及一第一電極、一第二電極和一第三電極，設置於該磊晶層上，其中該第一電極與該第一井區電性連接，該第二電極與該第二井區電性連接，且該第三電極與該第三井區電性連接。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該第三井區鄰接該第二井區、該第一埋層和該第二埋層。
  9. 如申請專利範圍第7項所述之半導體裝置，其中該第一井區、該第二井區、該第一電極和該第二電極皆具有一第一部分和一第二部分，且該第一井區、該第二井區、該第一電極和該第二電極的該些第一部分和該些第二部分對稱設置於該第三電極和該第三井區的兩側。
  10. 如申請專利範圍第7項所述之半導體裝置，更包括：一第二埋藏井區，設置於該第一埋藏井區內且具有該第一導電類型，其中該第一埋藏井區環繞該第二埋藏井區，且該第二埋藏井區直接接觸該第一埋層和該第二埋層。
  11. 如申請專利範圍第7項所述之半導體裝置，更包括：一第三埋藏井區，設置於該第一埋藏井區內且具有該第二導電類型，其中該第三埋藏井區藉由一部分的該第一埋藏井區與該第一埋層和該第二埋層隔開。
  12. 如申請專利範圍第7項所述之半導體裝置，其中該第一埋藏井區鄰接該第一埋層和該第二埋層，且該第一埋藏井區的厚度沿著該第一埋層至該第二埋層的方向漸減，其中該第一埋藏井區的剖面以該第二埋層的中心線為對稱軸具有兩側對稱的形狀。
  13. 如申請專利範圍第7項所述之半導體裝置，更包括：一第四井區、一第五井區和一第六井區設置於該第一井區和該第二井區之間，其中該第四井區和該第六井區具有該第二導電類型，該第五井區具有該第一導電類型，且該第五井區夾設於該第四井區和該第六井區之間，以及該第二井區、該第四井區、該第五井區和該第六井區鄰接該第一埋層。
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