TWI763220B - 自舉式二極體以及半導體裝置 - Google Patents

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Abstract

一種包括自舉陰極端以及自舉陽極端自舉式二極體，包括接面場效電晶體、P型電晶體以及二極體。接面場效電晶體包括耦接至接地端之第一閘極端、第一源極/汲極端以及耦接至自舉陰極端之第二源極/汲極端。P型電晶體包括耦接至接地端之第二閘極端、耦接至接地端之第三源極/汲極端以及耦接至自舉陽極端之第四源極/汲極端。二極體包括耦接至接面場效電晶體之第一源極/汲極端之陰極端以及耦接至自舉陽極端之陽極端。

Description

自舉式二極體以及半導體裝置
本發明係有關於一種自舉式二極體，特別係有關於一種接面場效電晶體、P型電晶體以及二極體所組成之自舉式二極體。
提高能源效率越來越被重視，其中可以降低功耗的離線式功率轉換器也日趨重要。在因應市場變化，具有更高性能且符合經濟效益的高電壓積體電路 (high-voltage integrated circuit, HVIC) 晶片已逐漸被採用，使得設計人員實現高效能電源轉換器時，有靈活的解決方案。
高電壓積體電路晶片其作用例如是閘極驅動器，例如用來推動功率金屬氧化物半導體(MOSFET)或絕緣閘雙極性電晶體(IGBT)，其中一般還會使用自舉式二極體(bootstrap diode)、電容以及電阻等形成自舉式電路，以上橋電路(High-Side circuit)的功率金屬氧化物半導體的源極電壓的浮動位準為基準，提供高電壓積體電路的電壓位準。
然而，自舉式二極體在順向導通的時候，往往具有漏電至半導體基板的缺點。再者，一般的自舉式二極體無法承受高壓，當自舉式二極體逆偏電壓過高時將造成自舉式二極體崩潰導通，無法達成自舉式二極體之單向導通的目的。因此，我們有必要針對自舉式二極體的漏電以及耐壓程度進行優化，並且提高順向導通時的導通電流。
本發明在此提出了作為自舉式二極體之半導體裝置。由於本發明提出之半導體裝置無須額外的電路控制，因此有助於降低電路的複雜度以及電路面積。再者，本發明提出之半導體裝置能夠提供可觀的順向導通電流，並且抵擋較高的逆向偏壓，並且顯著的降低漏電至基板的電流。
有鑑於此，本發明提出了一種自舉式二極體，包括一自舉陰極端以及一自舉陽極端。上述自舉式二極體包括一接面場效電晶體、一P型電晶體以及一二極體。上述接面場效電晶體包括耦接至一接地端之第一閘極端、一第一源極/汲極端以及耦接至上述自舉陰極端之一第二源極/汲極端。上述P型電晶體包括耦接至上述接地端之第二閘極端、耦接至上述接地端之一第三源極/汲極端以及耦接至上述自舉陽極端之一第四源極/汲極端。上述二極體包括耦接至上述第一源極/汲極端之陰極端以及耦接至上述自舉陽極端之陽極端。
根據本發明之一實施例，自舉式二極體更包括一基板、一第一N型井、一第一N型埋層、一第二N型埋層以及一第二N型井。上述第一N型井形成於上述基板中。上述第一N型埋層形成於上述第一N型井之上。上述第二N型埋層形成於上述第一N型井之上，其中上述第一N型埋層以及上述第二N型埋層之間具有一間距。上述第二N型井形成於上述第一N型埋層以及上述第二N型埋層之上，其中上述接面場效電晶體、上述P型電晶體以及上述二極體係形成於上述第二N型井中。
根據本發明之一實施例，自舉式二極體更包括一第一P型井、一第二P型井、一第一P型摻雜區、一第三N型井以及一第一N型摻雜區。上述第一P型井形成於上述第二N型井中，且位於上述間距之上。上述第二P型井形成於上述第一P型井中。上述第一P型摻雜區形成於上述第二P型井中，其中上述第一P型摻雜區形成上述第一閘極端。上述第三N型井形成於上述第二N型井中，且位於上述第一P型井之一側。上述第一N型摻雜區形成於上述第三N型井中，其中上述第一N型摻雜區形成上述第二源極/汲極端，其中上述第二N型井係形成上述第一源極/汲極端。
根據本發明之一實施例，自舉式二極體更包括一第三P型井、一第二P型摻雜區、一第一P型飄移區、一第二P型飄移區以及一閘極結構。上述第三P型井形成於上述第二N型井中，其中上述第三P型井以及上述第三N型井分別位於上述第一P型井之相異兩側。上述第二P型摻雜區形成於上述第三P型井中，其中上述第二P型摻雜區形成上述第四源極/汲極端。上述第一P型飄移區形成於上述第二N型井中，且位於上述第一P型摻雜區以及上述第二P型摻雜區之間，其中上述第一P型飄移區係與上述第二P型摻雜區相連接。上述第二P型飄移區形成於上述第一P型摻雜區以及上述第一N型摻雜區之間。上述閘極結構形成於上述第一P型飄移區之上，且鄰近上述第一P型摻雜區，其中上述閘極結構形成上述第二閘極端，其中上述第一P型摻雜區亦形成上述第三源極/汲極端。
根據本發明之一實施例，上述第二P型摻雜區係形成上述二極體之陽極端，上述第二N型井係形成上述二極體之陰極端。
根據本發明之另一實施例，自舉式二極體更包括一P型埋層。上述P型埋層形成於上述第一N型埋層以及上述第二N型埋層之間的上述間距中。
根據本發明之另一實施例，自舉式二極體更包括一第四P型井。上述第四P型井形成於上述第一N型井中且位於上述間距之下方。
本發明更提出一種半導體裝置，包括一基板、一第一N型井、一第一N型埋層、一第二N型埋層、一第二N型井、一第一P型摻雜區、一第一N型摻雜區、一第二P型摻雜區以及一閘極結構。上述第一N型井形成於上述基板中。上述第一N型埋層形成於上述第一N型井之上。上述第二N型埋層形成於上述第一N型井之上，其中上述第一N型埋層以及上述第二N型埋層之間具有一間距。上述第二N型井形成於上述第一N型埋層以及上述第二N型埋層之上，其中上述第二N型井中形成一接面場效電晶體之一第一源極/汲極端。上述第一P型摻雜區形成於上述第二N型井中，且位於上述間距之上，其中上述第一P型摻雜區係形成上述接面場效電晶體之一第一閘極端以及一P型電晶體之一第三源極/汲極端，其中上述第一P型摻雜區係耦接至一接地端。上述第一N型摻雜區形成於上述第二N型井中，其中上述第一N型摻雜區形成上述接面場效電晶體之一第二源極/汲極端。上述第二P型摻雜區形成於上述第二N型井之中，其中上述第一N型摻雜區以及上述第二P型摻雜區係分別位於上述第一P型摻雜區之相異兩側，其中上述第二P型摻雜區係形成上述P型電晶體之一第四源極/汲極端。上述閘極結構形成於上述第二N型井之上，位於上述第一P型摻雜區以及上述第二P型摻雜區之間且鄰近上述第一P型摻雜區，其中上述閘極結構係形成上述P型電晶體之一第二閘極端且耦接至上述接地端。
根據本發明之一實施例，上述第二P型摻雜區係形成一二極體之陽極端，上述第二N型井係形成上述二極體之陰極端。
根據本發明之一實施例，上述第二P型摻雜區係耦接至一第一節點，上述第一N型摻雜區係耦接至一第二節點，其中當上述第一節點之電壓超過上述第二節點之電壓時，上述半導體裝置將上述第一節點之電壓提供至上述第二節點。
根據本發明之另一實施例，當上述第二節點之電壓超過上述第一節點之電壓時，上述半導體裝置將上述第一節點以及上述第二節點電性隔離。
根據本發明之一實施例，半導體裝置更包括一第一P型井、一第二P型井、一第三N型井、一第三P型井、一第一P型飄移區以及一第二P型飄移區。上述第一P型井形成於上述第二N型井中。上述第二P型井形成於上述第一P型井中，其中上述第一P型摻雜區係形成於上述第二P型井中。上述第三N型井形成於上述第二N型井中，其中上述第一N型摻雜區係型成於上述第三N型井中。上述第三P型井形成於上述第二N型井之中，其中上述第二P型摻雜區係形成於上述第三P型井中。上述第一P型飄移區形成於上述第二N型井中，且位於上述閘極結構之下方，其中上述第一P型飄移區係與上述第二P型摻雜區相連接。上述第二P型飄移區形成於上述第一P型摻雜區以及上述第一N型摻雜區之間。
根據本發明之另一實施例，半導體裝置更包括一P型埋層。上述P型埋層形成於上述第一N型埋層以及上述第二N型埋層之間的上述間距中。
根據本發明之另一實施例，半導體裝置更包括一第四P型井。上述第四P型井形成於上述第一N型井中且位於上述間距之下方。
以下針對本揭露一些實施例之元件基板、半導體裝置及半導體裝置之製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。
此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。
在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。
能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露一些實施例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。
除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。
本揭露一些實施例可配合圖式一併理解，本揭露實施例之圖式亦被視為本揭露實施例說明之一部分。需了解的是，本揭露實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露實施例之特徵。
在本揭露一些實施例中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。
本發明的實施例係揭露半導體裝置之實施例，且上述實施例可被包含於例如微處理器、記憶元件及/或其他元件之積體電路(integrated circuit, IC)中。上述積體電路也可包含不同的被動和主動微電子元件，例如薄膜電阻器(thin-film resistor)、其他類型電容器例如，金屬-絕緣體-金屬電容(metal-insulator-metal capacitor, MIMCAP)、電感、二極體、金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor field-effect transistors, MOSFETs)、互補式MOS電晶體、雙載子接面電晶體(bipolar junction transistors, BJTs)、橫向擴散型MOS電晶體、高功率MOS電晶體或其他類型的電晶體。在本發明所屬技術領域中具有通常知識者可以了解也可將半導體裝置使用於包含其他類型的半導體元件於積體電路之中。
第1圖係顯示根據本發明之一實施例所述之半導體裝置之電路圖。如第1圖所示，半導體裝置100包括接面場效電晶體110、P型電晶體120以及二極體130。根據本發明之一實施例，半導體裝置100用以作為自舉式二極體，且具有低半導體基板漏電以及承受高反向電壓(即，當第二節點N2之電壓遠大於第一節點N1之電壓)之特性，並且同時擁有高順向導通電流，下文中將詳細說明。
如第1圖所示，半導體裝置100更包括第一節點N1以及第二節點N2。根據本發明之一實施例，當第一節點N1之電壓超過第二節點N2之電壓時，半導體裝置100將第一節點N1之電壓提供至第二節點N2。根據本發明之另一實施例，當第二節點N2之電壓超過第一節點N1之電壓時，半導體裝置100用以電性隔離第一節點N1以及第二節點N2。根據本發明之一實施例，當半導體裝置100作為自舉式二極體時，第一節點N1係為自舉式二極體之陽極端，第二節點N2係為自舉式二極體之陰極端。
接面場效電晶體110包括第一源極/汲極端S1/D1、第二源極/汲極端S2/D2以及第一閘極端G1，其中第一閘極端G1係耦接至接地端，第二源極/汲極端S2/D2耦接至第二節點N2。根據本發明之一實施例，如第1圖所示，接面場效電晶體110係為N型接面場效電晶體。
P型電晶體120包括第三源極/汲極端S3/D3、第四源極/汲極端S4/D4以及第二閘極端G2，其中第三源極/汲極端S3/D3以及第二閘極端G2皆耦接至接地端，第四源極/汲極端S4/D4係耦接至第一節點N1。二極體130包括陽極端NA以及陰極端NC，其中陽極端NA係耦接至第一節點N1以及第四源極/汲極端S4/D4，陰極端NC係耦接至第一源極/汲極端S1/D1。
根據本發明之一實施例，當半導體裝置100作為自舉式二極體且第一節點N1之電壓超過第二節點N2之電壓時，接面場效電晶體110以及P型電晶體120皆導通，因此電流自第一節點N1經P型電晶體120以及接面場效電晶體110之通道，流至第二節點N2。根據本發明之另一實施例，當第二節點N2之電壓超過第一節點N1之電壓時，接面場效電晶體110以及P型電晶體120皆為不導通，並且第二源極/汲極端S2/D2用以抵擋第二節點N2所接收之高反向電壓。
第2圖係顯示根據本發明之一實施例所述之功率驅動電路之方塊圖。如第2圖所示，功率驅動電路200用以交替地導通上橋電晶體MHS以及下橋電晶體MLS而產生輸出信號SO，其中供應電壓VDD係小於外部電壓HV。功率驅動電路200包括下橋驅動器210、半導體裝置100、自舉式電容CBT以及上橋驅動器220。
根據本發明之一實施例，下橋驅動器210輸出下橋驅動訊號SLD，使得下橋電晶體MLS根據下橋驅動器的信號SLD而導通而上橋電晶體MHS關閉，並將輸出信號SO拉至接地為準。同時，供應電壓VDD透過半導體裝置100而對自舉式電容CBT進行充電，而使自舉式電容CBT產生自舉式電壓VBT，其中自舉式電壓VBT不超過供應電壓VDD。
根據本發明之另一實施例，當下橋電晶體MLS根據下橋驅動器210的下橋驅動訊號SLD而不導通且上橋電晶體MHS導通時，輸出信號SO被拉升至外部電壓HV，自舉式電容CBT將上橋電壓VH升壓至自舉式電壓VBT以及外部電壓HV之和，使得上橋驅動器220得以完全導通上橋電晶體MHS。此外，半導體裝置100不導通，用以將上橋電壓VH以及供應電壓VDD予以電性隔離。
因此，半導體裝置100無須控制電路控制即可自行操作，有利於降低電路的複雜度並縮小電路面積，並且接面場效電晶體110之第二源極/汲極端S2/D2的耐壓性能較一般二極體高上許多，使得半導體裝置100較一般二極體能夠承受更高的逆偏電壓。
第3圖係顯示根據本發明之一實施例所述之半導體裝置之剖面圖。如第3圖所示，半導體裝置300包括基板PSUB、第一N型井NW1、第一N型埋層NBL1、第二N型埋層NBL2、第二N型井NW2。
基板PSUB係為P型，第一N型井NW1係形成於基板PSUB中，第一N型埋層NBL1以及第二N型埋層NBL2係形成於第一N型井NW1之上，其中第一N型埋層NBL1以及第二N型埋層NBL2之間具有間距S。本發明並不限定第一N型埋層NBL1以及第二N型埋層NBL2之形成方式。根據本發明之一實施例，第一N型埋層NBL1以及第二N型埋層NBL2可藉由離子佈植步驟形成。例如，可於預定形成第一N型埋層NBL1以及第二N型埋層NBL2之區域佈植磷離子或砷離子以形成N型的第一N型埋層NBL1以及第二N型埋層NBL2。
第二N型井NW2形成於第一N型埋層NBL1以及第二N型埋層NBL2之上，其中第1圖之接面場效電晶體110、P型電晶體120以及二極體130係形成於第二N型井NW2中。根據本發明之一實施例，第一N型埋層NBL1以及第二N型埋層NBL2之雜質濃度係高於第一N型井NW1或第二N型井NW2之雜質濃度。根據本發明之一實施例，第一N型井NW1係為預漂移區摻雜(Pre-HVNW)。根據本發明之一實施例，第二N型井NW2係為高壓井區或磊晶層。
如第3圖所示，半導體裝置300更包括第一P型井PW1、第二P型井PW2、第一P型摻雜區311、第三N型井NW3、第一N型摻雜區312、第三P型井PW3、第二P型摻雜區313、第一P型飄移區321、第二P型飄移區322以及閘極結構331。
第一P型井PW1係形成於第二N型井NW2中，且位於間距S之上方，第二P型井PW2係形成於第一P型井PW1中，第一P型摻雜區311係形成於第二P型井PW2中。根據本發明之一實施例，第一P型井PW1係為高壓井區。根據本發明之一實施例，第二P型井PW2之摻雜濃度，係高於第一P型井PW1之摻雜濃度。根據本發明之一實施例，第一P型摻雜區311係形成第1圖之接面場效電晶體110之第一閘極端G1以及P型電晶體120之第三源極/汲極端S3/D3。
第三N型井NW3係形成於第二N型井NW2中，且位於第一P型井PW1之一側。第一N型摻雜區312形成於第三N型井NW3中。根據本發明之一實施例，第一N型摻雜區312用以形成第1圖之接面場效電晶體110之第二源極/汲極端S2/D2，第二N型井NW2係形成第1圖之接面場效電晶體110之第一源極/汲極端S1/D1。
第三P型井PW3係形成於第二N型井NW2中，其中第三P型井PW3以及第三N型井NW3係分別位於第一P型井PW1之相異兩側。第二P型摻雜區313係形成於第三P型井PW3中。根據本發明之一實施例，第二P型摻雜區313係形成第1圖之P型電晶體120之第四源極/汲極端S4/D4。
根據本發明之一實施例，第二P型摻雜區313係形成第1圖之二極體130之陽極端NA，第二N型井NW2係形成第1圖之二極體130之陰極端NC。換句話說，第三P型井PW3以及第二N型井NW2之接面係形成第1圖之二極體130。
第一P型飄移區321係形成於第二N型井NW2中，且位於第一P型摻雜區311以及第二P型摻雜區313之間。根據本發明之一實施例，第一P型飄移區321係與第二P型摻雜區313相互連接。根據本發明之另一實施例，第一P型飄移區321亦可與第三P型井PW3相互連接。
第二P型飄移區322係形成於第一P型摻雜區311以及第一N型摻雜區312之間。根據本發明之一實施例，第二P型飄移區322係與第一N型摻雜區312相互連接。根據本發明之另一實施例，第二P型飄移區322係與第三N型井NW3相互連接。根據本發明之另一實施例，第二P型飄移區322係與第一N型摻雜區312或第三N型井NW3相互分離。
閘極結構331係形成於第一P型飄移區321之上，且鄰近第一P型摻雜區311。根據本發明之一實施例，閘極結構331係形成第1圖之P型電晶體120之第二閘極端G2。
半導體裝置300更包括第一隔離結構341、第二隔離結構342、第三隔離結構343以及第四隔離結構344。第一隔離結構341鄰近第二P型摻雜區313，用以將第二P型摻雜區313與其他元件相互隔離。如第3圖所示，第一隔離結構341直接接觸第二P型摻雜區313，但並非用以限定本發明。根據本發明之其他實施例，第一隔離結構341並未接觸第二P型摻雜區313。
第二隔離結構342係位於第一P型摻雜區311以及第二P型摻雜區313且位於第一P型飄移區321之上方。根據本發明之一實施例，閘極結構331係覆蓋於第二隔離結構342之上。如第3圖所示，第二隔離結構342直接接觸第二P型摻雜區313且遠離第一P型摻雜區311，但並非用以限定本發明。根據本發明之其他實施例，第二隔離結構342並未接觸第二P型摻雜區313。
第三隔離結構343係位於第一P型摻雜區311以及第一N型摻雜區312之間且位於第二P型飄移區322之上方。如第3圖所示，第三隔離結構343直接接觸第一P型摻雜區311以及第一N型摻雜區312，但並非用以限定本發明。根據本發明之其他實施例，第三隔離結構343並未接觸第一P型摻雜區311及/或第一N型摻雜區312。
如第3圖所示，第一P型摻雜區311以及閘極結構331係透過內連結構(第3圖並未顯示)電性連接至接地端，第一N型摻雜區312係透過內連結構(第3圖並未顯示)電性連接至第二節點N2，第二P型摻雜區313係透過內連結構(第3圖並未顯示)電性連接至第1圖之第一節點N1。根據本發明之一實施例，半導體裝置300係對應至第1圖之半導體裝置100。
換句話說，第二N型井NW2、第一P型摻雜區311以及第一N型摻雜區312係形成第1圖之接面場效電晶體110，第一P型摻雜區311、閘極結構331以及第二P型摻雜區313係形成第1圖之P型電晶體120，第二P型摻雜區313以及第二N型井NW2係形成第1圖之二極體130。根據本發明之一實施例，第一N型埋層NBL1以及第二N型埋層NBL2之間的間距S，有助於夾止(pinch off)第1圖之接面場效電晶體110之通道，以利提升半導體裝置300逆向偏壓時之效能。
根據本發明之一實施例，當第二P型摻雜區313漏電至基板PSUB時，必須導通第二P型摻雜區313、N型井(包括第一N型井NW1、第二N型井NW2以及基板PSUB之寄生PNP電晶體，由於第一N型井NW1、第一N型埋層NBL1、第二N型埋層NBL2以及第二N型井區NW2所形成之N型井的深度較深而降低寄生PNP電晶體之電流增益，因此有助於降低第二P型摻雜區313漏電至基板PSUB之漏電電流的大小。
根據本發明之一實施例，當第一節點N1之電壓超過第二節點N2之電壓時，電流自第一節點N1流經第二P型摻雜區313以及第一P型飄移區321，使P型電晶體導通，並經過第一P型井PW1與第二P型飄移區322，及第一N型摻雜區312而至第二節點N2，因 此可獲得可觀的順向導通電流。
根據本發明之另一實施例，當第二節點N2之電壓超過第一節點N1之電壓時，第一P型井PW1與第二N型井NW2、第一N型埋層NBL1以及第二N型埋層NBL2所產生之空乏區夾止了通道，使得電流無法自第二節點N2流至第一節點N1。
第4圖係顯示根據本發明之另一實施例所述之半導體裝置之剖面圖。將第3圖之半導體裝置300與第4圖之半導體裝置400相比，半導體裝置400更包括P型埋層PBL。如第4圖所示，P型埋層PBL係位於第一N型埋層NBL1以及第二N型埋層NBL2之間，也就是P型埋層PBL填補了間距S之空間。
根據本發明之一實施例，P型埋層PBL有助於調整第1圖之接面場效電晶體110之夾止電壓。根據本發明之另一實施例，在半導體裝置400順向偏壓時，也就是當第一節點N1之電壓超過第二節點N2之電壓時，第二P型摻雜區313、第二N型井NW2、P型埋層PBL、第一N型井NW1以及基板PSUB形成PNPNP之結構，有助於進一步降低第二P型摻雜區313漏電至基板PSUB之漏電電流的大小。
第5圖係顯示根據本發明之另一實施例所述之半導體裝置之剖面圖。將第3圖之半導體裝置300與第5圖之半導體裝置500相比，半導體裝置500更包括第四P型井PW4。如第5圖所示，第四P型井PW4係位於第一N型埋層NBL1以及第二N型埋層NBL2之間的下方，用以填補間距S之空缺。
根據本發明之一實施例，第四P型井PW4有助於調整第1圖之接面場效電晶體110之夾止電壓。根據本發明之另一實施例，在半導體裝置500順向偏壓時，也就是當第一節點N1之電壓超過第二節點N2之電壓時，第二P型摻雜區313、第二N型井NW2、第四P型井PW4、第一N型井NW1以及基板PSUB形成PNPNP之結構，有助於進一步降低第二P型摻雜區313漏電至基板PSUB之漏電電流的大小。
本發明在此提出了作為自舉式二極體之半導體裝置。由於本發明提出之半導體裝置無須額外的電路控制，因此有助於降低電路的複雜度以及電路面積。再者，本發明提出之半導體裝置能夠提供可觀的順向導通電流，並且抵擋較高的逆向偏壓，並且顯著的降低漏電至基板的電流。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。
100,300,400,500:半導體裝置 110:接面場效電晶體 120:P型電晶體 130:二極體 N1:第一節點 N2:第二節點 NA:陽極端 NC:陰極端 G1:第一閘極端 G2:第二閘極端 S1/D1:第一源極/汲極端 S2/D2:第二源極/汲極端 S3/D3:第三源極/汲極端 S4/D4:第四源極/汲極端 200:功率驅動電路 210:下橋驅動器 220:上橋驅動器 MHS:上橋電晶體 MLS:下橋電晶體 SO:輸出信號 SLD:驅動訊號 CBT:自舉式電容 VBT:自舉式電壓 VDD:供應電壓 VH:上橋電壓 HV:外部電壓 PSUB:基板 NW1:第一N型井 NBL1:第一N型埋層 NBL2:第二N型埋層 NW2:第二N型井 NW3:第三N型井 S:間距 PW1:第一P型井 PW2:第二P型井 PW3:第三P型井 311:第一P型摻雜區 312:第一N型摻雜區 313:第二P型摻雜區 321:第一P型飄移區 322:第二P型飄移區 331:閘極結構 341:第一隔離結構 342:第二隔離結構 343:第三隔離結構 344:第四隔離結構 PBL:P型埋層 PW4:第四P型井
第1圖係顯示根據本發明之一實施例所述之半導體裝置之電路圖； 第2圖係顯示根據本發明之一實施例所述之功率驅動電路之方塊圖； 第3圖係顯示根據本發明之一實施例所述之半導體裝置之剖面圖； 第4圖係顯示根據本發明之另一實施例所述之半導體裝置之剖面圖；以及 第5圖係顯示根據本發明之另一實施例所述之半導體裝置之剖面圖。
100:半導體裝置
110:接面場效電晶體
120:P型電晶體
130:二極體
N1:第一節點
N2:第二節點
NA:陽極端
NC:陰極端
G1:第一閘極端
G2:第二閘極端
S1/D1:第一源極/汲極端
S2/D2:第二源極/汲極端
S3/D3:第三源極/汲極端
S4/D4:第四源極/汲極端

Claims (14)

  1. 一種自舉式二極體，包括一自舉陰極端以及一自舉陽極端，其中上述自舉式二極體包括： 一接面場效電晶體，包括耦接至一接地端之第一閘極端、一第一源極/汲極端以及耦接至上述自舉陰極端之一第二源極/汲極端； 一P型電晶體，包括耦接至上述接地端之第二閘極端、耦接至上述接地端之一第三源極/汲極端以及耦接至上述自舉陽極端之一第四源極/汲極端；以及 一二極體，包括耦接至上述第一源極/汲極端之陰極端以及耦接至上述自舉陽極端之陽極端。
  2. 如請求項1之自舉式二極體，更包括： 一基板； 一第一N型井，形成於上述基板中； 一第一N型埋層，形成於上述第一N型井之上； 一第二N型埋層，形成於上述第一N型井之上，其中上述第一N型埋層以及上述第二N型埋層之間具有一間距；以及 一第二N型井，形成於上述第一N型埋層以及上述第二N型埋層之上，其中上述接面場效電晶體、上述P型電晶體以及上述二極體係形成於上述第二N型井中。
  3. 如請求項2之自舉式二極體，更包括： 一第一P型井，形成於上述第二N型井中，且位於上述間距之上； 一第二P型井，形成於上述第一P型井中； 一第一P型摻雜區，形成於上述第二P型井中，其中上述第一P型摻雜區形成上述第一閘極端； 一第三N型井，形成於上述第二N型井中，且位於上述第一P型井之一側；以及 一第一N型摻雜區，形成於上述第三N型井中，其中上述第一N型摻雜區形成上述第二源極/汲極端，其中上述第二N型井係形成上述第一源極/汲極端。
  4. 如請求項3之自舉式二極體，更包括： 一第三P型井，形成於上述第二N型井中，其中上述第三P型井以及上述第三N型井分別位於上述第一P型井之相異兩側； 一第二P型摻雜區，形成於上述第三P型井中，其中上述第二P型摻雜區形成上述第四源極/汲極端； 一第一P型飄移區，形成於上述第二N型井中，且位於上述第一P型摻雜區以及上述第二P型摻雜區之間，其中上述第一P型飄移區係與上述第二P型摻雜區相連接； 一第二P型飄移區，形成於上述第一P型摻雜區以及上述第一N型摻雜區之間；以及 一閘極結構，形成於上述第一P型飄移區之上，且鄰近上述第一P型摻雜區，其中上述閘極結構形成上述第二閘極端，其中上述第一P型摻雜區亦形成上述第三源極/汲極端。
  5. 如請求項4之自舉式二極體，其中上述第二P型摻雜區係形成上述二極體之陽極端，上述第二N型井係形成上述二極體之陰極端。
  6. 如請求項4之自舉式二極體，更包括： 一P型埋層，形成於上述第一N型埋層以及上述第二N型埋層之間的上述間距中。
  7. 如請求項4之自舉式二極體，更包括： 一第四P型井，形成於上述第一N型井中且位於上述間距之下方。
  8. 一種半導體裝置，包括： 一基板； 一第一N型井，形成於上述基板中； 一第一N型埋層，形成於上述第一N型井之上； 一第二N型埋層，形成於上述第一N型井之上，其中上述第一N型埋層以及上述第二N型埋層之間具有一間距； 一第二N型井，形成於上述第一N型埋層以及上述第二N型埋層之上，其中上述第二N型井中形成一接面場效電晶體之一第一源極/汲極端； 一第一P型摻雜區，形成於上述第二N型井中，且位於上述間距之上，其中上述第一P型摻雜區係形成上述接面場效電晶體之一第一閘極端以及一P型電晶體之一第三源極/汲極端，其中上述第一P型摻雜區係耦接至一接地端； 一第一N型摻雜區，形成於上述第二N型井中，其中上述第一N型摻雜區形成上述接面場效電晶體之一第二源極/汲極端； 一第二P型摻雜區，形成於上述第二N型井之中，其中上述第一N型摻雜區以及上述第二P型摻雜區係分別位於上述第一P型摻雜區之相異兩側，其中上述第二P型摻雜區係形成上述P型電晶體之一第四源極/汲極端；以及 一閘極結構，形成於上述第二N型井之上，位於上述第一P型摻雜區以及上述第二P型摻雜區之間且鄰近上述第一P型摻雜區，其中上述閘極結構係形成上述P型電晶體之一第二閘極端且耦接至上述接地端。
  9. 如請求項8之半導體裝置，其中上述第二P型摻雜區係形成一二極體之陽極端，上述第二N型井係形成上述二極體之陰極端。
  10. 如請求項9之半導體裝置，其中上述第二P型摻雜區係耦接至一第一節點，上述第一N型摻雜區係耦接至一第二節點，其中當上述第一節點之電壓超過上述第二節點之電壓時，上述半導體裝置將上述第一節點之電壓提供至上述第二節點。
  11. 如請求項10之半導體裝置，其中當上述第二節點之電壓超過上述第一節點之電壓時，上述半導體裝置將上述第一節點以及上述第二節點電性隔離。
  12. 如請求項8之半導體裝置，更包括： 一第一P型井，形成於上述第二N型井中； 一第二P型井，形成於上述第一P型井中，其中上述第一P型摻雜區係形成於上述第二P型井中； 一第三N型井，形成於上述第二N型井中，其中上述第一N型摻雜區係型成於上述第三N型井中； 一第三P型井，形成於上述第二N型井之中，其中上述第二P型摻雜區係形成於上述第三P型井中； 一第一P型飄移區，形成於上述第二N型井中，且位於上述閘極結構之下方，其中上述第一P型飄移區係與上述第二P型摻雜區相連接；以及 一第二P型飄移區，形成於上述第一P型摻雜區以及上述第一N型摻雜區之間。
  13. 如請求項12之半導體裝置，更包括： 一P型埋層，形成於上述第一N型埋層以及上述第二N型埋層之間的上述間距中。
  14. 如請求項12之半導體裝置，更包括： 一第四P型井，形成於上述第一N型井中且位於上述間距之下方。
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