TWI682543B - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置包括二極體、金屬氧化物半導體、及接面場效電晶體。二極體包括耦接至第一節點之陽極端以及陰極端。金屬氧化物半導體包括耦接至陰極端之第一源極/汲極端、第二源極/汲極端以及接收第一控制電壓之第一閘極端。接面場效電晶體包括耦接至第二源極/汲極端之第三源極/汲極端、耦接至第二節點之第四源極/汲極端以及接收第二控制電壓之第二閘極端。

Description

半導體裝置
本發明係有關於一種半導體裝置，特別係有關於一種具有低半導體基板漏電之自舉二極體。
提高能源效率越來越被重視，其中可以降低功耗的離線式功率轉換器也日趨重要。在因應市場變化，具有更高性能且符合經濟效益的高電壓積體電路 (high-voltage integrated circuit, HVIC) 晶片已逐漸被採用，使得設計人員實現高效能電源轉換器時，有靈活的解決方案。
高電壓積體電路晶片其作用例如是閘極驅動器，例如用來推動功率金屬氧化物半導體(MOSFET)或絕緣閘雙極性電晶體(IGBT)，其中一般還會使用自舉式二極體(bootstrap diode)、電容以及電阻等形成自舉式電路，以上橋電路(High-Side circuit)的MOSFET 的源極電壓(HV)的浮動位準為基準，提供高電壓積體電路的電壓位準。
然而，自舉式二極體在順向導通的時候，往往具有漏電至半導體基板的缺點。加上一般的自舉式二極體無法承受高壓，當自舉式二極體逆偏電壓過高時將造成自舉式二極體崩潰導通，無法達成自舉式二極體之單向導通的目的。因此，我們有必要針對自舉式二極體的漏電以及耐壓程度進行提升。
有鑑於此，本發明提出一種半導體裝置包括：一二極體、一金屬氧化物半導體以及一接面場效電晶體。上述二極體包括一陽極端以及一陰極端，其中上述陽極端耦接至一第一節點。上述金屬氧化物半導體包括一第一源極/汲極端、一第二源極/汲極端以及一第一閘極端，其中上述第一源極/汲極端耦接至上述陰極端，上述第一閘極端接收一第一控制電壓。上述接面場效電晶體包括一第三源極/汲極端、一第四源極/汲極端以及一第二閘極端，其中上述第二閘極端接收一第二控制電壓，上述第三源極/汲極端耦接至上述第二源極/汲極端，上述第四源極/汲極端耦接至一第二節點。
根據本發明之一實施例，上述第二閘極端係耦接至一接地端，當上述第一節點之電壓超過上述第二節點之電壓時，上述金屬氧化物半導體根據上述第一控制電壓而導通，並且上述半導體裝置將上述第一節點之電壓提供至上述第二節點。
根據本發明之一實施例，當上述第一節點之電壓不超過上述第二節點之電壓時，上述金屬氧化物半導體根據上述第一控制電壓而不導通，並且上述半導體裝置將上述第一節點以及上述第二節點電性隔離。
根據本發明之一實施例，半導體裝置更包括：一半導體基板、一埋層、一第一井區、一第一摻雜區、一第二井區、一第二摻雜區、一第三井區、一第三摻雜區以及一第四摻雜區。上述半導體基板具有一第一導電型。上述埋層具有一第二導電型。上述第一井區具有上述第二導電型，且形成於上述埋層之上。上述第一摻雜區具有上述第二導電型，且形成於上述第一井區之中。上述第二井區具有上述第二導電型，且形成於上述埋層之上。上述第二摻雜區具有上述第二導電型，且形成於上述第二井區之中，其中上述第二摻雜區電性連接至上述第一摻雜區。上述第三井區具有上述第一導電型，形成於上述埋層之上且位於上述第一井區以及上述第二井區之間。上述第三摻雜區具有上述第二導電型，且形成於上述第三井區中。上述第四摻雜區具有上述第一導電型，且形成於上述第三井區中。上述第三摻雜區、上述第四摻雜區以及上述第三井區形成上述二極體。
根據本發明之一實施例，上述第三摻雜區係為上述二極體之上述陰極端，上述第一摻雜區、上述第二摻雜區以及上述第四摻雜區係為上述二極體之上述陽極端。
根據本發明之一實施例，半導體裝置更包括：一第四井區、一第五摻雜區、一第五井區、一第六摻雜區以及一閘極結構。上述第四井區具有上述第一導電型，且形成於上述半導體基板之中。上述第五摻雜區具有上述第二導電型，且形成於上述第四井區之中。上述第五井區具有上述第二導電型，且形成於上述第四井區之中。上述第六摻雜區具有上述第二導電型，且形成於上述第五井區之中。上述閘極結構形成於上述第四井區以及上述第五摻雜區以及上述第六摻雜區之間，且位於上述第五井區之上方。上述閘極結構、上述第五摻雜區以及上述第六摻雜區係分別形成上述金屬氧化物半導體。根據本發明之一實施例，上述閘極結構、上述第五摻雜區以及上述第六摻雜區係分別形成上述金屬氧化物半導體之上述第一閘極端、上述第一源極/汲極端以及上述第二源極/汲極端。
根據本發明之一實施例，上述第五摻雜區電性連接至上述第三摻雜區，上述閘極結構接收上述第一控制電壓。
根據本發明之一實施例，半導體裝置更包括：一第六井區、一第七摻雜區以及一第八摻雜區。上述第六井區具有上述第二導電型，形成於上述半導體基板之中。上述第七摻雜區具有上述第二導電型，形成於上述第六井區之中。上述第八摻雜區具有上述第二導電型，形成於上述第六井區之中。
根據本發明之一實施例，半導體裝置更包括：一第七井區以及一第九摻雜區。上述第七井區具有上述第一導電型，形成於上述第六井區之中，且位於上述第七摻雜區以及上述第八摻雜區之間。上述第九摻雜區具有上述第一導電型，形成於上述第七井區之中。上述第七摻雜區、上述第八摻雜區以及上述第九摻雜區形成上述接面場效電晶體。
根據本發明之一實施例，上述第七摻雜區電性連接至上述第六摻雜區，上述第八摻雜區電性連接至上述第二節點，上述第九摻雜區接收上述第二控制電壓。
根據本發明之一實施例，上述第八摻雜區以及上述第九摻雜區之間具有一既定距離，其中上述既定距離決定上述第二節點之電壓之最大值。
根據本發明之一實施例，上述第一摻雜區、上述第四摻雜區、上述第三摻雜區、上述第二摻雜區、上述第五摻雜區、上述第六摻雜區、上述第七摻雜區、上述第九摻雜區以及上述第八摻雜區係呈一同心結構。
根據本發明之一實施例，上述第一導電型係為P型，上述第二導電型係為N型。
以下針對本揭露一些實施例之元件基板、半導體裝置作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。
此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。
在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。
能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露一些實施例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。
除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。
本揭露一些實施例可配合圖式一併理解，本揭露實施例之圖式亦被視為本揭露實施例說明之一部分。需了解的是，本揭露實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露實施例之特徵。
在本揭露一些實施例中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。
第1圖係顯示根據本發明之一實施例所述之半導體裝置之電路圖。如第1圖所示，半導體裝置100包括二極體110、金屬氧化物半導體120以及接面場效電晶體130。根據本發明之一實施例，半導體裝置100用以作為自舉式二極體，且具有低半導體基板漏電以及承受高反向電壓(即，當第二節點N2之電壓遠大於第一節點N1之電壓)，下文中將詳細說明。
如第1圖所示，半導體裝置100更包括第一節點N1以及第二節點N2。根據本發明之一實施例，當第一節點N1之電壓超過第二節點N2之電壓時，半導體裝置100將第一節點N1之電壓提供至第二節點N2。根據本發明之另一實施例，當第二節點N2之電壓超過第一節點N1之電壓時，半導體裝置100用以電性隔離第一節點N1以及第二節點N2。
二極體110包括陽極端NA以及陰極端NC，其中陽極端NA係電性連接至第一節點N1。金屬氧化物半導體120包括第一源極/汲極端S1/D1、第二源極/汲極端S2/D2以及第一閘極端G1，其中第一源極/汲極端S1/D1電性連接至陰極端NC，第一閘極端G1接收第一控制電壓VC1。根據本發明之一實施例，如第1圖所示，金屬氧化物半導體120係為N型金屬氧化物半導體。
接面場效電晶體130包括第三源極/汲極端S3/D3、第四源極/汲極端S4/D4以及第二閘極端G2，其中第二閘極端G2接收第二控制電壓VC2，第三源極/汲極端S3/D3耦接至第二源極/汲極端S2/D2，第四源極/汲極端S4/D4耦接至第二節點N2。根據本發明之一實施例，如第1圖所示，接面場效電晶體130係為N型接面場效電晶體。
根據本發明之一實施例，當第一節點N1之電壓超過第二節點N2之電壓時，金屬氧化物半導體120根據第一控制電壓VC1而導通，第二控制電壓VC2係為接地端之接地位準。
根據本發明之另一實施例，當第二節點N2之電壓超過第一節點N1之電壓時，金屬氧化物半導體120根據第一控制電壓VC1而不導通，第二控制電壓VC2係為接地位準，此時半導體裝置100係將第一節點N1以及第二節點N2電性隔離。
第2圖係顯示根據本發明之一實施例所述之功率驅動電路之方塊圖。如第2圖所示，功率驅動電路200用以交替地導通上橋電晶體MHS以及下橋電晶體MLS而產生輸出信號SO，其中供應電壓VDD係小於外部電壓HV。功率驅動電路200包括下橋驅動器210、自舉式電路220以及上橋驅動器230。
下橋驅動器210輸出下橋驅動訊號SLD，使得下橋電晶體MLS根據下橋驅動器的信號SLD而導通，而上橋電晶體MHS關閉。自舉式電路220包括半導體裝置100、驅動器221、選擇器222以及自舉式電容CB，其中半導體裝置100係作為自舉式二極體，第二控制電壓VC2係為接地位準，亦即第二閘極端G2耦接至接地端。
根據本發明之一實施例，當下橋電晶體MLS根據下橋驅動器的信號而不導通而上橋電晶體MHS導通時，選擇器222根據下橋驅動信號SLD而將自舉式電容CB耦接至接地端，驅動器221將供應電壓VDD提供至金屬氧化物半導體120之第一閘極端G1，使得第一控制電壓VC1係為供應電壓VDD而使金屬氧化物半導體120不導通，自舉式電容CB之跨壓VCB係為供應電壓VDD。
根據本發明之另一實施例，當下橋電晶體MLS根據下橋驅動器的信號而導通且上橋電晶體MHS不導通時，選擇器222根據下橋驅動信號SLD而將自舉式電容CB耦接至供應電壓VDD，上橋驅動器230停止將上橋電壓VH升壓至外部電壓HV。
此外，由於自舉式電容CB之跨壓VCB係為供應電壓VDD，加上自舉式電容CB之一端透過選擇器222耦接至供應電壓VDD，第一控制電壓VC1因而升壓至約為供應電壓VDD之兩倍而導通了金屬氧化物半導體120，使得半導體裝置100將供應電壓VDD提供至第二節點N2而為上橋電壓VH。
因此，當半導體裝置100導通時，半導體裝置100根據第一控制電壓VC1，將第一節點N1之電壓提供至第二節點N2。
第3圖係顯示根據本發明之一實施例所述之半導體裝置之剖面圖。如第3圖所示，半導體裝置300包括半導體基板310、埋層320、第一井區331、第二井區332、第三井區333、第四井區334、第五井區335、第六井區336以及第七井區337。
半導體基板310具有第一導電型。根據本發明之一實施例，半導體基板310係為矽基板。根據本發明之其他實施例，半導體基板310亦可為具有第一導電型之輕摻雜之半導體基板。
埋層320形成於半導體基板310之中，並具有第二導電型。根據本發明之一實施例，第一導電型為P型，第二導電型為N型。本發明並不限定埋層320之形成方式。根據本發明之一實施例，埋層320可藉由離子佈植步驟形成。例如，可於預定形成埋層320之區域佈植磷離子或砷離子以形成N型的埋層320。
第一井區331以及第二井區332係形成於半導體基板310之中，且位於埋層320之上，並具有第二導電型。換句話說，第一井區331、第二井區332以及埋層320具有相同的導電型，並且與半導體基板310之導電型不同。根據本發明之一實施例，第一井區331透過埋層320，而與第二井區332相互連接。根據本發明之一些實施例，第一井區331以及第二井區332係為高壓井區。
第三井區333係形成於埋層320之上且位於第一井區331以及第二井區332之間，並具有第一導電型。根據本發明之一實施例，第三井區333亦可藉由離子佈植步驟形成。例如，可於預定形成第三井區333之區域佈植硼離子或銦離子以形成第三井區333。在本實施例中，第三井區333的摻雜濃度高於半導體基板310的摻雜濃度。根據本發明之一些實施例，第三井區333係為高壓井區。
第四井區334係形成於半導體基板310之中，且與第二井區332相鄰，並具有第一導電型。如第3圖所示，第三井區333以及第四井區334係分別形成於第二井區332之兩側。根據本發明之一實施例，第四井區334亦可藉由離子佈植步驟形成。例如，可於預定形成第四井區334之區域佈植硼離子或銦離子以形成第四井區334。在本實施例中，第四井區334的摻雜濃度高於半導體基板310的摻雜濃度。根據本發明之一些實施例，第四井區334係為高壓井區。
第五井區335係形成於第四井區334之中，且具有第二導電型。第六井區336係形成於半導體基板310之中，且具有第二導電型。第七井區337係形成於第六井區336之中，且具有第一導電型。在本實施例中，第四井區334的摻雜濃度高於半導體基板310的摻雜濃度。
根據本發明之一實施例，半導體裝置300更包括第一摻雜區341、第二摻雜區342、第三摻雜區343、第四摻雜區344、第五摻雜區345、第六摻雜區346、第七摻雜區347、第八摻雜區348、第九摻雜區349以及閘極結構350。
第一摻雜區341係形成於第一井區331之中，且具有第二導電型。根據本發明之一實施例，第一摻雜區341的摻雜濃度高於第一井區331的摻雜濃度。第二摻雜區342係形成於第二井區332之中，且具有第二導電型。根據本發明之一實施例，第二摻雜區342的摻雜濃度高於第二井區332的摻雜濃度。
第三摻雜區343係形成於第三井區333之中，且具有第二導電型。第四摻雜區344係形成於第三井區333之中，且具有第一導電型。根據本發明之一實施例，第四摻雜區344的摻雜濃度高於第三井區333的摻雜濃度。在本發明之實施例中，第四摻雜區344係位於第一摻雜區341以及第三摻雜區343之間。根據本發明之其他實施例，第三摻雜區343以及第四摻雜區344之位置可相互調換。
第五摻雜區345係形成於第四井區334之中，且具有第二導電型。第六摻雜區346係形成於第五井區335之中，且具有第二導電型。根據本發明之一實施例，第六摻雜區346的摻雜濃度高於第五井區335的摻雜濃度。閘極結構350係形成於第四井區334以及第五井區335之上方，且位於於第五摻雜區345以及第六摻雜區346之間。
第七摻雜區347以及第八摻雜區348皆形成於第六井區336之中，且皆具有第二導電型。如第3圖所示之實施例，第七摻雜區347以及第八摻雜區348分別位於第七井區337之兩側。根據本發明之一實施例，第七摻雜區347以及第八摻雜區348的摻雜濃度高於第六井區336。
第九摻雜區349係形成於第七井區337之中，具有第一導電型。根據本發明之一實施例，第九摻雜區349的摻雜濃度高於第七井區337。根據本發明之一實施例，第八摻雜區348以及第九摻雜區349相距既定距離D。
根據本發明之一實施例，半導體裝置300更包括第十摻雜區351以及第十一摻雜區352。第十摻雜區351以及第十一摻雜區352係形成於半導體基板310之中，且具有第一導電類型，其中第十摻雜區351以及第十一摻雜區352之摻雜濃度高於半導體基板310。根據本發明之一實施例，第十摻雜區351以及第十一摻雜區352係將半導體基板310電性連接至低電壓位準。
根據本發明之一實施例，半導體裝置300更包括第一隔離結構361、第二隔離結構362、第三隔離結構363、第四隔離結構364、第五隔離結構365、第六隔離結構366、第七隔離結構367、第八隔離結構368以及第九隔離結構369。
第一隔離結構361位於第一摻雜區341以及第十摻雜區351之間，用以分隔第一摻雜區341以及第十摻雜區351。如第3圖所示，第一隔離結構361直接接觸第一摻雜區341以及第十摻雜區351，但並非用以限定本發明。根據本發明之其他實施例，第一隔離結構361並未接觸第一摻雜區341以及第十摻雜區351之至少一者。
第二隔離結構362位於第一摻雜區341以及第四摻雜區344之間，用以分隔第一摻雜區341以及第四摻雜區344。如第3圖所示，第二隔離結構362直接接觸第一摻雜區341以及第四摻雜區344，但並非用以限定本發明。根據本發明之其他實施例，第二隔離結構362並未接觸第一摻雜區341以及第四摻雜區344之至少一者。
第三隔離結構363位於第三摻雜區343以及第四摻雜區344之間，用以分隔第三摻雜區343以及第四摻雜區344。如第3圖所示，第三隔離結構363直接接觸第三摻雜區343以及第四摻雜區344，但並非用以限定本發明。根據本發明之其他實施例，第三隔離結構363並未接觸第三摻雜區343以及第四摻雜區344之至少一者。
第四隔離結構364位於第二摻雜區342以及第三摻雜區343之間，用以分隔第二摻雜區342以及第三摻雜區343。如第3圖所示，第四隔離結構364直接接觸第二摻雜區342以及第三摻雜區343，但並非用以限定本發明。根據本發明之其他實施例，第四隔離結構364並未接觸第二摻雜區342以及第三摻雜區343之至少一者。
第五隔離結構365位於第二摻雜區342以及第五摻雜區345之間，用以分隔第二摻雜區342以及第五摻雜區345。如第3圖所示，第五隔離結構365直接接觸第二摻雜區342以及第五摻雜區345，但並非用以限定本發明。根據本發明之其他實施例，第五隔離結構365並未接觸第二摻雜區342以及第五摻雜區345之至少一者。
第六隔離結構366位於第六摻雜區346以及第七摻雜區347之間，用以分隔第六摻雜區346以及第七摻雜區347。如第3圖所示，第六隔離結構366直接接觸第六摻雜區346以及第七摻雜區347，但並非用以限定本發明。根據本發明之其他實施例，第六隔離結構366並未接觸第六摻雜區346以及第七摻雜區347之至少一者。
第七隔離結構367位於第七摻雜區347以及第九摻雜區349之間，用以分隔第七摻雜區347以及第九摻雜區349。如第3圖所示，第七隔離結構367直接接觸第七摻雜區347以及第九摻雜區349，但並非用以限定本發明。根據本發明之其他實施例，第七隔離結構367並未接觸第七摻雜區347以及第九摻雜區349之至少一者。
第八隔離結構368位於第八摻雜區348以及第九摻雜區349之間，用以分隔第八摻雜區348以及第九摻雜區349。如第3圖所示，第八隔離結構368直接接觸第八摻雜區348以及第九摻雜區349，但並非用以限定本發明。根據本發明之其他實施例，第八隔離結構368並未接觸第八摻雜區348以及第九摻雜區349之至少一者。
第九隔離結構369位於第八摻雜區348以及第十一摻雜區352之間，用以分隔第八摻雜區348以及第十一摻雜區352。如第3圖所示，第九隔離結構369直接接觸第八摻雜區348以及第十一摻雜區352，但並非用以限定本發明。根據本發明之其他實施例，第九隔離結構369並未接觸第八摻雜區348以及第十一摻雜區352之至少一者。
根據本發明之其他實施例，半導體裝置300更包括絕緣層370、第一內連結構381、第二內連結構382、第三內連結構383、第四內連結構384、第五內連結構385以及第六內連結構386。絕緣層370形成半導體基板310之上，並覆蓋第一摻雜區341、第二摻雜區342、第三摻雜區343、第四摻雜區344、第五摻雜區345、第六摻雜區346、第七摻雜區347、第八摻雜區348、第九摻雜區349第十摻雜區351以及第十一摻雜區352與第一隔離結構361、第二隔離結構362、第三隔離結構363、第四隔離結構364、第五隔離結構365、第六隔離結構366、第七隔離結構367、第八隔離結構368以及第九隔離結構369之上方。
如第3圖所示，第一內連結構381係將第一摻雜區341、第二摻雜區342以及第四摻雜區344電性連接至第一節點N1。第二內連結構382將第三摻雜區343電性連接至第五摻雜區345。第三內連結構383將第一控制電壓VC1提供至閘極結構350。
第四內連結構384將第六摻雜區346電性連接至第七摻雜區347。第五內連結構385將第二控制電壓VC2提供至第九摻雜區349。第六內連結構386將第八摻雜區348電性連接至第二節點N2。根據本發明之一實施例，第3圖之第一節點N1以及第二節點N2，係對應至第1圖之第一節點N1以及第二節點N2或第2圖之第一節點N1以及第二節點N2。
如第3圖所示，第三井區333、第三摻雜區343以及第四摻雜區344係形成二極體31，第四井區334、第五井區335、第五摻雜區345、第六摻雜區346以及閘極結構350係形成金屬氧化物半導體32，第六井區336、第七井區337、第七摻雜區347、第八摻雜區348以及第九摻雜區349係形成接面場效電晶體33。
根據本發明之一實施例，第3圖之二極體31係對應至第1圖之二極體110。如第3圖所示，第四摻雜區344係對應至第1圖之陽極端NA，第三摻雜區343係對應至第1圖之陰極端NC。根據本發明之一實施例，埋層320、第一井區331、第二井區332、第一摻雜區341以及第二摻雜區342，用以降低自第四摻雜區344經第三井區333流至半導體基板310之漏電電流。
根據本發明之一實施例，第3圖之金屬氧化物半導體32係對應至第1圖之金屬氧化物半導體120。如第3圖所示，第五摻雜區345係對應至第1圖之第一源極/汲極端S1/D1，第六摻雜區346係對應至第1圖之第二源極/汲極端S2/D2，閘極結構350係對應至第1圖之第一閘極端G1。
根據本發明之一實施例，第3圖之接面場效電晶體33係對應至第1圖之接面場效電晶體130。如第3圖所示，第七摻雜區347係對應至第1圖之第三源極/汲極端S3/D3，第八摻雜區348係對應至第1圖之第四源極/汲極端S4/D4，第九摻雜區349係對應至第1圖之第二閘極端G2。根據本發明之一實施例，既定距離D用以決定第二節點N2所能承受的最大電壓。換句話說，當第二節點N2之最大電壓增加時，必須適度增加既定距離D。
第4圖係顯示根據本發明之一實施例所述之半導體裝置之上視圖。根據本發明之一實施例，半導體裝置400係為第3圖之半導體裝置300之上視圖，為了簡化說明，半導體裝置400僅顯示第三摻雜區343、第四摻雜區344、第五摻雜區345、第六摻雜區346、第七摻雜區347、第八摻雜區348、第九摻雜區349以及閘極結構350。
如第4圖所示，半導體裝置400係為一同心圓。根據本發明之其他實施例，半導體裝置400可形成同心結構。根據本發明之另一實施例，半導體裝置400可形成同心橢圓形。根據本發明之一些實施例，半導體裝置400可形成同心多邊形。
如第4圖所示，半導體裝置400最外層係為第四摻雜區344以及第三摻雜區343，其中第三摻雜區343以及第四摻雜區344係對應至二極體31。根據本發明之其他實施例，第3圖之第一摻雜區341可位於第四摻雜區344之外側，第二摻雜區342可位於第三摻雜區343之內側，在此為了簡化說明，省略第一摻雜區341以及第二摻雜區342。
如第4圖所示，第三摻雜區343之內側依序為第五摻雜區345、閘極結構350以及第六摻雜區346，其中第五摻雜區345、閘極結構350以及第六摻雜區346係對應至金屬氧化物半導體32。根據本發明之其他實施例，第3圖之第二摻雜區342可位於第三摻雜區以及第五摻雜區345之間。
如第4圖所示，第六摻雜區346之內側依序為第七摻雜區347、第九摻雜區349以及第八摻雜區348，其中第七摻雜區347、第九摻雜區349以及第八摻雜區348係對應至接面場效電晶體33。根據本發明之一實施例，當第二節點N2所承受之最大電壓增加時，既定距離D必須隨之增加，使得半導體裝置400所佔之電路面積也跟著增加。
半導體裝置400僅用於說明解釋，並非以任何形式限定於此。
本發明在此提出了做為自舉式二極體之半導體裝置，能夠有效解決傳統的自舉式二極體順向導通漏電至半導體基板之問題，進而降低基板雜訊(substrate noise)，並且無需增加額外的光罩。此外，本發明所提出之半導體裝置之第二節點N2能夠耐受超高電壓。根據本發明之一些實施例，半導體裝置之第二節點N2之耐壓高達1000V。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。
100、300、400‧‧‧半導體裝置 110、31‧‧‧二極體 120、32‧‧‧金屬氧化物半導體 130、33‧‧‧接面場效電晶體 200‧‧‧功率驅動電路 210‧‧‧下橋驅動器 220‧‧‧自舉式電路 221‧‧‧驅動器 222‧‧‧選擇器 230‧‧‧上橋驅動器 310‧‧‧半導體基板 320‧‧‧埋層 331‧‧‧第一井區 332‧‧‧第二井區 333‧‧‧第三井區 334‧‧‧第四井區 335‧‧‧第五井區 336‧‧‧第六井區 337‧‧‧第七井區 341‧‧‧第一摻雜區 342‧‧‧第二摻雜區 343‧‧‧第三摻雜區 344‧‧‧第四摻雜區 345‧‧‧第五摻雜區 346‧‧‧第六摻雜區 347‧‧‧第七摻雜區 348‧‧‧第八摻雜區 349‧‧‧第九摻雜區 350‧‧‧閘極結構 351‧‧‧第十摻雜區 352‧‧‧第十一摻雜區 361‧‧‧第一隔離結構 362‧‧‧第二隔離結構 363‧‧‧第三隔離結構 364‧‧‧第四隔離結構 365‧‧‧第五隔離結構 366‧‧‧第六隔離結構 367‧‧‧第七隔離結構 368‧‧‧第八隔離結構 369‧‧‧第九隔離結構 370‧‧‧絕緣層 381‧‧‧第一內連結構 382‧‧‧第二內連結構 383‧‧‧第三內連結構 384‧‧‧第四內連結構 385‧‧‧第五內連結構 386‧‧‧第六內連結構 D‧‧‧既定距離 N1‧‧‧第一節點 N2‧‧‧第二節點 NA‧‧‧陽極端 NC‧‧‧陰極端 G1‧‧‧第一閘極端 G2‧‧‧第二閘極端 VC1‧‧‧第一控制電壓 VC2‧‧‧第二控制電壓 S1/D1‧‧‧第一源極/汲極端 S2/D2‧‧‧第二源極/汲極端 S3/D3‧‧‧第三源極/汲極端 S4/D4‧‧‧第四源極/汲極端 MHS‧‧‧上橋電晶體 MLS‧‧‧下橋電晶體 SLD‧‧‧下橋驅動信號 SO‧‧‧輸出信號 VDD‧‧‧供應電壓 HV‧‧‧外部電壓 CB‧‧‧自舉式電容 VCB‧‧‧跨壓
第1圖係顯示根據本發明之一實施例所述之半導體裝置之電路圖； 第2圖係顯示根據本發明之一實施例所述之功率驅動電路之方塊圖； 第3圖係顯示根據本發明之一實施例所述之半導體裝置之剖面圖；以及 第4圖係顯示根據本發明之一實施例所述之半導體裝置之上視圖。
100‧‧‧半導體裝置
110‧‧‧二極體
120‧‧‧金屬氧化物半導體
130‧‧‧接面場效電晶體
N1‧‧‧第一節點
N2‧‧‧第二節點
NA‧‧‧陽極端
NC‧‧‧陰極端
G1‧‧‧第一閘極端
G2‧‧‧第二閘極端
VC1‧‧‧第一控制電壓
VC2‧‧‧第二控制電壓
S1/D1‧‧‧第一源極/汲極端
S2/D2‧‧‧第二源極/汲極端
S3/D3‧‧‧第三源極/汲極端
S4/D4‧‧‧第四源極/汲極端

Claims (12)

  1. 一種半導體裝置，包括：一二極體，包括一陽極端以及一陰極端，其中上述陽極端耦接至一第一節點；一金屬氧化物半導體，包括一第一源極/汲極端、一第二源極/汲極端以及一第一閘極端，其中上述第一源極/汲極端耦接至上述陰極端，上述第一閘極端接收一第一控制電壓；以及一接面場效電晶體，包括一第三源極/汲極端、一第四源極/汲極端以及一第二閘極端，其中上述第二閘極端接收一第二控制電壓，上述第三源極/汲極端耦接至上述第二源極/汲極端，上述第四源極/汲極端耦接至一第二節點，其中上述第二閘極端係耦接至一接地端，當上述第一節點之電壓超過上述第二節點之電壓時，上述金屬氧化物半導體根據上述第一控制電壓而導通，並且上述半導體裝置將上述第一節點之電壓提供至上述第二節點。
  2. 如申請專利範圍第1項所述之半導體裝置，其中當上述第一節點之電壓不超過上述第二節點之電壓時，上述金屬氧化物半導體根據上述第一控制電壓而不導通，並且上述半導體裝置將上述第一節點以及上述第二節點電性隔離。
  3. 如申請專利範圍第1項所述之半導體裝置，更包括：一半導體基板，具有一第一導電型；一埋層，具有一第二導電型； 一第一井區，具有上述第二導電型，且形成於上述埋層之上；一第一摻雜區，具有上述第二導電型，且形成於上述第一井區之中；一第二井區，具有上述第二導電型，且形成於上述埋層之上；一第二摻雜區，具有上述第二導電型，且形成於上述第二井區之中，其中上述第二摻雜區電性連接至上述第一摻雜區；一第三井區，具有上述第一導電型，形成於上述埋層之上且位於上述第一井區以及上述第二井區之間；一第三摻雜區，具有上述第二導電型，且形成於上述第三井區中；以及一第四摻雜區，具有上述第一導電型，且形成於上述第三井區中，其中上述第三摻雜區、上述第四摻雜區以及上述第三井區形成上述二極體。
  4. 如申請專利範圍第3項所述之半導體裝置，其中上述第三摻雜區係為上述二極體之上述陰極端，上述第一摻雜區、上述第二摻雜區以及上述第四摻雜區係為上述二極體之上述陽極端。
  5. 如申請專利範圍第3項所述之半導體裝置，更包括：一第四井區，具有上述第一導電型，且形成於上述半導體基板之中；一第五摻雜區，具有上述第二導電型，且形成於上述第四井區之中；一第五井區，具有上述第二導電型，且形成於上述第四井區之中；一第六摻雜區，具有上述第二導電型，且形成於上述第五井區之中； 以及一閘極結構，形成於上述第四井區以及上述第五摻雜區以及上述第六摻雜區之間，且位於上述第五井區之上方，其中上述閘極結構、上述第五摻雜區以及上述第六摻雜區係分別形成上述金屬氧化物半導體。
  6. 如申請專利範圍第5項所述之半導體裝置，其中上述閘極結構、上述第五摻雜區以及上述第六摻雜區係分別形成上述金屬氧化物半導體之上述第一閘極端、上述第一源極/汲極端以及上述第二源極/汲極端。
  7. 如申請專利範圍第6項所述之半導體裝置，其中上述第五摻雜區電性連接至上述第三摻雜區，上述閘極結構接收上述第一控制電壓。
  8. 如申請專利範圍第6項所述之半導體裝置，更包括：一第六井區，具有上述第二導電型，形成於上述半導體基板之中；一第七摻雜區，具有上述第二導電型，形成於上述第六井區之中；以及一第八摻雜區，具有上述第二導電型，形成於上述第六井區之中。
  9. 如申請專利範圍第8項所述之半導體裝置，更包括：一第七井區，具有上述第一導電型，形成於上述第六井區之中，且位於上述第七摻雜區以及上述第八摻雜區之間；以及一第九摻雜區，具有上述第一導電型，形成於上述第七井區之中， 其中上述第七摻雜區、上述第八摻雜區以及上述第九摻雜區形成上述接面場效電晶體。
  10. 如申請專利範圍第9項所述之半導體裝置，其中，上述第七摻雜區電性連接至上述第六摻雜區，上述第八摻雜區電性連接至上述第二節點，上述第九摻雜區接收上述第二控制電壓。
  11. 如申請專利範圍第9項所述之半導體裝置，其中上述第八摻雜區以及上述第九摻雜區之間具有一既定距離，其中上述既定距離決定上述第二節點之電壓之最大值。
  12. 如申請專利範圍第9項所述之半導體裝置，其中上述第一摻雜區、上述第四摻雜區、上述第三摻雜區、上述第二摻雜區、上述第五摻雜區、上述第六摻雜區、上述第七摻雜區、上述第九摻雜區以及上述第八摻雜區係呈一同心結構。
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