CN103595384B - 三维高压栅极驱动器集成电路 - Google Patents

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Abstract

一种三维3D栅极驱动器集成电路包含一个堆栈在低端集成电路上的高端集成电路，利用贯穿硅通孔TSV，将高端集成电路和低端集成电路互连。因此，可以不需要端接区和掩埋层就能制备高端集成电路和低端集成电路。这种3D栅极驱动器集成电路提高了高压集成的易用性，增强了栅极驱动器集成电路的强度和可靠性。

Description

三维高压栅极驱动器集成电路
技术领域
本发明涉及高压栅极驱动器集成电路，尤其是三维的高压栅极驱动器集成电路。
背景技术
栅极驱动器电路，包含高端和低端驱动器用于驱动功率MOSFET或IGBT输出晶体管，这些输出晶体管通常用在发动机等高压器件中。在一些器件中，高端驱动器用于驱动在高达600V电压下工作的高端结构中的N-通道功率MOSFET。传统的高压栅极驱动器电路在同一个集成电路中，集成了高端栅极驱动器和低端栅极驱动器。图1表示传统的高压栅极驱动器电路的俯视图，图2表示图1所示的传统的高压栅极驱动器集成电路的剖面图。参见图1和2，高压栅极驱动器集成电路10通常包含一个低压电路区12和一个在高压浮动陷阱中的高压电路区14。在本说明中，“高压电路区”一词是指位于高压浮动陷阱内的电压电路的电路区。结型端接区16沉积在低压区12和高压浮动陷阱之间。一个或多个N-型横向双极扩散MOS（LDMOS）晶体管18沉积在低压区12中，用于将参考接地端的信号电压，转移到参考高压浮动陷阱的信号电压。
结型端接区16在低压电路区12和高压电路区14之间提供电绝缘。在一些器件中，结型端接区16包含绝缘结构和降低的表面场（RESURF）效应。结型端接区16的宽度必须足够大，保证高压栅极驱动器集成电路10很高的可靠性。一般而言，结型端接区16必须具有很大的宽度，从而确保600V左右或600V以上的击穿电压，避免因形成耗尽区而产生的穿通效应，造成高压栅极驱动器集成电路10失灵。一些传统的高压栅极驱动器电路利用合并的LDMOS晶体管，如图1中的虚线所示，以减小集成电路的尺寸。然而，结型端接区16的尺寸却没有减小，集成电路的尺寸仍然很大。
高压栅极驱动器集成电路10也利用了形成在P-型衬底17和N-型外延层20之间的N-型掩埋层结构19。N-型掩埋层19（NBL）形成在高压电路区14和低压电路区12中，从而为寄生衬底导电提供一个低阻抗的通路，以避免闭锁。掩埋层在制备高压栅极驱动器集成电路时需要额外的处理工艺，因此会增加制造成本。
发明内容
依据本发明的一个实施例，三维栅极驱动器集成电路包含一个上面带有低端驱动器以及一个第一LDMOS晶体管的低端集成电路，低端集成电路就在第一LDMOS晶体管处接收低端输入信号和高端输入信号，并且提供低端输出信号；高端驱动器、第一电阻器和门闩电路形成在高端集成电路上，高端集成电路提供高端输出信号；高压钝化层形成在低端集成电路和高端集成电路之间；贯穿硅通孔形成在高端集成电路和高压钝化层中，贯穿硅通孔在该处将第一电阻器连接到形成在低端集成电路上的第一LDMOS晶体管的漏极端上。在实际运行中，第一LDMOS晶体管和第一电阻器构成电平转移电路。第一LDMOS晶体管接收与高端输入信号有关的第一信号，并且为门闩电路提供第一电平转移信号。门闩电路产生用于驱动高端驱动器的驱动信号。
依据本发明的另一方面，用于制备三维栅极驱动器集成电路的方法包含制备一个具有以及一个第一LDMOS晶体管的低端驱动器的低端集成电路，低端集成电路就在第一LDMOS晶体管处接收低端输入信号和高端输入信号，并且提供低端输出信号；高端驱动器、第一电阻器和门闩电路形成在高端集成电路上，高端集成电路提供高端输出信号；将低端集成电路连接到晶片封装底座；将高端集成电路通过高压钝化层，连接到低端集成电路；刻蚀高端集成电路和高压钝化层中的贯穿硅通孔开口，贯穿硅通孔开口连接第一电阻器，并且延伸到形成在低端集成电路上第一LDMOS晶体管的漏极端；在贯穿硅通孔将第一电阻器电连接到第一LDMOS晶体管漏极端的贯穿硅通孔开口中，制备导电材料。在实际运行中，第一LDMOS晶体管和第一电阻器构成电平转移电路。第一LDMOS晶体管接收与高端输入信号有关的第一信号，并且为门闩电路提供第一电平转移信号。门闩电路产生用于驱动高端驱动器的驱动信号。
参照以下的详细说明及附图后，将更好地理解本发明。
附图说明
图1表示一种传统的高压栅极驱动器集成电路的俯视图。
图2表示图1所示的传统的高压栅极驱动器集成电路的剖面图。
图3表示依据本发明的一个实施例，一种高压栅极驱动器电路的电路图。
图4表示依据本发明的一个实施例，一种3D栅极驱动器集成电路的剖面图。
图5表示依据本发明的一个实施例，一种3D栅极驱动器集成电路的制备方法流程图。
图6表示依据本发明的一个可选实施例，一种3D栅极驱动器集成电路的剖面图。
图7表示依据本发明的第二可选实施例，一种3D栅极驱动器集成电路的剖面图。
图8表示依据本发明的第三可选实施例，一种3D栅极驱动器集成电路的剖面图。
图9表示依据本发明的第四可选实施例，一种3D栅极驱动器集成电路的剖面图。
图10表示依据本发明的一个可选实施例，一种高压栅极驱动器集成电路的电路图。
具体实施方式
根据本发明的原理，一种三维（3D）栅极驱动器集成电路包含一个堆栈在低端集成电路上的高端集成电路，利用贯穿硅通孔（TSV），将高端集成电路和低端集成电路互连。因此，可以不需要端接区和掩埋层就能制备高端集成电路和低端集成电路。本发明所述的3D栅极驱动器集成电路提高了高压集成的易用性，增强了栅极驱动器集成电路的强度和可靠性。
在一个实施例中，3D栅极驱动器集成电路包含一个低端集成电路，上面带有低端驱动器和电平转移LDMOS晶体管，以及一个高端集成电路，上面带有高端驱动器。高端集成电路的衬底是浮动的，由于不必提供从低端驱动器的P-衬底绝缘，因此无需掩埋层。形成在高端集成电路上的高端驱动器利用TSV，互连到电平转移LDMOS上。在一个实施例中，结合引线将低端集成电路上的低端驱动器和高端集成电路上的高端驱动器连接到3D栅极驱动器集成电路的封装引线上。
图3表示依据本发明的一个实施例，一种高压栅极驱动器电路的电路图。参见图3，沉积高压栅极驱动器电路50，用于驱动一对N-通道功率MOSFETM1和M2，M1和M2串联在高电压源VHV（节点52）和接地端电势（节点53）之间。在本发明中，高电压源VHV为600V或600V以上。因此，N-通道MOSFETM1必须在高达600V的电压下工作。这对N-通道功率MOSFETM1和M2，在高端驱动信号HO和低端驱动信号LO的控制下，可以选择接通和断开，以产生输出信号Vs（节点54）驱动负载。
高压栅极驱动器电路50包含一个高端驱动器68，用于产生高端驱动信号HO，驱动功率MOSFETM1，以及一个低端驱动器58，用于产生低端驱动信号LO，驱动功率MOSFETM2。栅极驱动器电路50接收逻辑电压源Vdd（节点72）。栅极驱动器电路50也接收逻辑电压源Vdd产生的升压电压源Vb（节点70）以及升压电容器Cb。更确切地说，电容器Cb连接在升压电压源节点70和输出电压Vs（节点54）之间。二极管D1位于逻辑电压源Vdd（节点72）和电容器Cb（节点70）的顶板之间。更确切地说，二极管D1的阳极连接到逻辑电压源（节点72），二极管D1的阴极连接到电容器Cb的顶板（节点70）。当MOSFETM2接通时，二极管D1用于为升压电容器Cb充电，当MOSFETM1接通时，二极管D1用于提供反向闭锁。也就是说，当MOSFETM2接通时，二极管D1使电流以正向偏压的方向，从逻辑电压源Vdd流出，为电容器Cb充电。然而，当MOSFETM1接通时，二极管D1阻止电流从电容器Cb流回逻辑电压源节点。
在实际运行中，当低端功率MOSFETM2接通时，驱使输出电压信号Vs接地，逻辑电压源Vdd为电容器Cb充电，在整个电容器Cb上产生电容器电压Vc，电容器电压Vc与逻辑电压源Vdd比较接近，当Vdd=25V时，Vc也在25V左右。当高端功率MOSFETM1接通时，驱使输出电压信号Vs接近高电压源VHV，升压电压源Vb的电压值升高到Vs+Vc，例如当VHV=600V时，升压电压源Vb约为600V+25V=625V。当高端功率MOSFETM1接通时，驱使高端驱动信号HO达到升压Vb（例如625V）。因此，驱使输出电压信号Vs达到高电压源VHV的总值（例如600V）。
低端驱动器58接收低端输入信号LIN（节点56），低端输入信号LIN可以是一个CMOS或TTL兼容的逻辑输入信号。输入信号LIN为微处理器产生的脉宽调制（PWM）信号。低端驱动器58将输入信号LIN转换成低端驱动信号LO。逻辑电压源Vdd为低端驱动器58提供电压。另一方面，高端驱动器68由高端输入信号HIN（节点60）驱动，高端输入信号HIN也可以是由微处理器产生的PWM信号。然而，耦合到高端驱动器68上的高端驱动信号，是由升压电压源Vb提供电压。更确切地说，高端输入信号HIN（节点60）耦合到脉冲发生器62上，逻辑电压源Vdd为脉冲发生器62提供电压。脉冲发生器62产生设置斜杠（Set/）和复位斜杠（Reset/）信号，用于驱动高压电平转移电路64。高压电平转移电路64包含一对高压LDMOS晶体管LDM1和LDM2。LDMOS晶体管LDM1由Set/信号控制，通过电阻器R1耦合到升压电压源Vb（节点70）上。LDMOS晶体管LDM2由Reset/信号控制，通过低注入R2耦合到升压电压源Vb（节点70）上。当LDMOS晶体管LDM1和LDM2中的一个通过各自的Set/和Reset/信号接通时，LDMOS晶体管的漏极被拉低，电压为Vb减去电阻器R1或R2在漏极节点73或74上产生的电压降。
假设电阻器R1和R2具有相同的电阻值，则LDMOS晶体管的漏极节点73、74处的电压为Vb-VR，其中VR表示电阻器R1或R2上的电压降。假设电压VR约为25-30V，当高端驱动器68激活至升压电压Vb处的逻辑高电平时，升压电压源Vb升高至Vs+Vc，例如625V，驱使LDMOS晶体管的漏极节点73、74约为600。高压LDMOS晶体管LDM1和LDM2用于将脉冲发生器62产生的Set/和Reset/信号，电平转移至驱动高端驱动器68所需的电平。耦合电平转移Set和Reset信号（节点73、74），驱动SR门闩66，升压电压源Vb为SR门闩66提供电压。SR门闩66产生用于驱动高端驱动器68的脉冲信号。
在本实施例中，高压栅极驱动器电路50使用两个电平转移LDMOS晶体管，产生用于驱动高端驱动器68的电平转移Set和Reset信号。在其他实施例中，信号电平转移LDMOS晶体管可以用于将高端输入信号HIN转换成高端驱动器68的驱动信号。使用两个电平转移LDMOS晶体管的优势在于，可以匹配低端和高端驱动信号的接通和断开。
高压栅极驱动器电路50可能还包含其他的电路，例如与高端驱动器和低端驱动器有关的UVLO（欠电压闭锁）电路，检测欠电压环境，关闭栅极驱动器电路，使电压源降至工作范围以内。
如此配置下，所形成的高压栅极驱动器电路50包含在高压下工作的电路元件，例如电压值接近高电压源VHV的元件，以及在逻辑电压源Vdd下工作的电路元件。高压栅极驱动器电路50包含一个在点划线上方的高压电路区，高压浮动陷阱用于存放低压电路，包含电阻器R1、R2、SR门闩66以及高端驱动器68。在本发明中，“高压电路区”一词是指位于高压浮动陷阱内低压电路的电路区。
高压栅极驱动器电路50还包含一个在点划线下方的电压电路区，用于存放脉冲产生器62、LDMOS晶体管LDM1和LDM2，以及低端驱动器58。在传统的应用中，如图1和图2所示，高压浮动陷阱形成在电压电路区中，并且一个很大的结型端接区包围着高压浮动陷阱。而且，当衬底为P-型衬底时，高压浮动陷阱可以形成在N-型掩埋层上方的N-型外延层或P-型外延层中。当使用P-型外延层时，利用N-掩埋层周围的N-型绝缘结构，使高压浮动陷阱与P-衬底绝缘。作为一个单片集成电路时，结型端接区增大了栅极驱动器电路的尺寸，掩埋层增加了制造成本。
依据本发明的实施例，利用高端集成电路90（在点划线上方）和低端集成电路80（在点划线下方），形成高压栅极驱动器电路50。因此，电阻器R1、R2、SR门闩66和高端驱动器68形成在高端IC90上，同时脉冲产生器62、LDMOS晶体管LDM1和LDM2，以及低端驱动器58形成在低端IC80上。高端集成电路堆栈在低端集成电路上，构成一个三维栅极驱动器集成电路。通过制备高压电路区和低压电路区，分离集成电路，省去结型端接或绝缘结构。另外，虽然高压电路区形成在连接到升压电压源Vb上的高压浮动陷阱中，例如625V升压电压源Vb，高压电路区存放具有限定工作电压的低压电路，例如25-30V电路，工作电压由升压电压源Vb至Vs电压决定，Vs电压也是整个升压电容器Cb上的电压Vc。因此，即使当所有的电路节点都位于升压电压源Vb上时，LDMOS晶体管的漏极（节点73和74）和高端驱动器68的工作电压范围约为升压电容器Cb的电压Vc。由于LDMOS晶体管的漏极绝缘仅需要承受Vc的电压差，因此电连接到高压集成电路90的LDMOS晶体管漏极区的绝缘就会变得较简单。
图4表示依据本发明的一个实施例，一种3D栅极驱动器集成电路的剖面图。参见图4，3D栅极驱动器集成电路100包含一个连接到封装晶片封装底座102的低端集成电路104。低端集成电路104形成在P-型衬底105上，包含N-陷阱106a至106c，在这些陷阱中形成与低端集成电路有关的电压电路。尤其是低端驱动器可以形成在N-陷阱106a中。其他控制电路，包含UVLO电路也可以形成在N-陷阱106a中。电平转移LDMOS晶体管LD1形成在N-陷阱106b中，电平转移LDMOS晶体管LD2形成在N-陷阱106c中。除了电平转移LDMOS晶体管的漏极节点之外，低端集成电路104不包含任何高压电路元件，减少了所需的绝缘结构的数量。此外，无需使用掩埋层，就可以制备N-陷阱106a-c。在一些情况下，无需使用N-型外延层，就可以制备低端集成电路104。
低端集成电路104含有导电着陆垫110，用于将LDMOS晶体管的漏极端连接到高端集成电路114。着陆垫110形成在中间电介质层108上，通过通孔109连接到各自LDMOS晶体管LD1和LD2的漏极端。然后，通过钝化层108，使低端集成电路104钝化。在本发明中，中间电介质层和钝化层一起表示为层108。应明确，层108含有不同的绝缘电介质和钝化层。
高端集成电路114形成在P-型衬底113上，并且含有N-陷阱116a至116c，高端集成电路的低压电路就形成在这些陷阱中。P-型衬底113连接到输出电压Vs节点，使衬底电压在地电压和高电压源VHV之间切换。在本发明中，P-型衬底113有时看作是“浮动的”，是指衬底113没有连接到固定的电势上，而是在地电压和高电压源VHV之间变化的电压值。
确切地说，高端驱动器形成在N-陷阱116a中。其他控制电路，包含UVLO电路，也可以形成在N-陷阱116a中。SR门闩电路形成在N-陷阱116b和116c中。由于高端P-衬底113连接到输出电压Vs上，Vs作为高端电路的地电压参考值，并且高端集成电路114作为一个独立的集成电路，因此高端集成电路114不需要任何高压绝缘（例如625V绝缘）。此外，由于P-衬底113是“浮动的”，即使电路位于高电压源（≈600V）上，高端集成电路114仅仅经历了一个很小的电压振荡（30V），因此无需使用掩埋层就可以制备N-陷阱116a-c。在一些情况下，无需使用N-型外延层，也可以制备高端集成电路114。
电平转移电路的电阻器R1和R2形成在高端集成电路114中，并且通过中间电介质层120，与P-衬底113绝缘。电阻器R1和R2通过通孔121，连接到SR门闩电路上。然后，通过钝化层120，钝化高端集成电路114。在本发明中，中间电介质层和钝化层全部表示为层120。应明确，层120包含不同的绝缘电介质和钝化层。
在本实施例中，高端集成电路114接收来自低端集成电路104的两个输入信号。更确切地说，电平转移LDMOS晶体管的漏极连接到各自电阻器R1和R2上。在本发明的实施例中，低端集成电路104涂覆一层高压钝化层112，高端集成电路114晶片连接到高压钝化层112上。然后，利用贯穿硅通孔（TSV）结构，在LDMOS晶体管和电阻器之间形成电连接。在本实施例中，形成两个TSV结构124，将连接在电阻器R1和R2上的金属垫112，连接到连接在LDMOS晶体管漏极的着陆垫110上。TSV结构124包含一个TSV电介质层126，沿P-衬底113中通孔开口的侧壁形成。在这种情况下，TSV电介质层126使TSV中的导电材料与P-型衬底113绝缘。TSV电介质层126仅需要一种低压绝缘材料，例如30V-50V。这是因为，即使TSV节点和P-型衬底113都位于高电压值（600V）上，它们的电压之间仅存在很小的电压差（例如30V）。TSV结构124可以覆盖一个保护层128。
因此，3D栅极驱动器集成电路就形成在高压电路区和低压电路区所形成的地方，高压电路区和低压电路区形成在独立的集成电路中，并且通过TSV堆栈互连在一起。3D栅极驱动器集成电路连接到外部封装引线，是通过引线接合到高端集成电路和低端集成电路来实现的（图中没有表示出）。外部连接可以包含高端和低端输入逻辑信号HIN、LIN、逻辑电压源Vdd、升压电压源Vb以及高端、低端输出信号HO和LO。
在图4所示的实施例中，利用两个电平转移LDMOS晶体管，将Set和Reset信号通过电阻器R1和R2电平转移到高端驱动器。在其他实施例中，仅使用一个电平转移LDMOS晶体管及其对应的电阻器，就可以配置高压栅极驱动器电路。图4所示的利用两个电平转移LDMOS晶体管仅用于示例。
本发明所述的3D栅极驱动器集成电路具有众多优点。第一，3D栅极驱动器集成电路是可扩展的，能够在600-1200V的高压下工作。第二，3D堆栈结构与一维平面栅极驱动器IC结构相比，减少了芯片引脚。第三，将高端和低端电路区分出独立的集成电路后，不再需要高压端接区、掩埋层或外延层。这将缩小集成电路的尺寸，并且降低制造成本。第四，由于除去了N-掩埋层，因此N-陷阱电容降低的同时，驱动器电路中的延时也会缩短。第五，将高压电路区和低压电路区分出独立的集成电路芯片，使栅极驱动器不受闭锁的影响，增强了栅极驱动器电路的强度。最后，由于高端驱动器N-陷阱与低端驱动器N-陷阱完全分开，从而更容易通过HTRB（高温反向偏置）等可靠性测试。
图5表示依据本发明的一个实施例，一种3D栅极驱动器集成电路的制备方法的流程图。参见图5，从提供一个高端集成电路（IC）芯片和一个低端集成电路（IC）芯片开始，制备一种3D栅极驱动器集成电路的方法200。低端IC芯片包含低端驱动器、控制电路以及电平转移LDMOS晶体管等低压电路。高端IC芯片包含高端驱动器、RS门闩电路以及用于电平转移电路的电阻器等高压电路。在方法200中，例如利用晶片黏贴（步骤202），将低端IC芯片连接到晶片封装底座上。然后，利用晶片黏贴（步骤204），将高端IC芯片连接到低端IC芯片的顶部。
在一些实施例中，低端IC芯片上方形成一个高压钝化层，高端IC芯片黏贴在高压钝化层顶部。在其他实施例中，高压钝化层可以形成在高端集成电路的背面，然后带有高压钝化层的高端集成电路黏贴到低端集成电路和/或分立的LDMOS晶体管上。
然后，进行贯穿硅通孔（TSV）刻蚀或激光钻孔，在低端IC芯片上形成穿过高端IC芯片、晶片黏贴、钝化层的开口（步骤206）。低端IC芯片上的着陆垫作为TSV刻蚀的扩散终点。然后用侧壁绝缘物内衬TSV开口（步骤208）。由于TSV节点和高端IC芯片衬底之间的电压差仅为30-50V，因此侧壁绝缘物仅仅需要很低的额定电压，例如30-50V。
然后用导电材料填充TSV开口，每个填充后的通孔都用保护层密封（步骤210）。进行引线接合，将3D栅极驱动器集成电路连接到外部封装引线（步骤212）。
在上述实施例中，3D栅极驱动器集成电路中的低端集成电路作为一个单片集成电路，包含低端驱动器电路以及LDMOS晶体管。在其他实施例中，利用分立的LDMOS晶体管，低端集成电路可以作为独立的集成电路芯片。图6表示依据本发明的一个可选实施例，一种3D栅极驱动器集成电路的剖面图。参见图6，3D栅极驱动器集成电路300包含一个低端集成电路304，低端驱动器以及UVLO电路等其他控制电路形成在低端集成电路304上。低端集成电路304可以形成在带有N-陷阱306a的P-型衬底305上，用于低压电路。低端集成电路304晶片黏贴在晶片封装底座302上。
3D栅极驱动器集成电路300还包含一对底部源极分立的LDMOS晶体管器件303和307。分立的LDMOS晶体管是通用的。在一些实施例中，一个独立的集成电路包含双分立底部-源极LDMOS晶体管。还可选择，使用一对底部源极分立的沟陷阱DMOS晶体管器件。在本发明的实施例中，着陆垫310形成在中间电介质层308上，通过通孔309，与分立的LDMOS器件303和307的漏极端电接触。然后用钝化层308覆盖每个分立的LDMOS器件303、307。在本发明中，中间电介质层和钝化层一起称为层308。然后在分立的LDMOS器件303、307上方，形成一个高压钝化层312。高端集成电路314黏贴在高压钝化层312上。制备贯穿-硅通孔结构324，以便在高端集成电路314中的电阻器R1、R2和分立的LDMOS晶体管303、307的漏极端之间形成电连接，其方式参见上述图4所示。
在本发明的实施例中，3D栅极驱动器集成电路包含与低端集成电路集成的升压二极管D1（图3）。图7表示依据本发明的第二可选实施例，一种3D栅极驱动器集成电路的剖面图。参见图7，在本实施例中，3D栅极驱动器集成电路400包含一个升压二极管450，形成在低端集成电路104的P-衬底105上。升压二极管450的阴极端通过TSV452，连接到高端集成电路114上的升压电压源Vb节点上。升压二极管450的阳极端通过结合引线或金属母线，连接到逻辑电压源Vdd节点上。
图8表示依据本发明的第三可选实施例，一种3D栅极驱动器集成电路的剖面图。参见图8，在本实施例中，3D栅极驱动器集成电路500包含一个升压二极管550，作为一个分立的N-型LDMOS晶体管器件560。更确切地说，分立的LDMOS晶体管器件560的栅极和源极端短接在一起，而且短接至P-型本体。晶体管的N-型漏极扩散和P-型本体，构成一个体二极管，用作升压二极管D1。升压二极管550的阴极端（D）通过TSV552，连接到高端集成电路314上的升压电压源Vb节点。升压二极管550的阳极端、LDMOS晶体管的本体（B）通过晶片封装底座部分502b连接起来，晶片封装底座部分502b连接到逻辑电压源Vdd节点。用于LDMOS晶体管器件303、307和低端驱动器305的晶片封装底座部分302连接到地电压。
在其他实施例中，分立的P-型LDMOS晶体管器件可用作升压二极管D1。在其他情况下，N-型本体的源极和栅极端短接在一起，作为二极管的阴极，P-型漏极扩散作为二极管的阳极。
图9表示依据本发明的第四可选实施例，一种3D栅极驱动器集成电路的剖面图。参见图9，3D栅极驱动器集成电路600包含一个升压二极管650，作为一个分立的肖特基二极管器件660。升压二极管650的阴极端通过TSV652，连接到高端集成电路314上的升压电压源Vb节点。升压二极管650的阳极端通过晶片封装底座部分602b连接，晶片封装底座部分602b连接到逻辑电压源Vdd节点。用于LDMOS晶体管器件303、307和低端驱动器305的晶片封装底座部分302连接到地电压。
在本发明的实施例中，利用分立的LDMOS晶体管或集成电路上分立的肖特基二极管，可以制备升压二极管，该集成电路与含有低端驱动器和电平转移LDMOS晶体管的低端集成电路分开。也就是说，参见图7，与升压二极管450集成在低端集成电路104的同一个衬底上不同，如图8和图9所示，升压二极管可以作为分立的元件。
在上述实施例中，利用电阻器R1和R2作为LDMOS晶体管LDM1和LDM2的无源负载，制备电平转移电路。在其他实施例中，可以利用包含无源负载或有源负载在内的其他负载电路配置电平转移电路，将信号从低端集成电路转移到适合高端集成电路的电压值，也就是升压电压源Vb和输出电压Vs之间的电压。在其他实施例中，利用电流反射镜作为LDMOS晶体管LDM1和LDM2的有源负载，配置电平转移电路。图10表示依据本发明的一个可选实施例，一种高压栅极驱动器电路的电路图。为了简化，给出图3和图10中相似元件的参考值。参见图10，利用电流反射镜电路作为LDMOS晶体管LDM1和LDM2的有源负载，制备高压电平转移电路764。通过二极管所连的PMOS晶体管M2作为电流反射镜，制备电流反射镜电路，PMOS晶体管M4作为电流源。PMOS晶体管M3和M4的栅极端连接在一起。因此，PMOS晶体管M3和M4的电流反射镜电路为LDMOS晶体管LDM1和LDM2提供有源负载。如果在3D栅极驱动器集成电路中配置，电流反射镜电路的PMOS晶体管就形成在高端集成电路上，制备TSV将低端集成电路中LDMOS晶体管器件的漏极节点，连接到电流反射镜电路PMOS晶体管M3和M4的漏极端。
在其他实施例中，利用门闩电路作为有源负载，配置电平转移电路，LDMOS晶体管的漏极端（节点73、74）箝位到输出电压Vs，防止漏极节点降至电压Vs以下。利用其他有源或无源负载电路，连接到电平转移电路中的LDMOS晶体管。使用电阻器、PMOS电路反射镜以及门闩电路仅用于解释说明，不用于局限。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (26)

1.一种三维栅极驱动器集成电路，包含：
一个低端集成电路，带有一个低端驱动器以及一个第一LDMOS晶体管，低端集成电路接收低端输入信号和高端输入信号，并且提供低端输出信号；
一个堆栈在低端集成电路上的高端集成电路，带有一个高端驱动器、一个第一负载电路和一个门闩电路，高端集成电路提供高端输出信号；
一个高压钝化层形成在低端集成电路和高端集成电路之间；
一个贯穿硅通孔形成在高端集成电路和高压钝化层中，贯穿硅通孔在该处将第一负载电路电连接到形成在低端集成电路上的第一LDMOS晶体管的漏极端上，
其中，低端驱动器和高端驱动器形成一个高压栅极驱动器电路，第一LDMOS晶体管和第一负载电路构成电平转移电路，第一LDMOS晶体管接收与高端输入信号有关的第一信号，并且为门闩电路提供第一电平转移信号，门闩电路产生用于驱动高端驱动器的驱动信号。
2.如权利要求1所述的三维栅极驱动器集成电路，其中第一负载电路是由其中一个电阻器组成。
3.如权利要求1所述的三维栅极驱动器集成电路，其中低端集成电路还包含一个形成在上面的第二LDMOS晶体管，高端集成电路还包含一个第二负载电路，第二贯穿硅通孔形成在高端集成电路和高压钝化层中，以便将第二负载电路电连接到形成在低端集成电路上的第二LDMOS晶体管漏极端，第二LDMOS晶体管和第二负载电路构成一个电平转移电路，第二LDMOS晶体管接收与高端输入信号有关的第二信号，并且为门闩电路提供第二电平转移信号，门闩电路产生基于第一和第二电平转移信号的驱动信号，用于驱动高端驱动器。
4.如权利要求3所述的三维栅极驱动器集成电路，其中第一负载电路和第二负载电路包含第一和第二电阻器中的一个、一个电流反射镜电路或一个门闩电路。
5.如权利要求1所述的三维栅极驱动器集成电路，其中贯穿硅通孔包含一个侧壁电介质层形成在穿过高端集成电路的那部分通孔处。
6.如权利要求5所述的三维栅极驱动器集成电路，其中侧壁电介质层是一个低压电介质层。
7.如权利要求1所述的三维栅极驱动器集成电路，其中低端集成电路还包含一个电连接到第一LDMOS晶体管漏极端的着陆垫，着陆垫用作贯穿硅通孔的刻蚀终点。
8.如权利要求1所述的三维栅极驱动器集成电路，其中高端集成电路形成在第一导电类型的衬底中，衬底电连接到一对功率MOSFET的输出电压，高端输出信号和低端输出信号驱动这对功率MOSFET，高端驱动器形成在第二导电类型的陷阱中，该陷阱形成在不带有掩埋层的衬底中。
9.如权利要求1所述的三维栅极驱动器集成电路，其中低端集成电路形成在第一导电类型的衬底上，低端驱动器形成在第二导电类型的陷阱中，该陷阱形成在不带有掩埋层的衬底中。
10.如权利要求1所述的三维栅极驱动器集成电路，其中低端集成电路包含一个第一集成电路芯片以及一个第二集成电路芯片，所述的低端驱动器形成在第一集成电路芯片的上面，所述的第二集成电路芯片为第一分立的LDMOS晶体管，贯穿硅通孔将第一负载电路电连接到第一分立的LDMOS晶体管漏极端。
11.如权利要求10所述的三维栅极驱动器集成电路，其中高压钝化层仅形成在第一分立的LDMOS晶体管上方，高端集成电路黏贴到第一分立的LDMOS晶体管上方的高压钝化层上。
12.如权利要求10所述的三维栅极驱动器集成电路，其中高压钝化层形成在高端集成电路的背面，带有高压钝化层的高端集成电路至少黏贴在第一分立的LDMOS晶体管顶面上。
13.如权利要求1所述的三维栅极驱动器集成电路，还包含：
一个形成在低端集成电路上的升压二极管，升压二极管的阴极端通过形成在高端集成电路和高压钝化层中的第三贯穿硅通孔，连接到高端集成电路上的升压电压源节点。
14.如权利要求1所述的三维栅极驱动器集成电路，还包含：
一个升压二极管，作为分立的N-型LDMOS晶体管器件的体二极管，分立的LDMOS晶体管器件的源极、栅极和本体端电连接在一起，分立的LDMOS晶体管的漏极端通过形成在高端集成电路和高压钝化层中的第三贯穿硅通孔，连接到高端集成电路上的升压电压源节点，分立的N-型LDMOS晶体管器件电连接到晶片封装底座第一部分，晶片封装底座第一部分与连接低端集成电路的晶片封装底座第二部分电绝缘。
15.如权利要求1所述的三维栅极驱动器集成电路，还包含：
一个升压二极管，作为分立的肖特基二极管器件，分立的肖特基二极管器件的阴极端通过形成在高端集成电路和高压钝化层中的第三贯穿硅通孔，连接到高端集成电路上的升压电压源节点，分立的肖特基二极管器件电连接到晶片封装底座第一部分，晶片封装底座第一部分与连接低端集成电路的晶片封装底座第二部分电绝缘。
16.一种用于制备三维栅极驱动器集成电路的方法，包含：
制备一个具有低端驱动器以及一个第一LDMOS晶体管的低端集成电路，低端集成电路接收低端输入信号和高端输入信号，并且提供低端输出信号；
制备一个具有高端驱动器、第一电阻器和门闩电路的高端集成电路，高端集成电路提供高端输出信号；
将低端集成电路连接到晶片封装底座；
将高端集成电路通过高压钝化层，连接到低端集成电路；
刻蚀高端集成电路和高压钝化层中的贯穿硅通孔开口，贯穿硅通孔开口连接第一负载电路，并且延伸到形成在低端集成电路上的第一LDMOS晶体管的漏极端；
在贯穿硅通孔开口中制备导电材料，从而形成贯穿硅通孔将第一负载电路电连接到第一LDMOS晶体管的漏极端，
其中，低端驱动器和高端驱动器形成一个高压栅极驱动器电路，第一LDMOS晶体管和第一负载电路构成电平转移电路，第一LDMOS晶体管接收与高端输入信号有关的第一信号，并且为门闩电路提供第一电平转移信号，门闩电路产生用于驱动高端驱动器的驱动信号。
17.如权利要求16所述的方法，还包含：
在贯穿硅通孔开口中制备导电材料之前，先在穿过高端集成电路的那部分通孔开口处形成一个侧壁电介质层。
18.如权利要求17所述的方法，其中侧壁电介质层是一个低压电介质层。
19.如权利要求16所述的方法，其中低端集成电路还包含一个着陆垫，该着陆垫电连接到第一LDMOS晶体管的漏极端，刻蚀贯穿硅通孔开口包含利用着陆垫作为刻蚀终点，刻蚀贯穿硅通孔开口。
20.如权利要求16所述的方法，还包含：
为低端输入信号、高端输入信号、低端输出信号和高端输出信号，形成到低端集成电路和高端集成电路的电连接。
21.如权利要求20所述的方法，其中形成到低端集成电路和高端集成电路的电连接包含形成引线接合到低端集成电路和高端集成电路。
22.如权利要求16所述的方法，还包含：
在低端集成电路上制备一个升压二极管；并且通过形成在高端集成电路和高压钝化层中的第三贯穿硅通孔，将升压二极管的阴极端连接到高端集成电路上的升压电压源节点。
23.如权利要求16所述的方法，还包含：
制备一个升压二极管，作为分立的N-型LDMOS晶体管器件的体二极管，分立的LDMOS晶体管器件的源极、栅极和本体端电连接在一起，分立的LDMOS晶体管器件电连接到晶片封装底座第一部分，晶片封装底座第一部分与连接低端集成电路的晶片封装底座第二部分绝缘；并且
通过形成在高端集成电路和高压钝化层中的第三贯穿硅通孔，将分立的LDMOS晶体管器件的漏极端连接到高端集成电路上的升压电压源节点。
24.如权利要求16所述的方法，还包含：
制备一个升压二极管，作为分立的肖特基二极管器件，分立的肖特基二极管器件电连接到晶片封装底座第一部分，晶片封装底座第一部分与连接低端集成电路的晶片封装底座第二部分电绝缘；并且分立的肖特基二极管器件的阴极端通过形成在高端集成电路和高压钝化层中的第三贯穿硅通孔，连接到高端集成电路上的升压电压源节点。
25.如权利要求16所述的方法，其中将高端集成电路通过一个高压钝化层黏贴到低端集成电路上包含：
在低端集成电路顶面上形成一个高压钝化层；并且将高端集成电路黏贴到高压钝化层上。
26.如权利要求16所述的方法，其中将高端集成电路通过高压钝化层黏贴到低端集成电路上包含：
成电路背面制备一个高压钝化层；并且将高压钝化层黏贴到低端集成电路上。
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