CN103811490B - 带有由二极管电路互连的有源器件和隔离结构的半导体器件和驱动电路及制造方法 - Google Patents

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Abstract

本发明涉及带有由二极管电路互连的有源器件和隔离结构的半导体器件和驱动电路及制造方法。提供了一种半导体器件，包括：半导体衬底，具有第一导电类型和衬底顶表面；埋层，位于所述衬底顶表面下，其中所述埋层具有不同于所述第一导电类型的第二导电类型；下沉区域，位于所述衬底顶表面和所述埋层之间，其中所述下沉区域具有所述第二导电类型，并且隔离结构由所述下沉区域和所述埋层形成;有源器件，位于所述隔离结构所包含的半导体衬底部分内，其中所述有源器件包括所述第二导电类型的体区，其中所述体区和所述隔离结构通过具有所述第一导电类型的所述半导体衬底的一部分隔开，以及二极管电路，连接在所述隔离结构和所述体区之间。

Description

带有由二极管电路互连的有源器件和隔离结构的半导体器件 和驱动电路及制造方法
相关申请
本申请是2012年6月29日申请的美国专利申请号13/538,565的共同决的部分接续，并且转让给与本申请相同的受让人。
技术领域
实施例通常涉及半导体器件及其制造方法，更确切地说涉及带有隔离结构的横向扩散金属氧化物半导体(LDMOS)器件。
背景技术
在某些包括电感负载的片上系统（SOC）应用中，某些节点在开关期间可能会经历负电位，这可能会导致将显著的电流注入到衬底中。注入到衬底中的载流子可能干扰相邻电路并且不利地影响其运作。
因此，就不断需要可以克服这一困难和提供改进性能的改进的器件结构、材料以及制造方法。还进一步期望采用的方法、材料以及结构与现今制造能力和材料相容，并且不需要对可用的制造程序进行实质性修改或不需要大幅增加制造成本。此外，结合附图和前述的技术领域和背景，从后续的详细说明书和所附的权利要求中来看，各种实施例的其它所需特征和特性将变得清楚。
附图说明
结合以下附图，以下的实施例将会得到描述，其中类似的数字表示类似的元素，以及
图1示出了根据实施例的包括被配置以驱动包括电感负载的外部电路的驱动电路的电子系统的简化图；
图2示出了根据实施例的带有包括肖特基二极管的二极管电路的P-类型、横向扩散金属氧化物半导体场效应晶体管(PLDMOSFET)的截面图；
图3示出了根据实施例的图2的PLDMOSFET的简化电路表征；
图4示出了根据可选实施例的图2的PLDMOSFET的简化电路表征，带有包括与肖特基二极管串联的电阻网络的二极管电路；
图5示出了根据另一可选实施例的图2的PLDMOSFET的简化电路表征，带有包括与肖特基二极管并联的电阻网络的二极管电路；
图6示出了根据可选实施例的带有包括PN结二极管的二极管电路的PLDMOSFET的截面图；
图7示出了根据另一可选实施例的带有包括多晶硅二极管的二极管电路的PLDMOSFET的截面图；
图8示出了根据实施例的图6和图7的PLDMOSFET的简化电路表征；
图9示出了根据可选实施例的图6和图7的PLDMOSFET的简化电路表征，带有包括与PN结二极管串联的电阻网络的二极管电路；
图10示出了根据另一可选实施例的图6、图7的PLDMOSFET的简化电路表征，带有包括与PN结二极管并联的电阻网络的二极管电路；
图11示出了根据实施例的PLDMOSFET的截面图，带有包括一个或多个肖特基二极管和一个或多个PN结二极管的组合的二极管电路；
图12示出了根据实施例的图11的PLDMOSFET的简化电路表征；
图13示出了根据可选实施例的PLDMOSFET的截面图，带有包括一个或多个肖特基二极管和一个或多个PN结二极管的组合的二极管电路；
图14示出了根据实施例的图13的PLDMOSFET的简化电路表征；
图15示出了根据实施例的电子系统的简化图，其中该电子系统包括被配置以驱动包括电感负载的外部电路的驱动电路；
图16示出了根据可选实施例的带有包括肖特基二极管的二极管电路的PLDMOSFET的截面图；
图17示出了根据实施例的图16的PLDMOSFET的简化电路表征；
图18示出了根据可选实施例的图16的PLDMOSFET的简化电路表征，带有包括与肖特基二极管串联的电阻网络的二极管电路；
图19示出了根据另一可选实施例的图16的PLDMOSFET的简化电路表征，带有包括与肖特基二极管并联的电阻网络的二极管电路；
图20示出了根据可选实施例的带有包括PN结二极管的二极管电路的PLDMOSFET的截面图；
图21示出了根据另一可选实施例的带有包括多晶硅二极管的二极管电路的PLDMOSFET的截面图；
图22示出了根据可选实施例的图20和图21的PLDMOSFET的简化电路表征；
图23示出了根据可选实施例的图20、图21的PLDMOSFET的简化电路表征，带有包括与PN结二极管串联的电阻网络的二极管电路；
图24示出了根据另一可选实施例的图20、图21的PLDMOSFET的简化电路表征，带有包括与PN结二极管并联的电阻网络的二极管电路；
图25示出了根据实施例的PLDMOSFET的截面图，带有包括一个或多个肖特基二极管和一个或多个PN结二极管的组合的二极管电路；
图26示出了根据实施例的图25的PLDMOSFET的简化电路表征；
图27示出了根据可选实施例的PLDMOSFET的截面图，带有包括一个或多个肖特基二极管和一个或多个PN结二极管的组合的二极管电路；
图28示出了根据实施例的图27的PLDMOSFET的简化电路表征；
图29根据各种实施例的下沉区域、肖特基接触、或PN结二极管的穿过衬底顶面处的下沉区域一路延伸的P-类型区域的环形配置的简化顶视图；
图30示出了根据实施例的下沉区域和PN结二极管的没有穿过衬底顶面处的下沉区域一路延伸的P-类型区域的环形配置的简化顶视图；
图31示出了根据实施例的下沉区域、第一PN结二极管的第一P-类型区域、以及第二PN结二极管的第二P-类型区域的环形配置的简化顶视图；
图32示出了根据另一可选实施例的在围绕器件的有源区域的环形下沉区域周围，以交替布置来布置的肖特基接触和P-类型区域的配置的简化顶视图；以及
图33示出了根据各种实施例的形成图2、图6、图7、图11、图13、图16、图20、图21、图25以及图27中所说明的器件的方法，并且将这些器件合并到带有电感负载的系统的简化流程图。
具体实施方式
以下的详细说明书仅仅是示例的，不旨在限定本发明或本申请以及本发明的使用。此外，也不旨在被先前技术领域、背景、或以下详细说明书中的任何明示或暗示的理论所限定。为了简便以及清晰的说明，附图说明了构造的一般方式，并且说明书以及众所周知的特征和技术的细节或可被忽略以避免不必要地模糊本发明。此外，附图中的元素不一定按比例绘制。例如，附图中的一些元素或区域的尺寸相对于其它元素或区域或可被夸大以帮助提高对本发明实施例的理解。说明书以及权利要求中的术语“第一”、“第二”、“第三”、“第四”等等，如果有的话，或可被用于区分相似元素之间并且不一定用于描述特定顺序或时间顺序。应了解术语的这种用法在适当的情况下是可以互换的以便本发明所描述的实施例例如，能够以不是本发明所说明的顺序或不同于本发明所描述的其它方式被使用。此外，术语“包括”、“包含”、“有”或其的任何变化形式旨在涵盖非排他性内容，以便包括一列元素或步骤的过程、方法、物件、或器具不需要被限定于那些元素或步骤，但可能包括其它没有明确列出的或是这个过程、方法、物件、或器具固有的其它元素或步骤。说明书和权利要求中的术语“左边”、“右边”、“里面”、“外面”、“前面”、“后面”、“向上”、“向下”、“底部”、“顶部”、“之上”、“之下”、“上面”、“下面”等等，如果有的话，是被用于描述相对位置并且不一定用于描述空间中的固定位置。应了解本发明所描述的实施例或可在其它情况下而不是本发明所说明的或以其它方式所描述的情况下被使用。本发明所使用的术语“耦合”被定义为以一种电或非电方式直接或间接连接。本发明所描述的各种实施例是通过特定导电类型的半导体器件以及结构说明的，该半导体器件以及结构有各种适合于该导电类型器件或结构的P和N掺杂区域。但是这仅仅是为了便于解释并且不旨在限定。本领域所属技术人员将了解相反导电类型的器件或结构可以通过互换导电类型而被提供，以便P-类型区域变为N-类型区域，反之亦然。或者，下面所说明的特定区域可以通常被称为是“第一导电类型”和“第二导电类型”，其中第一导电类型可以是N类型或P类型，那么第二导电类型可以是P类型或N类型等等。此外，为了便于解释并且不旨在限定，本发明的各种实施例在本发明被描述为硅半导体，但是本领域所属技术人员将了解本发明不被限定为硅，而是适用于多种半导体材料。非限定性例子是其他类型的IV族半导体材料以及III-V和II-VI族半导体材料、有机半导体材料以及其组合，其中采取了块的形式、层的形式、薄膜形式、绝缘体上硅形式(SOI)或其组合。这些材料可以是单晶或多晶或非晶质或其组合。图1示出了根据实施例的包括驱动电路110的电子系统100的简化图，驱动电路110被配置以驱动包括电感负载132的外部电路130。系统100可以在汽车或其它车辆内被实施，其中电感负载132表示电机的一部分，或其它车辆的电感部件。或者，系统100或其派生可以被用于汽车或车辆应用以外的应用。根据实施例，驱动电路110是片上系统（SOC）的一部分，其中驱动电路110和SOC的其它部分形成于单个半导体衬底（以下被称为“SOC衬底”）上。例如，SOC也可能包括各种处理组件、存储器阵列、（例如，闪存阵列、静态随机存取存储器（SRAM）阵列、等等）、以及其它电路。简单起见，SOC的其它部分在图1中未进行说明。正如在下面将要更详细解释的，实施例涉及被配置以减小或消除来自电感负载132或其它来源的的注入SOC衬底的不期望的电流的系统和半导体组件。
驱动电路110和SOC的其它部分至少通过“高侧栅极”（HG）引脚140、“高侧源极”（HS）引脚141、“低侧栅极”（LG）引脚142、“低侧源极”（LS）引脚143、以及接地引脚144耦合于外部电路130。虽然在本发明被称为“引脚”，引脚140-144可能包括引脚、引线、凸块、焊球的任意组合或其它类型的接触。在图1中，穿过引脚140-144的垂直虚线表示SOC（包括驱动电路110）和外部电路130之间的划分。正如上面所提到的，外部电路130包括电感负载132。此外，外部电路130包括第一“高侧”FET133、第二“低侧”FET134、以及分流电阻器136。正如在下面将要更详细解释的，在某些情况下，电感负载132可以作为耦合于驱动电路110的注入电流源。正如图1所显示的，高侧FET133和低侧FET134各自包括体二极管。HS引脚141在节点120耦合于电感负载132的输入端子、高侧FET133的源极、以及低侧FET134的漏极。低侧FET134的源极耦合于LS引脚143并通过分流电阻器136耦合接地。高侧FET133的栅极耦合于HG引脚140，并且高侧FET133被导通和断开以响应通过HG引脚140从驱动电路110接收到的信号。低侧FET134的栅极耦合于LG引脚142，并且低侧FET134被导通和断开以响应通过LG引脚142从驱动电路110接收到的信号。根据实施例，沿着第一电流路径，驱动电路110包括至少第一N-类型LDMOS场效应晶体管（NLDMOSFET）112和至少第一P-类型LDMOSFET（PLDMOSFET）116。节点150将NLDMOSFET112的漏极和PLDMOSFET116的源极和体区耦合于HG引脚140。节点151将NLDMOSFET112的源极和体区以及PLDMOSFET116的漏极耦合于HS引脚141。沿着第二电流路径，驱动电路110也可以包括第二NLDMOSFET114和第二PLDMOSFET118。节点152将NLDMOSFET114的漏极和PLDMOSFET118的源极和体区耦合于LG引脚142。节点153将NLDMOSFET114的源极和体区以及PLDMOSFET118的漏极耦合于LS引脚143。SOC衬底通过接地引脚144被连接到系统接地。
正如结合其它附图将要被详细描述的，PLDMOSFET116和118的有源区域分别可以形成于隔离结构或隔离“凹陷区”（例如，N-类型埋层和围绕有源区域的N-类型下沉区域）内。此外，NLDMOSFET112和114的有源区域分别同样地可以形成于隔离结构内。隔离结构被配置以将NLDMOSFET112和114以及PLDMOSFET116和118的有源区域从SOC衬底的剩余部分隔开。隔离结构可以允许NLDMOSFET112和114以及PLDMOSFET116和118用体偏压进行操作。此外，在正常操作条件下，隔离结构可以有助于防止电流注入SOC衬底。例如，在图1中，二极管113和115表示与NLDMOSFET112和114相关联的埋层-衬底二极管，以及二极管117和119表示与PLDMOSFET116和118相关联的埋层-衬底二极管，其中二极管113、115、117以及119允许引脚141-143被置于正电位处而不短路SOC衬底。
在某些系统中，PLDMOSFET116和118的源极以及其相关隔离结构是通过金属化被电短路，以便源电极和隔离结构总是处在相同电位。此外，在PLDMOSFET116和118中，体区可以与衬底表面处或衬底表面下面的隔离结构合并，在这种情况下，隔离结构（或更确切地说N-类型下沉区域）可以被认为是体连结（tie）。源区和体区通常被保持在高电位（例如，Vdd），并且通过隔离结构短路了源极，同时合并隔离结构和体区使得体区和N-类型埋层之间的衬底部分更好地将满反向偏压维持在最大Vdd处。同样，NLDMOSFET112和114的漏极以及其相关隔离结构可以通过金属化被电短路，以便漏极电极和隔离结构总是处在相同电位。这样的布置是有利的，因为在NLDMOSFET112和114中，位于漂移区和每个隔离结构埋层之间的衬底材料可能不能够将满反向偏压维持在来自漂移区和埋层的最大Vdd处。
虽然载流区域（NLDMOSFET112和114的漏区、以及PLDMOSFET116和118的源区）一起被分别短路到NLDMOSFET112和114的隔离结构以及PLDMOSFET116和118的体区在很多操作条件下可以很好地工作，然而，在某些其它操作条件下，这种布置可能会允许不期望的电流注入到SOC衬底。例如，在驱动电路110断开高侧FET133（例如，通过导通NLDMOSFET112）的那一刻，低侧FET134也被断开（例如，NLDMOSFET114导通）。在这种状态下，电感负载132内的电流可以将HS引脚141推到负，直到低侧FET134的体二极管被正向偏压。驱动电路110可以被控制以导通低侧FET134，以在一段时间之后降低低侧FET134的功耗。然后，节点120和HS引脚141（从而在NLDMOSFET112的源极和体区）处的负电位被分流电阻器136的电阻和低侧FET134的RDSON总和乘以电感负载电流所限定。在LS引脚143（以及NLDMOSFET114的源极和体区）处，较小的负电位被分流电阻器136的电阻乘以电感负载电流所限定。在高侧FET133被断开之后的一段时间，NLDMOSFET112和114有正栅极-源极电压（Vgs），因此引起漏极与NLDMOSFET112和114的源极短路。在NLDMOSFET112和114的漏极电极以及隔离结构仅仅被短路的系统中，HS引脚141和LS引脚143处的负电位可以穿过NLDMOSFET112和114的导电通道随后进入节点150、152和SOC衬底内的至少两个注入点（N-类型区域）。因为HS引脚141处的负电位大于LS引脚143处的负电位，作为HS引脚141处的负电位的结果的电流注入电位是比作为LS引脚143上的负电位的结果的电流注入电位大的问题。为了在一段更长的时间避免在低侧FET134的体二极管内的高功耗，低侧FET134在断开高侧FET133不久之后被导通（即，通过断开NLDMOSFET114）。然而，节点120处的电位（因此HS引脚141）将仍然为负，并且电流注入问题可能仍然存在，虽然程度较小。
根据各种实施例，驱动电路110包括被配置以减小或消除在上述所描述的或其它操作条件下电流注入SOC衬底的进一步的电路。尤其，在实施例中，驱动电路110包括耦合于NLDMOSFET112的漏区和隔离结构之间的第一二极管电路160、耦合于NLDMOSFET114的漏区和隔离结构之间的第二二极管电路161、耦合于PLDMOSFET116的源区和隔离结构之间的第三二极管电路162、以及耦合于PLDMOSFET118的源区和隔离结构之间的第四二极管电路163。通过将二极管电路160-163插入到这些位置，注入电流可以被减小或消除。更具体的，注入点被移动到二极管电路160-163的后面，从而显著限制了在HS引脚141和/或LS引脚143处的给定电位可以被注入到SOC衬底的电流。例如，在正常操作条件下高侧被断开期间，HS引脚处的电压141可以在约-0.3伏和-6.0伏（或某些其它正常工作值）之间摇摆不定。根据各种实施例，取决于应用，二极管电路160-163可以包括带有小于、大于、或等于最低正常负操作电压的击穿电压的二极管。虽然未在图1中被说明，驱动电路110可以包括附加NLDMOSFET和/或PLDMOSFET器件，也可以包括耦合于其漏极或源区和隔离结构之间的二极管电路以减小或消除电流注入SOC衬底。
正如本发明所使用的，“二极管电路”是包括一个或多个二极管的电路。正如结合剩余的附图在下面将要更详细描述的，“二极管”可以形成于肖特基接触和掺杂半导体区、PN结、多晶硅二极管、以及这些或其它二极体组件的组合。此外，当本发明提及“二极管”的时候，应了解该术语可以包括单个二极管或串联或并联的二极管布置。同样地，当本发明提及“电阻网络”的时候，应了解该术语可以包括单个电阻器或串联或并联的电阻器布置。正如在下面将要更详细解释的，本发明所讨论的“二极管电路”实施例包括至少一个二极管，并且也可以包括一个或多个其它组件（例如，一个或多个电阻网络或与二极管电路的二极管串联和/或并联在一起的其它组件）。
PLDMOSFET实施例（例如，PLDMOSFET116）以及相关联的二极管电路（例如，二极管电路162）在下面被更详细描述。例如，根据实施例，耦合PLDMOSFET116的源区和隔离结构的二极管电路162包括肖特基二极管。这样的实施例在图2中被说明；图2是带有包括肖特基二极管的二极管电路（例如，图1的二极管电路162）的PLDMOSFET200（例如，图1的PLDMOSFET116）的截面图，也将在下面被更详细解释。根据实施例，PLDMOSFET200（以及稍后被讨论的图6、图7、图11、以及图13的PLDMOSFET600、700、1100、1300）的各个区域有以与图2中所说明的横断面垂直的平面取向环形配置。虽然本发明的附图和描述特别适用于双栅指配置，本发明主题范围并不限定于这样的配置。根据本发明的描述，本领域所属技术人员将了解如何改变所说明的和所描述的实施例以应用包括多个（即，>2）栅指的配置，其中相邻的栅指可以共享漏极（例如，漏区236）。
PLDMOSFET200形成于有衬底顶表面212的半导体衬底210（例如，结合图1所讨论的SOC衬底）上和内。根据实施例，PLDMOSFET200包括实质上围绕与PLDMOSFET200的有源区域230（即，在有源器件形成于其内的衬底210内的区域）相关联的衬底的部分216。换句话说，有源器件可以被认为被包含在隔离结构中。隔离结构是箱式结构，形成于N-类型埋层（NBL）220（位于衬底顶表面212下面的一定深度）和从衬底顶表面212延伸到NBL220深度的N-类型下沉区域222。下沉区域222可以通过使用单个植入步骤形成；该步骤有足以使得下沉区域222能够延伸到NBL220的植入能量，或下沉区域222可以通过使用有不同植入能量的多个植入过程被形成，从而在不同深度形成了一系列互连下沉子区域。
PLDMOSFET200还包括形成于有源区域230内的有源器件。根据实施例，有源器件包括P-类型漂移区232、N-类型体区234、P-类型漏区236、P-类型源区238、以及栅电极242（以及相应的没有编号的栅极介电质）。漂移区232形成于有源区域230的中心部分内，并且从衬底顶表面212延伸到衬底210中小于NBL220的深度的深度。漏区236形成于漂移区232内，并且比漂移区232重掺杂。漏区236从衬底顶表面212延伸到衬底210中显著地小于漂移区232的深度的深度。导电互连将漏区236电耦合于漏极端子266。
体区234形成于漂移区232和下沉区域222之间，并且从衬底顶表面212延伸到衬底210小于NBL220的深度的深度，并且可以大于漂移区232的深度（虽然体区234也可以延伸到实质上等于或小于漂移区232的深度的深度）。在实施例中，体区234相邻于漂移区232。此外，在实施例中，正如图2中所显示的，体区234与下沉区域222合并。因此，隔离结构（或者更具体说是下沉区域222）可以被认为是体连结。在替代实施例中，体区234可以与漂移区232和/或下沉区域222横向分离（例如，正如在图16的实施例中，其中体区1634通过P-类型间隙1637与下沉区域1622分离），或体区234可以重叠漂移区232和/或下沉区域222（生成带有与沟道或漂移区232和/或下沉区域222内的掺杂分布不同的掺杂分布的区域）。源区238形成于体区234内，从衬底顶表面212延伸到衬底210显著地小于体区234的深度的深度。源区238可以比漂移区232更加重掺杂。栅电极242形成于大体上位于漏区236和源区238之间的衬底顶表面212上的栅氧化层上。导电互连将栅电极242电耦合于栅极端子264。
根据实施例，PLDMOSFET200可以还包括正如图2所显示的各种浅沟槽隔离（STI）结构250、252。例如，在衬底顶表面212，STI250在漂移区232内相邻于漏区236，STI252被置于源区238和隔离结构（或者更具体说是下沉区域222）之间。在替代实施例中，STI结构250和/或252中的一个或者二者可以被排除在外。例如，STI252可以被排除在外，以及源区238和下沉区域222可以一起被短路。此外，STI250可以被排除在外，将PLDMOSFET200成为“有源漂移器件”，而不是图2中所说明的“场漂移器件”。包括STI250允许高的栅极-漏极电位，同时降低了栅氧化层破裂的风险。在另一替代实施例中，某些或所有STI结构可以被替代为防止硅化物在表面形成的硅化物阻挡层，否则硅化物会将各个区域一起短路。
根据实施例，PLDMOSFET200还包括连接在源区238和隔离结构之间的二极管电路（例如，图1的二极管电路162）。尤其在实施例中，二极管电路包括形成于肖特基接触246（例如，用硅化物在衬底顶表面212上形成）和下沉区域222的顶面之间的金属-半导体结的肖特基二极管。在替代实施例中，肖特基接触246可以形成于不与衬底顶表面212共面的侧壁或其它表面上。根据实施例，导电互连电耦合源区238、肖特基接触246、以及源极端子262。肖特基二极管可以被设计以提供期望的取决于应用的击穿电压（例如，大于、小于或等于正常的、负得最多的操作电压的击穿电压）。例如，在实施例中，肖特基二极管被设计以提供在约-0.3伏至约-14.0伏范围内的反向击穿电压，虽然也可以实现更小或更大的击穿电压。
正如上面所提到的，根据替代实施例，体区234（例如图16的体区1634）可以与下沉区域（例如图16的体区1622）横向分离，以便P-类型间隙存于体区和下沉区域之间（例如如图16的实施例随后讨论的）。此外，STI结构或硅化物阻挡层（例如图16的STI结构1654）可以被包括在衬底表面处以确保各区域之间的隔离。P-类型间隙可以形成于隔离结构（延伸朝向体区和下沉区域之间的衬底顶表面）内的P-类型衬底（例如图16的衬底1610的部分1616）的部分（例如图16的部分1637），或形成于从衬底顶表面延伸并且位于体区和下沉区域之间的P-类型阱区域。在这些实施例中，PLDMOSFET（例如图16的PLDMOSFET1600）可以还包括形成于体区（例如，源区和下沉区域之间，在那里体接触区可以通过STI结构或硅化物阻挡层与源区分离）内的N-类型体接触区（例如图16的体接触区1635）。体接触区和源区（例如图16的源区1638）可以通过导电互连电耦合（短路的），以及二极管电路（例如图16的二极管电路1562）可以电耦合于隔离结构（例如，例如图16的下沉区域1622）以及短路的源和体区之间。在正常工作期间，当体区234、源区238、以及隔离结构都处于高电位的时候，隔离结构和体区可以通过它们之间的P-类型间隙的横向耗尽（例如，可以在它们之间的击穿之前被完全耗尽）而被有效地短路，或通过体区和NBL之间的P-类型衬底部分的垂直耗尽而被有效地短路，无论从哪个先开始。
图3示出了根据实施例的图2的PLDMOSFET200的简化电路表征300。再参照图2，端子362（例如，端子262）耦合于源区（例如，源区238）、端子364（例如，端子264）耦合于栅电极（例如，栅电极242）、以及端子366（例如，端子266）耦合于漏区（例如，漏区236）。
根据实施例，以及正如上面所讨论的，PLDMOSFET还包括电耦合于源区（例如，源区238）和器件的隔离结构之间的肖特基二极管346（例如，肖特基接触246和下沉区域222之间的界面）。更具体地，肖特基二极管346的阳极耦合于源区，以及肖特基二极管346的阴极由隔离结构（例如，下沉区域222和NBL220的组合）形成。在节点320，二极管314表示了由隔离结构和隔离结构外面的衬底部分之间的界面形成的二极管。
在源电位被升高的正常工作期间，肖特基二极管346被正向偏置。因此，隔离结构电位紧密地跟随源区电位，其中在肖特基势垒处只有很小的电压降落。另一方面，当源极电位转换到负电压的时侯，隔离结构电位被肖特基二极管346的反向击穿电压（例如，在约-0.3伏至约-14.0伏之间）保持。当源极电位变为负的时侯，通过保持隔离结构的电位，如果源极和隔离结构仅仅是短路而可能会发生的注入到衬底的载流子可以被减少或消除，从而避免了相邻电路块的中断。
根据另一实施例，二极管电路（例如，图1的二极管电路162）可以包括与肖特基二极管串联的电阻网络。例如，根据替代实施例，图4是图2的PLDMOSFET200的简化电路表征400，带有包括与肖特基二极管446串联的电阻网络410的二极管电路。与图3的实施例相类似，端子462（例如，端子262）耦合于源区（例如，源区238）、端子464（例如，端子264）耦合于栅电极（例如，栅电极242）、以及端子466（例如，端子266）耦合于漏区（例如，漏区236）。
肖特基二极管446（例如，肖特基接触246和下沉区域222之间的界面）和电阻网络410串联电耦合于源区（例如，源区238）和器件的隔离结构之间。例如，电阻网络410可以由多晶硅形成，并且可以位于衬底顶面的绝缘区域（例如，在STI252）上。或者，电阻网络410可以由其它材料形成和/或位于其它地方。在操作期间，当源极电位转换到负电压的时候，隔离结构电位被电阻网络410两端的电压降落和肖特基二极管446的反向击穿电压（例如，在约-0.3伏至约-14.0伏之间）的串联保持。肖特基二极管446和电阻网络410的组合可以允许更灵活地构造肖特基二极管446。此外，选择电阻网络410的值以实现最佳整体导致了保持PLDMOSFET的完整性，静电放电（ESD）的鲁棒性可以被实现，同时降低了衬底注入。更具体地，例如，在肖特基二极管446碰上击穿（例如，在ESD应力期间）的条件下，流过肖特基二极管446的电流被电阻网络410限定到其容量程度，从而降低了ESD事件可能损坏肖特基二极管446的概率。
根据另一实施例，二极管电路（例如，图1的二极管电路162）可以包括与肖特基二极管并联的电阻网络。例如，根据替代实施例，图5是图2的PLDMOSFET200的简化电路表征500，带有包括与肖特基二极管546并联的电阻网络510的二极管电路。与图2的实施例相类似，端子562（例如，端子262）耦合于源区（例如，源区238）、端子564（例如，端子264）耦合于栅电极（例如，栅电极242）、以及端子566（例如，端子266）耦合于漏区（例如，漏区236）。
肖特基二极管546（例如，肖特基接触246和下沉区域222之间的界面）和电阻网络510并联电耦合于源区（例如，源区238）和器件的隔离结构之间。例如，电阻网络510可以由多晶硅形成，并且可以位于衬底顶面的绝缘区域（例如，在STI252）上。或者，电阻网络510可以由其它材料形成和/或位于其它地方。在操作期间，当源极电位转换到负电压的时候，隔离结构电位被电阻网络510两端的电压降落与肖特基二极管546的反向击穿电压（例如，在约-0.3伏至约-14.0伏之间）的并联保持。由于有了结合图4所讨论的二极管电路，肖特基二极管546和电阻网络510的组合可以允许更灵活地构造肖特基二极管546。此外，在某些条件下，电阻网络510可以用作保持隔离结构的电位更靠近PLDMOSFET的漏极电位。例如，当源极电位降低的时候（虽然仍是正的），隔离结构的电位仅仅被肖特基二极管546的电容下拉，这可能是足够的，也可能不够。在这样一种情况下，电阻网络510可以有助于隔离结构的电位朝着源极电位放电。当源极电位转换到负的时候，虽然可能加入了某些少数载流子注入，但是电阻网络510可以限制载流子注入的数量。
在结合图4和图5所讨论的实施例中，二极管电路（例如，图1的二极管电路162）包括肖特基二极管（例如，肖特基二极管446、546）以及与肖特基二极管串联耦合的电阻网络（电阻网络410）或与肖特基二极管并联耦合的电阻网络（电阻网络510）。在另一替代实施例中，二极管电路可以包括肖特基二极管以及与肖特基二极管串联耦合的第一电阻网络和与肖特基二极管并联耦合的第二电阻网络，以实现可以由串联耦合和并联耦合的电阻网络布置提供的优点。
在结合图2-图5所讨论的实施例中，耦合PLDMOSFET（例如，图1的PLDMOSFET116）实施例的源区和隔离结构的二极管电路（例如，图1的二极管电路162）包括肖特基二极管。根据其它实施例，耦合PLDMOSFET实施例的源区和隔离结构的二极管电路反而包括PN结二极管（例如，包括PN结（图6）或多晶硅二极管（图7））。例如，图6和图7是PLDMOSFET600、700（例如，图1的NLDMOSFET112）的截面图，各自有包括PN结二极管的二极管电路（例如，图1的二极管电路162）。PLDMOSFET600、700（图6、图7）的很多结构与结合图2详细讨论的PLDMOSFET200的结构相类似。简便起见，类似结构元素在下面不进行详细讨论，但是结合图2的讨论同样适用于图6和图7。此外，图6和图7的共同元素在下面被一起讨论，并且器件之间的差异在后面被详细说明。
PLDMOSFET600、700形成于P-类型半导体衬底610、710（例如，结合图1所讨论的SOC衬底）内或上，该衬底有衬底顶表面612、712。每PLDMOSFET600、700包括隔离结构；该隔离结构实质上围绕了对应于PLDMOSFET600、700有源区域630、730的衬底610、710的部分616、716。隔离结构形成于NBL620、720（位于衬底顶表面612、712下面的一定深度）和从衬底顶表面612、712延伸到NBL620、720的深度的N-类型下沉区域622、722。PLDMOSFET600、700还包括形成于有源区域630、730内的有源器件。根据实施例，有源器件包括P-类型漂移区632、732、N-类型体区634、734、P-类型漏区636、736、P-类型源区638、738、以及栅电极642、742。在实施例中，体区634、734相邻于漂移区632、732。此外，在一个实施例中，体区634、734与下沉区域622、722合并，如图6、7所示。因此，隔离结构（或者更具体说是下沉区域622、722）可以被认为是体连结。在替代实施例中，体区634、734可以与漂移区632、732和/或下沉区域622、722横向分离（例如如图20、21的实施例所示，其中体区2034、2134通过P-类型间隙2037、2137与下沉区域2022、2122分离），或体区634、734可以重叠漂移区632、732和/或下沉区域622、722（生成带有与沟道或漂移区632、732和/或下沉区域622、722内的掺杂分布不同的掺杂分布的区域）。导电互连将漏区636、736电耦合于漏极端子666、766。同样地，导电互连将栅电极642、742电耦合于栅极端子664、764。PLDMOSFET600、700可以还包括STI结构650、750、652以及752。在替代实施例中，某些或所有STI结构650、750、652和/或752可以被排除在外。在其它替代实施例中，某些或所有STI结构可以被替代为硅化物阻挡层。
根据实施例，PLDMOSFET600（图6）还包括二极管电路（例如，图1的二极管电路162），该二极管电路包括被连接在源区638和隔离结构之间的PN结二极管。更具体地，PLDMOSFET600还包括延伸到下沉区域622的P-类型区域646，其中P-类型区域646可以比P-类型漂移区632更加重掺杂。P-类型区域646和下沉区域622之间的PN结形成了二极管电路的PN结二极管。根据实施例，导电互连电耦合源区638、P-类型区域646、以及源极端子662。PN结二极管可以被设计以提供期望的取决于应用的击穿电压（例如，大于、小于或等于正常的、负的最多的操作电压的击穿电压）。例如，在实施例中，PN结二极管可以被设计以提供在约-0.3伏至约-14.0伏范围内的反向击穿电压，虽然也可以实现更小或更大的击穿电压。
根据另一实施例，PLDMOSFET700（图7）还包括二极管电路（例如，图1的二极管电路162），二极管电路包括被连接在源区738和延伸到下沉区域722的N-类型区域724之间的多晶硅二极管746，其中N-类型区域724比下沉区域722更加重掺杂以给下沉区域722提供欧姆接触。例如，多晶硅二极管746可以形成于定义了多晶硅二极管746的击穿电压的中性间隔区域间隔开的P-类型区域和N-类型区域。多晶硅二极管746可以形成于衬底顶面（例如，正如所显示的在STI752上）的绝缘区域上。或者，二极管746可以由其它材料形成和/或位于其它地方。在实施例中，多晶硅二极管746可以被设计以提供期望的取决于应用的大于、小于或等于正常的、负的最多的操作电压的击穿电压（例如，在约-0.3伏至约-14.0伏范围内的击穿电压，虽然也可以实现更小或更大的击穿电压）。根据实施例，导电互连电耦合源区738、多晶硅二极管746的阳极、以及源极端子762。另一导电互连将多晶硅二极管746的阴极电耦合于衬底顶表面712处的下沉区域722。
图8示出了根据实施例的图6和图7的PLDMOSFET600、700的简化电路表征800。还参照图6和图7，端子862（例如，端子662、762）耦合于源区（例如，源区638、738）、端子864（例如，端子664、764）耦合于栅电极（例如，栅电极642、742）、以及端子866（例如，端子666、766）耦合于漏区（例如，漏区636、736）。
根据实施例，以及正如上面所讨论的，PLDMOSFET还包括电耦合于源区（例如，源区638、738）和器件的隔离结构之间的PN结二极管846（例如，形成于P+区域646和下沉区域622之间的PN结二极管、或多晶硅二极管746）。更具体地，PN结二极管846的阳极耦合于源区，以及PN结二极管846的阴极由隔离结构（例如，下沉区域622、722和NBL620、720的组合）形成。在节点820，二极管814表示了由隔离结构和隔离结构外面的部分衬底之间的界面形成的二极管。
在源极电位被升高的正常工作期间，PN结二极管846被正向偏置。因此，隔离结构电位紧密地跟随源区电位，其中在PN结只有相对小的正向电压降落。另一方面，当源极电位转换到负电压的时侯，隔离结构电位被PN结二极管846的反向击穿电压（例如，在约-0.3伏至约-14.0伏之间）保持。由于有了结合图2先前所讨论的实施例，当源极电位变为负的时侯，通过保持隔离结构电位，如果源极和隔离结构仅仅是短路而可能会发生的注入到衬底的载流子可以被减少或消除，从而避免了相邻电路块的中断。
根据另一实施例，二极管电路（例如，图1的二极管电路162）可以包括与PN结二极管串联的电阻网络。例如，图9示出了根据可选实施例的图6、图7的PLDMOSFET600、700的简化电路表征900，带有包括与PN结二极管946串联的电阻网络910的二极管电路。与图8的实施例相类似，端子962（例如，端子662、762）耦合于源区（例如，源区638、738）、端子964（例如，端子664、764）耦合于栅电极（例如，栅电极642、742）、以及端子966（例如，端子666、766）耦合于漏区（例如，漏区636、736）。
PN结二极管946（例如，形成于P+区域646和下沉区域622之间的PN结二极管、或多晶硅二极管746）和电阻网络910串联电耦合于源区（例如，源区638、738）和器件的隔离结构之间。例如，电阻网络910可以由多晶硅形成，并且可以位于衬底顶面的绝缘区域（例如，在STI652、752）上。或者，电阻网络910可以由其它材料形成和/或位于其它地方。在操作期间，当源极电位转换到负电压的时候，隔离结构电位被电阻网络910两端的电压降落与PN结二极管946的反向击穿电压（例如，在约-0.3伏至约-14.0伏之间）的串联保持。由于有了结合图4先前所讨论的实施例，PN结二极管946和电阻网络910的组合可以提供某些有益效果。
根据另一实施例，二极管电路（例如，图1的二极管电路162）可以包括与PN结二极管并联的电阻网络。例如，根据替代实施例，图10是图6、图7的PLDMOSFET600、700的简化电路表征1000，带有包括与PN结二极管1046并联的电阻网络1010的二极管电路。与图8的实施例相类似，端子1062（例如，端子662、762）耦合于源区（例如，源区638、738）、端子1064（例如，端子664、764）耦合于栅电极（例如，栅电极642、742）、以及端子1066（例如，端子666、766）耦合于漏区（例如，漏区636、736）。
PN结二极管1046（例如，形成于P+区域646和下沉区域622之间的PN结二极管、或多晶硅二极管746）和电阻网络1010并联电耦合于源区（例如，源区638、738）和器件的隔离结构之间。例如，电阻网络1010可以由多晶硅形成，并且可以位于衬底顶面的绝缘区域（例如，在STI652、752）上。或者，电阻网络1010可以由其它材料形成和/或位于其它地方。在操作期间，当源极电位转换到负电压的时候，隔离结构电位被电阻网络1010两端的电压降落与PN结二极管1046的反向击穿电压（例如，在约-0.3伏至约-14.0伏之间）的并联保持。由于有了结合图5所讨论的二极管电路，PN结二极管1046和电阻网络1010的组合可以提供某些有益效果。
在结合图9和图10所讨论的实施例中，二极管电路（例如，图1的二极管电路162）包括PN结二极管（例如，PN结二极管946、1046）以及与PN结二极管串联耦合的电阻网络（电阻网络910）或与PN结二极管并联耦合的电阻网络（电阻网络1010）。在另一替代实施例中，二极管电路可以包括PN结二极管以及与PN结二极管串联耦合的第一电阻网络和与PN结二极管并联耦合的第二电阻网络，以实现可以由串联耦合和并联耦合电阻网络布置提供的优点。
在结合图2-图10所讨论的实施例中，耦合PLDMOSFET（例如，图1的PLDMOSFET116）实施例的源区和隔离结构的二极管电路（例如，图1的二极管电路162）包括肖特基二极管或PN结二极管。根据其它实施例，耦合PLDMOSFET实施例的源区和隔离结构的二极管电路反而包括一个或多个肖特基二极管和一个或多个PN结二极管的组合。例如，图11和图13是PLDMOSFET1100、1300（例如，图1的PLDMOSFET116）的截面图，各自有包括一个或多个肖特基二极管和一个或多个PN结二极管的二极管电路（例如，图1的二极管电路162）。此外，PLDMOSFET1100、1300（图11、图13）的很多结构与结合图2详细讨论的PLDMOSFET200的结构相类似。简便起见，类似结构元素在下面不进行详细讨论了，但是结合图2的讨论同样适用于图11和图13。此外，图11和图13的共同元素在下面被一起讨论，并且器件之间的差异在后面被详细说明。
PLDMOSFET1100、1300形成于P-类型半导体衬底1110、1310（例如，结合图1所讨论的SOC衬底）内或上，该衬底有衬底顶表面1112、1312。每个PLDMOSFET1100、1300包括隔离结构；该隔离结构实质上围绕了与PLDMOSFET1100、1300的有源区域1130、1330相关联的衬底1110、1310的部分1116、1316。隔离结构形成于NBL1120、1320（位于衬底顶表面1112、1312下面的一定深度）和从衬底顶表面1112、1312延伸到NBL1120、1320的深度的N-类型下沉区域1122、1322。PLDMOSFET1100、1300还包括形成于有源区域1130、1330内的有源器件。根据实施例，有源器件包括P-类型漂移区1132、1332、N-类型体区1134、1334、P-类型漏区1136、1336、P-类型源区1138、1338、以及栅电极1142、1342。在实施例中，体区1134、1334相邻于漂移区1132、1332。此外，在实施例中，正如图11和13中所显示的，体区1134、1334与下沉区域1122、1322合并。因此，隔离结构（或者更具体说是下沉区域1122、1322）可以被认为是体连结。在替代实施例中，体区1134、1334可以与漂移区1132、1332和/或下沉区域1122、1322横向分离（例如如图25、27的实施例所示，其中体区2534、2734通过P-类型间隙2537、2737与下沉区域2522、2722分离），或体区1134、1334可以重叠漂移区1132、1332和/或下沉区域1122、1322（生成带有与沟道或漂移区1132、1332和/或下沉区域1122、1322内的掺杂分布不同的掺杂分布的区域）。导电互连将漏区1136、1336电耦合于漏极端子1166、1366。同样地，导电互连将栅电极1142、1342电耦合于栅极端子1164、1364。PLDMOSFET1100、1300可以还包括STI结构1150、1350、1152、以及1352。在替代实施例中，某些或所有STI结构1150、1350、1152和/或1352可以被排除在外。在其它替代实施例中，某些或所有STI结构可以被替代为硅化物阻挡层。
根据实施例，PLDMOSFET1100（图11）还包括二极管电路（例如，图1的二极管电路162），该二极管电路包括被并联连接在源区1138和隔离结构之间的PN结二极管和肖特基二极管的组合。更具体地，二极管电路包括形成于肖特基接触1145（例如，用硅化物在衬底顶表面1112上形成）和下沉区域1122的顶面之间的金属-半导体结之间的肖特基二极管。此外，PLDMOSFET1100还包括延伸到下沉区域1122并且部分地穿过下沉区域1122的P-类型区域1146。P-类型区域1146和下沉区域1122之间的PN结形成了二极管电路的PN结二极管。在衬底表面1112，肖特基接触1145接触P-类型区域1146的顶面和下沉区域1122的一部分顶面。根据实施例，将PN结二极管置于肖特基二极管旁边允许PN结耗尽肖特基二极管下面的硅，从而降低了肖特基二极管内的反向偏置泄漏。
根据实施例，导电互连电耦合源区1138、肖特基接触1145、P-类型区域1146、以及源极端子1162。肖特基二极管和PN结二极管可以被设计以提供期望的取决于应用的击穿电压（例如，大于、小于或等于正常的、负的最多的操作电压的击穿电压）。例如，在实施例中，肖特基二极管和PN结二极管都可以被设计以提供在约-0.3伏至约-14.0伏范围内的反向击穿电压，虽然也可以实现更小或更大的击穿电压。
图12示出了根据实施例的图11的PLDMOSFET1100的简化电路表征1200。还参照图11，端子1262（例如，端子1162）耦合于源区（例如，源区1138）、端子1264（例如，端子1164）耦合于栅电极（例如，栅电极1142）、以及端子1266（例如，端子1166）耦合于漏区（例如，漏区1136）。
根据实施例，以及正如上面所讨论的，PLDMOSFET还包括与PN结二极管1246（例如，形成于P+区域1146和下沉区域1122之间的PN结二极管）并联的、电耦合于源区（例如，源区1138）和器件的隔离结构之间的肖特基二极管1245（例如，肖特基接触1146和下沉区域1122之间的界面）。根据实施例，以及正如图11所说明的，PN结二极管1246包含P+区域1146和下沉区域1122之间的界面。肖特基二极管1245和PN结二极管1246的阳极耦合于源区，以及肖特基二极管1245和PN结二极管1246的阴极由隔离结构（例如，下沉区域1122和NBL1120的组合）形成。在其它替代实施例中，二极管电路可以包括串联和/或并联耦合于肖特基二极管1245和PN结二极管1246的组合的一个或多个电阻网络，正如结合图4、图5、图9、以及图10先前所讨论的。在节点1220，二极管1214表示由隔离结构和隔离结构外面的部分衬底之间的界面形成的二极管。
根据另一实施例，PLDMOSFET1300（图13）包括二极管电路（例如，图1的二极管电路162），该二极管电路包括被并联连接在源区1338和隔离结构之间的肖特基二极管和“分离”PN结二极管的组合。更具体地，二极管电路包括形成于肖特基接触1345（例如，用硅化物在衬底顶表面1312上形成）和下沉区域1322的顶面之间的金属-半导体结的肖特基二极管。此外，PLDMOSFET1300还包括延伸到下沉区域1322并且在下沉区域1322的内壁（即，离有源区域1330最近的壁）部分地穿过下沉区域1322的第一P-类型区域1346，以及延伸到下沉区域1322中并且在下沉区域1322的外壁（即，离有源区域1330最远的壁）部分地穿过下沉区域1322的第二P-类型区域1347。下沉区域1322的一部分存在于第一和第二P-类型区域1346、1347之间的衬底顶表面1312处，以及肖特基接触1345至少接触下沉区域1322的该部分。
P-类型区域1346、1347和下沉区域1322之间的PN结形成了二极管电路的PN结二极管。在衬底表面1312，肖特基接触1345接触第一和第二P-类型区域1346、1347的顶面和下沉区域1322的一部分顶面。通过将多个P-类型区域1346、1347紧挨着放置在一起并且与肖特基势垒交错，P-类型区域1346、1347可以有助于耗尽反向偏置下的肖特基势垒区域以限制泄漏电流。
根据实施例，导电互连电耦合源区1338、肖特基接触1345、P-类型区域1346、1347、以及源极端子1362。肖特基二极管和PN结二极管可以被设计以提供期望的取决于应用的击穿电压（即，大于、小于或等于正常的、负的最多的操作电压的击穿电压）。例如，在实施例中，肖特基二极管和PN结二极管都可以被设计以提供在约-0.3伏至约-14.0伏范围内的反向击穿电压，虽然也可以实现更小或更大的击穿电压。
图14示出了根据实施例的图13的PLDMOSFET1300的简化电路表征1400。还参照图13，端子1462（例如，端子1362）耦合于源区（例如，源区1338）、端子1464（例如，端子1364）耦合于栅电极（例如，栅电极1342）、以及端子1466（例如，端子1366）耦合于漏区（例如，漏区1336）。
根据实施例，以及正如上面所讨论的，PLDMOSFET还包括与第一和第二PN结二极管1446、1447（例如，形成于P+区域1346、1347和下沉区域1322之间的PN结二极管）并联的、电耦合于源区（例如，源区1338）和器件的隔离结构之间的肖特基二极管1445（例如，肖特基接触1345和下沉区域1322之间的界面）。根据实施例，以及正如图13所说明的，PN结二极管1446、1447包含P+区域1346、1347和下沉区域1322之间的界面。肖特基二极管1445和PN结二极管1446、1447的阳极耦合于源区，以及肖特基二极管1445和PN结二极管1446、1447的阴极由隔离结构（例如，下沉区域1322和NBL1320的组合）形成。在其它替代实施例中，二极管电路可以包括串联和/或并联耦合于肖特基二极管1445和PN结二极管1446、1447的组合的一个或多个电阻网络，正如结合图4、图5、图9、以及图10先前所讨论的。在节点1420，二极管1414表示由隔离结构和隔离结构外面的剩余衬底之间的界面形成的二极管。
参照图12和图14，在源极电位被升高的正常工作期间，肖特基二极管1245、1445和PN结二极管1246、1446、1447被正向偏置，以及肖特基二极管1245、1445钳制了PN结二极管1246、1446、1447的正向偏置。因此，隔离结构电位紧密地跟随源区电位，其中只有相对小的正向电压降落与肖特基二极管1245、1445和PN结二极管1246、1446、1447相关联。另一方面，当源极电位转换到负电压的时侯，隔离结构电位被肖特基二极管1245、1445和/或PN结二极管1246、1446、1447的反向击穿电压（例如，在约-0.3伏至约-14.0伏之间或更大）保持。由于有了结合图2先前所讨论的实施例，当源极电位变为负的时侯，通过保持隔离结构电位，如果源极和隔离结构仅仅是短路则可能会发生的注入到衬底的载流子可以被减少或消除，从而避免了相邻电路块的中断。
在上面所描述的PLDMOSFET的实施例中，体区（例如，图2的体区234）和隔离结构合并，并且隔离结构（或者更具体地说是下沉区域（例如，图2的下沉区域222）可以被认为是体连结。在这种实施例中，当二极管电路（例如，图1的二极管电路162）耦合于源极端子的时候，因为源区-体区结可以变为正向偏置，因此体偏置可以在操作期间被建立。在结合图15-图28所讨论的替代实施例中，体区和隔离结构可以通过P-类型材料区域（例如，与有源区域或P-类型阱相关联的衬底部分）分开，以及不同的体端子可以被提供以有助于电访问体区。在这样的实施例中，类似于上面所描述的二极管电路的二极管电路可以耦合于体区和隔离结构之间，而不是正如上面实施例中所描述的将二极管电路耦合于源区和隔离结构之间。在体区和隔离结构被分开的实施例中，当源/体端子处出现负电位的时候，体区和源区可以被连结在一起（例如，在正常操作期间它们可以有相同偏压），并且隔离结构的电位可以被二极管电路保持。在正常操作期间，在体区、源区以及隔离结构都在高电位的时候，隔离结构和体区可以通过隔离结构和体区之间的P-类型材料的完全耗尽而被有效地短路。
例如，图15示出了根据另一实施例的包括了驱动电路1510的电子系统1500的简化图。系统1500大部分与图1中所描述的系统100类似，并且图1和图15之间的相同参考符号表示类似的系统元件。为了简洁，虽然上面的说明书同样适用于图15的系统，这些相同的系统元件在发明中不进行详细讨论。
系统1500不同于系统100在于驱动电路1510包括耦合于PLDMOSFET1516的体区和隔离结构之间的二极管电路1562（而不是耦合于图1的PLDMOSFET116的源区和隔离结构之间的电阻器电路162）。此外，驱动电路1510包括耦合于PLDMOSFET1518的体区和隔离结构之间的二极管电路1563（而不是耦合于图1的PLDMOSFET118的源区和隔离结构之间的二极管电路163）。二极管电路电路1562、1563被配置以在先前所描述的操作条件下减少或消除SOC衬底的电流注入。
在各个实施例中，因为PLDMOSFET1516、1518的体区和隔离结构没有合并，因此可以在PLDMOSFET1516、1518的体区和隔离结构之间插入二极管电路1562、1563。更具体地说，在图15的PLDMOSFET1516、1518中，体区和隔离结构通过正如前面提到的P-类型材料区域分开，并且将结合图16-图28更详细地讨论。随着体区和隔离结构的分开，当二极管电路耦合于源极端子的时候可能在操作期间（例如，在先前所描述的体区和隔离结构是合并的实施例中）被建立的体偏置就没有被建立。此外，由于有了先前所描述的实施例，通过在PLDMOSFET1516、1518的体区和隔离结构之间插入二极管电路1562、1563，注入电流在系统1500中可以被减小或消除。根据各个实施例，二极管电路1552-1563可以包括带有取决于应用的小于、大于或等于最低的正常的、负操作电压的击穿电压的二极管。
下面更详细地描述PLDMOSFET（例如，PLDMOSFET1516）和相关的二极管电路（例如，二极管电路1562）的附加实施例。例如，根据实施例，耦合PLDMOSFET1516的体区和隔离结构的二极管电路1562包括了肖特基二极管。这样实施例在图16中被说明，其中图16是PLDMOSFET1600（例如，图15的PLDMOSFET1516）的截面图，带有包括肖特基二极管的二极管电路（例如，图15的二极管电路1562），正如在下面更详细描述的。根据实施例，PLDMOSFET1600（以及稍后讨论的图20、图21、图25以及图27的PLDMOSFET2000、2100、2500、2700）的各个区域有以垂直于图16中所说明的截面的平面取向的环形配置。虽然本发明的附图和说描述特别适用于双栅指结构，但是本发明的范围并不限定于这样的配置。根据本发明的描述，本领域所属技术人员将了解如何修改所说明的和所描述的实施例以应用包括多个（即，>2）栅指的结构，其中相邻栅指可以共享漏区（例如，漏区1636）。
PLDMOSFET1600形成于有衬底顶表面1612的半导体衬底1610（例如，结合图1所讨论的SOC衬底）上和内。根据实施例，PLDMOSFET1600包括实质上围绕与PLDMOSFET1600的有源区域1630（即，在有源器件形成于其内的衬底1610区域）相关联的衬底的部分1616。换句话说，有源器件可以被认为被隔离结构所包含。隔离结构是箱式结构，形成于NBL1620（位于衬底顶表面1612下面的一定深度）和从衬底顶表面1612延伸到NBL1620深度的N-类型下沉区域1622。下沉区域1622可以通过使用单个植入步骤被形成；该步骤有足以使得下沉区域1622延伸到NBL1620的植入能量，或下沉区域1622可以通过使用有不同植入能量的多个植入过程被形成，从而在不同深度形成了一系列互连下沉子区域。
PLDMOSFET1600还包括形成于有源区域1630内的有源器件。根据实施例，有源器件包括P-类型漂移区1632、N-类型体区1634、P-类型漏区1636、P-类型源区1638、以及栅电极1642（以及相应的没有编号的栅极介电质）。漂移区1632形成于有源区域1630的中心部分内，并且从衬底顶表面1612延伸到衬底1610中小于NBL1620的深度的深度。漏区1636形成于漂移区1632内，并且比漂移区1632重掺杂。漏区1636从衬底顶表面1612延伸到衬底1610的显著小于漂移区1632的深度的深度。导电互连将漏区1636电耦合于漏极端子1666。
体区1634形成于漂移区1632和下沉区域1622之间，并且从衬底顶表面1612延伸到衬底1610中小于NBL1620的深度的深度，并且可以大于漂移区1632的深度（虽然体区1634也可以延伸小于或实质上等于漂移区1632的深度的深度）。N-类型体接触区1635形成于源区1638和下沉区域1622之间的体区1634内。体接触区1635可以比体区1634更加重掺杂。在实施例中，体区1634相邻于漂移区1632。在替代实施例中，体区1634可以与漂移区1632横向分离，或体区1634可以重叠漂移区1632（生成带有与沟道或漂移区1632内的掺杂分布不同的掺杂分布的区域）。
根据实施例，体区1634通过P-类型材料的区域1637，在本发明中被称为P-类型间隙，分离于下沉区域1622。根据实施例，P-类型间隙1637形成于包含在隔离结构内的P-类型衬底材料1616的一部分，其中P-类型间隙1637在体区1634和下沉区域1622之间朝向衬底顶表面1612延伸。在替代实施例中，P-类型间隙1637可以由形成于体区1634和下沉区域1622之间的P-类型阱（例如，高压P-阱或低压P-阱）形成。
栅电极1642形成于大体上位于漏区1636和源区1638之间的衬底顶表面1612上的栅氧化层上。导电互连将栅电极1642电耦合于栅极端子1664。源区1638形成于体区1634内，从衬底顶表面1612延伸到衬底1610的显著小于体区1634的深度的深度。源区1638可以比漂移区1632重掺杂。导电互连将源区1638电耦合于源极端子1662。
根据实施例，PLDMOSFET1600可以还包括正如图16所显示的各种STI结构1650、1652、1654。例如，在衬底顶表面1612，STI1650在漂移区1632内相邻于漏区1636，STI1652被置于源区1638和体接触区1635之间，以及STI1654被置于体区1634和隔离结构（或者更具体说是下沉区域1622）之间。在替代实施例中，一个或多个STI结构1650、1652和/或1654可以被排除在外。在其它替代实施例中，某些或所有STI结构可以被替代为防止硅化物在表面形成的硅化物阻挡层，否则硅化物会将各个区域一起短路。
根据实施例，PLDMOSFET1600还包括连接在体区1634（更具体地，体接触区1635）和隔离结构之间的二极管电路（例如，图15的二极管电路1562）。更具体地，二极管电路包括形成于肖特基接触1646（例如，用硅化物在衬底顶表面1612上形成）和下沉区域1622的顶面之间的金属-半导体结的肖特基二极管。在替代实施例中，肖特基接触1646可以形成于不与衬底顶表面1612共面的侧壁或其它表面上。根据实施例，导电互连电耦合体区1634（通过体接触区1635）、肖特基接触1646、以及体端子1668。肖特基二极管可以被设计以提供期望的取决于应用的击穿电压（例如，大于、小于或等于正常的、负的最多的操作电压的击穿电压）。例如，在实施例中，肖特基二极管被设计以提供在约-0.3伏至约-14.0伏范围内的反向击穿电压，虽然也可以实现更小或更大的击穿电压。
正如上面所提到的，以及正如图15中所表示的，体区1634和源区1638可以通过导电互连（在图16中未说明）电耦合（短路），以及二极管电路（例如，图15的二极管电路1562）可以耦合于隔离结构（例如，下沉区域1622）和短路的源区和体区之间。换句话说，源极端子1662和体端子1668可以一起短路。在正常工作期间，当体区1634、源区1638、以及隔离结构都处于高电位的时候，隔离结构和体区1634可以通过它们之间的P-类型间隙1637的横向耗尽（例如，可以在它们之间的击穿之前被完全耗尽），或通过体区1634和NBL1620之间的P-类型衬底的部分垂直耗尽而被有效地短路，无论哪一个先到来。
图17示出了根据实施例的图16的PLDMOSFET1600的简化电路表征1700。还参照图16，端子1762（例如，端子1662）耦合于源区（例如，源区1638）、端子1764（例如，端子1664）耦合于栅电极（例如，栅电极1642）、以及端子1766（例如，端子1666）耦合于漏区（例如，漏区1636）、以及端子1768（例如，端子1668）耦合于体区（例如，通过体接触区1635）。
根据实施例，以及正如上面所讨论的，PLDMOSFET还包括电耦合于体区（例如，体区1634）和器件的隔离结构之间的肖特基二极管1746（例如，肖特基接触1646和下沉区域1622之间的界面）。更具体地，肖特基二极管1746的阳极耦合于体区，以及肖特基二极管1746的阴极由隔离结构（例如，下沉区域1622和NBL1620的组合）形成。在节点1720，二极管1714表示了由隔离结构和隔离结构外面的部分衬底之间的界面形成的二极管。
在体区电位被升高的正常工作期间，肖特基二极管1746被正向偏置。因此，隔离结构电位紧密地跟随体区电位，其中在肖特基势垒处只有小的正向电压降落。另一方面，当体电位转换到负电压的时侯，隔离结构电位被肖特基二极管1746的反向击穿电压（例如，在约-0.3伏至约-14.0伏之间）保持。当体电位变为负的时侯，通过保持隔离结构电位，如果体区和隔离结构仅仅是短路而可能会发生的注入到衬底的载流子可以被减少或消除，从而避免了相邻电路块的中断。
根据另一实施例，二极管电路（例如，图15的二极管电路1562）可以包括与肖特基二极管串联的电阻网络。例如，图18示出了根据可选实施例的图16的PLDMOSFET1600的简化电路表征1800，带有包括与肖特基二极管1846串联的电阻网络1810的二极管电路。与图17的实施例相类似，端子1862（例如，端子1662）耦合于源区（例如，源区1638）、端子1864（例如，端子1664）耦合于栅电极（例如，栅电极1642）、以及端子1866（例如，端子266）耦合于漏区（例如，漏区1636）、以及端子1868（例如，端子1668）耦合于体区（例如，通过体接触区1635）。
肖特基二极管1846（例如，肖特基接触1646和下沉区域1622之间的界面）和电阻网络1810串联电耦合于体区（例如，体区1634）和器件的隔离结构之间。例如，电阻网络1810可以由多晶硅形成，并且可以位于衬底顶面的绝缘区域上（例如，在STI1652或1654上）。或者，电阻网络1810可以由其它材料形成和/或位于其它地方。在操作期间，当体电位转换到负电压的时候，隔离结构电位被电阻网络1810两端的电压降落与肖特基二极管1846的反向击穿电压（例如，在约-0.3伏至约-14.0伏之间）的串联保持。肖特基二极管1846和电阻网络1810的组合可以允许更灵活地构造肖特基二极管1846。此外，选择电阻网络1810的值以实现最佳整体导致了保持PLDMOSFET的完整性，静电放电（ESD）的鲁棒性可以被实现，同时降低了衬底注入。更具体地，例如，在肖特基二极管1846碰上击穿（例如，在ESD应力期间）的条件下，流过肖特基二极管1846的电流被电阻网络1810限制到其容量的程度，从而降低了ESD事件可能损坏肖特基二极管1846的可能性。
根据另一实施例，二极管电路（例如，图15的二极管电路1562）可以包括与肖特基二极管并联的电阻网络。例如，图19示出了根据可选实施例的图16的PLDMOSFET1600的简化电路表征1900，带有包括与肖特基二极管1946并联的电阻网络1910的二极管电路。与图16的实施例相类似，端子1962（例如，端子1662）耦合于源区（例如，源区1638）、端子1964（例如，端子1664）耦合于栅电极（例如，栅电极1642）、以及端子1966（例如，端子1666）耦合于漏区（例如，漏区1636）、以及端子1968（例如，端子1668）耦合于体区（例如，通过体接触区1635）。
肖特基二极管1946（例如，肖特基接触1646和下沉区域1622之间的界面）和电阻网络1910并联电耦合于体区（例如，体区1634）和器件的隔离结构之间。例如，电阻网络1910可以由多晶硅形成，并且可以位于衬底顶面的绝缘区域上（例如，在STI1652或1654上）。或者，电阻网络1910可以由其它材料形成和/或位于其它地方。在操作期间，当体电位转换到负电压的时候，隔离结构电位被电阻网络1910两端的电压降落与肖特基二极管1946的反向击穿电压（例如，在约-0.3伏至约-14.0伏之间）的并联保持。由于有了结合图18所讨论的二极管电路，肖特基二极管1946和电阻网络1910的组合可以允许更灵活地构造肖特基二极管1946。此外，在某些条件下，电阻网络1910可用于保持隔离结构电位更靠近PLDMOSFET的体电位。例如，当体电位降低的时候（虽然仍是正的），隔离结构的电位仅仅被肖特基二极管1946的电容下拉，该电位可能是足够的，也可能不够。在这样一种情况下，电阻网络1910可以有助于隔离结构的电位朝着体电位放电。当体电位转换到负的时候，虽然可能加入了某些少数载流子注入，电阻网络1910可以限制载流子注入的数量。
在结合图18和图19所讨论的实施例中，二极管电路（例如，图15的二极管电路1562）包括肖特基二极管（例如，肖特基二极管1846、1946）以及与肖特基二极管串联耦合的电阻网络（电阻网络1810）或与肖特基二极管并联耦合的电阻网络（电阻网络1910）。在另一替代实施例中，二极管电路可以包括肖特基二极管以及与肖特基二极管串联耦合的第一电阻网络和与肖特基二极管并联耦合的第二电阻网络，以实现可以由串联耦合和并联耦合电阻网络布置提供的优点。
在结合图16-图19所讨论的实施例中，耦合PLDMOSFET（例如，图15的PLDMOSFET1562）实施例的体区和隔离结构的二极管电路（例如，图15的二极管电路1562）包括肖特基二极管。根据其它实施例，耦合PLDMOSFET实施例的体区和隔离结构的二极管电路反而包括PN结二极管（例如，包括PN结（图20）或多晶硅二极管（图21））。例如，图20和图21是PLDMOSFET2000、2100（例如，图15的PLDMOSFET1516）的截面图，各自有包括PN结二极管的二极管电路（例如，图15的二极管电路1562）。PLDMOSFET2000、2100（图20、图21）的很多结构与结合图16详细讨论的PLDMOSFET1600的结构相类似。简便起见，类似结构元素在下面不进行详细讨论了，但是结合图16的讨论同样适用于图20和图21。此外，图20和图21的共同元素在下面被一起讨论，并且器件之间的差异在后面被详细说明。
PLDMOSFET2000、2100形成于P-类型半导体衬底2010、2110（例如，结合图15所讨论的SOC衬底）内或上，该衬底有衬底顶表面2012、2112。每个PLDMOSFET2000、2100包括隔离结构；该隔离结构实质上围绕了对应于PLDMOSFET2000、2100的有源区域2030、2130的衬底2010、2110部分2016、2116。隔离结构形成于NBL2020、2120（位于衬底顶表面2012、2112下面的一定深度）和从衬底顶表面2012、2112延伸到NBL2020、2120深度的N-类型下沉区域2022、2122。PLDMOSFET2000、2100还包括形成于有源区域2030、2130内的有源器件。根据实施例，有源器件包括P-类型漂移区2032、2132、N-类型体区2034、2134、N-类型体接触区2035、2135、P-类型漏区2036、2136、P-类型源区2038、2138、以及栅电极2042、2142。在实施例中，体区2034、2134相邻于漂移区2032、2132。此外，正如在图20和图21所显示的实施例中，体区2034、2134通过P-类型间隙2037、2137与下沉区域2022、2122横向分离。在替换实施例中，体区2034、2134可以与漂移区2032、2132横向分离，或者体区2034、2134可以重叠漂移区2032、2132（生成带有与沟道或漂移区2032、2132内的掺杂分布不同的掺杂分布的区域）。导电互连将漏区2036、2136电耦合于漏极端子2066、2166。此外，导电互连将栅电极2042、2142电耦合于栅极端子2064、2164。而且，导电互连将源区2038、2138电耦合于源极端子2062、2162。
PLDMOSFET2000、2100可以还包括STI结构2050、2150、2052、2152、2054、2154。在替代实施例中，某些或所有STI结构2050、2150、2052、2152、2054、和/或2154可以被排除在外。在其它替代实施例中，某些或所有STI结构可以被替代为硅化物阻挡层。
根据实施例，PLDMOSFET2000（图20）还包括二极管电路（例如，图15的二极管电路1562），该二极管电路包括被连接在体区2034（例如，通过体接触区2035）和隔离结构之间的PN结二极管。更具体地，PLDMOSFET2000还包括延伸到下沉区域2022中的P-类型区域2046，其中P-类型区域2046可以比P-类型漂移区2032更加重掺杂。P-类型区域2046和下沉区域2022之间的PN结形成了二极管电路的PN结二极管。根据实施例，导电互连电耦合体区2034（例如，通过体接触区2035）、P-类型区域2046、以及体端子2068。PN结二极管可以被设计以提供期望的取决于应用的击穿电压（例如，大于、小于或等于正常的、负的最多的操作电压的击穿电压）。例如，在实施例中，PN结二极管可以被设计以提供在约-0.3伏至约-14.0伏范围内的反向击穿电压，虽然也可以实现更小或更大的击穿电压。
根据另一实施例，PLDMOSFET2100（图21）还包括二极管电路（例如，图15的二极管电路1562），该二极管电路包括被连接在体区2134（通过体接触区2135）和延伸到下沉区域2122的N-类型区域2124之间的多晶硅二极管2146，其中N-类型区域2124比下沉区域2122更加重掺杂以给下沉区域2122提供欧姆接触。例如，多晶硅二极管2146可以形成于中性间隔区域间隔开的P-类型区域和N-类型区域，中性间隔区域定义了多晶硅二极管2146的击穿电压。多晶硅二极管2146可以形成于衬底顶面上的绝缘区域上（例如，正如所显示的在STI2154上）。或者，多晶硅二极管2146可以由其它材料形成和/或位于其它地方。在实施例中，多晶硅二极管2146可以被设计以提供期望的取决于应用的、大于、小于或等于正常的、负的最多的操作电压的击穿电压（例如，在约-0.3伏至约-14.0伏范围内的击穿电压，虽然也可以实现更小或更大的击穿电压）。根据实施例，导电互连电耦合体区2134（通过体接触区2135）、多晶硅二极管2146的阳极、以及体端子2168。另一导电互连将多晶硅二极管2146的阴极电耦合于衬底顶表面2112处的下沉区域2122。
图22示出了根据可选实施例的图20和图21的PLDMOSFET2000、2100的简化电路表征2200。还参照图20和图21，端子2262（例如，端子2062、2162）耦合于源区（例如，源区2038、2138）、端子2264（例如，端子2064、2164）耦合于栅电极（例如，栅电极2042、2142）、以及端子2266（例如，端子2066、2166）耦合于漏区（例如，漏区2036、2136）、以及端子2268（例如，端子2068、2168）耦合于体区（例如，通过体接触区2035、2135）。
根据实施例，以及正如上面所讨论的，PLDMOSFET还包括电耦合于体区（例如，体区2034、2134）和器件的隔离结构之间的PN结二极管2246（例如，形成于P+区域2046和下沉区域2022之间的PN结二极管、或多晶硅二极管2146）。更具体地，PN结二极管2246的阳极耦合于体区，以及PN结二极管2246的阴极由隔离结构（例如，下沉区域2022、2122和NBL2020、2120的组合）形成。在节点2220，二极管2214表示由隔离结构和隔离结构外面的部分衬底之间的界面形成的二极管。
在体区电位被升高的正常工作期间，PN结二极管2246被正向偏置。因此，隔离结构的电位紧密地跟随体区电位，其中在PN结相对小的电压降落。另一方面，当体电位转换到负电压的时侯，隔离结构的电位被PN结二极管2246的反向击穿电压（例如，在约-0.3伏至约-14.0伏之间或更大）保持。由于有了结合图16先前所讨论的实施例，当体电位变为负的时侯，通过保持隔离结构电位，如果体区和隔离结构仅仅是短路而可能会发生的注入到衬底的载流子可以被减少或消除，从而避免了相邻电路块的中断。
根据另一实施例，二极管电路（例如，图15的二极管电路1562）可以包括与PN结二极管串联的电阻网络。例如，图23示出了根据可选实施例的图20、图21的PLDMOSFET2000、2100的简化电路表征，带有包括与PN结二极管2346串联的电阻网络2310的二极管电路。与图22的实施例相类似，端子2362（例如，端子2062、2162）耦合于源区（例如，源区2038、2138）、端子2364（例如，端子2064、2164）耦合于栅电极（例如，栅电极2042、2142）、以及端子2366（例如，端子2066、2166）耦合于漏区（例如，漏区2036、2136）、以及端子2368（例如，端子2068、2168）耦合于体区（例如，通过体接触区2035、2135）。
PN结二极管2346（例如，形成于P+区域2046和下沉区域2022、或多晶硅二极管2146之间的PN结二极管）和电阻网络2310串联电耦合于体区（例如，体区2034、2134）和器件的隔离结构之间。例如，电阻网络2310可以由多晶硅形成，并且可以位于衬底顶面的绝缘区域上（例如，在STI2052、2152、2054、2154上）。或者，电阻网络2310可以由其它材料形成和/或位于其它地方。在操作期间，当体电位转换到负电压的时候，隔离结构电位被电阻网络2310两端的电压降落与PN结二极管2346的反向击穿电压（例如，在约-0.3伏至约-14.0伏之间或更大）的串联保持。由于有了结合图18先前所讨论的实施例，PN结二极管2346和电阻网络2310的组合可以提供某些有益效果。
根据另一实施例，二极管电路（例如，图15的二极管电路1562）可以包括与PN结二极管并联的电阻网络。例如，图24示出了根据另一可选实施例的图20、图21的PLDMOSFET2000、2100的简化电路表征2400，带有包括与PN结二极管2446并联的电阻网络2410的二极管电路。与图22的实施例相类似，端子2462（例如，端子2062、2162）耦合于源区（例如，源区2038、2138）、端子2464（例如，端子2064、2164）耦合于栅电极（例如，栅电极2042、2142）、以及端子2466（例如，端子2066、2166）耦合于漏区（例如，漏区2036、2136）、以及端子2468（例如，端子2068、2168）耦合于体区（例如，通过体接触区2035、2135）。
PN结二极管2446（例如，形成于P+区域2046和下沉区域2022之间的PN结二极管、或多晶硅二极管2146）和电阻网络2410并联电耦合于体区（例如，体区2034、2134）和器件的隔离结构之间。例如，电阻网络2410可以由多晶硅形成，并且可以位于衬底顶面的绝缘区域上（例如，在STI2052、2152、2054、2154上）。或者，电阻网络2410可以由其它材料形成和/或位于其它地方。在操作期间，当体电位转换到负电压的时候，隔离结构电位被电阻网络2410两端的电压降落与PN结二极管2446的反向击穿电压（例如，在约-0.3伏至约-14.0伏之间或更大）的并联保持。由于有了结合图19所讨论的二极管电路，PN结二极管2446和电阻网络2410的组合可以提供某些有益效果。
在结合图23和图24所讨论的实施例中，二极管电路（例如，图1的二极管电路162）包括PN结二极管（例如，PN结二极管2346、2446）以及与PN结二极管串联耦合的电阻网络（电阻网络2310）或与PN结二极管并联耦合的电阻网络（电阻网络2410）。在另一替代实施例中，二极管电路可以包括PN结二极管以及与PN结二极管串联耦合的第一电阻网络和与PN结二极管并联耦合的第二电阻网络，以实现可以由串联耦合和并联耦合的电阻网络布置提供的优点。
在结合图16-图24所讨论的实施例中，耦合PLDMOSFET（例如，图15的PLDMOSFET1516）实施例的源区和隔离结构的二极管电路（例如，图15的二极管电路1562）包括肖特基二极管或PN结二极管。根据其它实施例，耦合PLDMOSFET实施例的体区和隔离结构的二极管电路反而包括一个或多个肖特基二极管和一个或多个PN结二极管。例如，图25和图27是PLDMOSFET2500、2700（例如，图15的PLDMOSFET1516）的截面图，各自有包括一个或多个肖特基二极管和一个或多个PN结二极管的组合的二极管电路（例如，图15的二极管电路1562）。此外，PLDMOSFET2500、2700（图25、图27）的很多结构与结合图16详细讨论的PLDMOSFET1600的结构相类似。简便起见，类似结构元素在下面不进行详细讨论了，但是结合图16的讨论同样适用于图25和图27。此外，25和图27的共同元素在下面被一起讨论，并且器件之间的差异在后面被详细说明。
PLDMOSFET2500、2700形成于P-类型半导体衬底2510、2710（例如，结合图1所讨论的SOC衬底）内或上，该衬底有衬底顶表面2512、2712。每个PLDMOSFET2500、2700包括隔离结构；该隔离结构实质上围绕了与PLDMOSFET2500、2700的有源区域2530、2730相关联的衬底2510、2710部分2516、2716。隔离结构形成于NBL2520、2720（位于衬底顶表面2512、2712下面的一定深度）和从衬底顶表面2512、2712延伸到NBL2520、2720深度的N-类型下沉区域2522、2722。PLDMOSFET2500、2700还包括形成于有源区域2530、2730内的有源器件。根据实施例，有源器件包括P-类型漂移区2532、2732、N-类型体区2534、2734、N-类型体接触区2535、2735、P-类型漏区2536、2736、P-类型源区2538、2738、以及栅电极2542、2742。在实施例中，体区2534、2734相邻于漂移区2532、2732。此外，在实施例中，正如图25和图27中所显示的，体区2534、2734通过P-类型间隙2537、2737与下沉区域2522、2722横向分离。在替代实施例中，体区2534、2734可以与漂移区2532、2732横向分离，或体区2534、2734可以重叠漂移区2532、2732（生成带有与沟道或漂移区2532、2732内的掺杂分布不同的掺杂分布的区域）。导电互连将漏区2536、2736电耦合于漏极端子2566、2766。此外，导电互连将栅电极2542、2742电耦合于栅极端子2564、2764。而且，导电互连将源区2538、2738电耦合于源极端子2562、2762。PLDMOSFET2500、2700可以还包括STI结构2550、2750、2552、2752、以及2554、2754。在替代实施例中，某些或所有STI结构2550、2750、2552、2752、2554和/或2754可以被排除在外。在其它替代实施例中，某些或所有STI结构可以被替代为硅化物阻挡层。
根据实施例，PLDMOSFET2500（图25）还包括二极管电路（例如，图15的二极管电路1562），该二极管电路包括被并联连接在体区2534（通过体接触区2535）和隔离结构之间的肖特基二极管和PN结二极管的组合。更具体地，二极管电路包括形成于肖特基接触2545（例如，用硅化物在衬底顶表面2512上形成）和下沉区域2522的顶面之间的金属-半导体结的肖特基二极管。此外，PLDMOSFET2500还包括延伸到下沉区域2522中并且部分地穿过下沉区域2522的P-类型区域2546。P-类型区域2546和下沉区域2522之间的PN结形成了二极管电路的PN结二极管。在衬底表面2512，肖特基接触2545接触P-类型区域2546的顶面和下沉区域2522的一部分顶面。根据实施例，将PN结二极管置于肖特基二极管旁边允许PN结耗尽肖特基二极管下面的硅，从而降低了肖特基二极管内的反向偏置泄漏。
根据实施例，导电互连电耦合体区2538、肖特基接触2545、P-类型区域2546、以及体端子2568。肖特基二极管和PN结二极管可以被设计以提供期望的取决于应用的击穿电压（例如，大于、小于或等于正常的、负的最多的操作电压的击穿电压）。例如，在实施例中，肖特基二极管和PN结二极管各自可以被设计以提供在约-0.3伏至约-14.0伏范围内的反向击穿电压，虽然也可以实现更小或更大的击穿电压。
图26示出了根据实施例的图25的PLDMOSFET2500的简化电路表征2600。还参照图25，端子2662（例如，端子2562）耦合于源区（例如，源区2538）、端子2664（例如，端子2564）耦合于栅电极（例如，栅电极2542）、以及端子2666（例如，端子2566）耦合于漏区（例如，漏区2536）、以及端子2668（例如，端子2568）耦合于体区（例如，通过体接触区2535）。
根据实施例，以及正如上面所讨论的，PLDMOSFET还包括与PN结二极管2646（例如，形成于P+区域2546和下沉区域2522之间的PN结二极管）并联的、电耦合于体区（例如，体区2534）和器件的隔离结构之间的肖特基二极管2645（例如，肖特基接触2546和下沉区域2522之间的界面）。根据实施例，以及正如图25所说明的，PN结二极管2646包含P+区域2546和下沉区域2522之间的界面。肖特基二极管2645和PN结二极管2646的阳极耦合于源区，以及肖特基二极管2645和PN结二极管2646的阴极由隔离结构（例如，下沉区域2522和NBL2520的组合）形成。在其它替代实施例中，二极管电路可以包括一个或多个串联和/或并联耦合于肖特基二极管2645和PN结二极管2646的组合的电阻网络，正如结合图18、图19、图23、以及图24先前所讨论的。在节点2620，二极管2614表示由隔离结构和隔离结构外面的部分衬底之间的界面形成的二极管。
根据另一实施例，PLDMOSFET2700（图27）包括二极管电路（例如，图15的二极管电路1562），该二极管电路包括被并联连接在体区2734（通过体接触区2735）和隔离结构之间的肖特基二极管和“分离的”PN结二极管的组合。更具体地，二极管电路包括形成于肖特基接触2745（例如，用硅化物在衬底顶表面2712上形成）和下沉区域2722的顶面之间的金属-半导体结的肖特基二极管。此外，PLDMOSFET2700还包括延伸到下沉区域2722中并且在下沉区域2722的内壁（即，离有源区域2730最近的壁）部分地穿过下沉区域2722的第一P-类型区域2746，以及延伸到下沉区域2722并且在下沉区域2722的外壁（即，离有源区域2730最远的壁）部分地穿过下沉区域2722的第二P-类型区域2747。下沉区域2722的一部分存在于第一和第二P-类型区域2746、2747之间的衬底顶表面2712，以及肖特基接触2745至少接触下沉区域2722的该部分。
P-类型区域2746、2747和下沉区域2722之间的PN结形成了二极管电路的PN结二极管。在衬底表面2712，肖特基接触2745接触第一和第二P-类型区域2746、2747的顶面和下沉区域2722的一部分顶面。通过将多个P-类型区域2746、2747紧挨着放置在一起并且与肖特基势垒交错，P-类型区域2746、2747可以有助于耗尽反向偏置下面的肖特基势垒区域以限制泄漏电流。
根据实施例，导电互连电耦合体区2734、肖特基接触2745、P-类型区域2746、2747、以及体端子2768。肖特基二极管和PN结二极管可以被设计以提供期望的取决于应用的击穿电压（即，大于、小于或等于正常的、负的最多的操作电压的击穿电压）。例如，在实施例中，肖特基二极管和PN结二极管各自可以被设计以提供在约-0.3伏至约-14.0伏范围内的反向击穿电压，虽然也可以实现更小或更大的击穿电压。
图28示出了根据实施例的图27的PLDMOSFET2700的简化电路表征2800。还参照图27，端子2862（例如，端子2762）耦合于源区（例如，源区2738）、端子2864（例如，端子2764）耦合于栅电极（例如，栅电极2742）、以及端子2866（例如，端子2766）耦合于漏区（例如，漏区2736）、以及端子2868（例如，端子2768）耦合于体区（例如，体区2735）。
根据实施例，以及正如上面所讨论的，PLDMOSFET还包括与第一和第二PN结二极管2846、2847（例如，形成于P+区域2746、2747和下沉区域2722之间的PN结二极管）并联的、电耦合于体区（例如，体区2734）和器件的隔离结构之间的肖特基二极管2845（例如，肖特基接触2745和下沉区域2722之间的界面）。根据实施例，以及正如图27所说明的，PN结二极管2846、2847包含P+区域2746、2747和下沉区域2722之间的界面。肖特基二极管2845和PN结二极管2846、2847的阳极耦合于体区，以及肖特基二极管2845和PN结二极管2846、2847的阴极由隔离结构（例如，下沉区域2722和NBL2720的组合）形成。在其它替代实施例中，二极管电路可以包括串联和/或并联耦合于肖特基二极管2845和PN结二极管2846、2847的组合的一个或多个电阻网络，正如结合图18、图19、图23、以及图24先前所讨论的。在节点2820，二极管2814表示了由隔离结构和隔离结构外面的剩余衬底之间的界面形成的二极管。
参照图26和图28，在体区电位被升高的正常工作期间，肖特基二极管2645、2845和PN结二极管2646、2846、2847被正向偏置，以及肖特基二极管2645、2845钳制了PN结二极管2646、2846、2847的正向偏置。因此，隔离结构的电位紧密地跟随体区电位，其中只有相对小的正向电压降落与肖特基二极管2645、2845和PN结二极管2646、2846、2847相关联。另一方面，当体电位转换到负电压的时侯，隔离结构的电位被肖特基二极管2645、2845和/或PN结二极管2646、2846、2847的反向击穿电压（例如，在约-0.3伏至约-14.0伏之间或更大）保持。由于有了结合图16先前所讨论的实施例，当体电位变为负的时侯，通过保持隔离结构电位，如果体和隔离结构仅仅是短路而可能会发生的注入到衬底的载流子可以被减少或消除，从而避免了相邻电路块的中断。
正如先前所讨论的，上面所讨论的实施例PLDMOSFET的各个区域可以有环形结构。例如，下沉区域（例如，图2、图6、图7、图11、图13、图16、图20、图21、图25以及图27的下沉区域222、622、722、1122、1322、1622、2022、2122、2522、2722）可以有实质上围绕器件的有源区域的环形结构，并且相应的肖特基接触（例如，图2、图11、图13、图16、图25、图27的肖特基接触246、1145、1345、1646、2545、2745）和/或与肖特基二极管和PN结二极管相关联的P-类型区域（例如，图6、图11、图13、图20、图25、图27的P-类型区域646、1146、1346、1347、2046、2546、2746、2747）也可以有环形结构。例如，图29根据各种实施例，是下沉区域（例如，图2、图6、图7、图11、图13、图16、图20、图21、图25、图27的下沉区域222、622、722、1122、1322、1622、2022、2122、2522、2722）、肖特基接触（例如，图2、图11、图13、图16、图25、图27的肖特基接触246、1145、1345、1645、2545、2745）、或PN结二极管的穿过下沉区域一路延伸的P-类型区域（例如，图6、图20的P-类型区域646、2046）的环形结构的简化顶视图。正如所显示的，下沉区域、肖特基接触、或P-类型区域实质上围绕器件的有源区域2920。在替代实施例中，下沉区域、肖特基接触、或P-类型区域可以不完全围绕器件的有源区域2920。例如，虽然下沉区域实质上围绕器件的有源区域2920，肖特基接触可以只接触下沉区域的部分顶面（或多个部分）。同样地，P-类型区域可以只存于下沉区域的一部分（多部分）周围。
正如上面所讨论的，在一些实施例中，PN结二极管的P-类型区域可以不穿过下沉区域一路延伸（例如，图11、图25的P-类型区域1146、2546）。在这样的实施例中，下沉区域、P-类型区域、以及肖特基接触（如果存在）可以被同心地布置。例如，图30示出了根据实施例的下沉区域3010（例如，图11、图25的下沉区域1122、2522）和PN结二极管的没有穿过下沉区域一路延伸的P-类型区域3012的环形配置的简化顶视图。肖特基接触（例如，图11、图25的肖特基接触1145、2545）可以完全地或部分地覆盖被同心地布置的下沉区3010和P-类型区域3012。正如所显示的，下沉区域和P-类型区域实质上围绕器件的有源区域3020。在替代实施例中，下沉区域和/或P-类型区域可以不完全围绕器件的有源区域3020。例如，虽然下沉区域可以实质上围绕器件的有源区域3020，P-类型区域可以只存于下沉区域的一部分（多部分）周围。
还正如上面所讨论的，在其它实施例中，与两个PN结二极管相关联的两个P-类型区可以被包括在下沉区域的相对壁处，其中P-类型区域不一直延伸穿过下沉区域（例如，图13、图27的P-类型区域1346、1347、2746、2747）延伸。在其它实施例中，下沉区域、P-类型区域、以及肖特基接触（如果存在）也可以被同心地布置。例如，图31示出了根据实施例的下沉区域3110（例如，图13、图27的下沉区1322、2722）、第一PN结二极管的第一P-类型区域3112（例如，图13、图27的P-类型区域1346、2746）、以及第二PN结二极管的第二P-类型区域3114（例如，图13、图27的P-类型区域1347、2747）的环形结构的简化顶视图。肖特基接触（例如，图13、图27的肖特基接触1345、2745）可以完全地或部分地覆盖被同心地布置的下沉区域3110和P-类型区域3112、3114。正如所显示的，下沉区域和P-类型区域实质上围绕器件的有源区域3120。在替代实施例中，下沉区域和/或P-类型区域可以不完全围绕器件的有源区域3120。例如，虽然下沉区域可以实质上围绕器件的有源区域3120，但是P-类型区域可以只存于下沉区域的一部分（多部分）周围。
在包括与隔离结构（或更具体地说是下沉区域）接触的肖特基接触和PN结二极管的组合的其它实施例中，肖特基接触和与PN结二极管相关联的P-类型区域可以以一种交替布置被置于环形下沉区域周围。例如，图32示出了根据另一可选实施例的在围绕器件的有源区域3220的环形下沉区域周围以交替布置布置的肖特基接触3210和P-类型区域3212的结构的简化顶视图。在附图中所说明的和在本发明所讨论的包括通过使用下沉区域构造的一个或多个PN结二极管和肖特基二极管的所有实施例中、PN结二极管的P-类型阳极区域不需要与半导体表面相交，也不需要物理地形成一个或多个较大的连接区域。在各种实施例中，PN结二极管的P-类型阳极区域能够被电访问（例如，通过侧壁接触或埋置扩散）和被连接以形成与肖特基二极管的串联和/或并联组合就足够了。
图33根据各种实施例，是说明了一种用于形成例如在图2、图6、图7、图11、图13、图16、图20、图21、图25以及图27所说明的器件，并且将这些器件合并到SOC和带有电感负载（例如，图1、图15的电感负载132）的系统（例如，图1、图5系统100、1500）的方法的简化流程图。标准的半导体工艺技术可以被采用以生产SOC，并且为了简洁，本发明没有详细描述这些技术。
所述方法通过提供有第一导电类型（例如，P-类型衬底210、610、710、1110、1310、1610、2010、2110、2510、2710）的衬底（例如，SOC衬底）在块3302开始。所述衬底可以包括基底衬底和在所述基底衬底上生长的外延层。有源器件（例如，与驱动电路相关联）可以随后被形成（块3304、3306、3308）。例如，在块3304，隔离结构可以形成于衬底内。正如先前所详细描述的，所述隔离结构可以包括第二导电类型的埋层（例如，NBL220、620、720、1120、1320、1620、2020、2120、2520、2720）和所述第二导电类型的从衬底顶面延伸到埋层的下沉区域（例如，下沉区域222、622、722、1122、1322、1622、2022、2122、2522、2722）。由埋层和下沉区域的组合形成的隔离结构可以实质上围绕器件的有源区域（例如，有源区域230、630、730、1130、1330、1630、2030、2130、2530、2730）。在块3306，有源器件可以形成于有源区域内。例如，形成于有源区域内的有源器件可以包括正如先前所描述的所述第一导电类型的漂移区、所述第二导电类型的体区、所述第一导电类型的漏区、所述第一导电类型的体区、所述第一导电类型的漏区、所述第一导电类型的源区、以及栅电极（以及相应的栅极电介质）。
在块3308，二极管电路（例如，图1、图15的二极管电路162、1562）可以形成于并且互连在有源器件和隔离结构（或者更具体地说是下沉区域，例如下沉区域222、622、722、1122、1322、1622、2022、2122、2522、2722）之间。例如，在与图1-图14相关联的实施例中，二极管电路形成于并且互连在器件的源区（例如，源区238、638、738、1138、1338）和隔离结构之间。相反，在与图15-图28相关联的实施例中，二极管电路形成于并且互连在器件的体区（例如，体区1634、2034、2134、2534、2734）和隔离结构之间。正如结合图2-图32在上面所详细描述的，二极管电路的实施例可以包括一个或多个肖特基二极管、PN结二极管、以及电阻网络。
在可以并行于块3304、3306、以及3308被执行的块3310中，“其它器件”可以形成于衬底内或衬底上，包括形成与驱动电路（例如，图1、图15的驱动电路110、1510）相关联的附加器件和与片上系统（SOC）（例如，加工组件、存储器阵列、以及其它电路）相关联的附加器件。驱动电路和其它SOC组件在块3312可以互连，以及SOC的衬底可以被封装，从而完成SOC的制造。在块3314，无论封装还是未封装，SOC可以被合并到更大的系统中，例如包括电感负载（例如，图1、图15的电感负载132、1532）的系统，并且所述方法可以结束。
正如先前所讨论的，在块3304、3306和3308中形成的器件被配置以减少或消除在各种操作条件下到SOC衬底中的电流注入。更具体地，当与不存在这样的二极管电路（例如，在源区、体区以及隔离结构仅仅被一起短接的系统中）的其它系统进行比较的时候，耦合于驱动电路的至少一个有源器件的源区或体区和隔离结构之间的二极管电路可以导致减少或消除注入电流。因此，各种实施例可以产生显著有利结果。
虽然至少一个示例实施例在上述详细描述中已经被提出了，应认识到还存在大量的变化，特别是关于器件类型、材料以及掺杂的选择。应认识到示例实施例或一些示例实施例仅仅是例子，而不旨在以任何方式限定范围、适用性、或本发明的配置。当然，上述详细描述将给本领域所属技术人员提供一条便捷的路线图以用于实施本发明的实施例。应了解在不脱离权利要求所附本发明范围以及其法律等价物的情况下，功能和元素的布置在示例实施例中可以做各种变化。

Claims (10)

1.一种半导体器件，包括：
半导体衬底，具有第一导电类型和衬底顶表面；
埋层，位于所述衬底顶表面下，其中所述埋层具有不同于所述第一导电类型的第二导电类型；
下沉区域，位于所述衬底顶表面和所述埋层之间，其中所述下沉区域具有所述第二导电类型，并且隔离结构由所述下沉区域和所述埋层形成；
有源区域，位于所述隔离结构所包含的半导体衬底部分内，其中所述有源区域包括所述第二导电类型的体区，其中所述体区和所述隔离结构通过具有所述第一导电类型的所述半导体衬底的一部分隔开，以及
二极管电路，连接在所述隔离结构和所述体区之间，所述二极管电路包括肖特基二极管，形成与所述隔离结构耦合的肖特基接触；
所述第一导电类型的第一附加区域，延伸到所述下沉区域中并且在所述下沉区域的内壁处部分地穿过所述下沉区域；以及
所述第一导电类型的第二附加区域，延伸到所述下沉区域中并且在所述下沉区域的外壁处部分地穿过所述下沉区域，其中所述下沉区域的一部分存在于所述第一附加区域和所述第二附加区域之间的衬底顶表面处，并且其中所述二极管电路包括所述肖特基二极管、形成于所述第一附加区域和所述下沉区域之间的第一PN结二极管、以及形成于所述第二附加区域和所述下沉区域之间的第二PN结二极管。
2.根据权利要求1所述的半导体器件，其中所述二极管电路还包括：
与所述肖特基二极管串联的电阻网络。
3.根据权利要求1所述的半导体器件，其中所述二极管电路还包括：
与所述肖特基二极管并联的电阻网络。
4.根据权利要求1所述的半导体器件，其中所述二极管电路还包括：
与所述肖特基二极管串联的电阻网络；以及
与所述肖特基二极管并联的电阻网络。
5.根据权利要求1所述的半导体器件，其中所述有源区域包括：
所述第一导电类型的漂移区，位于所述有源区域的中心部分内并且从所述衬底顶表面延伸到所述半导体衬底中；
所述第一导电类型的漏区，从所述衬底顶表面延伸到所述漂移区中；
所述体区从所述衬底顶表面延伸到位于所述漂移区和所述隔离结构之间的半导体衬底中；以及
所述第一导电类型的源区，从所述衬底顶表面延伸到所述体区中。
6.一种驱动电路，包括：
第一横向扩散金属氧化物半导体场效应晶体管LDMOSFET，形成于具有第一导电类型和衬底顶表面的半导体衬底上，其中所述第一LDMOSFET包括：
埋层，位于所述衬底顶表面下，其中所述埋层具有不同于所述第一导电类型的第二导电类型；
下沉区域，位于所述衬底顶表面和所述埋层之间，其中所述下沉区域具有所述第二导电类型，并且隔离结构由所述下沉区域和所述埋层形成；
有源区域，位于所述隔离结构所包含的半导体衬底部分内，其中所述有源区域包括所述第二导电类型的体区，并且其中所述体区和所述隔离结构通过具有所述第一导电类型的所述半导体衬底的一部分隔开；以及
二极管电路，连接在所述隔离结构和所述体区之间，所述二极管电路包括肖特基二极管，形成与所述隔离结构耦合的肖特基接触；
所述第一导电类型的第一附加区域，延伸到所述下沉区域中并且在所述下沉区域的内壁处部分地穿过所述下沉区域；以及
所述第一导电类型的第二附加区域，延伸到所述下沉区域中并且在所述下沉区域的外壁处部分地穿过所述下沉区域，其中所述下沉区域的一部分存在于所述第一附加区域和所述第二附加区域之间的衬底顶表面处，并且其中所述二极管电路包括所述肖特基二极管、形成于所述第一附加区域和所述下沉区域之间的第一PN结二极管、以及形成于所述第二附加区域和所述下沉区域之间的第二PN结二极管。
7.根据权利要求6所述的驱动电路，其中所述二极管电路包括：
与所述肖特基二极管串联的电阻网络。
8.根据权利要求6所述的驱动电路，其中所述二极管电路包括：
与所述肖特基二极管并联的电阻网络。
9.根据权利要求6所述的驱动电路，其中所述二极管电路包括：
与所述肖特基二极管串联的电阻网络；以及
与所述肖特基二极管并联的电阻网络。
10.一种形成半导体器件的方法，所述方法包括如下步骤：
形成位于具有第一导电类型的半导体衬底的衬底顶表面下的埋层，其中所述埋层具有不同于所述第一导电类型的第二导电类型；
形成位于所述衬底顶表面和所述埋层之间的下沉区域，其中所述下沉区域具有所述第二导电类型，并且隔离结构由所述下沉区域和所述埋层形成；
形成位于所述隔离结构所包含的半导体衬底部分内的有源区域，其中所述有源区域包括所述第二导电类型的体区，并且其中所述体区和所述隔离结构通过具有所述第一导电类型的所述半导体衬底的一部分隔开；以及
形成连接在所述隔离结构和所述体区之间的二极管电路，形成所述二极管电路包括形成与所述隔离结构耦合的肖特基接触；
形成所述第一导电类型的第一附加区域，形成所述第一附加区域包括延伸到所述下沉区域中并且在所述下沉区域的内壁处部分地穿过所述下沉区域；以及
形成所述第一导电类型的第二附加区域，形成所述第二附加区域包括延伸到所述下沉区域中并且在所述下沉区域的外壁处部分地穿过所述下沉区域，其中所述下沉区域的一部分存在于所述第一附加区域和所述第二附加区域之间的衬底顶表面处，并且其中所述二极管电路包括肖特基二极管、形成于所述第一附加区域和所述下沉区域之间的第一PN结二极管、以及形成于所述第二附加区域和所述下沉区域之间的第二PN结二极管。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105226101B (zh) 2014-06-30 2018-04-10 无锡华润上华科技有限公司 结型场效应晶体管及其制造方法
CN108269841B (zh) * 2016-12-30 2020-12-15 无锡华润上华科技有限公司 横向扩散金属氧化物半导体场效应管
JP6677672B2 (ja) 2017-03-24 2020-04-08 株式会社東芝 半導体装置
CN108447913B (zh) * 2018-05-21 2020-09-29 电子科技大学 一种集成肖特基二极管的ldmos器件
US11127856B2 (en) 2019-04-09 2021-09-21 Nxp Usa, Inc. LDMOS with diode coupled isolation ring
DE102020113596A1 (de) 2019-07-12 2021-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung für einen verlustarmen antennenschalter
US11380680B2 (en) * 2019-07-12 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device for a low-loss antenna switch

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030127687A1 (en) * 2001-11-21 2003-07-10 Naoki Kumagai Semiconductor device
CN103531631A (zh) * 2012-06-29 2014-01-22 飞思卡尔半导体公司 带有通过电阻器电路互联的载流区域和隔离结构的半导体器件和驱动电路、及其制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3893185B2 (ja) * 1996-05-14 2007-03-14 三菱電機株式会社 半導体装置
US6573562B2 (en) * 2001-10-31 2003-06-03 Motorola, Inc. Semiconductor component and method of operation
KR101710599B1 (ko) * 2011-01-12 2017-02-27 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9111767B2 (en) * 2012-06-29 2015-08-18 Freescale Semiconductor, Inc. Semiconductor device and driver circuit with source and isolation structure interconnected through a diode circuit, and method of manufacture thereof
JP6156841B2 (ja) * 2012-11-07 2017-07-05 エヌエックスピー ユーエスエイ インコーポレイテッドＮＸＰ ＵＳＡ，Ｉｎｃ． 抵抗回路を通じて相互接続されるアクティブデバイスおよび分離構造体を有する半導体デバイスおよびドライバ回路ならびにその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030127687A1 (en) * 2001-11-21 2003-07-10 Naoki Kumagai Semiconductor device
CN103531631A (zh) * 2012-06-29 2014-01-22 飞思卡尔半导体公司 带有通过电阻器电路互联的载流区域和隔离结构的半导体器件和驱动电路、及其制作方法

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