CN117616572A - 半导体装置及其制造方法 - Google Patents

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Abstract

本公开提供一种半导体装置及其制造方法。该半导体装置包括：衬底，包括p阱；第一晶体管；以及第二晶体管。第一晶体管包括：第一高压(HV)n阱，位于p阱中；第一源极触点，位于衬底上；第一漏极触点，位于衬底上；以及第一栅极触点，位于衬底上且位于第一源极触点和第一漏极触点之间。第二晶体管包括：第二HV n阱，位于p阱中；第二源极触点，位于衬底上；第二漏极触点，位于衬底上；以及第二栅极触点，位于衬底上且位于第二源极触点和第二漏极触点之间。p阱的一部分位于第一HV n阱和第二HV n阱之间。

Description

半导体装置及其制造方法
技术领域
本公开涉及一种半导体装置和制造半导体装置的方法。
背景技术
BCD(双极-CMOS-DMOS)技术在同一管芯(die)上整合双极晶体管、CMOS晶体管和DMOS晶体管。BCD技术可以用于功率集成电路(IC)中。BCD技术可以用于高压集成电路(HVIC)中。
发明内容
在本公开的一些实施例中，提供一种半导体装置。该半导体装置包括：衬底，包括p阱；第一晶体管；以及第二晶体管。第一晶体管包括：第一高压(HV)n阱，位于p阱中；第一源极触点，位于衬底上；第一漏极触点，位于衬底上；第一栅极触点，位于衬底上并且位于第一源极触点和第一漏极触点之间。第二晶体管包括：HV n阱，位于p阱中；第二源极触点，位于衬底上；第二漏极触点，位于衬底上；第二栅极触点，位于衬底上并且位于第二源极触点和第二漏极触点之间。p阱的一部分位于第一HV n阱和第二HV n阱之间。
在本公开的一些实施例中，提供一种制造半导体装置的方法。该方法包括：在衬底中形成p阱；形成第一晶体管；以及形成第二晶体管。第一晶体管包括：第一高压(HV)n阱，位于p阱中；第一源极触点，位于衬底上；第一漏极触点，位于衬底上；第一栅极触点，位于衬底上并且位于第一源极触点和第一漏极触点之间。第二晶体管包括：第二HV n阱，位于p阱中；第二源极触点，位于衬底上；第二漏极触点，位于衬底上；第二栅极触点，位于衬底上并且位于第二源极触点和第二漏极触点之间。p阱的一部分位于第一HV n阱和第二HV n阱之间。
在本公开的一些实施例中，提供一种半导体装置。该半导体装置包括：衬底，包括p阱；第一HV n阱，位于p阱中；第二HV n阱，位于p阱中；HV p体，位于第一HV n阱和第二HV n阱之间；第一源极触点，位于HV p体上；第一漏极触点，位于第一HV n阱上；第一栅极触点，位于HV p体上并且位于第一源极触点和第一漏极触点之间；第二源极触点，位于HV p体上；第二漏极触点，位于第二HV n阱上；以及第二栅极触点，位于HV p体上并且位于第二源极触点和第二漏极触点之间。
在本公开的一些实施例中，提供一种半导体装置。该半导体装置包括：衬底，包括第一p阱和第二p阱；n型掩埋层，位于衬底中并且位于第一p阱下方；n阱，位于衬底中，其中n阱与n型掩埋层一起包围第一p阱；第一晶体管；第二晶体管；第一触点以及第二触点。第一晶体管包括：第一源极触点，位于第一p阱上；第一漏极触点，位于第一p阱上；第一栅极触点，位于第一p阱上并且位于第一源极触点和第一漏极触点之间。第二晶体管包括：第二源极触点，位于第二p阱上；第二漏极触点，位于第二p阱上；以及第二栅极触点，位于第二p阱上并且位于第二源极触点和第二漏极触点之间。第一触点和第二触点位于第一p阱上。第一触点和第二触点电连接到第一p阱。
在本公开的一些实施例中，提供了一种制造半导体装置的方法。该方法包括：在衬底中形成第一p阱和第二p阱；在衬底中且在第一p阱下方形成n型掩埋层；在衬底中形成n阱，其中n阱和n型掩埋层一起包围第一p阱；形成第一晶体管；形成第二晶体管；形成第一触点；以及形成第二触点。第一晶体管包括：第一源极触点，位于第一p阱上；第一漏极触点，位于第一p阱上；第一栅极触点，位于第一p阱上并且位于第一源极触点和第一漏极触点之间。第二晶体管包括：第二源极触点，位于第二p阱上；第二漏极触点，位于第二p阱上；以及第二栅极触点，位于第二p阱上并且位于第二源极触点和第二漏极触点之间。第一触点和第二触点形成在第一p阱上。第一触点和第二触点电连接到第一p阱。
在本公开的一些实施例中，提供一种半导体装置。该半导体装置包括：衬底，包括第一p阱和第二p阱；n型掩埋层，位于衬底中且位于第一p阱下方；n阱，位于衬底中，其中n阱和n型掩埋层一起包围第一p阱；第一晶体管；第二晶体管；第一隔离结构；以及第二隔离结构。第一晶体管包括：第一高压(HV)n阱，位于第一p阱中；第一HV p体，位于第一p阱中，其中第一HV p体与第一HV n阱接触；第一源极触点，位于第一HV p体上；第一漏极触点，位于第一HV n阱上；和第一栅极触点，位于第一HV p体上并且位于第一源极触点和第一漏极触点之间。第二晶体管包括：第二高压(HV)n阱，位于第二p阱中；第二HV p体，位于第二p阱中，其中第二HV p体与第二HV n阱接触；第二源极触点，位于第二HV p体上；第二漏极触点，位于第二HV n阱上；以及第二栅极触点，位于第二HV p体上并且位于第二源极触点和第二漏极触点之间。第一隔离结构位于第一HV p体和第一p阱之间。第二隔离结构位于第一HV n阱和第一p阱之间。
在本公开的一些实施例中，提供一种半导体装置。该半导体装置包括：衬底，包括掩埋在衬底中的绝缘层；第一晶体管；第二晶体管；以及隔离结构，位于第一晶体管和第二晶体管之间，其中隔离结构从衬底的上表面延伸到绝缘层。第一晶体管包括：第一高压(HV)n阱，位于衬底中且位于绝缘层上；以及第一HV p体，位于衬底中且位于绝缘层上，其中第一HV p体与第一HV n阱接触。第二晶体管包括：第二高压(HV)n阱，位于衬底中且位于绝缘层上；以及第二HV p体，位于衬底中且位于绝缘层上，其中第二HV p体与第二HV n阱接触。
在本公开的一些实施例中，提供一种制造半导体装置的方法。该方法包括：提供衬底，衬底包括掩埋在衬底中的绝缘层；形成第一晶体管；形成第二晶体管；以及在第一晶体管和第二晶体管之间形成隔离结构，其中隔离结构从衬底的上表面延伸到绝缘层。第一晶体管包括：第一高压(HV)n阱，位于衬底中且位于绝缘层上；以及第一HV p体，位于衬底中且位于绝缘层上，其中第一HV p体与第一HV n阱接触。第二晶体管包括：第二高压(HV)n阱，位于衬底中且位于绝缘层上；以及第二HV p体，位于衬底中且位于绝缘层上，其中第二HV p体与第二HV n阱接触。
在本公开的一些实施例中，提供一种半导体装置。该半导体装置包括：衬底，包括掩埋在衬底中的绝缘层；第一晶体管；第二晶体管；第三晶体管；第一隔离结构，位于第一晶体管和第二晶体管之间，其中第一隔离结构从衬底的上表面延伸到绝缘层；以及第二隔离结构，位于第二晶体管和第三晶体管之间，其中第二隔离结构从衬底的上表面延伸到绝缘层。第一晶体管包括：第一高压(HV)n阱，位于衬底中且位于绝缘层上；以及第一HV p体，位于衬底中且位于绝缘层上，其中第一HV p体与第一HV n阱接触。第二晶体管包括：第二高压(HV)n阱，位于衬底中且位于绝缘层上；以及第二HV p体，位于衬底中且位于绝缘层上，其中第二HV p体与第二HV n阱接触。第三晶体管包括：第三高压(HV)n阱，位于衬底中且位于绝缘层上；以及第三HV p体，位于衬底中且位于绝缘层上，其中第二HV p体与第二HV n阱接触。
根据本公开的一些实施例，该半导体装置减少了因连接高侧晶体管和低侧晶体管的导线引起的寄生电阻和寄生电感。半导体装置的性能得到改进。此外，尤其是高频率开关状态下的电流均匀性得到改进。
附图说明
当结合附图阅读时，从以下详细描述中可以容易地理解本公开的各方面。应当注意的是，各种特征可能未按比例绘制。事实上，为了清楚地进行讨论，各种特征的大小可以任意增大或减小。
图1是根据本公开的一些实施例的示意性电路图。
图2示出了根据本公开的一些比较实施例的半导体装置的俯视图。
图3示出了根据本公开的一些比较实施例的沿图2中的A-A'截取的半导体装置的截面图。
图4示出了根据本公开的一些实施例的半导体装置的截面图。
图5示出了根据本公开的一些实施例的半导体装置的截面图。
图6示出了根据本公开的一些实施例的半导体装置的截面图。
图7A、图7B、图7C、图7D、图7E、图7F和图7G示出了根据本公开的一些实施例的制造半导体装置的一些操作。
图8A、图8B、图8C、图8D、图8E、图8F、图8G和图8H示出了根据本公开的一些实施例的制造半导体装置的一些操作。
图9A、图9B、图9C、图9D、图9E和图9F示出了根据本公开的一些的制造半导体装置的一些操作。
具体实施方式
下面的公开内容提供了用于实施所提供的主题的不同特征的许多不同的实施例或示例。在下文中，描述了组件和布置的具体示例。当然，这些仅仅是示例，并不是限制性的。在本公开中，在下面的描述中提及的在第二特征组件上方或之上形成第一特征组件不仅可以包括第一特征组件和第二特征组件直接接触地形成的实施例，还可以包括其他特征组件可以形成在第一特征组件与第二特征组件之间使得第一特征组件和第二特征组件可以不直接接触的实施例。此外，本公开可以在多个示例中重复附图标记和/或字母。这种重复的目的是为了简单和清楚地表述，其本身并不限定所讨论的多种实施例和/或配置之间的关系。
在所有附图和详细的描述中使用共同的附图标记来指代相同或相似的组件。根据以下结合附图的详细描述，可以容易地理解本公开的实施例。
在下文中，详细讨论本公开的实施例。然而，应当理解的是，本公开提供许多可应用的概念，这些概念可以在各种各样的特定背景下实施。所讨论的具体实施例仅仅是说明性的，而不限制本公开的范围。
在本公开中，衬底的上表面是指设置另外的元件(例如层)的衬底的表面。在本公开中，衬底的下表面是指与衬底的上表面相对的衬底表面。在本公开中，元件的下表面是指在元件设置在衬底上的情况下，面向衬底的元件的表面。在本公开中，元件的上表面是指在元件设置在衬底上的情况下，背对衬底的元件的表面。在一些实施例中，元件的下表面是指在元件设置在衬底上的情况下，与元件的上表面相比，相对靠近衬底的元件的表面。在本公开中，元件的下表面是指在元件设置在衬底中的情况下，面向衬底的下表面的元件的表面。在本公开中，元件的上表面是指在元件设置在衬底中的情况下，背对衬底的下表面的元件的表面。在本公开中，元件的侧表面是指连接元件的上表面和下表面的元件的表面。在一些实施例中，元件的侧表面是指在截面视图中连接元件的上表面和下表面的元件的表面。
在本公开中，p体可以指p型掺杂区域。p阱可以指p型掺杂区域。高掺杂p区域可以指p型掺杂的区域。高掺杂p区域可以具有比p体更小的体积或更小的横截面积。p体可以具有比p阱更小的体积或横截面积。高掺杂p区域可以具有比p体的掺杂浓度高大约一到两个数量级的掺杂浓度。高掺杂p区域可以发挥减小金属触点和p体之间的接触电阻的作用。高掺杂p区域的掺杂浓度可以比p阱的掺杂浓度高出约一到两个数量级。高掺杂p区域可以发挥减小金属触点与p阱之间的接触电阻。n体可以指n型掺杂区域。n阱可以指n型掺杂区域。高掺杂n区域可以指n型掺杂区域。高掺杂n区域可以具有比n体更小的体积或更小的横截面积。n体可以具有比n阱更小的体积或更小的横截面。高掺杂n区域可以具有比n型掩埋层的掺杂浓度更高的掺杂浓度。n型掩埋层可以具有比n阱的掺杂浓度更高的掺杂浓度。n阱可以具有比高压(HV)n阱的掺杂浓度更高的掺杂浓度。高掺杂n区域可以发挥减小金属触点和n阱之间的接触电阻的作用。p阱可以包围n阱。p阱可以包围p体。p阱可以包围n体。n阱可以包围p阱。n阱可以包围p体。n阱可以包围n体。p体可以包围n体。p体可以包围高掺杂p区域。p体可以包围高掺杂n区域。p体和被p体包围的高掺杂n区域可以形成p-n结。n体可以包围p体。n体可以包围高掺杂p区域。n体和被n体包围的高掺杂p区域可以形成p-n结。n体可以包围高掺杂n区域。高压(HV)p阱是指在晶体管的有源区域中使用的p阱。高压(HV)n阱是指在晶体管的有源区域中使用的n阱。高压(HV)p体是指在晶体管的有源区域中使用的p体。高压(HV)n体是指在晶体管的有源区域中使用的n体。
图1是根据本公开的一些实施例的电路示意图。图1的电路示意图
示出了半桥电路1。半桥电路1包括晶体管10和晶体管12。晶体管10
和晶体管12电串联连接。晶体管10包括源极端子102、漏极端子104
和栅极端子106。在一些实施例中，晶体管10进一步包括衬底端子(图1中未示出)。晶体管12包括源极端子122、漏极端子124和栅极端子126。在一些实施例中，晶体管12进一步包括衬底端子(图1中未示出)。晶体管10的源极端子102和晶体管的漏极端子124连接到开关节点(SW)处的相同电势。晶体管10的漏极端子104连接到电压源(Vin)。晶体管10的衬底端子连接到开关节点(SW)。晶体管12的源极端子122连接到接地(GND)。晶体管12的衬底端子连接到接地(GND)。晶体管10可以被称为高侧(HS)晶体管。晶体管12可以称为低侧(LS)晶体管。
图2示出了根据本公开的一些比较实施例的半导体装置2的俯视图。图3示出了根据本公开的一些比较实施例的沿图2中所示的线A-A'截取的半导体装置2的截面图。如图2所示，半导体装置2包括装置区域20和装置区域22。装置区域20包括源极触点202、漏极触点204和栅极触点206。源极触点202、漏极触点204和栅极触点206交错布置在装置区域20中。源极触点202、漏极触点204和栅极触点206交替地布置在装置区域20中。一个源极触点202、一个相邻栅极触点206和一个相邻漏极触点204的组合对应于一个晶体管，例如图3中所示的晶体管20A、20B、20C或20D。多个晶体管20A、20B、20C和20D在装置区域20中电并联连接，以在总体上起到如图1所示的晶体管10的作用。图3中所示的装置区域20中的晶体管的数量仅为示意，装置区域20中的晶体管的数量不受特别限制并且可以根据需要高达数百甚至数千。
装置区域22包括源极触点222、漏极触点224和栅极触点226。源极触点222、漏极触点224和栅极触点226交错布置在装置区域22中。源极触点222、漏极触点224和栅极触点226交替地布置在装置区域22中。一个源极触点222、一个相邻的栅极触点226和一个相邻的漏极触点224的组合对应于一个晶体管，例如图3所示的晶体管22A、22B、22C或22D。多个晶体管22A、22B、22C和22D在装置区域22中电并联连接，以在总体上起到如图1所示的晶体管12的作用。图3中所示的装置区域22中的晶体管的数量仅为示意，装置区域22中的晶体管的数量不受特别限制并且可以根据需要高达数百甚至数千。
如图3所示，p阱213包围晶体管20A、20B、20C和20D。触点201和203电连接到p阱213。触点201和203可以称为装置区域20的衬底触点。p阱233包围晶体管22A、22B、22C和22D。触点221和223电连接到p阱233。触点221和223可以被称为装置区域22的衬底触点。n阱211与n型掩埋层210一起包围p阱213。n阱211和n型掩埋层210与p阱213形成p-n结，作为隔离环。隔离环包围晶体管20A、20B、20C和20D。隔离环将晶体管20A、20B、20C和20D与晶体管22A、22B、22C和22D隔离。触点205和207电连接到n阱211。触点205和207可被称为隔离拾取触点(isolation pickup contact)。
仍然参照图2和图3，装置区域20与装置区域22电串联连接。装置区域20的源极触点202和装置区域22的漏极触点224通过导线(未示出)相互电连接。装置区域20的源极触点202和装置区域22的漏极触点224电连接到开关节点(SW)处的相同电势。装置区域20的漏极触点204电连接到电压源(Vin)。衬底触点201和203电连接到开关节点(SW)。隔离拾取触点205和207电连接到电压源(Vin)。装置区域22的源极触点222电连接到接地(GND)。衬底触点221和223电连接到接地(GND)。半导体装置2包括用作图1中所示的晶体管10的装置区域20，以及用作图1中所示的晶体管12的装置区域22，以构建半桥电路。装置区域20可以被称为高侧(HS)装置区域。装置区域22可以被称为低侧(LS)装置区域。晶体管20A、20B、20C和20D可以被称为高侧(HS)晶体管。晶体管22A、22B、22C和22D可以被称为低侧(LS)晶体管。
在半导体装置2中，用于将装置区域20的源极触点202和装置区域22的漏极触点224进行连接的导线(未示出)可以引入寄生电阻或寄生电感，这导致在快速接通和断开期间源极和漏极之间的电压(Vds)出现尖峰(spike)或浪涌(surge)。电压尖峰或浪涌可能增加系统的功率损耗，甚至损坏半导体装置2。为了解决电压尖峰或浪涌的问题，半导体装置2可以被设计为承受比输入电压更高的电压。例如，对于10V的输入电压，半导体装置2能够按照其用于20V的输入电压的情况进行设计。然而，这种设计可能影响半导体装置的性能并造成损失。此外，导线可能占据相对较大的面积，从而导致半导体装置的尺寸相对较大。
本公开提供一种半导体装置和制造半导体装置方法。在一些实施例中，半导体装置通过BCD技术来制造。在一些实施例中，半导体装置包括半桥电路。在一些实施例中，半导体装置的布局允许用于连接高侧晶体管和低侧晶体管的导线被制成较小的尺寸(例如，较小的长度)。因此，可以减轻电压尖峰或浪涌的问题并且可以改进半导体装置的小型化效果。
图4示出了根据本公开的一些实施例的半导体装置3的截面图。半导体装置3包括衬底301、p阱313、晶体管30和晶体管32。
衬底301可以例如包括，但不限于，硅(Si)、掺杂硅(掺杂Si)、碳化硅(SiC)、锗化硅(SiGe)、砷化镓(GaAs)或其它半导体材料。在一些实施例中，衬底301可以包括本征半导体材料。在一些实施例中，衬底501可以包括p型半导体材料。在一些实施例中，衬底501可以包括掺杂有硼(B)的硅层。在一些实施例中，衬底301可以包括掺杂有镓(Ga)的硅层。在一些实施例中，衬底301可以进一步包括诸如p阱、n阱等的掺杂区域。在一些实施例中，衬底301可以例如包括，但不限于，蓝宝石、绝缘体上硅(SOI)或其它合适的材料。
p阱313位于衬底301内。与衬底301的下表面相比，p阱313位于更靠近衬底301的上表面的位置。p阱313的上表面可以与衬底301的上表面共面。p阱313的最低表面可以高于衬底301的最低表面。从图4所示的截面图中可以看出，p阱313包围晶体管30和晶体管32。从俯视图(未示出)看，p阱313可以包围晶体管30和晶体管32。
晶体管30和晶体管32沿着方向D交替设置。一个晶体管30和一个相邻的晶体管32构成单元300。多个单元300沿着方向D重复布置。一个晶体管30包括源极触点302、漏极触点304和栅极触点306。源极触点302可以沿着基本上垂直于方向D的方向延伸。漏极触点304可以沿着基本上垂直于方向D的方向延伸。栅极触点306可以沿着基本上垂直于方向D的方向延伸。源极触点302、漏极触点304和栅极触点306可以例如包括，但不限于，诸如Al、Ti等的金属，或它们的组合。源极触点302位于衬底301的上表面上。漏极触点304位于衬底301的上表面上。栅极触点306位于衬底301的上表面上。栅极触点306位于源极触点302和漏极触点304之间。
在一些实施例中，晶体管30包括位于衬底301中的高压(HV)n阱317。HV n阱317的上表面可以与衬底301的上表面共面。高压(HV)n阱317位于p阱313内。HV n阱317的上表面可以与p阱313的上表面共面。HV n阱317的最低表面可以高于p阱313的最低表面。HV n阱317可以与p阱313接触。HV n阱317与p阱313可以具有界面。HV n阱317和p阱313之间的界面是p-n结。漏极触点304位于HV n阱317上。漏极触点304位于HV n阱317的上表面上。HV n阱317位于漏极触点304下方。
在一些实施例中，晶体管30包括位于衬底301中的高压(HV)p体315。HV p体315的上表面可以与衬底301的上表面共面。高压(HV)p体315位于p阱313内。HV p体315的上表面可以与p阱313的上表面共面。HV p体315的最低表面高于p阱313的最低表面。HV p体315可以与p阱313接触。HV p体315与p阱313可以具有界面。源极触点302可以位于HV p体315上。源极触点302可以位于HV p体315的上表面上。HV p体315可以位于源极触点302下方。栅极触点306可以位于HV p体315上。栅极触点306可以位于HV p体315的上表面上。HV p体315可以位于栅极触点306下方。HV p体315可以与HV n阱317接触。HV p体315与HV n阱317可以具有界面。栅极触点306可以位于HV p体315和HV n阱317之间的界面上。
在一些实施例中，晶体管30包括位于HV p体315中的高掺杂n区域312。高掺杂n区域312的上表面可以与HV p体315的上表面共面。高掺杂n区域312的最低表面可以高于HV p体315的最低表面。源极触点302位于高掺杂n区域312上。源极触点302位于高掺杂n区域312的上表面上。高掺杂n区域312位于源极触点302的下方。源极触点302与高掺杂n区域312接触。
在一些实施例中，晶体管30包括HV n阱317中的高掺杂n区域314。高掺杂n区域314的上表面可以与HV n阱317的上表面共面。高掺杂n区域314的最低表面可以高于HV n阱的最低表面。漏极触点304位于高掺杂n区域314上。漏极触点304位于高掺杂n区域314的上表面上。高掺杂n区域314位于漏极触点304下方。漏极触点304与高掺杂n区域314接触。
如图4所示，一个晶体管32包括源极触点322、漏极触点324和栅极触点326。源极触点322可以沿着基本上垂直于方向D的方向延伸。漏极触点324可以沿着基本上垂直于方向D的方向延伸。栅极触点326可以沿着基本上垂直于方向D的方向延伸。源极触点322、漏极触点324和栅极触点326可以例如包括，但不限于，诸如Al、Ti等的金属，或它们的组合。源极触点322位于衬底301的上表面上。漏极触点324位于衬底301的上表面上。栅极触点326位于衬底301的上表面上。栅极触点326位于源极触点322与漏极触点324之间。
在一些实施例中，晶体管32包括位于衬底301中的高压(HV)n阱337。HV n阱337的上表面可以与衬底301的上表面共面。高压(HV)n阱337位于p阱313内。HV n阱337的上表面可以与p阱313的上表面共面。HV n阱337的最低表面可以高于p阱313的最低表面。HV n阱337可以与p阱313接触。HV n阱337与p阱313可以具有界面。HV n阱337和p阱313之间的界面是p-n结。漏极触点324位于HV n阱337上。漏极触点324位于HV n阱337的上表面上。HV n阱337位于漏极触点304下方。
在一些实施例中，晶体管32包括位于衬底301中的高压(HV)p体335。HV p体335的上表面可以与衬底301的上表面共面。高压(HV)p体335位于p阱313内。HV p体335的上表面可以与p阱313的上表面共面。HV p体335的最低表面可以高于p阱313的最低表面。HV p体335可以与p阱313接触。HV p体335与p阱313可以具有界面。源极触点322位于HV p体335上。源极触点322可以位于HV p体335的上表面上。HV p体335可以位于源极触点322下方。栅极触点326可以位于HV p体335上。栅极触点326可以位于HV p体335的上表面上。HV p体335可以位于栅极触点326下方。HV p体335可以与HV n阱337接触。HV p体335与HV n阱337可以具有界面。栅极触点326可以位于HV p体335和HV n阱337之间的界面上。HV p体335和HV p体315可以同时形成。HV p体335和HV p体315可以一起构成HV n阱337和HV n317阱之间的HVp体。HV p体335和HV p体315之间可以存在界面。HV p体335和HV p体315之间可以不存在界面。
在一些实施例中，晶体管32包括位于HVp体中的高掺杂n区域332。高掺杂n区域332的上表面可以与HV p体335的上表面共面。高掺杂n区域332的最低表面可以高于HV p体335的最低表面。源极触点322位于高掺杂n区域332上。源极触点322位于高掺杂n区域332的上表面上。高掺杂n区域332位于源极触点322下方。源极触点322与高掺杂n区域332接触。
在一些实施例中，晶体管32包括位于HV n阱337中的高掺杂n区域334。高掺杂n区域334的上表面可以与HV n阱337的上表面共面。高掺杂n区域334的最低表面可以高于HV n阱337的最低表面。漏极触点324位于高掺杂n区域334上。漏极触点324位于高掺杂n区域334的上表面上。高掺杂n区域334位于漏极触点324下方。漏极触点324与高掺杂n区域334接触。
如图4所示，p阱313的一部分位于晶体管30和晶体管32之间。p阱313的该部分位于HV n阱317和HV n阱337之间。p阱313的该部分可以与HV n阱317接触。p阱313的该部分可以与HV n阱337接触。p阱313的该部分与HV n阱317可以具有界面。p阱313的该部分与HV n阱337可以具有界面。HV n阱317和p阱313可以形成p-n结。p阱313和HV n阱337可以形成p-n结。HV n阱317、p阱313和HV n阱337可以形成n-p-n结。因此，p阱313可以将晶体管30与晶体管32隔离。
半导体装置3可以进一步包括位于衬底301上的触点352。触点352可以例如包括，但不限于，诸如Al、Ti等的金属，或它们的组合。触点352位于衬底301的上表面上。触点352位于晶体管30和晶体管32之间。触点352可以靠近漏极触点304。触点352可以靠近漏极触点324。触点352可以位于漏极触点304和漏极触点324之间。触点352位于p阱313上。触点352位于p阱313的上表面上。触点352可以位于p阱313的位于HV n阱317和HV n阱337之间的一部分上。触点352电连接到p阱313。触点352可被称为衬底触点。
半导体装置3可以进一步包括位于p阱313中的高掺杂p区域362。高掺杂p区域362的上表面可以与衬底301的上表面共面。高掺杂p区域362的上表面可以与p阱313的上表面共面。高掺杂p区域362的最低表面高于p阱313的最低表面。高掺杂p区域362可以位于晶体管30和晶体管32之间。高掺杂p区域362可以位于HV n阱317和HV n阱337之间。高掺杂p区域362可以位于高掺杂n区域314和高掺杂n区域334之间。高掺杂p区域362位于触点352下方。触点352位于高掺杂p区域362上。触点352与高掺杂p区域362接触。
半导体装置3可以进一步包括隔离结构372、374或376。隔离结构372、374或376可以是浅沟槽隔离(STI)结构。隔离结构372、374或376可以例如包括，但不限于，氧化硅、氮化硅、氧化铝、氮化铝，或其它合适的绝缘材料，或它们的组合。隔离结构372位于晶体管30与p阱313之间。隔离结构372可以位于HV n阱317和p阱313之间。隔离结构372可以位于HV n阱317和p阱313之间的界面上。隔离结构372可以位于漏极触点304和触点352之间。隔离结构372可以位于高掺杂n区域314和高掺杂p区域362之间。隔离结构372可以与高掺杂n区域314接触。隔离结构372可以与高掺杂p区域362接触。隔离结构372可以将高掺杂n区域314与高掺杂p区域362隔离。隔离结构372可以将高掺杂n区域314与p阱313隔离。隔离结构372可以将高掺杂p区域362与HV n阱317隔离。隔离结构372的上表面可以与衬底301的上表面共面。隔离结构372的上表面可以与HV n阱317的上表面共面。隔离结构372的上表面可以与p阱313的上表面共面。隔离结构372的上表面可以与高掺杂n区域314的上表面共面。隔离结构372的上表面可以与高掺杂p区域362的上表面共面。隔离结构372的最低表面可以低于高掺杂n区域314的最低表面。隔离结构372的最低表面可以低于高掺杂p区域362的下表面。
隔离结构374位于晶体管32与p阱313之间。隔离结构374可以位于HV n阱337和p阱313之间。隔离结构374可以位于HV n阱337和p阱313之间的界面上。隔离结构374可以在漏极触点324和触点352之间。隔离结构374可以位于高掺杂n区域334和高掺杂p区域362之间。隔离结构374可以与高掺杂n区域334接触。隔离结构374可以与高掺杂p区域362接触。隔离结构374可以将高掺杂n区域334与高掺杂p区域362隔离。隔离结构374可以将高掺杂n区域334与p阱313隔离。隔离结构374可以将高掺杂p区域362与HV n阱337隔离。隔离结构374的上表面可以与衬底301的上表面共面。隔离结构374的上表面可以与HV n阱337的上表面共面。隔离结构374的上表面可以与p阱313的上表面共面。隔离结构374的上表面可以与高掺杂n区域334的上表面共面。隔离结构374的上表面可以与高掺杂p区域362的上表面共面。隔离结构374的最低表面可以低于高掺杂n区域334的最低表面。隔离结构374的最低表面可以低于高掺杂p区域362的最低表面。
隔离结构376位于HV p体335和HVp体315之间。隔离结构376位于高掺杂n区域332和高掺杂n区域312之间。隔离结构376可以位于由HV p体335和HV p体315构成的HV p体中。隔离结构376使高掺杂n区域332与高掺杂n区域312隔离。隔离结构376可以位于源极触点322和源极触点302之间。隔离结构376的上表面可以与衬底301的上表面共面。隔离结构376的上表面可以与HV p体335的上表面共面。隔离结构376的上表面可以与HV p体315的上表面共面。隔离结构376的最低表面可以低于高掺杂n区域332的最低表面。隔离结构376的最低表面可以低于高掺杂n区域312的最低表面。
仍然参照图4，在单元300中，晶体管30可以与晶体管32电串联连接。晶体管30的源极触点302可以电连接到晶体管32的漏极触点324。源极触点302和漏极触点324可以电连接到开关节点(SW)处的相同电势。源极触点302可以通过导线(未示出)电连接到漏极触点324。晶体管30的漏极触点304可以电连接到电压源(Vin)。晶体管32的源极触点322可以电连接到接地(GND)。晶体管30可以由图1中所示的晶体管表示。晶体管30可以被称为高侧(HS)晶体管。晶体管32可以由图1中所示的晶体管12来表示。晶体管32可以被称为低侧(LS)晶体管。多个单元300可以相互电并联连接，以建立半桥电路。在一些实施例中，触点352可以电连接到接地(GND)。因此，p阱313可以电连接到接地(GND)。在这样的实施例中，晶体管30和晶体管32下方的P阱313电连接到接地(GND)并且可被称为公共GND。
将图4中所示的半导体装置3与图3中所示的半导体装置2进行比较。与用于将晶体管20A、20B、20C、20D的源极触点202与晶体管22A、22B、22C、22D的漏极触点224进行连接的导线相比，用于将晶体管30的源极触点302和晶体管32的漏极触点324进行连接的导线具有更短的长度。因此，可以减小寄生电阻和寄生电感。可以减轻电压尖峰或浪涌。因此，可以改进半导体装置的性能。此外，尤其是高频率开关状态下的电流均匀性得到改进。
图5示出了根据本公开的一些实施例的半导体装置4的截面图。除了至少以下的差异之外，半导体装置4与半导体装置3类似。半导体装置4包括衬底401、p阱413、p阱433、n型掩埋层410、n阱411、晶体管30和晶体管32。
衬底401的材料可以与衬底301的材料类似。p阱413位于衬底401内。与衬底401的下表面相比，p阱413位于更靠近衬底401的上表面的位置。p阱413的上表面可以与衬底401的上表面共面。p阱413的最低表面可以高于衬底401的最低表面。从图5所示的截面图中可以看出，p阱413包围晶体管30。从俯视图(未示出)来看，p阱413可以包围晶体管30。
p阱433位于衬底401内。与衬底401的下表面相比，p阱433位于更靠近衬底401的上表面的位置。p阱433的上表面可以与衬底401的上表面共面。p阱433的最低表面可以高于衬底401的最低表面。p阱433形成为靠近p阱413。如图5所示，p阱413和p阱433可以沿着方向D交替布置。从如图5所示的截面图中可以看出，p阱433包围晶体管32。从俯视图(未示出)来看，p阱413可以包围晶体管32。
n型掩埋层410位于衬底401内。n型掩埋层410设置在p阱413下方。n型掩埋层410设置在p阱413的最低表面和衬底401的下表面之间。n型掩埋层410可以与p阱413接触。n型掩埋层410可以与p阱413的最低表面接触。
n阱411位于衬底401内。n阱411的上表面可以与衬底401的上表面共面。n阱411的最低表面可以高于衬底401的最低表面。n阱411位于p阱413和p阱433之间。n阱411可以与p阱413接触。n阱411可以与p阱433接触。n阱411可以形成在n型掩埋层410上。n阱411可以与n型掩埋层410接触。n阱411可以连接到n型掩埋层410。从俯视图(未示出)来看，n阱411可以包围p阱413。从俯视图(未示出)来看，n阱411可以包围晶体管30。从图5所示的截面图中可以看出，n阱411和n型掩埋层410一起包围p阱413。从图5所示的截面图来看，n阱411和n型掩埋层410一起包围晶体管30。n阱411和n型掩埋层410与p阱413形成p-n结，作为隔离环。隔离环包围p阱413。隔离环包围晶体管30。隔离环使晶体管30与晶体管32隔离。
晶体管30和晶体管32沿方向D交替设置。晶体管30可以位于p阱413上。晶体管30可以被p阱413包围。晶体管32可以位于p阱433上。晶体管32可以被p阱433包围。一个晶体管30和一个相邻晶体管32构成单元400。多个单元400沿方向D重复布置。一个晶体管30包括源极触点302、漏极触点304和栅极触点306。源极触点302位于p阱413上。漏极触点304位于p阱413上。栅极触点306位于p阱413上。栅极触点306位于源极触点302和漏极触点304之间。
在一些实施例中，晶体管30包括位于衬底401中的高压(HV)n阱317。HV n阱317的上表面可以与衬底401的上表面共面。高压(HV)n阱317位于p阱413内。HV n阱317的上表面可以与p阱413的上表面共面。HV n阱317的最低表面可以高于p阱413的最低表面。HV n阱317可以与p阱413接触。HV n阱317与p阱413可以具有界面。HV n阱317和p阱413之间的界面是p-n结。
在一些实施例中，晶体管30包括位于衬底401中的高压(HV)p体315。HV p体315的上表面可以与衬底401的上表面共面。高压(HV)p体315位于p阱413内。HV p体315的上表面可以与p阱413的上表面共面。HV p体315的最低表面可以高于p阱413的最低表面。HV p体315可以与p阱413接触。HV p体315与p阱413可以具有界面。
如图5所示，晶体管32包括源极触点322、漏极触点324和栅极触点326。源极触点322位于p阱433上。漏极触点324位于p阱433上。栅极触点326位于p阱433上。栅极触点326位于源极触点322和漏极触点324之间。
在一些实施例中，晶体管32包括位于衬底401中的高压(HV)n阱337。HV n阱337的上表面可以与衬底401的上表面共面。高压(HV)n阱33位于p阱433内。HV n阱337的上表面可以与p阱433的上表面共面。HV n阱337的最低表面可以高于p阱433的最低表面。HV n阱337可以与p阱433接触。HV n阱337与p阱433可以具有界面。HV n阱337和p阱433之间的界面是p-n结。
在一些实施例中，晶体管32包括位于衬底401中的高压(HV)p体335。HV p体335的上表面可以与衬底401的上表面共面。高压(HV)p体335位于p阱433内。HV p体335的上表面可以与p阱433的上表面共面。HV p体335的最低表面可以高于p阱433的最低表面。HV p体335可以与p阱433接触。HV p体335与p阱433可以具有界面。
半导体装置4可以进一步包括位于衬底401上的触点452。触点452可以例如包括，例如但不限于，诸如Al、Ti等的金属，或它们的组合。触点452位于衬底401的上表面上。触点452可以位于晶体管30和晶体管32之间。触点452可以靠近源极触点302。触点452位于p阱413上。触点452位于p阱413的上表面上。触点452可以位于p阱413的位于HV p体315和n阱411之间的部分上。触点452电连接到p阱413。触点452可被称为衬底触点。
半导体装置4可以进一步包括位于p阱413中的高掺杂p区域462。高掺杂p区域462的上表面可以与p阱413的上表面共面。高掺杂p区域462的最低表面高于p阱413的最低表面。高掺杂p区域462位于晶体管30与晶体管32之间。高掺杂p区域462可以位于HV p体315和n阱411之间。高掺杂p区域462可以靠近高掺杂n区域312。高掺杂p区域462位于触点452下方。触点452位于高掺杂p区域462上。触点452与高掺杂p区域462接触。
半导体装置4可以进一步包括位于衬底401上的触点472。触点472可以包括，例如但不限于，诸如Al、Ti等的金属，或它们的组合。触点472位于衬底401的上表面上。触点472可以位于晶体管30和晶体管32之间。触点472可以靠近漏极触点304。触点472位于p阱413上。触点472可以位于p阱413的上表面上。触点472可以位于p阱413的位于n阱411和HV n阱317之间的部分上。触点472电连接到p阱413。触点472可以被称为衬底触点。
半导体装置4可以进一步包括位于p阱413中的高掺杂p区域482。高掺杂p区域482的上表面可以与p阱413的上表面共面。高掺杂p区域482的最低表面高于p阱413的最低表面。高掺杂p区域482可以位于晶体管32与晶体管30之间。高掺杂p区域482可以位于n阱411和HV n阱317之间。高掺杂p区域482可以靠近高掺杂n区域314。高掺杂p区域482位于触点472下方。触点472位于高掺杂p区域482上。触点472与高掺杂p区域482接触。
半导体装置4可以进一步包括位于衬底401上的触点454。触点454可以包括，例如但不限于，诸如Al、Ti等的金属，或它们的组合。触点454位于衬底401的上表面上。触点454可以位于晶体管30和晶体管32之间。触点454可以靠近触点452。触点454可以位于源极触点302和触点454之间。触点454位于n阱411上。触点454位于n阱411的上表面上。触点454电连接到n阱411。触点454可被称为隔离拾取触点。
半导体装置4可以进一步包括位于n阱411中的高掺杂n区域464。高掺杂n区域464的上表面可以与n阱411的上表面共面。高掺杂n区域464的最低表面高于n阱411的最低表面。高掺杂n区域464位于晶体管30与晶体管32之间。高掺杂n区域464可以位于p阱413和p阱433之间。高掺杂n区域464可以靠近高掺杂p区域462。高掺杂n区域464位于触点454下方。触点454位于高掺杂n区域464上。触点454与高掺杂n区域464接触。
半导体装置4可以进一步包括位于衬底401上的触点474。触点474可以包括，例如但不限于，诸如Al、Ti等的金属，或它们的组合。触点474位于衬底401的上表面上。触点474可以位于晶体管32和晶体管33之间。触点474可以靠近触点472。触点472可以位于触点474和漏极触点304之间。触点474位于n阱411上。触点474可以位于n阱411的上表面上。触点474电连接到n阱411。触点474可以被称为隔离拾取触点。
半导体装置4可以进一步包括位于n阱411中的高掺杂n区域484。高掺杂n区域484的上表面可以与n阱411的上表面共面。高掺杂n区域484的最低表面高于n阱411的最低表面。高掺杂n区域484位于晶体管30与晶体管32之间。高掺杂n区域484可以位于p阱433和p阱413之间。高掺杂n区域484可以靠近高掺杂p区域482。高掺杂n区域484位于触点474下方。触点474位于高掺杂n区域484上。触点474与高掺杂n区域484接触。
半导体装置4可以进一步包括位于衬底401上的触点456。触点456可以例如包括，但不限于，诸如Al、Ti等的金属，或它们的组合。触点456位于衬底401的上表面上。触点456可以位于晶体管30和晶体管32之间。触点456可以靠近漏极触点324。触点456可以靠近触点454。触点456可以位于触点454和漏极触点324之间。触点456位于p阱433上。触点456可以位于p阱433的上表面上。触点456可以位于p阱433的位于n阱411和HV n阱337之间的部分上。触点456电连接到p阱433。触点456可被称为衬底触点。
半导体装置4可以进一步包括位于p阱433中的高掺杂p区域466。高掺杂p区域466的上表面可以与p阱433的上表面共面。高掺杂p区域466的最低表面高于p阱433的最低表面。高掺杂p区域466位于晶体管30与晶体管32之间。高掺杂p区域466可以位于n阱411和HVn阱337之间。高掺杂p区域466可以靠近高掺杂n区域334。高掺杂p区域466可以靠近高掺杂n区域464。高掺杂p区域466可以位于高掺杂n区域464和高掺杂n区域334之间。高掺杂p区域466位于触点456下方。触点456位于高掺杂p区域466上。触点456与高掺杂p区域466接触。
半导体装置4可以进一步包括位于衬底401上的触点476。触点476可以例如包括，但不限于，诸如Al、Ti等的金属，或它们的组合。触点476位于衬底401的上表面上。触点476可以位于晶体管32和晶体管30之间。触点476可以靠近源极触点322。触点476可以靠近触点474。触点476可以位于源极触点322和触点474之间。触点476位于p阱433上。触点476可以位于p阱433的上表面上。触点476可以位于p阱433的位于HV p体335和n阱411之间的部分上。触点476电连接到p阱433。触点476可被称为衬底触点。
半导体装置4可以进一步包括位于p阱433中的高掺杂p区域486。高掺杂p区域486的上表面可以与p阱433的上表面共面。高掺杂p区域486的最低表面高于p阱433的最低表面。高掺杂p区域486位于晶体管32与晶体管30之间。高掺杂p区域486可以位于HV p体335和n阱411之间。高掺杂p区域486可以靠近高掺杂n区域332。高掺杂p区域486可以靠近高掺杂n区域484。高掺杂p区域486可以位于高掺杂n区域332和高掺杂n区域484之间。高掺杂p区域486位于触点476下方。触点476位于高掺杂p区域486上。触点476与高掺杂p区域486接触。
半导体装置4可以进一步包括隔离结构442、444、446、448、492、494、496或498。隔离结构442、444、446、448、492、494、496或498可以是浅沟槽隔离(STI)结构。隔离结构442、444、446、448、492、494、496或498可以例如包括，但不限于，氧化硅、氮化硅、氧化铝、氮化铝或其它合适的绝缘材料，或它们的组合。隔离结构442可以位于晶体管30和晶体管32之间。隔离结构442可以位于晶体管30和p阱413之间。隔离结构442可以位于HV p体315和p阱413之间。隔离结构442可以位于HV p体315和p阱413之间。隔离结构442可以位于HV p体315和p阱413之间的界面上。隔离结构442可以位于源极触点302和触点452之间。隔离结构442可以位于高掺杂n区域312和高掺杂p区域462之间。隔离结构442可以与高掺杂n区域312接触。隔离结构442可以与高掺杂p区域462接触。隔离结构442可以将高掺杂n区域312与高掺杂p区域462隔离。隔离结构442可以将高掺杂n区域312与p阱413隔离。隔离结构442可以将高掺杂p区域462与HV p体315隔离。隔离结构442的上表面可以与衬底401的上表面共面。隔离结构442的上表面可以与HV p体315的上表面共面。隔离结构442的上表面可以与p阱413的上表面共面。隔离结构442的上表面可以与高掺杂n区域312的上表面共面。隔离结构442的上表面可以与高掺杂p区域462的上表面共面。隔离结构442的最低表面可以低于高掺杂n区域312的最低表面。隔离结构442的最低表面可以低于高掺杂p区域462的最低表面。
隔离结构492可以位于晶体管32和晶体管30之间。隔离结构492可以位于晶体管30和p阱413之间。隔离结构492可以位于HV n阱317和p阱413之间。隔离结构492可以位于HV n阱317和p阱413之间的界面上。隔离结构492可以位于漏极触点304和触点472之间。隔离结构492可以位于高掺杂n区域314和高掺杂p区域482之间。隔离结构492可以与高掺杂n区域314接触。隔离结构492可以与高掺杂p区域482接触。隔离结构492可以将高掺杂n区域314与高掺杂p区域482隔离。隔离结构492可以将高掺杂n区域314与p阱413隔离。隔离结构492可以将高掺杂p区域482与HV n阱317隔离。隔离结构492的上表面可以与衬底401的上表面共面。隔离结构492的上表面可以与HV n阱317的上表面共面。隔离结构492的上表面可以与p阱413的上表面。隔离结构492的上表面可以与高掺杂n区域314的上表面共面。隔离结构492的上表面可以与高掺杂p区域482的上表面共面。隔离结构492的最低表面可以低于高掺杂n区域314的最低表面。隔离结构492的最低表面可以低于高掺杂p区域482的最低表面。
隔离结构444可以位于晶体管30和晶体管32之间。隔离结构444可以位于p阱413和n阱411之间。隔离结构444可以位于p阱413和n阱411之间的界面上。隔离结构444可以位于触点452和触点454之间。隔离结构444可以位于高掺杂p区域462和高掺杂n区域464之间。隔离结构444可以与高掺杂p区域462接触。隔离结构444可以与高掺杂n区域464接触。隔离结构444可以将高掺杂p区域462与高掺杂n区域464隔离。隔离结构444可以将高掺杂p区域462与n阱411隔离。隔离结构444可以将高掺杂n区域464与p阱413隔离。隔离结构444的上表面可以与衬底401的上表面共面。隔离结构444的上表面可以与p阱413的上表面共面。隔离结构444的上表面可以与n阱411的表面。隔离结构444的上表面可以与高掺杂p区域462的上表面共面。隔离结构444的上表面可以与高掺杂n区域464的上表面共面。隔离结构444的最低表面可以低于高掺杂p区域462的最低表面。隔离结构444的最低表面可以低于高掺杂n区域464的最低表面。
隔离结构494可以位于晶体管32和晶体管30之间。隔离结构494可以位于p阱413和n阱411之间。隔离结构494可以位于p阱413和n阱411之间的界面上。隔离结构494可以位于触点472和触点474之间。隔离结构494可以位于高掺杂p区域482和高掺杂n区域484之间。隔离结构494可以与高掺杂p区域482接触。隔离结构494可以与高掺杂n区域484接触。隔离结构494可以将高掺杂p区域482与高掺杂n区域484隔离。隔离结构494可以使高掺杂p区域482与n阱411隔离。隔离结构494可以将高掺杂n区域484与p阱413隔离。隔离结构494的上表面可以与衬底401的上表面共面。隔离结构494的上表面可以与p阱413的上表面共面。隔离结构494的上表面可以与n阱411的上表面共面。隔离结构494的上表面可以与高掺杂p区域482的上表面共面。隔离结构494的上表面可以与高掺杂n区域484的上表面共面。隔离结构494的最低表面可以低于高掺杂p区域482的最低表面。隔离结构494的最低表面可以低于高掺杂n区域484的最低表面。
隔离结构446可以位于晶体管30和晶体管32之间。隔离结构446可以位于n阱411和p阱433之间。隔离结构446可以位于n阱411和p阱433之间的界面上。隔离结构446可以位于触点454和456触点之间。隔离结构446可以位于高掺杂n区域464和高掺杂p区域466之间。隔离结构446可以与高掺杂n区域464接触。隔离结构446可以与高掺杂p区域466接触。隔离结构446可以将高掺杂n区域464与高掺杂p区域466隔离。隔离结构446可以将高掺杂n区域464与p阱433隔离。隔离结构446可以将高掺杂p区域466与n阱411隔离。隔离结构446的上表面可以与衬底401的上表面共面。隔离结构446的上表面可以与n阱411的上表面共面。隔离结构446的上表面可以与p阱433的上表面共面。隔离结构446的上表面可以与高掺杂n区域464的上表面共面。隔离结构446的上表面可以与高掺杂p区域466的上表面共面。隔离结构446的最低表面可以低于高掺杂n区域464的最低表面。隔离结构446的最低表面可以低于高掺杂p区域466的最低表面。
隔离结构496可以位于晶体管32和晶体管30之间。隔离结构496可以位于n阱411和p阱433之间。隔离结构496可以位于n阱411和p阱433之间的界面上。隔离结构496可以位于触点474和触点476之间。隔离结构496可以位于高掺杂n区域484和高掺杂p区域486之间。隔离结构496可以与高掺杂n区域484接触。隔离结构496可以与高掺杂p区域486接触。隔离结构496可以将高掺杂n区域484与高掺杂p区域486隔离。隔离结构496可以将高掺杂n区域484与p阱433隔离。隔离结构496可以将高掺杂p区域486与n阱411隔离。隔离结构496的上表面可以与衬底401的上表面共面。隔离结构496的上表面可以与n阱411的上表面共面。隔离结构496的上表面可以与p阱433的上表面共面。隔离结构496的上表面可以与高掺杂n区域484的上表面共面。隔离结构496的上表面可以与高掺杂p区域486的上表面共面。隔离结构496的最低表面可以低于高掺杂n区域484的最低表面。隔离结构496的最低表面可以低于高掺杂p区域486的最低表面。
隔离结构448可以位于晶体管30和晶体管32之间。隔离结构448可以位于晶体管32和p阱433之间。隔离结构448可以位于HV n阱337和p阱433。隔离结构448可以位于HV n阱337和p阱433之间的界面上。隔离结构448可以位于漏极触点324和触点456之间。隔离结构448可以位于高掺杂n区域334和高掺杂p区域466之间。隔离结构448可以与高掺杂n区域334接触。隔离结构448可以与高掺杂p区域466接触。隔离结构448可以将高掺杂n区域334与高掺杂p区域466隔离。隔离结构448可以将高掺杂n区域334与p阱433隔离。隔离结构448可以将高掺杂p区域466与HV n阱337隔离。隔离结构448的上表面可以与衬底401的上表面共面。隔离结构448的上表面可以与HV n阱337的上表面共面。隔离结构448的上表面可以与p阱433的上表面共面。隔离结构448的上表面可以与高掺杂n区域334的上表面共面。隔离结构448的上表面可以与高掺杂p区域466的上表面共面。隔离结构448的最低表面可以低于高掺杂n区域334的最低表面。隔离结构448的最低表面可以低于高掺杂p区域466的的最低表面。
隔离结构498可以位于晶体管32和晶体管30之间。隔离结构498可以位于晶体管32和p阱433之间。隔离结构498可以位于HV p阱335和p阱433之间。隔离结构498可以位于HV p阱335和p阱433之间的界面上。隔离结构498可以位于源极触点322和触点476之间。隔离结构498可以位于高掺杂n区域332和高掺杂p区域486之间。隔离结构498可以与高掺杂n区域332接触。隔离结构498可以与高掺杂p区域486接触。隔离结构498可以将高掺杂n区域332与高掺杂p区域486隔离。隔离结构498可以将高掺杂n区域332与p阱433隔离。隔离结构498可以将高掺杂p区域486与HV p体335隔离。隔离结构498的上表面可以与衬底401的上表面共面。隔离结构498的上表面可以与HV p体335的上表面共面。隔离结构498的上表面可以与p阱433的上表面共面。隔离结构498的上表面可以与高掺杂n区域332的上表面共面。隔离结构498的上表面可以与高掺杂p区域486的上表面共面。隔离结构498的最低表面可以低于高掺杂n区域332的最低表面。隔离结构498的最低表面可以低于高掺杂p区域486的最低表面。
仍然参照图5，在单元400中，晶体管30可以与晶体管32电串联连接。晶体管30的源极触点302可以电连接到晶体管32的漏极触点324。源极触点302和漏极触点324可以电连接到开关节点(SW)处的相同电势。源极触点302可以通过导线(未示出)电连接到漏极触点324。漏极触点304可以电连接到电压源(Vin)。晶体管32的源极触点322可以电连接到接地(GND)。晶体管30可以由图1中所示的晶体管10来表示。晶体管30可被称为高侧(HS)晶体管。晶体管32可以由图1中所示的晶体管12来表示。晶体管32可被称为低侧(LS)晶体管。多个单元400可以相互电并联连接，以建立半桥电路。在一些实施例中，触点452电连接的电势可以与开关节点(SW)处的源极触点302和漏极触点324的电势相同。在一些实施例中，触点472电连接的电势可以与开关节点(SW)处的源极触点302和漏极触点324的电势相同。在一些实施例中，触点454可以电连接到电压源(Vin)。在一些实施例中，触点474可以电连接到电压源(Vin)。在一些实施例中，触点456可以电连接到接地(GND)。在一些实施例中，触点476可以电连接到接地(GND)。
将图5中所示的半导体装置4与图3中所示的半导体装置2进行比较。与用于将晶体管20A、20B、20C、20D的源极触点202与晶体管22A、22B、22C、22D的漏极触点224进行连接的导线相比，用于将晶体管30的源极触点302和晶体管32的漏极触点324进行连接的导线具有较短的长度。因此，可以减小寄生电阻和寄生电感。可以减轻电压尖峰或浪涌。因此，半导体装置的性能得到改进。此外，尤其在高频率开关状态下的电流均匀性得到改进。与图4中所示的半导体装置3相比，半导体装置4中的晶体管30和晶体管32之间的串扰可以由于隔离环的存在而减小。因此，可以进一步提高半导体装置的性能。
图6示出了根据本公开的一些实施例的半导体装置5的截面图。除了至少以下的差异之外，半导体装置5与半导体装置3类似。半导体装置5包括衬底501，隔离结构505、507，晶体管30和晶体管32。
衬底501的材料可以衬底301类似。衬底501包括绝缘层503。绝缘层503可以掩埋在衬底501中。绝缘层503可以是掩埋的绝缘层。在一些实施例中，绝缘层503可以是掩埋的氧化物层。在一些实施例中，绝缘层503可以包括但不限于，氧化硅(SiOx)。在一些实施例中，绝缘层503可以从衬底501的一个侧表面延伸到衬底501的另一侧表面。
隔离结构505位于衬底501内。隔离结构505可以是深沟槽隔离(DTI)结构。隔离结构505可以例如包括，但不限于，氧化硅、氮化硅、氧化铝、氮化铝或其他合适的绝缘材料，或者它们的组合。隔离结构505的上表面可以与衬底501的上表面共面。隔离结构505可以位于绝缘层503上。隔离结构505可以与绝缘层503接触。隔离结构505可以连接到绝缘层503。隔离结构505可以从衬底501的上表面延伸到绝缘层503。隔离结构505位于晶体管30和晶体管32之间。
隔离结构507位于衬底501内。隔离结构507可以是深沟槽隔离(DTI)结构。隔离结构507可以例如包括，但不限于，氧化硅、氮化硅、氧化铝、氮化铝或其他合适的绝缘材料，或者它们的组合。隔离结构507的上表面可以与衬底501的上表面共面。隔离结构507可以位于绝缘层503上。隔离结构507可以与绝缘层503接触。隔离结构507可以连接到绝缘层503。隔离结构507可以从衬底501的上表面延伸到绝缘层503。隔离结构507位于晶体管32和晶体管30之间。在一些实施例中，从图6所示的截面图中可以看出，隔离结构507、绝缘层503和隔离结构505一起包围晶体管30。在一些实施例中，从图6所示的截面图中可以看出，隔离结构505、绝缘层503和隔离结构507一起包围晶体管32。
如图6所示，晶体管30和晶体管32沿方向D交替设置。一个晶体管30和一个相邻晶体管32构成单元500。多个单元500沿方向D重复布置。晶体管30包括源极触点302、漏极触点304和栅极触点306。源极触点302位于衬底501上。漏极触点304位于衬底501上。栅极触点306位于衬底501上。栅极触点306位于源极触点302和漏极触点304之间。
在一些实施例中，晶体管30包括位于衬底501中的高压(HV)n阱317。HV n阱317的上表面可以与衬底501的上表面共面。HV n阱317可以与绝缘层503接触。HV n阱317可以与隔离结构505接触。
在一些实施例中，晶体管30包括位于衬板501中的高压(HV)p体315。HV p体315的上表面可以与衬底501的上表面共面。HV p体315可以与绝缘层503接触。HV p体315可以与隔离结构507接触。
如图6所示，晶体管32包括源极触点322、漏极触点324和栅极触点326。源极触点322位于衬底501上。漏极触点324位于衬底501上。栅极触点326位于衬底501上。栅极触点326位于源极触点322和漏极触点324之间。隔离结构505可以位于漏极触点304和漏极触点324之间。隔离结构507可以位于源极触点322和源极触点302之间。
在一些实施例中，晶体管32包括位于衬板501中的高压(HV)n阱337。HV n阱337的上表面可以与衬底501的上表面共面。HV n阱337可以与绝缘层503接触。HV n阱337可以与隔离结构505接触。隔离结构505可以位于HV n阱317和HV n阱337之间。
在一些实施例中，晶体管32包括位于衬板501中的高压(HV)p体335。HV p体335的上表面可以与衬底501的上表面共面。HV p体335可以与绝缘层503接触。HV p体335可以与隔离结构507接触。隔离结构507可以位于HV p体335和HV p体315之间。
在一些实施例中，晶体管30包括位于HV p体315中的高掺杂n区域312。在一些实施例中，晶体管30包括位于HV n阱317中的高掺杂n区域314。在一些实施例中，晶体管32包括位于HV p体335中的高掺杂n区域332。在一些实施例中，晶体管32包括位于HV n阱337中的高掺杂n区域334。高掺杂n区域312可以与隔离结构507接触。高掺杂n区域312的上表面可以与衬底501的上表面共面。高掺杂n区域312的上表面可以与隔离结构507的上表面共面。高掺杂n区域314可以与隔离结构505接触。高掺杂n区域314的上表面可以与衬底501的上表面共面。高掺杂n区域314的上表面可以与隔离结构505的上表面共面。高掺杂n区域332可以与隔离结构507接触。高掺杂n区域332的上表面可以与衬底501的上表面共面。高掺杂n区域332的上表面可以与隔离结构507的上表面共面。高掺杂n区域334可以与隔离结构505接触。高掺杂n区域334的上表面可以与衬底501的上表面共面。高掺杂n区域334的上表面可以与隔离结构505的上表面共面。隔离结构505可以位于高掺杂n区域314和高掺杂n区域334之间。隔离结构507可以位于高掺杂n区域332和高掺杂n区域312之间。
仍然参照图6，在单元500中，晶体管30可以与晶体管32电串联连接。晶体管30的源极触点302可以电连接到晶体管32的漏极触点324。源极触点302和漏极触点324可以电连接到开关节点(SW)处的相同电势。源极触点302可以通过导线(未示出)电连接到漏极触点324。晶体管30的漏极触点304可以电连接到电压源(Vin)。晶体管32的源极触点322可以电连接到接地(GND)。晶体管30可以由图1中所示晶体管10来表示。晶体管30可被称为高侧(HS)晶体管。晶体管32可以由图1中所示的晶体管12来表示。晶体管32可被称为低侧(LS)晶体管。多个单元500可以相互电并联连接，以总体地建立半桥电路。
将图6中所示的半导体装置5与图3所示的半导体装置2进行比较。与用于将晶体管20A、20B、20C、20D的源极触点202与晶体管22A、22B、22C、22D的漏极触点224进行连接的导线相比，用于将晶体管30的源极触点302与晶体管32的漏极触点324进行连接的导线具有较短的长度。因此，可以减小寄生电阻和寄生电感。可以减轻电压尖峰或浪涌。因此，可以改进半导体装置的性能。此外，尤其是高频率开关状态下的电流均匀性得到改进。与图4中所示的半导体装置3相比，半导体装置5中的晶体管30和晶体管32之间的串扰可以由于绝缘层503和隔离结构505、507的存在而减小。因此，可以进一步改进半导体的性能。此外，隔离结构505、507能够减小半导体装置的尺寸并且有利于半导体装置或芯片的小型化。
图7A、图7B、图7C、图7D、图7E、图7F和图7G示出了根据本公开的一些实施例的制造半导体装置3的一些操作。为了简洁起见，仅示出了半导体装置3的单个单元300。如图7A所述，提供了一种衬底301。在一些实施例中，衬底301可以包括本征半导体材料。在一些实施例中，衬底301可以是p型衬底。在一些实施例中，衬底301可以具有约1016-1017cm-3的掺杂浓度。p阱313形成在衬底301中。p阱313可以通过扩散、离子注入和/或另一种合适的掺杂操作来形成。在一些实施例中，p阱313可以具有约1017-1018cm-3的掺杂浓度。
如图7B所示，HV p体315和335形成在p阱中。HV p体315和335可以通过扩散、离子注入和/或另一种合适的掺杂操作来形成。HV p体315和335各自可以具有约1017-1019cm-3的掺杂浓度。HV p体315和335各自且单独地可以具有比p阱313的掺杂浓度更高的掺杂浓度。
如图7C所示，高掺杂p区域362形成在p阱313中。高掺杂p区域362可以通过扩散、离子注入和/或另一种合适的掺杂操作来形成。在一些实施例中，高掺杂p区域362可以具有约>1018cm-3的掺杂浓度浓度。
如图7D所示，HV n阱317和337形成在p阱313中。HV n阱317和337各自且单独地可以具有约1016-1018cm-3的掺杂浓度。HV n阱317和337可以通过扩散、离子注入和/或另一种合适的掺杂操作来形成。
如图7E所示，形成高掺杂n区域312、314、332和334。高掺杂n区域312形成在HV p体315中。高掺杂n区域314形成在HV n阱317中。高掺杂n区域332形成在HV p体335中。高掺杂n区域334形成在HV n阱337中。高掺杂n区域312、314、332和334可以通过扩散、离子注入和/或另一种合适的掺杂操作来形成。在一些实施例中，高掺杂n区域312、314、332和334各自且单独地可以具有约>1018cm-3的掺杂浓度。在一些实施例中，高掺杂n区域312、314、332和334可以同时形成。在一些实施例中，高掺杂n区域312、314、332和334可以在不同的步骤中形成。
如图7F中所示，形成隔离结构372、374和376。隔离结构372、374和376可以通过形成沟槽和将绝缘材料沉积在沟槽中来形成。沟槽可以通过蚀刻和/或另一种合适的去除操作来形成。在一些实施例中，在将绝缘材料沉积在沟槽中之后，进行平坦化操作以去除多余的绝缘材料。平坦化操作可以是CMP。在一些实施例中，隔离结构372、374和376可以同时形成。在一些实施例中，隔离结构372、374以及374和334可以在不同的步骤中形成。
如图7G所示，触点302、304、306、322、324和326形成在衬底301上。触点302、304、306、322、324和326可以通过ALD、CVD、PVD和/或另一种合适的沉积操作来形成。在一些实施例中，触点302、304、306、322、324和326可以同时形成。在一些实施例中，触点302、304、306、322、324和326可以在不同的步骤中形成。
图8A、图8B、图8C、图8D、图8E、图8F、图8G和图8H示出了根据本公开的一些实施例的制造半导体装置4的一些操作。为了简洁起见，仅示出了半导体装置4的单个单元400。如图8A中所示，提供了一种衬底401。衬底401包括绝缘层410。在一些实施例中，衬底401可以包括基础衬底401A和位于基础衬底401A上的外延层401B。在一些实施例中，衬底401A可以包括本征半导体材料。在一些实施例中，基础衬底401A可以是p型衬底。在一些实施例中，衬底401A可以具有约1016-1017cm-3的掺杂浓度。在一些实施例中，外延层401B可以包括p型半导体材料。在一些实施例中，外延层401B可以具有约1016-1017cm-3的掺杂浓度。在一些实施例中，绝缘层410可以形成在基础衬底401A中。绝缘层410的上表面20可以与基础衬底401A的上表面共面。绝缘层410可以通过扩散、离子注入和/或另一合适的掺杂操作来形成。在一些实施例中，在基础衬底401A中形成绝缘层410之后，在基础衬底401A上形成外延层401B。外延层401B可以通过CVD、PVD、ALD和/或另一种合适的沉积操作来形成。
如图8B所示，n阱411以及p阱413和433形成在衬底401中。在一些实施例中，n阱411以及p阱413和433可以形成在外延层401B中。n阱411以及p阱413和433可以通过扩散、离子注入和/或另一种合适的掺杂操作来形成。在一些实施例中，n阱411可以具有约1017-1018cm-3的掺杂浓度。在一些实施例中，p阱413和433各自且单独地可以具有约1017-1018cm-3的掺杂浓度。在一些实施例中，n阱411可以在p阱413和433形成之前形成。在一些实施例中，n阱411可以在p阱413和433形成之后形成。在一些实施例中，从俯视图(未示出)来看，n阱411可以包围p阱413。
如图8C所示，形成HV p体315和335。HV p体315形成在p阱413中。HV p体335形成在p阱433中。HV p体315和335可以通过扩散、离子注入和/或另一种合适的掺杂操作等来形成。HV p体315和335各自且单独地可以具有约1017-1019cm-3的掺杂浓度。HVp体315可以具有比p阱413的掺杂浓度更高的掺杂浓度。HV p体335可以具有比p阱433的掺杂浓度更高的掺杂浓度。
如图8D所示，形成高掺杂p区域462、466、482和486。高掺杂p区域462和482形成在p阱413中。高掺杂p区域466和486形成在p阱433中。高掺杂p区域462、466、482和486可以通过扩散、离子注入和/或另一种合适的掺杂操作来形成。在一些实施例中，高掺杂p区域462、466、482和486各自且单独地可以具有约>1018cm-3的掺杂浓度。在一些实施例中，高掺杂p区域462、466、482和486可以同时形成。在一些实施例中，高掺杂p区域462、466、482和486可以在不同的步骤中形成。
如图8E所示，形成HV n阱317和337。HV n阱317形成在p阱413中。HV n阱337形成在p阱433中。HV n阱317和337可以通过扩散、离子注入和/或另一种合适的掺杂操作来形成。HV n阱317和337各自且单独地可以具有约1016-1018cm-3的掺杂浓度。
如图8F所示，形成高掺杂n区域312、314、332、334、464和484。高掺杂n区域312形成在HV p体315中。高掺杂n区域314形成在HV n阱317中。高掺杂n区域332形成在HV p体335中。高掺杂n区域334形成在HV n阱337中。高掺杂n区域464形成在n阱411中。高掺杂n区域484形成在n阱411中。高掺杂n区域312、314、332、334、464和484可以通过扩散、离子注入和/或另一种合适的掺杂操作来形成。在一些实施例中，高掺杂n区域312、314、332、334、464和484各自且单独地可以具有约>1018cm-3的掺杂浓度。在一些实施例中，高掺杂n区域312、314、332、334、464和484可以同时形成。在一些实施例中，高掺杂n区域312、314、332、334、464和484可以在不同的步骤中形成。
如图8G所示，形成隔离结构442、444、446、448、492、494、496和498。隔离结构442、444、446、448、492、494、496和498可以通过形成沟槽并将绝缘材料沉积在沟槽中来形成。沟槽可以通过蚀刻和/或另一种合适的去除操作来形成。在一些实施例中，在将绝缘材料沉积在沟槽中之后，进行平坦化操作以去除多余的绝缘材料。平坦化操作可以是CMP。在一些实施例中，隔离结构442、444、446、448、492、494、496和498可以同时形成。在一些实施例中，隔离结构442、444、446、448、492、494、496和498可以在不同的步骤中形成。
如图8H所示，触点302、304、306、322、324、326、452、454、456、472、474和476形成在衬底401上。触点302、304、306、322、324、326、452、454、456、472、474和476可以通过ALD、CVD、PVD和/或另一种合适的沉积操作来形成。在一些实施例中，触点302、304、306、322、324、326、452、454、456、472、474和476可以同时形成。在一些实施例中，触点302、304、306、322、324、326、452、454、456、472、474和476可以在不同的步骤中形成。
图9A、图9B、图9C、图9D、图9E和图9F示出了根据本公开的一些实施例的制造半导体装置5的一些操作。为了简洁起见，仅示出了半导体装置5的单个单元500。如图9A所示，提供了一种衬底501。衬底501包括绝缘层503。绝缘层503可以被掩埋在衬底501中。绝缘层503可以是掩埋的绝缘层。在一些实施例中，绝缘层503可以是掩埋的氧化物层。在一些实施例中，衬底501可以包括本征半导体材料。在一些实施例中，衬底501可以包括p型半导体材料。在一些实施例中，衬底501可以具有约为1016-1017cm-3的掺杂浓度。在一些实施例中，衬底501可以是本征的。
如图9B所示，HV p体315和335形成在衬底501中。HV p体315和335可以通过扩散、离子注入和/或另一种合适的掺杂操作来形成。HV p体315和335各自且单独地可以具有约1017-1019cm-3的掺杂浓度。HV p体315和335形成在绝缘层503上。
如图9C所示，HV n阱917形成在衬底501中。HV n阱917可以通过扩散、离子注入和/或另一种合适的掺杂操作来形成。HV n阱917形成在绝缘层503上。HV n阱917可以具有约1016-1018cm-3的掺杂浓度。
如图9D所示，形成高掺杂n区域312、332和914。高掺杂n区域312形成在HV p体315中。高掺杂n区域332形成在HV p体335中。高掺杂n区域914形成在HV n阱917中。高掺杂n区域312、332和914可以通过扩散、离子注入和/或另一种合适的掺杂操作来形成。在一些实施例中，高掺杂n区域312、332和914各自且单独地可以具有约>1018cm-3的掺杂浓度。在一些实施例中，高掺杂n区域312、332和914可以同时形成。在一些实施例中，高掺杂n区域312、332和914可以在不同的步骤中形成。
如图9E所示，形成隔离结构505和507。隔离结构505和507可以通过形成沟槽和将绝缘材料沉积在沟槽中来形成。沟槽可以通过蚀刻和/或另一种合适的去除操作来形成。在一些实施例中，在将绝缘材料沉积在沟槽中之后，进行平坦化操作以去除多余的绝缘材料。平坦化操作可以是CMP。隔离结构505将HV n阱917分为HV n阱317和HV n阱337。隔离结构505将高掺杂n区域914划分为高掺杂n区域314和高掺杂n区域334。在一些实施例中，隔离结构505和507可以同时形成。在一些实施例中，隔离结构505和507可以在不同的步骤中形成。
如图9F所示，触点302、304、306、322、324和326形成在衬底501上。触点302、304、306、322、324和326可以通过ALD、CVD、PVD和/或另一种合适的沉积操作来形成。在一些实施例中，触点302、304、306、322、324和326可以同时形成。在一些实施例中，触点302、304、306、322、324和326可以在不同的步骤中形成。
对本公开的一些实施例的描述如下。
实施例1-1：一种半导体装置(3)，包括：
衬底(301)，包括p阱(313)；
第一晶体管(30)，包括：
位于p阱中的第一高压(HV)n阱(317)；
位于衬底上的第一源极触点(302)；
位于衬底上的第一漏极触点(304)；和
第一栅极触点(306)，位于衬底上且位于第一源极触点和第一漏极触点之间；以及
第二晶体管(32)，包括：
位于p阱中的第二HV n阱(337)；
位于衬底上的第二源极触点(322)；
位于衬底上的第二漏极触点(324)；和
第二栅极触点(326)，位于衬底上且位于第二源极触点和第二漏极触点之间，
其中，p阱的一部分位于第一HV n阱和第二HV n阱之间。
实施例1-2：根据前述实施例的半导体装置，进一步包括触点(352)，其位于p阱的位于第一HV n阱和第二HV n阱之间的部分上。
实施例1-3：根据前述实施例中的任一个的半导体装置，进一步包括高掺杂p区域(362)，其位于p阱的位于第一HV n阱和第二HV n阱之间的部分中。
实施例1-4：根据前述实施例中的任一个的半导体装置，其中，第一晶体管进一步包括位于p阱中的第一HV p体(315)，并且其中，第一HV p体与第一HV n阱接触。
实施例1-5：根据前述实施例中的任一个的半导体装置，其中，第一源极触点(302)位于第一HV p体(315)上。
实施例1-6：根据前述实施例中的任一个的半导体装置，其中，第一漏极触点(304)位于第一HV n阱(317)上。
实施例1-7：根据前述实施例中的任一个的半导体装置，其中，第一晶体管进一步包括位于第一HV p体中的高掺杂n区域(312)。
实施例1-8：根据前述实施例中的任一个的半导体装置，其中，第一晶体管进一步包括位于第一HV n阱中的高掺杂n区域(314)。
实施例1-9：根据前述实施例中的任一个的半导体装置，进一步包括位于第一HV n阱(317)和p阱(313)之间的隔离结构(372)。
实施例1-10：根据前述实施例中的任一个的半导体装置，其中，第二晶体管进一步包括位于p阱中的第二HV p体(335)，并且其中，第二HV p体与第二HV n阱接触。
实施例1-11：根据前述实施例中的任一个的半导体装置，其中，第二源极触点(322)位于第二HV p体上。
实施例1-12：根据前述实施例中的任一个的半导体装置，其中，第二漏极触点(324)位于第二HV n阱上。
实施例1-13：根据前述实施例中的任一个的半导体装置，其中，第二晶体管进一步包括位于第二HV p体中的高掺杂n区域(332)。
实施例1-14：根据前述实施例中的任一个的半导体装置，其中，第二晶体管进一步包括位于第二HV n阱中的高掺杂n区域(334)。
实施例1-15：根据前述实施例中的任一个的半导体装置，进一步包括位于第二HVn阱和p阱之间的隔离结构(374)。
实施例1-16：一种制造半导体装置(3)的方法，包括：
在衬底中形成p阱(313)；
形成第一晶体管(30)，其包括：
位于p阱中的第一高压(HV)n阱(317)；
位于衬底上的第一源极触点(302)；
位于衬底上的第一漏极触点(304)；和
第一栅极触点(306)，位于衬底上且位于第一源极触点和第一漏极触点之间；以及
形成第二晶体管(32)，其包括：
位于p阱中的第二HV n阱(337)；
位于衬底上的第二源极触点(322)；
位于衬底上的第二漏极触点(324)；和
第二栅极触点(326)，位于衬底上且位于第二源极触点和第二漏极触点之间；
其中，p阱的一部分位于第一HV n阱和第二HV n阱之间。
实施例1-17：根据前述实施例的方法，进一步包括：在p阱的位于第一HV n阱和第二HV n阱之间的部分上形成触点(352)。
实施例1-18：根据前述实施例中的任一项的方法，进一步包括：在p阱的位于第一HV n阱和第二HV n阱之间的部分中形成高掺杂p区域(362)，其中，在p阱的该部分上形成触点(352)包括在高掺杂p区域上形成该触点。
实施例1-19：根据前述实施例中的任一项的方法，其中，第一晶体管进一步包括位于p阱中的第一HV p体(315)，并且其中，第一HV p体与第一HV n阱接触。
实施例1-20：根据前述实施例中的任一项的方法，其中，第二晶体管进一步包括位于p阱中的第二HV p体(335)，并且其中，第二HV p体与第二HV n阱接触。
实施例1-21：一种半导体装置(3)，包括：
衬底(301)，包括p阱(313)；
第一HV n阱(317)，位于p阱中；
第二HV n阱(337)，位于p阱中；
HV p体(315，335)，位于第一HV n阱和第二HV n阱之间；
第一源极触点(302)，位于HV p体上；
第一漏极触点(304)，位于第一HV n阱上；
第一栅极触点(306)，位于HV p体上且位于第一源极触点和第一漏极触点之间；
第二源极触点(322)，位于HV p体上；
第二漏极触点(324)，位于第二HV n阱上；以及
第二栅极触点(326)，位于HV p体上且位于第二源极触点和第二漏极触点之间。
实施例1-22：根据前述实施例的半导体装置，进一步包括隔离结构(376)，其位于HV p体中且位于第一源极触点(302)和第二源极触点(322)之间。
实施例1-23：根据前述实施例中的任一项的半导体装置，进一步包括高掺杂n区域(312，332)，其位于HV p10中且位于第一源极触点(302)或第二源极触点(322)下方。
实施例1-24：根据前述实施例中的任一项的半导体装置，进一步包括高掺杂n区域(314)，其位于第一HV n阱中且位于第一漏极触点(304)下方。
实施例1-25：根据前述实施例中的任一项的半导体装置，进一步包括高掺杂n区域(334)，其位于第二HV n阱中且位于第二漏极触点(324)下方。
实施例2-1：一种半导体装置(4)，包括：
衬底(401)，包括第一p阱(413)和第二p阱(433)；
n型掩埋层(410)，位于衬底中并位于第一p阱下方；
n阱(411)，位于衬底中，其中，n阱和n型掩埋层一起包围第一p阱；
第一晶体管(30)，包括：
位于第一p阱上的第一源极触点(302)；
位于第一p阱上的第一漏极触点(304)；和
第一栅极触点(306)，位于第一p阱上且位于第一源极触点和第一漏极触点之间；
第二晶体管(32)，包括：
位于第二p阱上的第二源极触点(322)；
位于第二p阱上的第二漏极触点(324)；和
第二栅极触点(326)，位于第二p阱上且位于第二源极触点和第二漏极触点之间；以及
第一触点(452)和第二触点(472)，位于第一p阱上，其中，第一触点和第二触点电连接到第一p阱。
实施例2-2：根据前述实施例的半导体装置，进一步包括位于n阱(411)上且紧挨第一触点(452)的第三触点(454)，其中，第三触点电连接到n阱。
实施例2-3：根据前述实施例中的任一项的半导体装置，进一步包括位于n阱(411)上且靠近第二触点(472)的第四触点(474)，其中，第四触点电连接到n阱。
实施例2-4：根据前述实施例中的任一项的半导体装置，进一步包括位于第二p阱(433)上且靠近第二漏极触点(324)的第五触点(456)，其中，第五触点电连接到第二p阱。
实施例2-5：根据前述实施例中的任一项的半导体装置，进一步包括位于第二p阱(456)上且靠近第二源极触点(322)的第六触点(476)，其中，第六触点电连接到第二p阱。
实施例2-6：根据前述实施例中的任一项的半导体装置，其中，第一晶体管进一步包括位于第一p阱中的第一高压(HV)n阱(317)。
实施例2-7：根据前述实施例中的任一项的半导体装置，其中，第一晶体管进一步包括位于第一p阱中的第一HV p体(315)，并且其中，第一HV p体与第一HV n阱接触。
实施例2-8：根据前述实施例中的任一项的半导体装置，进一步包括位于第一HV n阱和第一p阱之间的隔离结构(492)。
实施例2-9：根据前述实施例中的任一项的半导体装置，进一步包括位于第一HV p体和第一p阱之间的隔离结构(442)。
实施例2-10：根据前述实施例中的任一项的半导体装置，其中，第一晶体管进一步包括位于第一HV n阱中的高掺杂n区域(314)。
实施例2-11：根据前述实施例中的任一项的半导体装置，其中，第一晶体管进一步包括位于第一HV p体中的高掺杂n区域(312)。
实施例2-12：根据前述实施例中的任一项的半导体装置，其中，第二晶体管进一步包括位于第二p阱中的第二高压(HV)n阱(337)。
实施例2-13：根据前述实施例中的任一项的半导体装置，其中，第二晶体管进一步包括位于第二p阱中的第二HV p体(335)，并且其中，第二HV p体与第二HV n阱接触。
实施例2-14：根据前述实施例中的任一项的半导体装置，进一步包括位于第二HVn阱和第二p阱之间的隔离结构(478)。
实施例2-15：根据前述实施例中的任一项的半导体装置，进一步包括位于第二HVp体和第二p阱之间的隔离结构(498)。
实施例2-16：一种制造半导体装置(4)的方法，包括：
在衬底中形成第一p阱(413)和第二p阱(433)；
在衬底中并在第一p阱下方形成n型掩埋层(410)；
在衬底中形成n阱(411)，其中n阱和n型掩埋层一起包围第一p阱；
形成第一晶体管(30)，其包括：
位于第一p阱上的第一源极触点(302)；
位于第一p阱上的第一漏极触点(304)；和
第一栅极触点(306)，位于第一p阱上且位于第一源极触点和第一漏极触点之间；
形成第二晶体管(32)，其包括：
位于第二p阱上的第二源极触点(322)；
位于第二p阱上的第二漏极触点(324)；和
第二栅极触点(326)，位于第二p阱上且位于第二源极触点和第二漏极触点之间；以及
在第一p阱上形成第一触点(452)和第二触点(472)，其中，第一触点(452)和第二触点(472)电连接到第一p阱。
实施例2-17：根据前述实施例的方法，进一步包括在n阱(411)上且靠近第一触点(452)形成第三触点(454)，其中，第三触点电连接到n阱。
实施例2-18：根据前述实施例中的任一项的方法，进一步包括在n阱(411)上且靠近第二触点(472)形成第四触点(474)，其中，第四触点电连接到n阱。
实施例2-19：根据前述实施例中的任一项的方法，进一步包括在第二p阱(433)上且靠近第二漏极触点(324)形成第五触点(456)，其中，第五触点电连接到第二p阱。
实施例2-20：根据前述实施例中的任一项的方法，进一步包括在第二p阱(456)上且靠近第二源极触点(322)形成第六触点(476)，其中，第六触点电连接到第二p阱。
实施例2-21：一种半导体装置(4)，包括：
衬底(401)，包括第一p阱(413)和第二p阱(433)；
n型掩埋层(410)，位于衬底中并位于第一p阱下方；
n阱(411)，位于衬底中，其中，n阱与n型掩埋层一起包围第一p阱；
第一晶体管(30)，其包括：
位于第一p阱中的第一高压(HV)n阱(317)；
位于第一p阱中的第一HV p体(315)，其中第一HV p体与第一HV n阱接触；
位于第一HV p体(315)上的第一源极触点(302)；
位于第一HV n阱(317)上的第一漏极触点(304)；和
第一栅极触点(306)，位于第一HV p体上且位于第一源极触点和第一漏极触点之间；
第二晶体管(32)，其包括：
位于第二p阱中的第二高压(HV)n阱(337)；
位于第二p阱中的第二HV p体(335)，其中，第二HV p体与第二HV n阱接触；
位于第二HV p体(335)上的第二源极触点(322)；
位于第二HV n阱(337)上的第二漏极触点(324)；和
第二栅极触点(326)，位于第二HV p体上且位于第二源极触点和第二漏极触点之间；
第一隔离结构(442)，位于第一HV p体和第一p阱之间；以及
第二隔离结构(492)，位于第一HV n阱和第一p阱之间。
实施例2-22：根据前述实施例的半导体装置，进一步包括位于第一p阱上且靠近第一源极触点(302)的触点(452)，其中，该触点电连接到第一p阱。
实施例2-23：根据前述实施例中的任一项的半导体装置，进一步包括位于第一p阱上且靠近第一漏极触点(304)的触点(472)，其中，该触点电连接到第一p阱。
实施例2-24：根据前述实施例中的任一项的半导体装置，进一步包括位于n阱(411)上的触点(454，474)，其中，该触点电连接到n阱。
实施例2-25：根据前述实施例中的任一项的半导体装置，进一步包括位于第二p阱(433)上且靠近第二源极触点或第二漏极触点的触点(456，476)，其中，该触点电连接到第二p阱。
实施例3-1：一种半导体装置(5)，包括：
衬底(501)，包括掩埋在衬底中的绝缘层(503)；
第一晶体管(30)，其包括：
位于衬底中且位于绝缘层上的第一高压(HV)n阱(317)；
位于衬底中且位于绝缘层上的第一HV p体(315)，其中，第一HV p体与第一HV n阱接触；
第二晶体管(32)，其包括：
位于衬底中且位于绝缘层上的第二高压(HV)n阱(337)；
位于衬底中且位于绝缘层上的第二HV p体(335)，其中，第二HV p体与第二HV n阱接触；以及
隔离结构(505，507)，其位于第一晶体管和第二晶体管之间，其中，隔离结构从衬底的上表面延伸到绝缘层。
实施例3-2：根据前述实施例的半导体装置，其中，第一HV n阱(317)与隔离结构(505)接触。
实施例3-3：根据前述实施例中的任一项的半导体装置，其中，第一HV n阱(317)与绝缘层(503)接触。
实施例3-4：根据前述实施例中的任一项的半导体装置，其中，第一HV p体(315)与隔离结构(507)接触。
实施例3-5：根据前述实施例中的任一项的半导体装置，其中，第一HV p体(315)与绝缘层(503)接触。
实施例3-6：根据前述实施例中的任一项的半导体装置，其中，第二HV n阱(337)与隔离结构(505)接触。
实施例3-7：根据前述实施例中的任一项的半导体装置，其中，第二HV n阱(337)与绝缘层(503)接触。
实施例3-8：根据前述实施例中的任一项的半导体装置，其中，第二HV p体(335)与隔离结构(507)接触。
实施例3-9：根据前述实施例中的任一项的半导体装置，其中，第二HV p体(335)与绝缘层(503)接触。
实施例3-10：根据前述实施例中的任一项的半导体装置，其中，第一晶体管进一步包括位于第一HV p体中的高掺杂n区域(312)。
实施例3-11：根据前述实施例中的任一项的半导体装置，其中，位于第一HV p体中的高掺杂n区域(312)与隔离结构(507)接触。
实施例3-12：根据前述实施例中的任一项的半导体装置，其中，第一晶体管进一步包括位于第一HV n阱中的高掺杂n区域(314)。
实施例3-13：根据前述实施例中的任一项的半导体装置，其中，位于第一HV n阱中的高掺杂n区域(314)与隔离结构(505)接触。
实施例3-14：根据前述实施例中的任一项的半导体装置，其中，第二晶体管进一步包括位于第HV p体中的高掺杂n区域(332)。
实施例3-15：根据前述实施例中的任一项的半导体装置，其中，第二晶体管进一步包括位于第二HV n阱中的高掺杂n区域(334)。
实施例3-16：一种制造半导体装置(5)的方法，包括：
提供衬底(501)，包括掩埋在衬底中的绝缘层(503)；
形成第一晶体管(30)，其包括：
第一高压(HV)n阱(317)，位于衬底中且位于绝缘层上；和
第一HV p体(315)，位于衬底中且位于绝缘层上，其中，第一HV p体与第一HV n阱接触；
形成第二晶体管(32)，其包括：
第二高压(HV)n阱(337)，位于衬底中且位于绝缘层上；和
第二HV p体(335)，位于衬底中且位于绝缘层上，其中，第二HV p体与第二HV n阱接触；以及
在第一晶体管和第二晶体管之间形成隔离结构(505，507)，其中，隔离结构从衬底的上表面延伸到绝缘层。
实施例3-17：根据前述实施例的方法，其中，第一HV n阱(317)与隔离结构(505)接触。
实施例3-18：根据前述实施例中的任一项的方法，其中，第一HV n阱(317)与绝缘层(503)接触。
实施例3-19：根据前述实施例中的任一项的方法，其中，第一HV p体(315)与隔离结构(507)接触。
实施例3-20：根据前述实施例中的任一项的方法，其中，第一HV p体(315)与绝缘层(503)接触。
实施例3-21：一种半导体装置(5)，包括：
衬底(501)，包括掩埋在衬底中的绝缘层(503)；
第一晶体管(30)，其包括：
第一高压(HV)n阱(317)，位于衬底中且位于绝缘层上；
第一HV p体(315)，位于衬底中且位于绝缘层上；其中，第一HV p体与第一HV n阱接触；
第二晶体管(32)，其包括：
第二高压(HV)n阱(337)，位于衬底中且位于绝缘层上；
和
第二HV p体(335)，位于衬底中且位于绝缘层上，其中，
第二HV p体与第二HV n阱接触；
第三晶体管(30)，其包括：
第三高压(HV)n阱(317)，位于衬底中且位于绝缘层上；和
第三HV p体(315)，位于衬底中且位于绝缘层上，其中，第三HV p-5体与第三HV n阱接触；
第一隔离结构(505)，其位于第一晶体管和第二晶体管之间，其中，第一隔离结构从衬底的上表面延伸到绝缘层；以及
第二隔离结构(507)，其位于第二晶体管和第三晶体管之间，其中，第二隔离结构从衬底的上表面延伸到绝缘层。
实施例3-22：根据前述实施例的半导体装置，其中，第一隔离结构(505)与第一HVn阱(317)接触。
实施例3-23：根据前述实施例中的任一项的半导体装置，其中，第一隔离结构(505)与第二HV n阱(337)接触。
实施例3-24：根据前述实施例中的任一项的半导体装置，其中，第二隔离结构(507)与第二HV p体(335)接触。
实施例3-25：根据前述实施例中的任一项的半导体装置，其中，第二隔离结构(507)与第三HV p体(315)接触。
如本文所使用的，为了便于描述，如附图中所示，本文中可以使用诸如“之下”、“下方”和“下部”，“之上”、“上部”和“上方”，“左侧”和“右侧”等空间相对术语来描述一个元件或特征组件相对于另一元件或特征组件的关系。这些空间相对术语旨在涵盖除了附图中所示的方向之外在使用或操作中的装置的不同方向。该装置可以以其他方式(旋转90度或以其他方位)被定向，并且相应地，在本文中使用的空间相对描述项可以被同样地解释。应当理解的是，当一个元件被指“连接到”或“联接到”另一元件时，该一个元件可以直接连接到或联接到另一元件，或者可以存在中间元件。
如本文所使用的，术语“近似”、“基本上”、“基本”和“大约”用于描述和说明微小的变化。这些术语在与事件或环境相关联使用时，其可以指事件或环境精确出现的情况，也可以指事件或环境近似出现的情况。如本文中所使用的，关于给定值或范围，术语“大约”通常指在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可以表示为从一个端点到另一个端点或在两个端点之间。除非另有规定，本文公开的所有范围均包括端点。术语“基本共面”可以指两个表面沿同一平面的距离在微米(μm)以内，例如沿同一平面的距离在10μm、5μm、1μm或0.5μm以内。当提及数值或特征“基本上”相同时，该术语可以指数值在平均值的±10％、±5％、±1％或±0.5％的范围内。
在上文中，简要描述了本公开的几个实施例和细节特征。本公开中描述的实施例可以容易地用作设计或修改其他过程和结构的基础，以实现本公开的实施例中引入的相同或相似的目的和/或获得相同或相似的优点。这样的等效构造不脱离本公开的精神和范围，并且可以在不脱离本公开的精神和范围的情况下进行各种变化、替换和修改。

Claims (25)

1.一种半导体装置，包括：
衬底，包括p阱；
第一晶体管，包括：
第一高压n阱，位于所述p阱中；
第一源极触点，位于所述衬底上；
第一漏极触点，位于所述衬底上；
第一栅极触点，位于所述衬底上且位于所述第一源极触点和所述第一漏极触点之间；
第二晶体管，包括：
第二HV n阱，位于所述p阱中；
第二源极触点，位于所述衬底上；
第二漏极触点，位于所述衬底上；
第二栅极触点，位于所述衬底上且位于所述第二源极触点和所述第二漏极触点之间；
其中，所述p阱的一部分位于所述第一HV n阱和所述第二HV n阱之间。
2.根据前述权利要求所述的半导体装置，进一步包括触点，所述触点位于所述p阱的在所述第一HV n阱和所述第二HV n阱之间的部分上。
3.根据前述权利要求中的任一项所述的半导体装置，进一步包括高掺杂p区域，所述高掺杂p区域位于所述p阱的在所述第一HV n阱和所述第二HV n阱之间的部分中。
4.根据前述权利要求中的任一项所述的半导体装置，其中，
所述第一晶体管进一步包括位于所述p阱中的第一HV p体，并且所述第一HV p体与所述第一HV n阱接触。
5.根据前述权利要求中的任一项所述的半导体装置，其中，
所述第一源极触点位于所述第一HV p体上。
6.根据前述权利要求中的任一项所述的半导体装置，其中，
所述第一漏极触点位于所述第一HV n阱上。
7.根据前述权利要求中的任一项所述的半导体装置，其中，
所述第一晶体管进一步包括位于所述第一HV p体中的高掺杂n区域。
8.根据前述权利要求中的任一项所述的半导体装置，其中，
所述第一晶体管进一步包括位于所述第一HV n阱中的高掺杂n区域。
9.根据前述权利要求中的任一项所述的半导体装置，进一步包括隔离结构，所述隔离结构位于所述第一HV n阱和所述p阱之间。
10.根据前述权利要求中的任一项所述的半导体装置，其中，
所述第二晶体管进一步包括位于所述p阱中的第二HV p体，并且所述第二HV p体与所述第二HV n阱接触。
11.根据前述权利要求中的任一项所述的半导体装置，其中，
所述第二源极触点位于所述第二HV p体上。
12.根据前述权利要求中的任一项所述的半导体装置，其中，
所述第二漏极触点位于所述第二HV n阱上。
13.根据前述权利要求中的任一项所述的半导体装置，其中，
所述第二晶体管进一步包括位于所述第二HV p体中的高掺杂n区域。
14.根据前述权利要求中的任一项所述的半导体装置，其中，
所述晶体管进一步包括位于所述第二HV n阱中的高掺杂n区域。
15.根据前述权利要求中的任一项所述的半导体装置，进一步包括隔离结构，所述隔离结构位于所述第二HV n阱和所述p阱之间。
16.一种制造半导体装置的方法，包括：
在衬底中形成p阱；
形成第一晶体管，所述第一晶体管包括：
第一高压(HV)n阱，位于所述p阱中；
第一源极触点，位于所述衬底上；
第一漏极触点，位于所述衬底上；
第一栅极触点，位于所述衬底上且位于所述第一源极触点与所述第一漏极触点之间；
形成第二晶体管，所述第二晶体管包括：
第二HV n阱，位于所述p阱中；
第二源极触点，位于所述衬底上；
第二漏极触点，位于所述衬底上；
第二栅极触点，位于所述衬底上且位于所述第二源极触点与所述第二漏极触点之间；
其中，所述p阱的一部分位于所述第一HV n阱和所述第二HV n阱之间。
17.根据前述权利要求所述的方法，进一步包括在所述p阱的在所述第一HV n阱和所述第二HV n阱之间的部分上形成触点。
18.根据前述权利要求中的任一项所述的方法，进一步包括在所述p阱的在所述第一HVn阱和所述第二HV n阱之间的部分中形成高掺杂p区域，其中在所述p阱的部分上形成所述触点包括在所述高掺杂p区域上形成所述触点。
19.根据前述权利要求中的任一项所述的方法，其中，
所述第一晶体管进一步包括位于所述p阱中的第一HV p体，并且所述第一HV p体与所述第一HV n阱接触。
20.根据前述权利要求中的任一项所述的方法，其中，
所述第二晶体管进一步包括位于所述p阱中的第二HV p体，并且所述第二HV p体与所述第二HV n阱接触。
21.一种半导体装置，包括：
衬底，包括p阱；
第一HV n阱，位于所述p阱中；
第二HV n阱，位于所述p阱中；
HV p体，位于所述第一HV n阱和所述第二HV n阱之间；
第一源极触点，位于所述HV p体上；
第一漏极触点，位于所述第一HV n阱上；
第一栅极触点，位于所述HV p体上且位于所述第一源极触点与所述第一漏极触点之间；
第二源极触点，位于所述HV p体上；
第二漏极触点，位于所述第二HV n阱上；以及
第二栅极触点，位于所述HV p体上且位于所述第二源极触点与所述第二漏极触点之间。
22.根据前述权利要求所述的半导体装置，进一步包括隔离结构，所述隔离结构位于所述HV p体中且位于所述第一源极触点和所述第二源极触点之间。
23.根据前述权利要求中的任一项所述的半导体装置，进一步包括高掺杂n区域，所述高掺杂n区域位于所述HV p体中且位于所述第一源极触点或所述第二源极触点下方。
24.根据前述权利要求中的任一项所述的半导体装置，进一步包括高掺杂n区域，所述高掺杂n区域位于所述第一HV n阱中且位于所述第一漏极触点下方。
25.根据前述权利要求中的任一项所述的半导体装置，进一步包括高掺杂n区域，所述高掺杂n区域位于所述第二HV n阱中且位于所述第二漏极触点下方。
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