KR101977994B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로, 구동 회로 및 로우 사이드 전력 출력 장치가 모놀리식으로 포함된 제1 반도체 다이 및 하이 사이드 전력 출력 장치가 포함된 제2 반도체 다이를 포함하는 반도체 패키지에 관한 것이다.

Description

반도체 패키지{Semiconductor pacakge}
본 발명은 반도체 패키지에 관한 것으로, 구동 회로 및 로우 사이드 전력 출력 장치가 모놀리식으로 포함된 제1 반도체 다이 및 하이 사이드 전력 출력 장치가 포함된 제2 반도체 다이를 포함하는 반도체 패키지에 관한 것이다.
현재의 전자제품 시장은 휴대용으로 급격히 그 수요를 늘려가고 있으며, 이를 만족하기 위해서는 이를 시스템에 실장되는 부품들의 경박 단소화가 필수적이다.
상기 부품들의 경박 단소화를 실현하기 위해서는 실장 부품의 개별 사이즈를 줄이는 기술과, 다수개의 개별 소자들을 원 칩(one chip)화하는 SOC(System On Chip) 기술 및 다수개의 개별소자들을 하나의 패키지(package)로 집적하는 SIP(System In Package) 기술 등이 필요하다.
최근 휴대폰, PDA(Personal Digital Assistant), 스마트폰 등의 이동통신단말기, 각종 미디어용 단말기(예: MP3 기기)에 대한 다기능화 및 소형화 추세에 따라서, 단말기에 내장되는 각종 부품 또는 이와 연계된 핸드셋 기기에 내장되는 모듈들이 소형화 추세로 개발되고 있다. 또한, 테블릿 컴퓨터 및 울트라북이라고 일컫는 소형의 폼팩터 노트북 컴퓨터에도 이와 같은 소형화 기술이 적용되고 있다.이러한 모듈의 소형화를 위해 수동 소자, 능동 소자, IC 칩 등의 부품을 하나의 패키지로 구현하는 연구가 시도되고 있다.
이러한 반도체 패키지는 모듈 제품이 증가되면서 다양한 종류의 패키지가 개발, 출시되고 있다. 특히, 관련 기업들은 반도체의 출력 밀도를 향상시킴과 동시에 생산 단가를 줄일 수 있는 다양한 패키지 기술들이 개발되고 있다.
그러나, 반도체 다이들을 입체적으로 결합하여 전체 소자 치수(total foot-print)를 축소시킬 수 있는 "3D Stacking" 기술이 개발되며 종래 대비 집적화된 반도체 패키지들이 개발되었으나, 구동 회로, 로우 사이드 전력 출력 장치 및 하이 사이드 전력 출력 장치가 서로 구별되는 반도체 다이로 구성하여 반도체 패키지의 집적화에 한계가 있다는 문제점이 있었다.
KR 공개특허 제 10-2011-0074570호 US 공개특허 제 2013-0043940호
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 집적도를 높일 수 있는 반도체 패키지를 제공하고자 한다.
또한, 로우 사이드 전력 출력 장치 및 하이 사이드 전력 출력 장치를 서로 구별되는 반도체 다이로 구성하여 복잡한 IC 회로 공정이 불필요한 반도체 패키지를 제공하고자 한다.
또한, 하이 사이드 전력 출력 장치를 별도의 반도체 다이 내 구성함으로써 보다 높은 전력 출력 밀도를 갖고, 스태킹 구조를 이용하여 완성품의 표면적을 줄일 수 있는 반도체 패키지를 제공하고자 한다.
본 발명의 일 측면에 따른 반도체 패키지는 하부 소스 로우 사이드 LDMOS를 구비한 제1 다이; 아랫면에 전극을 포함하고 윗면에는 전극을 포함하지 않으며, 플립칩되어 구비되는 하이 사이드 LDMOS를 구비한 제2 다이; 및 상기 제1 다이의 윗면 및 제2 다이의 하면을 전기적으로 연결하는 연결 수단;을 포함하고, 상기 제2 다이는 제1 다이의 윗면에 포개져 형성된다.
상기 연결 수단은 상기 제1 다이의 윗면 및 제2 다이의 하면을 전기적으로 연결하는 본딩 와이어를 포함할 수 있다.
상기 연결 수단은 상기 제1 다이의 윗면 및 제2 다이의 하면을 전기적으로 연결하는 구리 클립을 포함하고, 상기 구리 클립은, 게이트 전압용 제1 부분; 스위칭 전압용 제2 부분; 및 입력 전압용 제3 부분을 포함할 수 있다.
상기 로우 사이드 LDMOS는 제1 다이의 아랫면의 백메탈과 전기적으로 연결되어 소스 전류가 흐를 수 있도록 할 수 있다.
상기 제1 다이는, 입력 전압용 제1 전극 및 스위칭 전압용 제2 전극을 포함하고, 상기 제2 다이는, 게이트 전극, 드레인 전극 및 소스 전극을 포함할 수 있다.
상기 제2 다이의 드레인 전극은 상기 제1 다이의 제1 전극과 전기적으로 연결되고, 상기 제2 다이의 소스 전극은 상기 제1 다이의 제2 전극과 전기적으로 연결될 수 있다.
상기 제1 다이는 구동 회로 또는 제어 회로를 추가적으로 포함하고, 상기 제2 다이의 게이트 전극은 상기 제1 다이의 구동 회로 또는 제어 회로과 전기적으로 연결될 수 있다.
상기 연결 수단과 전기적으로 연결되며, 복수 개의 타이-바 및 외각 프레임을 포함하는 리드 프레임을 더 포함할 수 있다.
상기 반도체 패키지 내 소자들로부터 발생되는 열을 외부로 방출하는 열 방출부;를 더 포함할 수 있다.
상기 로우 사이드 LDMOS는 상기 제1 다이의 기판과 연결되며, 상기 제1 다이의 백메탈은 로우 사이드 LDMOS의 소스와 직접적으로 연결되어 패키지의 하부면을 통해 소스 전류가 흘러나가도록 할 수 있다.
본 발명의 다른 측면에 따른 반도체 패키지는 구동 회로 및 하부 소스(bottom source) 로우 사이드 전력 출력 장치가 모놀리식으로 포함되는 제1 다이; 상기 제1 다이의 윗면 상에 포개져 구성되고, 하이 사이드 전력 출력 장치를 포함하는 제2 다이; 상기 제1 다이의 윗면과 제2 다이의 아랫면을 전기적으로 연결하는 제1 구리 클립; 및 상기 제2 다이의 윗면을 전기적으로 연결하는 제2 구리 클립;을 포함한다.
상기 하이 사이드 전력 출력 장치로는 Bottom-Source형 LDMOS 또는 수직형 이중 확산 MOS(VDMOS)이 적용될 수 있다.
상기 제1 다이 및 제2 다이는 각각 제1 다이의 백메탈 및 제2 다이의 백메탈과 직접적으로 연결되는 소스 전극을 포함할 수 있다.
상기 제1 다이의 백메탈은 접지 전원과 전기적으로 연결될 수 있다.
일 예로, 상기 제2 다이는 상기 제2 다이의 윗면에 형성되는 게이트 전극 및 드레인 전극을 포함할 수 있다.
이때, 상기 제1 다이는 스위치 전압용 스위치 전극을 포함하고, 상기 제1 구리 클립은 상기 스위치 전극과 스위칭 전압을 전기적으로 연결하고, 상기 제2 구리 클립은, 상기 게이트 전극과 전기적으로 연결되는 제1 부분; 및 상기 드레인 전극과 전기적으로 연결되는 제2 부분; 을 포함할 수 있다.
다른 예로, 상기 제2 다이는, 상기 제2 다이의 윗면에 형성되는 드레인 전극; 및 상기 제2 다이의 아랫면에 형성되는 게이트 전극 및 소스 전극을 포함할 수 있다.
이때, 상기 제1 구리 클립은, 상기 게이트 전극과 전기적으로 연결되는 제1 부분; 및 상기 소스 전극과 전기적으로 연결되는 제2 부분;을 포함하고, 상기 제1 부분은 게이트 전압용 리드 프레임과 전기적으로 연결되고, 상기 제2 부분은 스위칭 전압용 리드 프레임과 전기적으로 연결되며, 상기 제2 구리 클립은 상기 제2 다이의 드레인 전극과 전기적으로 연결될 수 있다.
상기 반도체 패키지 내 소자들로부터 발생되는 열을 외부로 방출하는 열 방출부;를 더 포함할 수 있다.
상기 제1 다이 내 포함되는 로우 사이드 전력 출력 장치는 상기 제1 다이의 기판과 연결되며, 상기 제1 다이의 백메탈은 상기 로우 사이드 전력 출력 장치의 소스와 직접적으로 연결되어 패키지의 하부면을 통해 소스 전류가 흘러나가도록 할 수 있다.
본 발명의 바람직한 실시예에 따른 반도체 패키지는 두 개의 반도체 다이가 서로 3차원으로 포개지거나 스태킹되어 종래 대비 집적도를 높일 수 있다는 효과가 있다.
또한, 로우 사이드 전력 출력 장치 및 하이 사이드 전력 출력 장치를 각각 제1 반도체 다이 및 제2 반도체 다이로 구성함으로써, 상기 제1 반도체 다이 내 완전히 아이솔레이트되는 LDMOS(일명, 하이 사이드 LDMOS)가 포함되지 않고, 이로 인해, 반도체 다이의 총 개수를 줄임과 동시에 반도체 공정시 복잡한 IC 회로 공정 없이도 제조 가능하다는 효과가 있다.
또한, 하이 사이드 전력 출력 장치를 별도의 반도체 다이 내 구성함으로써 보다 높은 전력 출력 밀도를 갖고, 상기 반도체 다이는 스태킹 구조로 구성되어 완성품의 표면적을 줄일 수 있다는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 상면도,
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 측면도,
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 상면도,
도 4는 도 3에 도시된 반도체 패키지의 A-A' 단면도,
도 5는 도 3에 도시된 반도체 패키지의 B-B' 단면도,
도 6은 도 3에 개시된 반도체 패키지의 다른 실시예를 나타낸 상면도,
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 상면도,
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 측면도,
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 상면도,
도 10은 도 9에 도시된 반도체 패키지의 A-A' 단면도, 및
도 11은 도 9에 도시된 반도체 패키지의 B-B' 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 상면도 및 측면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명에 적용가능한 바람직한 실시예에 따른 반도체 패키지는 구동 회로(또는 컨트롤 회로) 및 로우 사이드 전력 출력 장치가 모놀리식 제1 다이(10) 내 포함되며, 제1 다이의 하면(13)에 형성된 백메탈(11); 제1 다이(10)위에 제2 다이(20)가 형성되는데, 제2 다이 내에 하이 사이드 전력 출력 장치가 포함되며; 상기 제1 다이(10)의 하단부에 위치하며, 상기 제1 다이(10)의 백메탈(11)과 전기적으로 연결되는 제1 리드 프레임(30); 상기 제1 다이(10)의 주변부에 위치하며, 상기 제1 리드 프레임(30)과 동일한 평면상에 위치하는 제2 리드 프레임(41, 43, 45); 및 상기 제1 다이(10)의 윗면(12)와 상기 제2 리드 프레임을 전기적으로 연결하는 본딩 와이어(51)를 포함한다.
로우 사이드 및 하이 사이드 전력 출력 장치는 EDMOS, LDMOS, Power MOSFET, IGBT, FRD, DMOS, Trench Gate MOSFET, split gate MOSFET, SRMOSFET, vertical DMOS(VDMOS) 등이 포함될 수 있다. 본 발명에서는 그 중에 LDMOS 소자를 중심으로 언급을 하였다. LDMOS 소자가 아래 나와 있는 것 처럼 BCD 공정으로 쉽게 제작할 수 있기 때문이다. 또한 LDMOS 소자 중에서 로우사이드 전력 출력 장치는 Bottom-Source LDMOS 소자를 사용하였다. 즉, Bottom-Source LDMOS소자는 기판 표면에 형성되어 있는 소스 영역이 기판 후면에 형성된 금속 배선층, 금속 전극 또는 파워전극(power electrode), 백 메탈(back metal)과 연결된 것으로 소스 전류가 기판 후면으로 빠져 나가게 한 것이다. 그래서 소스 영역이 파워 그라운드(접지)되게 한 것이다.
제1 다이(10)는 반도체의 구동을 제어하는 구동 회로(또는 제어 및 구동 회로), 스위칭 전압 및 접지 전압과 전기적으로 연결되어 동작하는 로우 사이드 전력 출력 장치가 모놀리식으로 포함한다. 이와 같은 제1 다이(10)는 다양한 반도체 공정(예를 들어, BiCMOS, BCD 등)을 통해 제조될 수 있다. 이하 구체적인 제조 방법에 대해 상세히 설명한다.
먼저, 상기 제1 다이(10)는 P형 불순물이 높은 농도로 도핑된 기판 및 상기 기판 상에 형성된 P형 에피층을 포함한다. 이어, 저비용의 간단한 BCD 공정을 통해 구동 회로 또는 컨트롤 회로를 형성할 수 있다. N형 또는 P형 불순물이 높은 농도로 도핑된 고농도 N형 또는 P형 영역 하면에 위에서 언급한 백 메탈, 금속 전극 또는 파워 전극이 형성된다.
또한, 로우 사이드 전력 장치의 소스 영역이 상기 제1 다이(10) 내 기판과 전기적으로 연결되도록 구성될 수 있다. 소스 영역을 관통하는 트렌치를 형성하고 트렌치가 고농도 N형 또는 P형 영역까지 도달하도록 제작한다. 관통하는 트렌치에는 전도성 금속 및 폴리실리콘을 증착할 수 있다. 트렌치 대신, 상기 고농도 N형 또는 P형 영역과 소스 영역 사이에 고농도 싱커를 형성하여 연결할 수 있다.
위에서 언급한대로, 본 발명의 일 실시예에서 상기 로우 사이드 전력 장치 및 기판은 싱커(sinker)로 구성된 도핑 영역, 도전체(예: 도핑된 폴리 실리콘)로 채워진 트렌치, 금속(실리사이드, 텅스텐 또는 이들의 조합)으로 채워진 트렌치, 또는 싱커 및 트렌치의 조합, 관통 전극(Through Silicon Via, TSV) 중 선택되는 어느 하나 이상의 방법을 통해 전기적으로 연결되도록 구성될 수 있다.
또는, 로우 사이드 장치의 활성 영역 내 형성되는 트렌치 또는 싱커를 통해 전기적으로 연결되도록 구성될 수 있다.
또는, 로우 사이드 장치의 외곽 주변부에 형성되는 트렌치 또는 싱커를 통해 전기적으로 연결되도록 구성될 수 있다.
또는, 금속을 통해 로우 사이드 장치와 연결되는 트렌치 또는 싱커가 형성됨으로써 상기 로우 사이드 장치 및 기판이 전기적으로 연결되도록 구성될 수 있다.
상기 제1 다이(10)의 하단부에는 백메탈(11)이 형성된다. 백메탈(!1)은 소스 영역의 파워 접지를 위한 전극으로 사용된다. 상기 백메탈(11)은 다양한 반도체 제조 공정을 통해 형성될 수 있다. 본 발명에 적용가능한 실시예에서 상기 제1 다이(10) 뒷면에 형성되는 백메탈(11)로는 Ti/Ni/Ag 또는 Ti/Ni/Au 등 수직형 전력 MOSFET에 적용되는 표준 금속이 적용되거나, CrAu, Ti/TiN/Al, Ti/Ni/Cu 등의 전기적 도체 재료가 적용될 수 있다.
상기 제1 다이(10)는 이와 같이 형성되는 백메탈(11)을 포함하고 얇은 웨이퍼로 형성됨으로써 기판의 저항을 최소화한다.
본 발명에 적용가능한 실시예에서 상기 로우 사이드 전력 출력 장치로는 Bottom-Source 형 LDMOS(또는 BS-LDMOS)가 적용될 수 있다. 바람직하게는, 낮은 Rsp(Specific on Resistance, Rdson*면적으로 정의됨) 및 낮은 온 저항(Rdson) 특성을 갖고, 적정한 항복 전압(BVdss)를 갖는 LDMOS가 적용되어 스위칭 전력 소자 면적을 줄이고 반도체 다이의 단가를 줄일 수 있다.
상기 제1 다이(10)의 하단부에 위치하는 백메탈(11)은 상기 LDMOS의 소스 전극 및 구동 회로의 접지 전극과 전기적으로 연결되며, 상기 반도체 기판의 전력 전극으로 활용된다. 이를 통해, 본 발명에서는 로우 사이드 전력 출력 장치의 효율성을 높이고, 발생되는 기생 용량 및 인덕턴스를 감소시킬 수 있다.
제2 다이(20)는 입력 전압 및 스위칭 전압과 전기적으로 연결되어 동작하는 하이 사이드 전력 출력 장치를 포함한다. 상기 제2 다이(20)는 상기 제1 다이(10)와 동일하게 다양한 반도체 공정(예를 들어, BiCMOS, BCD 등)을 통해 제조될 수 있다. 이에 대한 상세한 설명은 앞에서 상술한 바, 이하 생략한다.
상기 제2 다이(20)의 하이 사이드 전력 출력 장치로는 LDMOS가 적용될 수 있다. 바람직하게는, 상기 하이 사이드 전력 출력 장치 또한 낮은 Rsp(Specific on Resistance) 및 낮은 온 저항(Rdson) 특성을 갖고, 적정한 항복 전압(BVdss)를 갖는 LDMOS가 적용되어 스위칭 전력 소자 면적을 줄이고 반도체 다이의 단가를 줄일 수 있다.
상기 제2 다이(20)는 플립 칩되어 형성되고, 플립 칩된 상기 제2 다이(20)의 하면(23)은 상기 제1 다이(10)의 윗면(12)에 위치한다. 구체적으로, 상기 제2 다이(20)의 하단부에 추가적으로 형성 가능한 전도체(70) 및 솔더(납땜,90)를 통해 상기 제1 다이(10)의 윗면(12)과 전기적으로 연결될 수 있다. 이와 같은 전기적 연결 구성은 다양한 반도체 공정(예를 들어, 구리 필라(pillar), 납땜 범프, 판형의 납땜 등)을 통해 제조될 수 있다.
이와 같은 전기적 연결 구성을 통해 상기 제2 다이(20)는 하이 사이드 전력 출력 장치의 구동을 위해 필요한 게이트 전압, 드레인 전압 및 소스 전압을 제공받을 수 있다. 또한, 상기 제2 다이(20)는 기타 추가적인 전기적 연결, 예를 들어 온도 및/또는 전류 센서, 기판 연결(제2 다이(20)의 뒷면) 등을 더 포함할 수 있다.
제1 리드 프레임(30)은 상기 플립되지 않은 제1 다이(10)의 하단부에 위치한다. 바람직하게는, 상기 제1 리드 프레임(30)은 상기 제1 다이(10)의 하단부에 위치하여 상기 제1 다이(10)의 백메탈(11)과 전기적으로 연결된다. 상기 제1 리드 프레임(30)은 구리, 구리 합금, Ni-Pd, Ni-Pd-Au, 땜납 도통 구리(Solder plated Copper) 또는 이것들의 조합을 포함하는 전기적 도체 재료 중 선택되는 재료로 구성될 수 있다. 또한, 상기 제1 리드 프레임(30)의 두께로는 2 mil(1mil = 0.001 inch) 내지 10 mil이 적용될 수 있다.
본 발명에 적용가능한 바람직한 실시예에서 상기 제1 리드 프레임(30)은 접지 전원과 전기적으로 연결될 수 있다. 상기 제1 리드 프레임(30)이 접지 전원과 전기적으로 연결됨으로써, 상기 제1 다이(10)의 하단부에 형성된 백메탈(11)도 접지 전압과 전기적으로 연결된다. 이를 통해, 본 발명에 따른 반도체 패키지의 저면부는 접지 전압으로 형성되게 된다. 상기와 같은 구성을 통해 낮은 접지 인덕턴스 및 향상된 열 확산 특성을 갖는 이점이 있다.
제2 리드 프레임은 상기 제1 다이(10)의 주변부에 위치하며, 상기 제1 리드 프레임(30)과 동일한 평면상에 위치한다. 도 1 및 도 2를 참고하면, 상기 제2 리드 프레임은 상기 제1 리드 프레임(30)과 동일한 평면 상에 위치하며, 상기 제1 다이(10)(또는 제1 리드 프레임(30))의 앞측(또는 뒤측), 좌측 및 우측에 위치한다.
본 발명에 적용가능한 실시예에서 상기 제2 리드 프레임은, 도 1과 같이, 입력 전압과 전기적으로 연결된 제1 부분(41); 스위칭 전압과 전기적으로 연결된 제2 부분(43); 및 구동 제어 신호를 제공하는 제3 부분(45)을 포함할 수 있다. 바람직하게는 상기 제3 부분(45)은 상기 제1 다이(10)에 대해 일 방향(도 1의 위쪽)에 위치하고, 상기 제1 부분(41)은 상기 제3 부분(45)을 기준으로 상기 제1 다이(10)의 좌측(도 1의 좌측)에 위치하며, 상기 제2 부분(43)은 상기 제3 부분(45)을 기준으로 상기 제1 다이(10)의 우측(도 1의 우측)에 위치할 수 있다. 다만, 이는 일 실시예에 불과할 뿐, 또 다른 실시예에서 상기 제1 부분(41) 및 제2 부분(43)의 위치가 반대되거나, 제1 부분(41) 및 제3 부분(45)이 마주보고 위치할 수도 있다. 또한, 제3 부분(45)은 제1 다이(10)를 기준으로 둘 이상의 방향에 위치할 수도 있다. 예를 들면, 상기 제1 다이(10)를 기준으로 좌/우측에 위치하거나, 상기 제1 다이(10)의 상측 및 좌측 등에 위치할 수 있다.
본딩 와이어(51)는 상기 제1 다이(10)의 윗면(12)과 상기 제2 리드 프레임(41, 43, 45)을 전기적으로 연결한다. 구체적으로, 도 1과 같이, 상기 본딩 와이어(51)는 제1 다이(10)의 윗면(12)에 형성된 본딩 패드(60)를 통해 상기 제1 다이(10)의 윗면(12)과 제2 리드 프레임(41, 43, 45)을 전기적으로 연결할 수 있다. 상기 제2 리드 프레임의 제1 부분(41) 및 제2 부분(43)과 상기 제1 다이(10)를 연결하는 본딩 와이어(51)로는 0.8 mil 내지 2 mil 두께의 본딩 와이어(51)가, 바람직하게는 2 mil 두께 본딩 와이어(51)가 적용될 수 있으며, 상기 제2 리드 프레임의 제3 부분(45)과 상기 제1 다이(10)를 연결하는 본딩 와이어(51)로는 0.8 mil 내지 2 mil 두께의 본딩 와이어(51)가, 바람직하게는 1 mil 두께 본딩 와이어(51)가 적용될 수 있다. 상기와 같은 구성을 통해 상기 제1 다이(10) 내 포함된 회로에 입력 전압 및 스위칭 전압을 제공하고, 특정 구동 제어 신호를 제공할 수 있다.
바람직하게는, 상기 본딩 와이어(51)로는 구리, 금, 알루미늄 또는 이것들의 조합을 포함하는 전기적 도체 재료가 적용될 수 있다. 이외, 다양한 전기적 도체 재료 또한 상기 본딩 와이어(51)의 재료로 활용될 수 있다.
또한, 상기 제2 리드 프레임의 제1 부분(41) 및 제2 부분(43)으로부터 전달되는 입력전압 및 스위칭 전압을 상기 제1 다이(10)의 일정 영역에 전달하고, 제2 다이(20)의 하면(23)에도 전달하기 위하여 상기 제1 다이(10) 의 윗면(12) 및 제2 다이(20)의 하면(23) 상에 도전체(70)가 형성될 수 있다.
본 발명에 적용가능한 실시예에서, 제1/제2와 같은 기술적 표현은 전체 기술 구성을 구별하여 설명하기 용이하도록 하기 위함일 뿐, 서로 다른 기술 구성임을 의미하지는 않는다. 예를 들어, 제1 리드 프레임 및 제2 리드 프레임은 전체 리드 프레임을 영역별로 구분한 것일 뿐, 상기 제1 리드 프레임과 제2 리드 프레임은 서로 다른 기술 구성임을 의미하지는 않는다. 또한, 입력 리드 프레임, 스위칭 리드 프레임 및 컨트롤 리드 프레임 등도 전체 리드 프레임을 영역별로 구분한 것일 뿐, 서로 다른 기술 구성임을 의미하지는 않는다.
또한, 본 발명에 적용가능한 실시예에 따른 반도체 패키지는 상기 제1 다이(10), 제2 다이(20), 제1 리드 프레임(30), 제2 리드 프레임(41, 43, 45) 및 본딩 와이어(51)를 밀봉하는 몰딩제(80)를 더 포함할 수 있다. 상기 몰딩제(80)는 상기 제1 리드 프레임(30) 및 제2 리드 프레임(41, 43, 45)을 밀봉함에 있어, 상기 제1 리드 프레임(30) 및 제2 리드 프레임(41, 43, 45)의 하단부를 제외한 부분을 밀봉할 수 있다. 이를 통해, 외부의 충격에도 강인한 반도체 패키지를 제공할 수 있다. 상기 몰딩제(80)는 당업자들에게 용이한 기술 구성인 몰드 컴파운드 방식으로 형성될 수 있다.
또한, 본 발명에 적용가능한 실시예에 따른 반도체 패키지는 추가적으로 상기 반도체 패키지 내 소자들로부터 발생되는 열을 외부로 방출하는 열 방출부(미도시)를 더 포함할 수 있다. 상기 열 방출부를 통해 상기 반도체 패키지의 소자들의 온도를 제어하여 상기 반도체 패키지의 내구성을 향상시킬 수 있다. 상기 열 방출부는 상기 몰딩제로 밀봉된 제2 다이(20)의 윗면(22)과 접촉하는 구리 블록 또는 구리 플레이트로 구성됨으로써 패키지 외부의 열 전도를 촉진시킨다.
이와 같이 본딩 와이어(51)로 구성된 반도체 패키지는 낮은 전류로 구동되는 반도체 회로에 적용될 수 있다. 바람직하게는, 5~6 A(암페어) 이하로 구동되는 회로에 적용될 수 있다.
또한, 상기 일 실시예에 따른 반도체 패키지에 있어 제2 다이(20)의 윗면(22)에는 별도의 전극을 포함하고 있지 않으므로, 보다 용이하게 제조할 수 있다. 상기 반도체 패키지는 제2 다이(20)의 윗면(22)과 전기적으로 연결되는 별도의 구성을 필요로 하지 않는다. 또한, 상기 제2 다이(20)는 윗면(22)에 별도의 금속 처리 공정을 필요로 하지 않는다.
또한, 상기 일 실시예에 따른 반도체 패키지는 구리 클립을 포함하지 않아 보다 얇은 반도체 패키지를 보다 낮은 단가로 제공할 수 있다는 특징이 있다.
도 3 내지 도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 상면도 및 단면도이다. 이번 실시예는 구리 클립을 사용하는 것과 제2 다이 안에 플립칩(Flip Chip) LDMOS 소자를 사용한 경우이다.
도 3 내지 도 5에 도시된 바와 같이, 상기 실시예에 따른 반도체 패키지는 바텀-소스형태의 로우 사이드 LDMOS를 구비한 제1 다이(10); 제1 다이(10)의 위쪽에 위치하고, 그 하면(23)에 전극을 포함하고 윗면(22)에는 전극을 포함하지 않으며, 플립칩되어 구비되는 하이 사이드 LDMOS를 구비한 제2 다이(20); 및 상기 제1 다이(10) 및 제2 다이(20)를 전기적으로 연결하는 구리 클립(52)을 포함한다. 복수 개의 타이-바 및 외곽 프레임으로 구성되어 상기 구리 클립(52)과 전기적으로 연결되는 리드 프레임(30, 41, 42, 43, 45)은 제1 다이(10) 또는 제2 다이(20)의 각 영역과 전기적으로 연결되어 각각 접지 전압, 입력 전압, 게이트 전압, 스위칭 전압 등을 제공할 수 있다. 이하, 편의상 접지 전압과 전기적으로 연결되는 리드 프레임 부분은 접지 리드 프레임(30), 입력 전압과 전기적으로 연결되는 리드 프레임 부분은 입력 리드 프레임(41), 게이트 전압과 전기적으로 연결되는 리드 프레임 부분은 게이트 리드 프레임(42), 스위칭 전압과 전기적으로 연결되는 리드 프레임 부분은 스위칭 리드 프레임(43)이라 한다. 또한, 추가적으로 구동 또는 제어 신호를 제공하는 리드 프레임 부분은 컨트롤 리드 프레임(45)이라 한다.
상기 제1 다이(10) 및 제2 다이(20)와 관련하여 이전 실시예와 중복되는 기술 구성에 대해서는 이하 생략한다.
먼저, 도 4 및 도 5에 도시된 바와 같이, 제1 다이(10) 내 포함되는 로우 사이드 LDMOS는 제1 다이(10)의 하부면(13)에 형성되는 백메탈(11)과 전기적으로 연결되어 소스 전류가 흐르도록 할 수 있다. 구체적으로, 상기 로우 사이드 LDMOS의 소스와 제1 다이(10)의 백메탈(11)이 전기적으로 연결됨으로써 패키지의 하부면을 통해 상기 로우 사이드 LDMOS의 소스 전류가 흘러나가도록 할 수 있다.
또한, 로우 사이드 LDMOS를 포함하는 제1 다이(10)는 로우 사이드 LDMOS의 드레인 영역과 연결된 전극(72)을 포함할 수 있다. 이와 유사하게, 하이 사이드 LDMOS를 포함하는 제2 다이(20)는 게이트 전극과 연결된 게이트 전극용 도전체(75), 드레인 전극과 연결된 드레인 전극용 도전체(76) 및 소스 전극과 연결된 소스 전극용 도전체(77)를 포함할 수 있다.
본원 발명의 일 실시예에 따른 반도체 패키지에서, 또한, 제1 다이(10)는 구동 회로 또는 제어 회로를 추가적으로 포함할 수 있다. 상기 제2 다이(20)의 게이트 전극용 도전체(75)는 상기 제1 다이(10)의 구동 회로 또는 제어 회로와 전기적으로 연결될 수 있다.
도 4는 도 3에서 A-A' 라인의 단면으로서, 도시된 바와 같이, 구리 클립(52)은 두개의 부분으로 나누어진다. 하나는 구리 클립(52)의 제3 부분(52-3)으로 입력 전압(Vin) 리드프레임(41)과 연결되어 있다. 이는 하이 사이드 LDMOS 소자의 입력 전압을 담당한다. 그리고 다른 하나는 제2 부분(52-2)으로서 스위칭 리드 프레임(43)과 연결되어 있다. 이는 하이 사이드 LDMOS 소자의 소스 영역과 로우 사이드 LDMOS 소자의 드레인 영역 사이에 위치하며, 구리 클립(52-2)을 통해서 스위칭 리드 프레임(43)으로 하이 및 로우 사이드 LDMOS소자의 DC 전류를 출력(output)한다. 여기서 스위칭 리드 프레임은 출력 역할 뿐만 아니라, 위상 노드(phase node) 또는 스위칭 노드(switched node)로 사용될 수 있다.
도 5는 도3에서 B-B' 라인의 단면으로서, 도시된 바와 같이, 구리 클립(52)은 또한 하이 사이드 소자의 게이트 전극과 전기적으로 연결되는 제1 부분(52-1), 하이 사이드 소자의 드레인 전극과 전기적으로 연결되는 제2 부분(52-2); 하이 사이드의 소스 전극과 전기적으로 연결되는 제3 부분(52-3)으로 구성될 수 있다. 구리 클립(52)은 상기 제1 다이(10) 및 제2 다이(20)의 중간 영역에 위치할 수 있으며, 바람직하게는 제1 다이(10) 및 제2 다이(20)의 대응하는 전극과 연결되도록 구성됨으로써, 상기 제2 다이(20)는 하이 사이드 전력 출력 장치의 구동을 위해 필요한 게이트 전압, 드레인 전압 및 소스 전압을 제공받을 수 있다. 또한, 상기 제2 다이(20)는 별도의 리드 프레임을 통해 온도 및/또는 전류 센서 등과 연결될 수 있다.
상기 제1 다이(10)의 각 전극(71,72)과 구리 클립(52)은 솔더(납땜, 90)을 통해 전기적으로 연결될 수 있으며, 제2 다이(20)의 각 전극(75, 76, 77) 또한 상기 구리 클립(52)과 솔더(90)을 통해 전기적으로 연결될 수 있다.
또한, 본 발명에 적용가능한 실시예에 따른 반도체 패키지는 추가적으로 상기 반도체 패키지내 소자들로부터 발생되는 열을 외부로 방출하는 열 방출부(미도시)를 제2 다이(20)의 윗면(22)에 설치할 수 있다. 상기 열 방출부를 통해 상기 반도체 패키지의 소자들의 온도를 제어하여 상기 반도체 패키지의 내구성을 향상시킬 수 있다.
상기와 같이 구리 클립을 이용하여 구성된 반도체 패키지는 높은 전류에서도 구동 가능하며, 바람직하게는 6 A(암페어) 이상의 높은 전류 환경에서도 구동 가능한 특성을 갖는다. 또한, 단 한 번의 클립 부착 공정만을 활용하여 제작이 가능하여 제조 공정을 단순화시켜 제조 단가 및 시간을 줄일 수 있으며, 상기 반도체 패키지 내 제2 다이(20) 제조시 별도의 전극 형성 공정이 포함되지 않아 보다 용이하게 제조할 수 있다.
도 6은 도 3에서 하이사이드 LDMOS 소자의 게이트 연결용 구리 클립과 입력 전압용 구리 클립의 위치를 변경한 일 예를 나타낸 것이다.
도 7 및 도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 상면도 및 측면도이다. 앞의 실시예와 같이 구리 클립을 사용하지만, 플립(Flip)되지 않는 LDMOS소자를 제2 다이에 사용하였다. 그래서 제2 다이 윗면에도 구리 클립을 사용하게 되는 경우이다. 그래서 제1 및 제2 다이 사이에 존재하는 제1 구리 클립과 제2 다이 위에 존재하는 제2 구리 클립으로 나눌 수 있다.
도 7 및 도 8에 도시된 바와 같이, 본 발명에 적용가능한 바람직한 실시예에 따른 반도체 패키지는 구동 회로 및 하부 소스(bottom source) 로우 사이드 전력 출력 장치가 모놀리식으로 포함되는 제1 다이(10); 상기 제1 다이(10)의 윗면(12) 상에 포개져 구성되고, 하이 사이드 전력 출력 장치를 포함하는 제2 다이(20); 상기 제1 다이(10)와 제2 다이(20)사이에 위치하는 제1 구리 클립(52); 및 상기 제2 다이(20)의 윗면(22)을 전기적으로 연결하는 제2 구리 클립(53);을 포함한다. 상기 제2 다이(20)는 플립되지 않도록 구성된다.
제1 다이(10) 및 제2 다이(20)에 있어, 중복되는 설명은 이하 생략한다.
본 발명에 적용가능한 실시예에 있어, 도 8에 도시된 바와 같이, 제1 다이(10) 및 제2 다이(20) 모두 Bottom-Source형 LDMOS(또는 BS-LDMOS)가 적용될 수 있다. 제1 다이(10)에 형성되는 로우 사이드 BS-LDMOS 및 제2 다이(20)에 형성된 하이 사이드 BS-LDMOS 모두 플립 되지 않은 형태로 존재한다. 또는 일 예로, 상기 제2 다이(20)에 플립칩되지 않은 P형 채널 LDMOS가 적용될 수 있다. 제2 다이에 존재하는 하이 사이드 LDMOS에 게이트 영역, 드레인 영역, 소스 영역이 존재한다. 게이트 영역 및 드레인 영역과 연결된 도전체(75,76)은 제2 다이의 상면에 노출된다. 반면 소스 영역과 연결된 도전체(21,23,77)은 제 2 다이(20)의 하면에 위치한다. 하면에 위치한 도전체(21,23,77)는 전력 전극으로 사용되는데, 그 도전체 하면에 위치한 리드프레임에 의해 접지된다. 이를 통해, 본 발명에서는 하이 사이드 전력 출력 장치의 효율성을 높이고, 발생되는 기생 용량 및 인덕턴스를 감소시킬 수 있다.
덧붙여서, 제2 다이(20)는 하이 사이드 전력 출력 장치를 동작시키기 위한 전압을 제공받기 위해 게이트 전극용 도전체(75), 드레인 전극용 도전체(76) 및 소스 전극용 도전체(77)를 포함할 수 있다. 상기 제1 다이(10)는 로우 사이드 LDMOS 소자의 드레인 영역과 연결된 전극(72)을 포함할 수 있다.
또한 도 8에 도시된 바와 같이, 구리 클립이 제1 구리 클립(52)과 제2 구리 클립(53)으로 구성된다. 제1 구리 클립(52)은 하이 사이드 및 로우 사이드 LDMOS 소자 사이에 위치하여, 상기 로우 사이드 LDMOS 소자의 드레인 영역과 연결된 전극(72)과 하이 사이드 LDMOS 소자의 소스 전극용 도전체(77)와 전기적으로 서로 연결시키며, 제1 구리 클립을 통해서 스위칭 리드 프레임(43)으로 출력 전류가 흐르도록 한다. 이는 제1 구리 클립(52)과 스위칭 리드 프레임이 전기적으로 연결되어 있기 때문에 가능하다.
또한, 상기 제2 구리 클립(53)은, 상기 하이 사이드 LDMOS 소자의 상면에 위치하여 게이트 전극용 도전체(75)와 전기적으로 연결되는 제1 부분(53-1); 상기 드레인 전극용 도전체(76)와 전기적으로 연결되는 제2 부분(53-2)을 포함할 수 있다.
상기와 같은 기술 구성을 통해, 제1 다이(10) 내 로우 사이드 전력 출력 장치 및 제2 다이(20) 내 하이 사이드 전력 출력 장치의 구동을 위해 필요한 전압을 제공할 수 있다.
또한, 본 발명에 적용가능한 실시예에 따른 반도체 패키지는 상기 제1 다이(10), 제2 다이(20), 리드 프레임(30, 41, 42, 43, 45), 제1 구리 클립(52) 및 제2 구리 클립(53)을 밀봉하는 몰딩제(80)를 더 포함할 수 있다. 상기 몰딩제(80)는 상기 리드 프레임(30, 41, 42, 43, 45)을 밀봉함에 있어, 상기 리드 프레임(30, 41, 42, 43, 45)의 하단부를 제외한 부분을 밀봉할 수 있다. 이를 통해, 외부의 충격에도 강인한 반도체 패키지를 제공할 수 있다.
상기 제1 다이(10)의 전극(72)과 제1 구리 클립(52), 상기 제1 구리 클립(52)과 제2 다이(20)의 백메탈(21), 및 상기 제2 다이(20)의 각 전극(75, 76)과 제2 구리 클립(53) 각각은 솔더(90)을 통해 전기적으로 연결될 수 있다.
또한, 본 발명에 적용가능한 실시예에 따른 반도체 패키지는 추가적으로 상기 반도체 패키지내 소자들로부터 발생되는 열을 외부로 방출하는 열 방출부(미도시)를 제2 구리 클립위에 설치할 수 있다. 상기 열 방출부를 통해 상기 반도체 패키지의 소자들의 온도를 제어하여 상기 반도체 패키지의 내구성을 향상시킬 수 있다.
또는, 상기 실시예와 달리, 상기 로우 사이드 전력 출력 장치는 Bottom-Source형 LDMOS(또는 BS-LDMOS)이고, 상기 하이 사이드 전력 출력 장치는 수직형 P채널 VDMOS가 적용될 수 있다. 바람직하게는, 상기 P채널 VDMOS는 플립되지 않도록 구성된다. 상기 제2 다이(20)의 하단부는 하이 사이드 전력 출력 장치의 드레인이 되고, 상기 제2 다이(20)의 상단부에는 게이트 및 소스가 위치하게 된다.
이외 구체적인 기술 구성은 앞서 상술한 기술 구성과 동일하므로 이하 생략한다.
도 9 내지 도 11은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 상면도 및 단면도이다. 바로 앞의 실시예와 같이 구리 클립을 두개 이상을 사용하지만, 플립된 칩을 사용하는 경우이다. 즉, 제2 다이에 플립칩된 LDMOS 소자를 사용한다.
도 9 내지 도 11에 도시된 바와 같이, 본 발명에 적용가능한 바람직한 실시예에 따른 반도체 패키지는 본 발명에 적용가능한 바람직한 실시예에 따른 반도체 패키지는 구동 회로 및 하부 소스(bottom source) 로우 사이드 전력 출력 장치가 모놀리식으로 포함되는 제1 다이(10); 상기 제1 다이(10)의 윗면(12) 상에 포개져 구성되고, 하이 사이드 전력 출력 장치를 포함하는 제2 다이(20); 상기 제1 다이(10)와 제2 다이(20) 사이에 존재하는 제1 구리 클립(52); 및 상기 제2 다이(20)의 윗면(22)을 전기적으로 연결하는 제2 구리 클립(53);을 포함한다. 상기 제2 다이(20)의 하이 사이드 전력 출력 장치는 플립칩 형태로 구비된다. 반면 제1 다이(10)의 로우 사이드 전력 출력 장치는 앞의 실시예와 마찬가지로, 플립되지 않는다.
위에서 언급된 하이 사이드 전력 출력 장치로, n형 채널을 가진 LDMOS 를 사용할 수 있다. N형 채널 LDMOS는 게이트와 소스 영역이 한면에 형성되고, 반대쪽의 타면에 드레인 영역이 형성된다. 그래서 위에서 언급한대로 플립칩 형태로 LDMOS 소자가 제2 다이에 존재하게 되면, LDMOS의 게이트와 소스 영역이 아래로 향해 노출되어 있고, 윗 방향으로 드레인 영역이 노출되는 것이다.
도 10에 도시된 바와 같이, 제2 다이(20)는 입력 전압 및 스위칭 전압과 전기적으로 연결되어 동작하는 하이 사이드 전력 출력 장치를 포함한다. 또한, 상기 제2 다이(20)는 상단부에 백메탈(21)이 형성되고, 하면(23)은 제1 다이(10)의 윗면(12)과 전기적으로 연결된다. 상기 제2 다이(20)는 플립 칩으로 구성된다. 즉, 상기 제2 다이(20)는 플립되어 원래 제2 다이(20)의 상면이 도 9 내지 11에서는 제2 다이(20)의 하면(23)이 된다.
상기 제2 다이(20) 내 포함된 하이 사이드 전력 출력 장치로는 N채널 VDMOS가 적용될 수 있다. 상기 VDMOS의 소스 영역은 제1 다이(10)의 윗면(12)(또는 제1 구리 클립(52))와 전기적으로 연결되며, 드레인 영역은 제2 구리 클립(53)과 전기적으로 연결된다.
제1 다이(10) 및 제2 다이(20)에 있어, 중복되는 설명은 이하 생략한다.
도 10에 도시된 바와 같이, 제2 다이(20)는 하이 사이드 전력 출력 장치를 동작시키기 위한 전압을 제공하기 위해 게이트 전극용 도전체(75), 드레인 전극용 도전체(76) 및 소스 전극용 도전체(77)를 포함할 수 있다. 도 9 내지 도 11의 제2 다이(20)는 플립 칩으로 구성되어 원래 제2 다이(20)의 상면이 도 9 내지 도 11에서는 제2 다이(20)의 하면(23)이 된다. 상기 드레인 전극용 도전체(76)는 상기 제2 다이(20)의 백메탈(21)에 해당된다. 상기 게이트 전극용 도전체(75) 및 소스 전극용 도전체(77)는 상기 제2 다이(20)의 하면(23)에 형성될 수 있다.
일 예로, 상기 제2 다이(20)로는 플립칩되어 구성되는 N형 채널 BS-LDMOS가 적용될 수 있다.
도 10에 도시된 바와 같이, 제1 구리 클립(52)은 두개로 나누어진다. 하나는 하이 사이드 LDMOS 소자의 게이트 전극용 도전체(75)와 전기적으로 연결되는 제1 부분(52-1)이다. 다른 하나는 도11에 도시된 바와 같이, 하이 사이드 LDMOS 소자의 소스 전극용 도전체(76)와 전기적으로 연결되는 제2 부분(52-2)이다. 제 2부분은 로우 사이드 LDMOS소자의 드레인 영역과 연결된 전극(72)과도 솔더를 통해서 전기적으로 연결되어 있다. 제2 부분의 구리 클립을 통해 스위칭 리드 프레임으로 전류가 빠져 나간다. 상기 제1 구리 클립(52)의 제1 부분(52-1)은 게이트 리드 프레임(42)과 전기적으로 연결된다.
또한, 제2 구리 클립(53)은 상기 제2 다이(20)의 드레인 전극용 도전체(76)와 전기적으로 연결될 수 있다.
상기와 같은 기술 구성을 통해 제2 다이(20) 내 하이 사이드 전력 출력 장치는 구동을 위해 필요한 전압을 제공할 수 있다.
제1 다이(10)의 백메탈(11)은 전기적으로 접지 전원과 연결될 수 있다. 구체적으로, 상기 제1 다이(10)의 백메탈(11)은 접지 전원과 연결된 접지 리드 프레임(30)과 전기적으로 연결됨으로써 접지 전원과 연결될 수 있다.
또한, 본 발명에 적용가능한 실시예에 따른 반도체 패키지는 추가적으로 상기 반도체 패키지내 소자들로부터 발생되는 열을 외부로 방출하는 열 방출부(미도시)를 더 포함할 수 있다. 상기 열 방출부를 통해 상기 반도체 패키지의 소자들의 온도를 제어하여 상기 반도체 패키지의 내구성을 향상시킬 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10: 제1 다이 20: 제2 다이
30: 제1 리드 프레임, 접지 리드 프레임
41: 입력 리드 프레임 42: 게이트 리드 프레임
43: 스위칭 리드 프레임 45: 컨트롤 리드 프레임
51: 본딩 와이어
52: 제1 구리 클립
52-1 : 제1 구리 클립의 제1 부분
52-2 : 제1 구리 클립의 제2 부분
53: 제2 구리 클립
53-1 : 제2 구리 클립의 제1 부분
53-2 : 제2 구리 클립의 제2 부분
60: 본드 패드 70: 도전체
71: 전극 72: 전극
75: 게이트 전극용 전도체 76: 드레인 전극용 전도체
77: 소스 전극용 전도체
80: 몰딩제 90: 솔더

Claims (21)

  1. 로우 사이드 LDMOS를 구비한 제1 다이;
    상기 제 1 다이 위에 형성된 제2 다이;
    상기 제2 다이에 형성된 플립칩-하이 사이드 LDMOS;
    상기 제1 및 제2 다이 사이에 형성된 연결 수단; 을 포함하고,
    상기 연결 수단은 상기 제 1 다이의 드레인 전극용 도전체와 상기 제 2 다이의 소스 전극용 도전체에 연결되는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 연결 수단은 구리 클립을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 로우 사이드 LDMOS는 바텀-소스 LDMOS인 것을 특징으로 하는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 바텀-소스 LDMOS의 소스 영역은 제1 다이 아랫면의 파워 전극과 연결되어 소스 전류가 접지되는 것을 특징으로 하는 반도체 패키지.
  5. 제 4항에 있어서,
    상기 파워 전극 상에 형성된 고농도 도핑 영역을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 5항에 있어서,
    상기 고농도 도핑 영역과 상기 바텀-소스 LDMOS의 소스 영역은 트렌치를 이용하여 연결되는 것을 특징으로 하는 반도체 패키지.
  7. 제 5항에 있어서,
    상기 제1 다이는 구동 회로 또는 제어 회로를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7항에 있어서,
    상기 구동 회로 또는 제어회로는 상기 바텀-소스 LDMOS와 모놀리식 형태로 형성하는 것을 특징으로 하는 반도체 패키지.
  9. 제 1항에 있어서,
    상기 연결 수단과 전기적으로 연결되며, 복수 개의 타이-바 및 외각 프레임을 포함하는 리드 프레임을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 1항에 있어서,
    상기 반도체 패키지 내 소자들로부터 발생되는 열을 외부로 방출하는 열 방출부;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 구동 회로 및 로우 사이드 전력 출력 장치가 모놀리식 형태로 형성된 제1 다이;
    상기 제1 다이의 윗면 상에 하이 사이드 전력 출력 장치를 포함하는 제2 다이;
    상기 제1 다이와 제2 다이 사이에 형성된 제1 연결 수단; 및
    상기 제2 다이 위에 형성된 제2 연결 수단; 을
    포함하고, 상기 제1 연결 수단은 상기 제 1 다이의 드레인 전극용 도전체와 상기 제 2 다이의 소스 전극용 도전체에 연결되는 반도체 패키지.
  12. 제 11항에 있어서,
    상기 로우 사이드 전력 출력 장치는 바텀-소스 LDMOS인 것을 특징으로 하는 반도체 패키지.
  13. 제 11항에 있어서,
    상기 제1 다이는 제1 다이의 하면에 파워전극이 형성된 것을 특징으로 하는 반도체 패키지.
  14. 제 13항에 있어서,
    상기 파워 전극은 접지 전원과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  15. 제 11항에 있어서,
    상기 제1 및 제2 연결 수단은 구리 클립을 포함하는 것을 특징으로 하는 반도체 패키지
  16. 제 11항에 있어서,
    상기 하이 사이드 전력 출력 장치는 플립(Flip)되지 않는 바텀-소스 LDMOS 인 것을 특징으로 하는 반도체 패키지.
  17. 제 11항에 있어서,
    상기 제2 다이는,
    상기 제2 다이의 윗면 및 아랫면에 모두 전극을 형성하는 것을 특징으로 하는 반도체 패키지.
  18. 제 11항에 있어서,
    상기 하이 사이드 전력 출력 장치는 플립(Flip) 바텀-소스 LDMOS 인 것을 특징으로 하는 반도체 패키지.
  19. 제 12항에 있어서,
    상기 바텀-소스 LDMOS의 소스 영역은 제1 다이 아랫면의 파워 전극과 연결되어 소스 전류가 접지되는 것을 특징으로 하는 반도체 패키지.
  20. 제 19항에 있어서,
    상기 파워 전극 위에 고농도 도핑 영역을 더 포함하며;
    상기 고농도 도핑 영역과 상기 바텀-소스 LDMOS의 소스 영역은 트렌치를 이용하여 연결되는 것을 특징으로 하는 반도체 패키지.
  21. 제 11항에 있어서,
    상기 제2 연결 수단은 상기 제 2 다이의 드레인 전극용 도전체에 연결되는 것을 특징으로 하는 반도체 패키지.
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