CN102760724B - 一种联合封装的功率半导体器件 - Google Patents

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Abstract

一种联合封装的功率半导体器件，将翻转的低端MOSFET芯片的顶部源极，电性连接在芯片基座顶面上；第一金属连接板，将高端MOSFET芯片的底部漏极或其翻转后的顶部源极，与低端MOSFET芯片的底部漏极形成电性连接；高端MOSFET芯片上堆叠有第二金属连接板；芯片基座上还设置有控制芯片，其与高端和低端的MOSFET芯片的所述电极之间形成电性连接。本发明能够将多个芯片立体封装，以减小半导体器件的整体尺寸；并能够在同样大小的封装体内增大芯片的尺寸，来提高半导体器件的产品性能；由于低端MOSFET芯片的顶部源极与芯片基座的顶面连接，可通过封装后外露的芯片基座底面连接地极，并使该外露底面的形状简单且面积最大以帮助散热。

Description

一种联合封装的功率半导体器件
技术领域
本发明涉及一种功率半导体器件，特别涉及能将多个芯片等元器件联合封装在同一个功率半导体器件中的结构。
背景技术
目前，典型的功率半导体器件中，通常将MOSFET芯片(金属氧化物半导体场效应管)和控制芯片联合封装在同一个封装体内，以减少外围器件数量，同时提高电源等的利用效率。
对于DMOSFET(双扩散金属氧化物半导体管)芯片来说，如果能将其设置在芯片上表面的源极与引线框架的芯片基座连接，就能使该芯片基座的底面外露作为地极和散热之用。
上述封装结构的实现，需要将芯片翻转后安装在芯片基座上，这将面临如下的一些问题：例如，如何使引线框架外露的芯片基座具有尽可能大而简单的外形，并使芯片源极与该芯片基座能有最大的连接，以获取更好的散热性能；如何在翻转并安装芯片至芯片基座时，使芯片上表面设置的栅极与所述控制芯片之间具有可靠的电气连接。
然而，图1所示的现有一种具体的半导体器件，其是对应图2的电路原理设置的，包含有P型高端MOSFET(HS)、N型低端MOSFET(LS)以及控制芯片，三者在引线框架的同一个平面上安装。那么封装体的安装空间很大程度上限制了所述高端MOSFET、低端MOSFET以及控制芯片的尺寸，这对功率半导体器件的性能提高具有很大的影响。
而且，上述平面布置的封装结构中，如低端MOSFET等芯片上表面的电极，通过引线键合直接与其他芯片连接，或由引线连接至引脚后，再与连接至同一引脚的其他芯片或外部元器件连接。因此，该种封装结构很难实现将芯片翻转安装，使其上表面的源极与芯片基座连接，也就无法获得上述外露芯片基座作为地极和帮助散热的效果。
发明内容
本发明的目的是提供一种联合封装的功率半导体器件，能够将多个半导体芯片立体封装在同一个封装体中，以减小半导体器件的整体尺寸；并能够在同样大小的封装体内增大芯片的尺寸，来有效提高半导体器件的产品性能。进一步使翻转设置的底层芯片的顶部源极能够与芯片基座连接，将该芯片基座的底面最大面积外露后连接地极并帮助散热。
为了达到上述目的，本发明的技术方案是提供一种联合封装的功率半导体器件，包含：
分别具有底部漏极、顶部栅极和顶部源极的高端MOSFET芯片和低端MOSFET芯片；
引线框架，其设置有芯片基座，以及与芯片基座分隔且无电性连接的若干引脚；
所述低端MOSFET芯片翻转粘接在所述芯片基座上，使其顶部源极与所述芯片基座的顶面形成电性连接；该顶部源极，还通过与所述芯片基座封装后外露的底面电极电性连接，并进行散热；
第一金属连接板，堆叠粘接在所述低端MOSFET芯片的底部漏极上；
所述高端MOSFET芯片直接堆叠或翻转后堆叠粘接在所述第一金属连接板上，使高端MOSFET芯片的底部漏极或者翻转后的顶部源极，通过所述第一金属连接板与所述低端MOSFET芯片的底部漏极形成电性连接；
第二金属连接板，堆叠粘接并电性连接在所述高端MOSFET芯片的顶部源极，或翻转后的所述底部漏极上；
控制芯片，也设置在所述芯片基座上，其设置的若干电极，分别与所述若干引脚之间，以及与所述高端和低端的MOSFET芯片的所述电极之间，对应形成电性连接。
一种优选实施例中，所述若干引脚包含低端栅极引脚，其设置有引出部分及内联部分；
对应所述内联部分的位置，在所述芯片基座上开设有一相匹配的缺口，使所述低端栅极引脚在该缺口内，与所述芯片基座之间形成相互分离的对应设置；
翻转设置的所述低端MOSFET芯片，其顶部栅极粘接在所述内联部分上，与所述低端栅极引脚形成电性连接。
所述低端栅极引脚的内联部分，由底面向上设置有一半腐蚀区；所述半腐蚀区在封装时被塑封材料填充。
在与所述内联部分相对应的芯片基座侧边，由底面向上也设置有半腐蚀区；所述半腐蚀区，其宽度与所述内联部分的宽度相匹配，并在封装时被塑封材料填充。
所述控制芯片通过连接引线键合，形成与所述低端栅极引脚的引出部分的电性连接。
另一种优选实施例中，所述联合封装的功率半导体器件还包含第二中间联结件；
翻转安装的所述低端MOSFET芯片，其顶部栅极与所述第二中间联结件的导电的上表面对应粘接并形成电性连接；
所述第二中间联结件，其下表面粘接在所述芯片基座上，并与所述芯片基座相绝缘。
所述低端MOSFET芯片，其顶部源极通过加厚的导电粘接胶，电性连接在所述芯片基座上；
该加厚的导电粘接胶的厚度，与所述芯片基座上设置第二中间联结件及其上下方的粘接胶后的厚度相匹配。
该实施例的一种改进结构中，对应所述低端MOSFET芯片的顶部栅极位置，在所述芯片基座的顶面上形成有第二凹槽；
所述第二中间联结件，对应粘接在相匹配的所述第二凹槽内，并在其周边与所述芯片基座分离且相绝缘。
所述第二中间联结件是一导电金属片，其下表面通过绝缘的粘接胶，固定贴附在所述芯片基座上或所述第二凹槽内。
或者，所述第二中间联结件设置有导电的金属上层和绝缘体下层；所述绝缘体下层的底面通过导电或不导电的粘接胶，固定贴附在所述芯片基座上或所述第二凹槽内。
所述控制芯片与所述第二中间联结件的上表面电性连接，以形成其与翻转安装的所述低端MOSFET芯片的顶部栅极的电性连接。
还有一种优选实施例中，所述控制芯片，其底面绝缘粘接在所述芯片基座上；
翻转安装的所述低端MOSFET芯片，覆盖在所述控制芯片顶面的一部分；所述被覆盖顶面上的其中一些电极，与所述低端MOSFET芯片的顶部栅极和一部分顶部源极直接粘接，形成电性连接。
所述低端MOSFET芯片的其余顶部源极，通过加厚的导电粘接胶，电性连接在所述芯片基座上；
该加厚的导电粘接胶的厚度，与所述芯片基座上设置控制芯片及其上下方的粘接胶后的厚度相匹配。
该实施例的一种改进结构中，所述芯片基座的顶面形成有芯片凹槽；
所述控制芯片对应粘接在相匹配的所述芯片凹槽内，并在其周边与所述芯片基座相分离且相绝缘。
另外，所述联合封装的功率半导体器件，还包含第一中间联结件；
翻转安装的所述高端MOSFET芯片，其顶部栅极与所述第一中间联结件的导电的上表面对应粘接并形成电性连接；
所述第一中间联结件，其下表面粘接在所述第一金属连接板上，并与所述第一金属连接板相绝缘。
所述高端MOSFET芯片，其顶部源极通过加厚的导电粘接胶，电性连接在所述第一金属连接板上；
该加厚的导电粘接胶的厚度，与所述第一金属连接板上设置第一中间联结件及其上下方的粘接胶后的厚度相匹配。
该实施例的一种改进结构中，对应所述高端MOSFET芯片的顶部栅极位置，在所述第一金属连接板的顶面上形成有第一凹槽；
所述第一中间联结件，对应粘接在相匹配的所述第一凹槽内，并在其周边与所述第一金属连接板分离且相绝缘。
所述第一中间联结件是一导电金属片，其下表面通过绝缘的粘接胶，固定贴附在所述第一金属连接板上或所述第一凹槽内。
或者，所述第一中间联结件设置有导电的金属上层和绝缘体下层；所述绝缘体下层的底面通过导电或不导电的粘接胶，固定贴附在所述第一金属连接板上或所述第一凹槽内。
所述控制芯片与所述第一中间联结件的上表面电性连接，以形成其与翻转安装的所述高端MOSFET芯片的顶部栅极的电性连接。
所述高端MOSFET芯片的顶部源极及顶部栅极，或者翻转安装的所述高端MOSFET芯片的底部漏极，分别与所述控制芯片通过连接引线键合形成电性连接。
所述若干引脚包含开关引脚，其与所述第一金属连接板电性连接；所述控制芯片，与所述开关引脚通过连接引线键合，形成其与所述第一金属连接板的电性连接。
所述若干引脚包含高端源极引脚；所述高端MOSFET芯片的顶部源极，通过所述第二金属连接板，与所述高端源极引脚形成电性连接。
所述若干引脚包含高端漏极引脚；翻转安装的所述高端MOSFET芯片的底部漏极，通过所述第二金属连接板与所述高端漏极引脚形成电性连接。
本发明所述联合封装的功率半导体器件，其优点在于：本发明由于在芯片基座上依次向上堆叠设置了低端MOSFET芯片、第一金属连接板、高端MOSFET芯片和第二金属连接板，实现了该些半导体芯片在同一封装体中的立体封装，减小了功率半导体器件的整体尺寸。
在上述一些优选的实施例中，分别描述了在第一金属连接板的顶面上，和/或芯片基座的顶面上，分别开设有第一、第二凹槽的结构，使第一、第二中间联结件能够绝缘设置在对应凹槽内，分别将翻转安装的高端和低端MOSFET芯片的顶部栅极引出，继而通过连接引线键合实现与其他芯片或元器件的电性连接。
在另一些优选实施例中，还描述了在芯片基座的顶面开设芯片凹槽的结构，其与上述第二凹槽的结构可同时或分别设置。绝缘固定在该芯片凹槽内的控制芯片，与其上方的低端MOSFET芯片的顶部源极、顶部栅极可直接对应电性粘接，节省连接引线，也简化了封装工艺。而且，该结构将控制芯片也进行了立体封装，进一步减小了功率半导体器件的整体厚度。
本发明所述翻转安装的低端MOSFET芯片，其至少一部分顶部源极，与芯片基座电性连接，并通过该芯片基座外露的底面与地极连接的同时，有效进行散热。
在一些实施例中，还可以在所述低端栅极引脚的内联部分，以及芯片基座上与之对应的侧边，从底面向上分别设置半腐蚀区；该半腐蚀区在封装时被塑封材料填充，增加器件的连接强度同时，还能够使所述芯片基座的外露底面结构简单美观。
本发明上述使多个芯片堆叠设置，且使芯片基座底面外露的面积尽可能大的实施结构，可以方便地扩展至其他多个半导体芯片、控制器等其他各种元器件的立体封装，形成各种半导体器件。相比现有半导体器件的封装结构，本发明在同样大的引线框架上可充分扩展各芯片的尺寸，有效提高半导体器件的产品性能。
附图说明
图1是现有功率半导体器件的封装结构示意图；
图2是本发明中将N型和P型MOSFET芯片与控制芯片封装的电路原理框图；
图3是本发明中将N型和N型MOSFET芯片与控制芯片封装的电路原理框图；
图4是本发明所述功率半导体器件在实施例1-1中对应图2的总体结构示意图；
图5是本发明所述功率半导体器件在实施例1-2中对应图3的总体结构示意图；
图6是图4或图5中A-A位置的剖面图；
图7是图5或图10或图15中C-C位置的剖面图；
图8是图4或图5所述功率半导体器件封装后外露的引脚示意图；
图9是本发明所述功率半导体器件在实施例2-1中对应图2的总体结构示意图；
图10是本发明所述功率半导体器件在实施例2-2中对应图3的总体结构示意图；
图11是图9或图10中B-B位置的剖面图；
图12是对应实施例2-1、2-2的另一种功率半导体器件的封装结构在B’-B’位置的剖面图；
图13是图9或图10或图14或图15所述功率半导体器件封装后外露的引脚示意图；
图14是本发明所述功率半导体器件在实施例3-1中对应图2的总体结构示意图；
图15是本发明所述功率半导体器件在实施例3-2中对应图3的总体结构示意图；
图16是图14或图15中D-D位置的剖面图；
图17是对应实施例3-1、3-2的另一种功率半导体器件的封装结构在D’-D’位置的剖面图；
图18是对应实施例1-2、2-2、3-2的另一种功率半导体器件的封装结构在C’-C’位置的剖面图。
具体实施方式
以下根据图4～图21，详细说明本发明的一些较佳实施例，以更好的理解本发明的技术方案和有益效果。
以下实施例中，都是由2个MOSFET芯片分别作为高端MOSFET芯片和低端MOSFET芯片与控制芯片连接后，将三者联合封装在同一个封装体内，形成独立的功率半导体器件。但应当注意的是，这些具体描述及实例并非用来限制本发明的范围。
如图2所示，上述低端MOSFET(LS)是N型MOSFET芯片，高端MOSFET(HS)是P型MOSFET芯片。所述高端和低端MOSFET芯片均具有底部漏极、顶部源极和顶部栅极；其中，高端MOSFET(HS)的栅极G1及低端MOSFET(LS)的栅极G2均与所述控制芯片连接；高端MOSFET(HS)的源极S1连接电源接入端Vin，其漏极D1连接低端MOSFET(LS)的漏极D2连接，作为开关端Lx与所述控制芯片连接；而低端MOSFET的源极S2与接地端Gnd连接，形成所述功率半导体器件。
如图3所示，上述低端MOSFET(LS)是N型MOSFET芯片，高端MOSFET(HS)也是N型MOSFET芯片。所述高端和低端MOSFET芯片均具有底部漏极、顶部源极和顶部栅极；其中，高端MOSFET(HS)的栅极G3及低端MOSFET(LS)的栅极G2均与所述控制芯片连接；高端MOSFET(HS)的漏极D3连接电源接入端Vin，其源极S3连接低端MOSFET(LS)的漏极D2连接，作为开关端Lx与所述控制芯片连接；而低端MOSFET的源极S2与接地端Gnd连接，形成所述功率半导体器件。
实施例1-1
请配合参见图2、图4、图6所示，是本发明所述功率半导体器件的一种实施结构，其中图4是所述功率半导体器件的总体结构示意图，图6是图4中A-A位置的剖面图。对应图2所示的电路原理图可见，该功率半导体器件中将P型的高端MOSFET芯片30，N型的低端MOSFET芯片20和控制芯片40进行了联合封装。
所述功率半导体器件中，包含一引线框架，该引线框架上设置有一芯片基座100，以及与所述芯片基座100分隔且无电性连接的若干引脚。
所述高端和低端MOSFET芯片分别设置有底部漏极、顶部源极和顶部栅极；与之对应，所述若干引脚包含有高端源极引脚72、低端栅极引脚71、开关引脚74以及若干控制引脚75。
所述芯片基座100的形状大小，至少对应所述低端MOSFET芯片20与控制芯片40在同一平面布置时的形状大小。
所述低端栅极引脚71的一端作为引出部分712，另一端作为内联部分711。对应所述内联部分711的位置，在所述芯片基座100的侧边上开设有一相匹配的缺口101，使所述低端栅极引脚71与所述芯片基座100之间形成相互分离的对应设置。
所述低端MOSFET芯片20翻转后，通过导电型的粘接胶91固定贴附至所述芯片基座100上，该低端MOSFET芯片20的主体覆盖在芯片基座100的顶面一端，使其顶部源极22与所述芯片基座100形成电性连接；同时其顶部栅极21对应覆盖在所述低端栅极引脚71的内联部分711上，并通过导电的粘接胶91与所述低端栅极引脚71粘接形成电性连接。
所述低端栅极引脚71的内联部分711，由低端栅极引脚71的底面向上，设置有一半腐蚀区713，其在封装时将被塑封材料填充，以增加所述内联部分711与低端MOSFET芯片20的连接强度。在与所述内联部分711对应的芯片基座100侧边，根据所述内联部分711的宽度，从芯片基座100的底面向上也设置有半腐蚀区104；该半腐蚀区104在封装时也被塑封材料填充，以使所述芯片基座100的外露底面形状简单。
由于，包含低端栅极引脚71的引出部分712的上述所有引脚，以及除所述半腐蚀区104之外的芯片基座100底面部分，都将如图8所示在封装后暴露在所述功率半导体器件的底面之外。所述低端MOSFET芯片20的顶部源极22，通过该芯片基座100的底面与地极连接，形成了图2中的接地端Gnd。同时，芯片基座100的底面大部分面积暴露在封装体外，具有良好的散热效果。
所述控制芯片40，固定设置在所述芯片基座100的顶面另一端。所述控制芯片40顶面设置有若干电极，分别通过若干引线键合，使所述若干控制引脚75，以及所述低端栅极引脚71的引出部分712，分别与所述控制芯片40形成电性连接。
第一金属连接板51(或者也可以是金属连接带之类的金属连接体)，通过导电的粘接胶91固定贴附在所述低端MOSFET芯片20上，使所述低端MOSFET芯片20的底部漏极23与所述第一金属连接板51的底面形成电性连接，并通过所述第一金属连接板51进一步与所述开关引脚74形成电性连接。
所述高端MOSFET芯片30，通过导电的粘接胶91固定贴附至所述第一金属连接板51上，使其底部漏极33与所述第一金属连接板51的顶面形成电性连接，并经由所述第一金属连接板51同时与所述低端MOSFET芯片20的底部漏极23及所述开关引脚74形成电性连接。通过连接引线80键合，将所述开关引脚74电性连接至所述控制芯片40的电极上，形成如图2中开关端Lx的电路连接。
所述高端MOSFET芯片30的顶部栅极31、顶部源极32，与所述控制芯片40之间，也分别通过连接引线80键合形成电性连接。
第二金属连接板52，通过导电的粘接胶91固定贴附在所述高端MOSFET芯片30上，使所述高端MOSFET芯片30的顶部源极32与所述第二金属连接板52形成电性连接，并通过所述第二金属连接板52进一步与所述高端源极引脚72实现电性连接，形成图2中的电源接入端Vin。
实施例1-2
请配合参见图3、图5、图6、图7所示，其中图5是所述功率半导体器件的总体结构示意图，图6是图5中A-A位置的剖面图，图7是图5中C-C位置的剖面图。对应图3所示的电路原理图可见，该功率半导体器件中联合封装了控制芯片40以及N型的高端和低端MOSFET芯片。
本实施例中所述芯片基座100以及与其相分隔的若干引脚的引线框架结构与上述实施例中相同；控制芯片40、低端MOSFET芯片20在芯片基座100上连接设置的结构与上述实施例中也相同。现简述如下：
配合参见图5、图6和图8所示，所述低端MOSFET芯片20翻转后粘接在芯片基座100上，其顶部源极22与所述芯片基座100电性连接，其顶部栅极21与所述低端栅极引脚71的内联部分711电性连接。第一金属连接板51堆叠在所述低端MOSFET芯片20上，形成所述低端MOSFET芯片20的底部漏极23与所述开关引脚74之间的电性连接。所述控制芯片40也设置在所述芯片基座100上，通过连接引线80键合，实现控制芯片40与若干控制引脚75、所述低端栅极引脚71的引出部分712、所述开关引脚74之间的电性连接。所述芯片基座100与所述低端栅极引脚71的内联部分711相对应的位置，从底面向上分别设置有半腐蚀区104和713，并在封装时由塑封材料填充该半腐蚀区104和713。所有引脚(含低端栅极引脚71的引出部分712)，以及除所述半腐蚀区104之外的芯片基座100底面部分，都在封装后暴露在所述功率半导体器件的底面之外。
请配合参见图3、图5、图7所示，与上述实施例中不同，由于所述高端MOSFET芯片30是一N型MOSFET，其在翻转后堆叠设置在所述第一金属连接板51上，使所述高端MOSFET芯片30的顶部源极32与所述第一金属连接板51通过导电的粘接胶91固定并形成电性连接。此时，所述高端MOSFET芯片30的顶部源极32与所述低端MOSFET芯片20的底部漏极23，经由所述第一金属连接板51形成电性连接，并进一步通过所述开关引脚74与所述控制芯片40实现电性连接，形成图3中的开关端Lx。
而翻转安装的所述高端MOSFET芯片30，其顶部栅极31通过一第一中间联结件61，固定设置在所述第一金属连接板51上，并通过所述第一中间联结件61形成该顶部栅极31与所述控制芯片40的电性连接。
具体的，所述第一金属连接板51的顶面开设有一第一凹槽511，该第一凹槽511的形状大小与所述第一中间联结件61相匹配，并与翻转安装的所述高端MOSFET芯片30的顶部栅极31位置相对应。
所述第一中间联结件61与其下方的所述第一金属连接板51之间相绝缘，而与其上方的所述高端MOSFET芯片30的顶部栅极31之间电性连接。例如，该第一中间联结件61可以是一导电金属片，其下表面通过绝缘的粘接胶92贴附在所述第一凹槽511内；或者该第一中间联结件61也可以设置上表面为导电的金属上层，下表面为玻璃层等绝缘体下层，此时，该绝缘体下层的底面可通过导电或不导电的粘接胶与所述第一凹槽511固定连接。
所述第一中间联结件61的上表面与所述高端MOSFET芯片30的顶部栅极31之间，通过导电的粘接胶91形成电性连接。该顶部栅极31不完全覆盖所述第一中间联结件61的上表面，使所述控制芯片40与该第一中间联结件61之间由连接引线80键合，实现控制芯片40与所述顶部栅极31之间的电性连接。
第二金属连接板52，通过导电的粘接胶91固定贴附在所述高端MOSFET芯片30上，使所述高端MOSFET芯片30的底部漏极33与所述第二金属连接板52形成电性连接，并通过所述第二金属连接板52进一步与高端漏极引脚73实现电性连接，形成图3中的电源接入端Vin。所述控制芯片40与所述底部漏极33之间也通过连接引线80键合形成电性连接。
实施例2-1
请配合参见图2、图9、图11所示，其中图9是所述功率半导体器件的总体结构示意图，图11是图9中B-B位置的剖面图。对应图2所示的电路原理图可见，该功率半导体器件中将P型的高端MOSFET芯片30，N型的低端MOSFET芯片20和控制芯片40进行了联合封装。
与实施例1-1中相类似，本实施例在引线框架的芯片基座100一端设置了控制芯片40，在另一端向上堆叠设置了翻转的低端MOSFET芯片20、第一金属连接板51、高端MOSFET芯片30和第二金属连接板52。其中，第一金属连接板51在其顶面和底面，分别与所述高端和低端MOSFET芯片的底部漏极23和33电性连接，并连接至所述开关引脚74；进一步在开关引脚74上键合连接引线80实现与所述控制芯片40的电性连接，形成图2中开关端Lx。第二金属连接板52在所述高端MOSFET芯片30上，与其顶部源极32电性连接，并通过高端源极引脚72引出，形成图2中电源输入端Vin。所述控制芯片40还通过若干连接引线80键合，分别与所述高端MOSFET芯片30的顶部栅极31、顶部源极32，以及若干控制引脚75电性连接。
与上述实施例1-1中结构不同，本实施例中，与翻转安装的所述低端MOSFET芯片20的顶部栅极21位置相对应，在所述芯片基座100的顶面半腐蚀形成有一第二凹槽102。一第二中间联结件62与该第二凹槽102相匹配，且对应固定在所述第二凹槽102内，并保持与所述芯片基座100分离且相绝缘。
具体的，与实施例1-2中类似，所述第二中间联结件62可以是一导电金属片，其下表面通过绝缘的粘接胶92贴附在所述第二凹槽102内；或者该第二中间联结件62也可以设置上表面为导电的金属上层，下表面为玻璃层等绝缘体下层，此时，该绝缘体下层的底面可通过导电或不导电的粘接胶与所述第二凹槽102固定连接。
翻转的所述低端MOSFET芯片20，其顶部栅极21通过导电的粘接胶91，与所述第二中间联结件62的导电上表面形成电性连接。该顶部栅极21并不完全覆盖所述第二中间联结件62，使所述控制芯片40与该第二中间联结件62的上表面之间由连接引线80键合，实现控制芯片40与所述顶部栅极21之间的电性连接。
同时，所述低端MOSFET芯片20的顶部源极22，通过导电的粘接胶91与所述芯片基座100顶面形成电性连接，并通过该芯片基座100的底面与地极连接，形成了图2中的接地端Gnd。
由于本实施例将所述第二中间联结件62设置在所述芯片基座100上的第二凹槽102内，实施例1-1中低端栅极引脚71的引出部分712，可在本实施例中替换为一增设的控制引脚75。而且，由于不需要设置实施例1-1中芯片基座100和低端栅极引脚71底面向上的半腐蚀区，因而，如图13所示，本实施例中芯片基座100的底面在封装后可完全暴露在所述功率半导体器件外，散热面积更大。
实施例2-2
请配合参见图3、图7、图10、图11所示，其中图10是所述功率半导体器件的总体结构示意图，图7是图10中C-C位置的剖面图，图11是图10中B-B位置的剖面图。对应图3所示的电路原理图可见，该功率半导体器件中联合封装了控制芯片40以及N型的高端和低端MOSFET芯片。
本实施例在引线框架的芯片基座100一端设置了控制芯片40，在另一端向上堆叠设置了翻转的低端MOSFET芯片20、第一金属连接板51、翻转的高端MOSFET芯片30和第二金属连接板52。
其中，与上述实施例2-1中类似，本实施例中在所述芯片基座100顶面的第二凹槽102内固定设置有所述第二中间联结件62，其与该芯片基座100相分离且绝缘连接。所述低端MOSFET芯片20，翻转安装在所述芯片基座100及所述第二中间联结件62上，分别通过所述导电的粘接胶91，将所述低端MOSFET芯片20的顶部源极22与所述芯片基座100顶面形成电性连接，其顶部栅极21与所述第二中间联结件62的导电上表面形成电性连接。
与实施例1-2中相类似，本实施例中，所述第一金属连接板51堆叠在所述低端MOSFET芯片20上，形成所述低端MOSFET芯片20的底部漏极23与所述开关引脚74之间的电性连接。
该第一金属连接板51顶面开设有所述第一凹槽511；所述第一中间联结件61绝缘固定在所述第一凹槽511内。N型的所述高端MOSFET芯片30翻转后，使其顶部栅极31与所述第一中间联结件61的导电上表面电性连接。同时，所述高端MOSFET芯片30的顶部源极32与所述第一金属连接板51的顶面电性连接，并进一步与所述低端MOSFET芯片20的底部漏极23实现电性连接，通过所述第一金属连接板51引至所述开关引脚74，形成图3中的开关端Lx。
所述高端MOSFET芯片30的底部漏极33，通过其上方的所述第二金属连接板52与高端漏极引脚73实现电性连接，形成图3中的电源接入端Vin。
所述控制芯片40，分别通过连接引线80键合，与所述若干控制引脚75、所述第一和第二中间联结件62的上表面、所述开关引脚74、所述高端MOSFET芯片30的底部漏极33形成电性连接。
如图13所示，本实施例中芯片基座100的整个底面在封装后可完全暴露在所述功率半导体器件外，形成低端MOSFET芯片20的顶部源极22与地极的电性连接，即图3中的接地端Gnd。该外露的芯片基座100底面，能有效帮助散热。
比较图11、图12所示，其中图12是本发明实施例2-1、2-2中所述功率半导体器件的另一种可行的实施结构，其与上述结构的不同点在于，所述芯片基座100上没有设置固定连接所述第二中间联结件62的第二凹槽102。所述低端MOSFET芯片20翻转安装在所述芯片基座100上时，所述第二中间联结件62直接绝缘粘接在所述芯片基座100上，第二中间联结件62的上表面与所述顶部栅极21之间导电粘结并形成电性连接。同时，所述低端MOSFET芯片20的顶部源极22，通过一加厚的导电粘接胶91电性连接在所述芯片基座100上；该加厚的导电粘接胶91厚度，与所述芯片基座100上设置第二中间联结件62及其上下方的粘接胶后的厚度相匹配。
实施例3-1
请配合参见图2、图14、图16所示，其中图14是所述功率半导体器件的总体结构示意图，图16是图14中A-A位置的剖面图。对应图2所示的电路原理图可见，该功率半导体器件中将P型的高端MOSFET芯片30，N型的低端MOSFET芯片20和控制芯片40进行了联合封装。
本实施例在所述引线框架的芯片基座100上依次向上堆叠了翻转的低端MOSFET芯片20、第一金属连接板51、高端MOSFET芯片30、第二金属连接板52。该些芯片与连接板的布置位置及相互连接的结构，与上述实施例1-1、2-1中类似。现简述如下：
所述第一金属连接板51在其顶面和底面，分别与所述高端和低端MOSFET芯片的底部漏极23和33电性连接，并进一步连接至所述开关引脚74，形成图2中开关端Lx。第二金属连接板52在所述高端MOSFET芯片30上，与其顶部源极32电性连接，并进一步连接至高端源极引脚72，形成图2中电源输入端Vin。
与上述实施例中不同，本实施例中所述芯片基座100的顶面半腐蚀形成有一芯片凹槽103；该芯片凹槽103与所述控制芯片40相匹配，使所述控制芯片40能够对应固定在该芯片凹槽103内，并在其周边与所述芯片基座100相分离且相绝缘。
例如，控制芯片40高度为4μm，因而向下半腐蚀4μm形成芯片凹槽103，使设置在芯片凹槽103内的该控制芯片40，其顶面能与所述芯片基座100的顶面齐平。
所述低端MOSFET芯片20翻转后对应覆盖在控制芯片40的一部分顶面上，使其顶部栅极21和一部分顶部源极22，分别通过导电的粘接胶91，直接与控制芯片40顶面上的其中一些电极形成电性连接，减少了键合的连接引线80，也简化了封装工艺。同时，低端MOSFET芯片20的其余顶部源极22，另外设置导电的粘接胶91与芯片凹槽103以外的所述芯片基座100顶面形成电性连接，所述芯片基座100的底面在封装后可完全暴露在所述功率半导体器件外(图13)，使低端MOSFET芯片20的该部分顶部源极22与地极连接，形成图2中的接地端Gnd。该外露的芯片基座100底面，能有效帮助散热。
所述控制芯片40，还分别通过连接引线80键合，与所述若干控制引脚75、所述开关引脚74、所述高端MOSFET芯片30的顶部栅极31和顶部源极32形成电性连接。
上述各实施例中都将控制芯片40与低端MOSFET芯片20在芯片基座100的同一平面布置安装，与之相比，实施例中使低端MOSFET芯片20叠设在芯片凹槽103内的控制芯片40上，形成立体的封装结构。因而，在相同面积的芯片基座100上，本实施例中低端MOSFET芯片20与控制芯片40，可在不同的平面上，分别扩展其各自的芯片面积，有效帮助功率半导体器件的性能提升。
实施例3-2
请配合参见图3、图7、图15、图16所示，其中图15是所述功率半导体器件的总体结构示意图，图7是图15中C-C位置的剖面图，图16是图15中D-D位置的剖面图。对应图3所示的电路原理图可见，该功率半导体器件中联合封装了控制芯片40以及N型的高端和低端MOSFET芯片。
与实施例3-1相类似，本实施例中，所述低端MOSFET芯片20，绝缘设置在所述芯片基座100顶面半腐蚀形成的芯片凹槽103内，并与所述芯片基座100相分离。
所述低端MOSFET芯片20翻转后对应覆盖在控制芯片40的一部分顶面上，使其顶部栅极21和一部分顶部源极22，分别与控制芯片40顶面上的其中一些电极直接形成电性连接。该立体的封装结构，可在相同面积的芯片基座100上，分别扩展低端MOSFET芯片20与控制芯片40的面积，有效帮助功率半导体器件的性能提升。
同时，低端MOSFET芯片20的其余顶部源极22，与芯片凹槽103以外的所述芯片基座100顶面形成电性连接；所述芯片基座100的底面在封装后可完全暴露在所述功率半导体器件外(图13)，使低端MOSFET芯片20的该部分顶部源极22与地极连接，形成图3中的接地端Gnd。该外露的芯片基座100底面，能有效帮助散热。
本实施例在翻转的低端MOSFET芯片20上依次向上堆叠第一金属连接板51、翻转的高端MOSFET芯片30、第二金属连接板52的结构，与实施例1-2、2-2中相类似。
其中，所述第一金属连接板51在所述低端MOSFET芯片20上，形成所述低端MOSFET芯片20的底部漏极23与所述开关引脚74之间的电性连接。该第一金属连接板51顶面上开设有所述第一凹槽511；并在其中绝缘设置有所述第一中间联结件61。
N型的所述高端MOSFET芯片30翻转后，使其顶部栅极31与所述第一中间联结件61的导电上表面电性连接。同时，所述高端MOSFET芯片30的顶部源极32与所述第一金属连接板51的顶面电性连接，并进一步与所述低端MOSFET芯片20的底部漏极23实现电性连接，通过所述第一金属连接板51引至所述开关引脚74，形成图3中的开关端Lx。
所述高端MOSFET芯片30的底部漏极33，通过其上方的所述第二金属连接板52与高端漏极引脚73实现电性连接，形成图3中的电源接入端Vin。
除了上述低端MOSFET芯片20的顶部栅极21、顶部源极22是直接与所述控制芯片40电性连接的；所述控制芯片40，还分别通过连接引线80键合，实现与若干控制引脚75、所述开关引脚74、所述第一中间联结件61的上表面、所述高端MOSFET芯片30的底部漏极33形成电性连接。
比较图16、图17所示，其中图17是本发明实施例3-1、3-2中所述功率半导体器件的另一种可行的实施结构，其与上述结构的不同点在于，所述芯片基座100上没有设置固定连接所述控制芯片40的芯片凹槽103。所述控制芯片40直接绝缘固定在所述芯片基座100上；所述低端MOSFET芯片20翻转安装时直接覆盖在所述控制芯片40顶面的一部分，使其顶部栅极21和一部分顶部源极22，分别与控制芯片40顶面的其中一些电极直接粘结并形成电性连接。同时，所述低端MOSFET芯片20的其余顶部源极22，通过加厚的导电粘接胶91电性连接在所述芯片基座100上；该加厚的导电粘接胶91厚度，与所述芯片基座100上设置控制芯片40及其上下方的粘接胶后的厚度相匹配。
比较图7、图18所示，其中图18是本发明实施例1-2、2-2、3-2中所述功率半导体器件的另一种可行的实施结构，其与上文所述结构的不同点在于，所述第一金属连接板51的上表面没有设置固定连接第一中间联结件61的所述第一凹槽511。此时，所述高端MOSFET芯片30翻转安装在所述第一金属连接板51上时，所述第一中间联结件61直接绝缘粘接在所述第一金属连接板51上，第一中间联结件61的上表面与所述顶部栅极31导电粘结并形成电性连接。同时，所述高端MOSFET芯片30的顶部源极32，通过一加厚的导电粘接胶91电性连接在所述第一金属连接板51上；该加厚的导电粘接胶91厚度，与所述第一金属连接板51上设置第一中间联结件61及其上下方的粘接胶后的厚度相匹配。
综上所述，本发明所述联合封装的功率半导体器件，在芯片基座上依次向上堆叠设置了低端MOSFET芯片、第一金属连接板、高端MOSFET芯片和第二金属连接板，实现了该些半导体芯片在同一封装体中的立体封装，减小了功率半导体器件的整体尺寸。
在上述一些优选的实施例中，分别描述了在第一金属连接板的顶面上，和/或芯片基座的顶面上，分别开设有第一、第二凹槽的结构，使第一、第二中间联结件能够绝缘设置在对应凹槽内，分别将翻转安装的高端和低端MOSFET芯片的顶部栅极引出，继而通过连接引线键合实现与其他芯片或元器件的电性连接。
在另一些优选实施例中，还描述了在芯片基座的顶面开设芯片凹槽的结构，其与上述第二凹槽的结构可同时或分别设置。绝缘固定在该芯片凹槽内的控制芯片，与其上方的低端MOSFET芯片的顶部源极、顶部栅极可直接对应电性粘接，节省连接引线，也简化了封装工艺。而且，该结构将控制芯片也进行了立体封装，进一步减小了功率半导体器件的整体厚度。
本发明所述翻转安装的低端MOSFET芯片，其至少一部分顶部源极，与芯片基座电性连接，并通过该芯片基座外露的底面与地极连接的同时，有效进行散热。
在一些实施例中，还可以在所述低端栅极引脚的内联部分，以及芯片基座上与之对应的侧边，从底面向上分别设置半腐蚀区；该半腐蚀区在封装时被塑封材料填充，增加器件的连接强度同时，还能够使所述芯片基座的外露底面结构简单美观。
本发明上述使多个芯片堆叠设置，且使芯片基座底面外露的面积最大的实施结构，可以方便地扩展至其他多个半导体芯片、控制器等其他各种元器件的立体封装，形成各种半导体器件。相比现有半导体器件的封装结构，本发明在同样大的引线框架上可充分扩展各芯片的尺寸，有效提高半导体器件的产品性能。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (24)

1.一种联合封装的功率半导体器件，其特征在于，包含：
分别具有底部漏极、顶部栅极和顶部源极的高端MOSFET芯片(30)和低端MOSFET芯片(20)；
引线框架，其设置有芯片基座(100)，以及与芯片基座(100)分隔且无电性连接的若干引脚；
所述低端MOSFET芯片(20)翻转粘接在所述芯片基座(100)上，使其顶部源极(22)与所述芯片基座(100)的顶面形成电性连接；该顶部源极(22)，还通过与所述芯片基座(100)封装后外露的底面电极电性连接，并进行散热；
第一金属连接板(51)，堆叠粘接在所述低端MOSFET芯片(20)的底部漏极(23)上；
所述高端MOSFET芯片(30)直接堆叠或翻转后堆叠粘接在所述第一金属连接板(51)上，使高端MOSFET芯片(30)的底部漏极(33)或者翻转后的顶部源极(32)，通过所述第一金属连接板(51)与所述低端MOSFET芯片(20)的底部漏极(23)形成电性连接；
第二金属连接板(52)，堆叠粘接并电性连接在所述高端MOSFET芯片(30)的顶部源极(32)，或翻转后的所述底部漏极(33)上；
控制芯片(40)，也设置在所述芯片基座(100)上，其设置的若干电极，分别与所述若干引脚之间，以及与所述高端和低端的MOSFET芯片的所述电极之间，对应形成电性连接。
2.如权利要求1所述的联合封装的功率半导体器件，其特征在于，所述若干引脚包含低端栅极引脚(71)，其设置有引出部分(712)及内联部分(711)；
对应所述内联部分(711)的位置，在所述芯片基座(100)上开设有一相匹配的缺口(101)，使所述低端栅极引脚(71)在该缺口(101)内，与所述芯片基座(100)之间形成相互分离的对应设置；
翻转设置的所述低端MOSFET芯片(20)，其顶部栅极(21)粘接在所述内联部分(711)上，与所述低端栅极引脚(71)形成电性连接。
3.如权利要求2所述的联合封装的功率半导体器件，其特征在于，所述低端栅极引脚(71)的内联部分(711)，由底面向上设置有一半腐蚀区(713)；所述半腐蚀区(713)在封装时被塑封材料填充。
4.如权利要求3所述的联合封装的功率半导体器件，其特征在于，在与所述内联部分(711)相对应的芯片基座(100)侧边，由底面向上也设置有半腐蚀区(104)；所述半腐蚀区(104)，其宽度与所述内联部分(711)的宽度相匹配，并在封装时被塑封材料填充。
5.如权利要求2所述的联合封装的功率半导体器件，其特征在于，所述控制芯片(40)通过连接引线(80)键合，形成与所述低端栅极引脚(71)的引出部分(712)的电性连接。
6.如权利要求1所述的联合封装的功率半导体器件，其特征在于，还包含第二中间联结件(62)；
翻转安装的所述低端MOSFET芯片(20)，其顶部栅极(21)与所述第二中间联结件(62)的导电的上表面对应粘接并形成电性连接；
所述第二中间联结件(62)，其下表面粘接在所述芯片基座(100)上，并与所述芯片基座(100)相绝缘。
7.如权利要求6所述的联合封装的功率半导体器件，其特征在于，所述低端MOSFET芯片(20)，其顶部源极(22)通过加厚的导电粘接胶(91)，电性连接在所述芯片基座(100)上；
该加厚的导电粘接胶(91)的厚度，与所述芯片基座(100)上设置第二中间联结件(62)及其上下方的粘接胶后的厚度相匹配。
8.如权利要求6所述的联合封装的功率半导体器件，其特征在于，对应所述低端MOSFET芯片(20)的顶部栅极(21)位置，在所述芯片基座(100)的顶面上形成有第二凹槽(102)；
所述第二中间联结件(62)，对应粘接在相匹配的所述第二凹槽(102)内，并在其周边与所述芯片基座(100)分离且相绝缘。
9.如权利要求6或7或8所述的联合封装的功率半导体器件，其特征在于，所述第二中间联结件(62)是一导电金属片，其下表面通过绝缘的粘接胶(92)，固定贴附在所述芯片基座(100)上或所述第二凹槽(102)内。
10.如权利要求6或7或8所述的联合封装的功率半导体器件，其特征在于，所述第二中间联结件(62)设置有导电的金属上层和绝缘体下层；所述绝缘体下层的底面通过导电或不导电的粘接胶，固定贴附在所述芯片基座(100)上或所述第二凹槽(102)内。
11.如权利要求6或7或8所述的联合封装的功率半导体器件，其特征在于，所述控制芯片(40)与所述第二中间联结件(62)的上表面电性连接，以形成其与翻转安装的所述低端MOSFET芯片(20)的顶部栅极(21)的电性连接。
12.如权利要求1所述的联合封装的功率半导体器件，其特征在于，所述控制芯片(40)，其底面绝缘粘接在所述芯片基座(100)上；
翻转安装的所述低端MOSFET芯片(20)，覆盖在所述控制芯片(40)顶面的一部分；所述被覆盖顶面上的其中一些电极，与所述低端MOSFET芯片(20)的顶部栅极(21)和一部分顶部源极(22)直接粘接，形成电性连接。
13.如权利要求12所述的联合封装的功率半导体器件，其特征在于，所述低端MOSFET芯片(20)的其余顶部源极(22)，通过加厚的导电粘接胶(91)，电性连接在所述芯片基座(100)上；
该加厚的导电粘接胶(91)的厚度，与所述芯片基座(100)上设置控制芯片(40)及其上下方的粘接胶后的厚度相匹配。
14.如权利要求12所述的联合封装的功率半导体器件，其特征在于，所述芯片基座(100)的顶面形成有芯片凹槽(103)；
所述控制芯片(40)对应粘接在相匹配的所述芯片凹槽(103)内，并在其周边与所述芯片基座(100)相分离且相绝缘。
15.如权利要求1所述的联合封装的功率半导体器件，其特征在于，还包含第一中间联结件(61)；
翻转安装的所述高端MOSFET芯片(30)，其顶部栅极(31)与所述第一中间联结件(61)的导电的上表面对应粘接并形成电性连接；
所述第一中间联结件(61)，其下表面粘接在所述第一金属连接板(51)上，并与所述第一金属连接板(51)相绝缘。
16.如权利要求15所述的联合封装的功率半导体器件，其特征在于，所述高端MOSFET芯片(30)，其顶部源极(32)通过加厚的导电粘接胶(91)，电性连接在所述第一金属连接板(51)上；
该加厚的导电粘接胶(91)的厚度，与所述第一金属连接板(51)上设置第一中间联结件(61)及其上下方的粘接胶后的厚度相匹配。
17.如权利要求15所述的联合封装的功率半导体器件，其特征在于，对应所述高端MOSFET芯片(30)的顶部栅极(31)位置，在所述第一金属连接板(51)的顶面上形成有第一凹槽(511)；
所述第一中间联结件(61)，对应粘接在相匹配的所述第一凹槽(511)内，并在其周边与所述第一金属连接板(51)分离且相绝缘。
18.如权利要求15或16或17所述的联合封装的功率半导体器件，其特征在于，所述第一中间联结件(61)是一导电金属片，其下表面通过绝缘的粘接胶(92)，固定贴附在所述第一金属连接板(51)上或所述第一凹槽(511)内。
19.如权利要求15或16或17所述的联合封装的功率半导体器件，其特征在于，所述第一中间联结件(61)设置有导电的金属上层和绝缘体下层；所述绝缘体下层的底面通过导电或不导电的粘接胶，固定贴附在所述第一金属连接板(51)上或所述第一凹槽(511)内。
20.如权利要求15或16或17所述的联合封装的功率半导体器件，其特征在于，所述控制芯片(40)与所述第一中间联结件(61)的上表面电性连接，以形成其与翻转安装的所述高端MOSFET芯片(30)的顶部栅极(31)的电性连接。
21.如权利要求1所述的联合封装的功率半导体器件，其特征在于，所述高端MOSFET芯片(30)的顶部源极(32)及顶部栅极(31)，或者翻转安装的所述高端MOSFET芯片(30)的底部漏极(33)，分别与所述控制芯片(40)通过连接引线(80)键合形成电性连接。
22.如权利要求1所述的联合封装的功率半导体器件，其特征在于，所述若干引脚包含开关引脚(74)，其与所述第一金属连接板(51)电性连接；所述控制芯片(40)，与所述开关引脚(74)通过连接引线(80)键合，形成其与所述第一金属连接板(51)的电性连接。
23.如权利要求1所述的联合封装的功率半导体器件，其特征在于，所述若干引脚包含高端源极引脚(72)；所述高端MOSFET芯片(30)的顶部源极(32)，通过所述第二金属连接板(52)，与所述高端源极引脚(72)形成电性连接。
24.如权利要求1所述的联合封装的功率半导体器件，其特征在于，所述若干引脚包含高端漏极引脚(73)；翻转安装的所述高端MOSFET芯片(30)的底部漏极(33)，通过所述第二金属连接板(52)与所述高端漏极引脚(73)形成电性连接。
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