CN102280450A - 内置绝缘栅双极晶体管的半导体装置 - Google Patents

内置绝缘栅双极晶体管的半导体装置 Download PDF

Info

Publication number
CN102280450A
CN102280450A CN2011102132482A CN201110213248A CN102280450A CN 102280450 A CN102280450 A CN 102280450A CN 2011102132482 A CN2011102132482 A CN 2011102132482A CN 201110213248 A CN201110213248 A CN 201110213248A CN 102280450 A CN102280450 A CN 102280450A
Authority
CN
China
Prior art keywords
semiconductor regions
electrode
conductivity type
electrically connected
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011102132482A
Other languages
English (en)
Other versions
CN102280450B (zh
Inventor
寺岛知秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN102280450A publication Critical patent/CN102280450A/zh
Application granted granted Critical
Publication of CN102280450B publication Critical patent/CN102280450B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
    • H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及内置绝缘栅双极晶体管的半导体装置。半导体装置具有：P型半导体区域（10）和MOS晶体管（PQ）。MOS晶体管（PQ）包括：栅电极（21）、集电极（23）、漏电极（24）、N型杂质区域（12a）和P型杂质区域（19a、19b）。N型杂质区域（12a）与漏电极（24）电连接。P型杂质区域（19a）与集电极（23）电连接。P型杂质区域（19b）与漏电极（24）电连接。半导体装置还具有N型杂质区域（12b）和电极（27）。N型杂质区域（12b）与栅电极（21）电连接。电极（27）经由绝缘膜（28）形成在P型半导体区域（10）上，且与栅电极（21）电连接。由此，能够维持特性并且降低元件的占有面积。

Description

内置绝缘栅双极晶体管的半导体装置
本申请是下述申请的分案申请:
发明名称:“内置绝缘栅双极晶体管的半导体装置”
申请日:2009年8月26日
申请号:200910166686.0。
技术领域
本发明涉及半导体装置，特别涉及具有为了改善IGBT（绝缘栅双极晶体管）的关断（turn-off）特性而设置的P沟道MOS晶体管（绝缘栅型场效应晶体管）的半导体装置。更详细地说，本发明涉及内置IGBT的半导体装置的结构。
背景技术
作为处理大功率的功率器件，公知有IGBT。该IGBT在等效电路上利用MOS晶体管控制双极晶体管的基极电流。IGBT兼具MOS晶体管的高速开关特性和双极晶体管的高电压/大电流处理能力这两方面特征。
为了降低功率损失，IGBT被要求低开启电压以及低开关损失。通常，在IGBT中，在接通（turn-on）时，从P型集电极层向N型基极层（漂移层）注入少数载流子的空穴，利用N漂移层的传导率调制，使漂移层的电阻下降。当利用该N型基极层（漂移层）的传导率调制使其电阻下降时，从发射极层注入很多电子，IGBT高速地转移到开启状态。
在开启状态下，集电极-发射极间电压（开启电压）大体施加在该N型基极层上。为了使该开启电压下降，而增加漂移层中的多数载流子电流，降低该漂移层的电阻值。但是，在关断时，需要将该漂移层中的过剩载流子全部放出到IGBT外部，或者，利用电子-空穴的复合来消除过剩载流子。因此，在过剩载流子较多的情况下，在放出载流子之前，电流流过，导致关断损失增加。
在日本特开2003-158269号公报和日本特开2005-109394号公报中公开了谋求降低该IGBT的关断损失并以高速进行关断的结构。
在日本特开2003-158269号公报中，在IGBT的漂移层表面设置绝缘栅型控制电极。在IGBT关断时，调整该绝缘栅型控制电极的电位，吸收在漂移层生成的空穴，从而谋求抑制关断时的尾电流的产生。
在日本特开2003-158269号公报的绝缘栅型控制电极中，作为栅极绝缘膜的膜厚，例如设定为5nm～30nm栅极的膜厚，利用隧道现象或雪崩现象，强制性地抽出空穴。
另外，在日本特开2005-109394号公报所示的结构中，在集电极节点和双极晶体管的基极之间设置P沟道MOS晶体管（绝缘栅型场效应晶体管）。与该P沟道MOS晶体管串联地设置有双极晶体管的基极电流控制用的N沟道MOS晶体管。
在IGBT的动作中（开启状态的期间），将P沟道MOS晶体管维持为非导通状态，在关断时，将该P沟道MOS晶体管设定在导通状态，使从集电极向双极晶体管流入的空穴电流旁路。防止在关断时从集电极节点向基极层注入空穴，使双极晶体管的漂移层（基极层）的残留载流子（空穴）的排出高速化，降低开关损失。由此，实现关断时的低开关损失和高速动作，并且，维持IGBT的低开启电压。
在该日本特开2005-109394号公报所示的结构中，为了保障截止时的耐压，P沟道MOS晶体管的栅极绝缘膜的膜厚以具有例如场绝缘膜等的元件耐压以上的栅极耐压的方式构成。
在上述日本特开2003-158269号公报中，使用在漂移层（基极层）表面设置的绝缘栅型控制电极，在关断时利用隧道现象或雪崩现象排出空穴。在该情况下，产生如下问题：控制电极下部的5～30nm膜厚的绝缘膜被施加高电压，该绝缘膜的耐压特性容易恶化。
另外，在日本特开2003-158269号公报所示的结构中，绝缘栅型控制电极与控制IGBT的关断以及接通的控制电极（MOS晶体管的栅极）单独设置。因此，在该情况下，产生如下问题：难以调整IGBT关断/接通时的定时和施加在绝缘栅型控制电极上的电压的定时。
另外，在上述日本特开2005-109394号公报所示的结构中，P沟道MOS晶体管的栅电极固定为接地电平，或者，根据相同控制电路的输出信号控制P沟道MOS晶体管以及N沟道MOS晶体管这两者的栅极电压。
在IGBT的非导通状态期间，P沟道MOS晶体管维持在导通状态。在该情况下，对P沟道MOS晶体管的栅电极施加有与发射极的电压相同程度的电压，因此，在该P沟道MOS晶体管导通时，施加与集电极-发射极间电压Vce相同程度的高电压。因此，作为P沟道MOS晶体管的栅极绝缘膜，为了保障其耐压，采用厚的绝缘膜，例如具有场绝缘膜以上的膜厚。其结果是，产生如下问题：该P沟道MOS晶体管的高度变得比周边的N沟道MOS晶体管的高度高，IGBT中的阶梯差变大。另外，存在如下问题：由于对该P沟道MOS晶体管施加高电压，所以，为了保障针对周围杂质区域的绝缘，需要在杂质区域间确保足够的距离，元件的占有面积增大。
发明内容
本发明的目的之一是提供一种能够维持IGBT的低开启电阻、低开关特性损失以及耐压特性并且降低元件占有面积的半导体装置。
另外，本发明的另一目的是提供一种能够维持特性并且降低元件占有面积的半导体装置。
本发明的半导体装置，具有：半导体衬底；第一导电型的第一半导体区域，形成在半导体衬底内；第一导电型的MOS晶体管，形成在半导体衬底表面。第一导电型的MOS晶体管包括：栅电极、源电极、漏电极、第二导电型的第二半导体区域、第一导电型的第三半导体区域、第一导电型的第四半导体区域。第二半导体区域利用栅电极和源电极的电位差形成沟道，并形成在第一半导体区域内，且与漏电极电连接。第三半导体区域形成在第二半导体区域内，且与源电极电连接。第四半导体区域形成在第二半导体区域内，且与漏电极电连接。半导体装置还具有：第二导电型的第五半导体区域和电极。第五半导体区域形成在第一半导体区域内，并隔着第一半导体区域与第二半导体区域对置，且与栅电极电连接。电极经由绝缘膜形成在被第二半导体区域和第五半导体区域夹持的第一半导体区域上，且与栅电极电连接。
本发明的另一方面的半导体装置，具有：半导体衬底；第一导电型的第一半导体区域，形成在半导体衬底内；第一导电型的MOS晶体管，形成在半导体衬底表面。第一导电型的MOS晶体管包括：栅电极、源电极、漏电极、第二导电型的第二半导体区域、第一导电型的第三半导体区域、第一导电型的第四半导体区域。第二半导体区域利用栅电极和源电极的电位差形成沟道，并形成在第一半导体区域内，且与漏电极电连接。第三半导体区域形成在第二半导体区域内，且与源电极电连接。第四半导体区域形成在第二半导体区域内，且与漏电极电连接。半导体装置还具有第二导电型的第五半导体区域。第五半导体区域形成在第一半导体区域内，并隔着第一半导体区域与第二半导体区域对置，且与栅电极电连接。第一半导体区域包括：高浓度区域，形成在被第二半导体区域和第五半导体区域夹持的半导体衬底表面；低浓度区域，第一导电型的杂质浓度比高浓度区域低。
本发明的又一半导体装置，具有：半导体衬底；第一导电型的第一半导体区域，形成在半导体衬底内；第一导电型的MOS晶体管，形成在半导体衬底表面。第一导电型的MOS晶体管包括：栅电极、源电极、漏电极、第二导电型的第二半导体区域、第一导电型的第三半导体区域、第一导电型的第四半导体区域。第二半导体区域利用栅电极和源电极的电位差形成沟道，并形成在第一半导体区域内，且与漏电极电连接。第三半导体区域形成在第二半导体区域内，且与源电极电连接。第四半导体区域形成在第二半导体区域内，且与漏电极电连接。半导体装置还具有第二导电型的第五半导体区域。第五半导体区域形成在第一半导体区域内，并隔着第一半导体区域与第二半导体区域对置，且与栅电极电连接。第二半导体区域以及第五半导体区域都通过注入杂质来形成，并且，第五半导体区域的扩散深度比第二半导体区域的扩散深度浅。
本发明的又一半导体装置，具有：半导体衬底；第一导电型的第一半导体区域，形成在半导体衬底内；第一导电型的MOS晶体管，形成在半导体衬底表面。第一导电型的MOS晶体管包括：栅电极、源电极、漏电极、第二导电型的第二半导体区域、第一导电型的第三半导体区域、第一导电型的第四半导体区域。第二半导体区域利用栅电极和源电极的电位差形成沟道，并形成在第一半导体区域内，且与漏电极电连接。第三半导体区域形成在第二半导体区域内，且与源电极电连接。第四半导体区域形成在第二半导体区域内，且与漏电极电连接。半导体装置还具有第五半导体区域和绝缘膜。第五半导体区域形成在第一半导体区域内，且与栅电极电连接。绝缘膜形成在第一半导体区域内，且将第二半导体区域和第五半导体区域隔开。
根据本发明的半导体装置，能够维持IGBT的低开启电阻、低开关损失以及耐压性，并且，降低元件占有面积。另外，能够维持特性，并且，降低元件占有面积。
本发明的上述以及其他目的、特征、方面以及优点能够根据参考附图所理解的本发明的以下的详细说明而明确。
附图说明
图1是表示本发明的实施方式1的半导体装置的电气等效电路的图。
图2是概略地表示本发明的实施方式1的半导体装置的寄生成分的图。
图3是概略地表示本发明的实施方式1的半导体装置的剖面结构的图。
图4是放大示意性地表示图3的结构中在未形成电极27时的耗尽层的延伸侧的、在图3中用B所示的部分的图。
图5是放大示意性地表示图3的结构中的耗尽层的延伸侧的、在图3中用B所示的部分的图。
图6是概略地表示本发明的实施方式2的半导体装置的剖面结构的图。
图7是概略地表示本发明的实施方式3的半导体装置的剖面结构的图。
图8是概略地表示本发明的实施方式4的半导体装置的剖面结构的图。
图9是概略地表示本发明的实施方式5的半导体装置的剖面结构的图。
图10是概略地表示本发明的实施方式6的半导体装置的剖面结构的图。
图11是概略地表示本发明的实施方式7的半导体装置的剖面结构的图。
图12是概略地表示本发明的实施方式8的半导体装置的剖面结构的图。
具体实施方式
下面，基于附图对本发明的实施方式进行说明。此外，附图中的表示为“P-”的区域是指，具有P型导电型、并且P型杂质的杂质浓度比表示为“P”的区域低的区域。同样地，表示为“N-”的区域是指，具有N型导电型、并且N型杂质的杂质浓度比表示为“N”的区域低的区域。进而，表示为“P+”的区域是指，具有P型导电型、并且P型杂质的杂质浓度比表示为“P”的区域高的区域。
（实施方式1）
在图1中，半导体装置包括：PNP双极晶体管（双极晶体管）BT；对双极晶体管BT的基极电流进行控制的N沟道MOS晶体管（第二导电型的MOS晶体管）NQ；在双极晶体管BT关断时将载流子注入切断的P沟道MOS晶体管（第一导电型的MOS晶体管）PQ；PN结二极管Di。
对于双极晶体管BT来说，其发射极（第一导通节点）连接在集电极节点3，其集电极（第二导通节点）连接在发射极节点4上。MOS晶体管NQ连接在发射极节点4和双极晶体管BT的基极节点5之间。具体地说，对于MOS晶体管NQ来说，其源极结合在发射极节点4，其漏极连接在双极晶体管BT的基极节点5，其栅电极节点7接收控制信号Vg1。MOS晶体管NQ的背栅（衬底）与源极相互连接。对于MOS晶体管NQ来说，根据控制信号Vg1有选择地使发射极节点4和双极晶体管的基极节点5之间导通。在导通时，将发射极节点4和双极晶体管的基极节点5电连接。
对于MOS晶体管PQ来说，其源极连接在集电极节点3，其衬底以及漏极连接在双极晶体管BT的基极节点5。由双极晶体管BT以及MOS晶体管NQ构成的电路部分2对应于通常的IGBT的电气等效电路。在以下的说明中，在称为IGBT的情况下，参照该方框2所示的部分。
该图1所示的半导体装置还包括连接在MOS晶体管PQ的栅电极节点6和发射极节点4之间的PN结二极管Di。对于该二极管Di来说，其阴极与MOS晶体管PQ的栅电极节点6电连接，阳极与发射极节点4电连接。利用该二极管Di，在MOS晶体管PQ的非导通状态时，缓和施加在其栅极绝缘膜上的电压。
现在，如图2所示，考虑在该半导体装置的集电极节点3上连接有电感性负载LL的情况。该电感性负载LL连接在用于供给高侧电压Vh的电源节点和集电极节点3之间。在MOS晶体管PQ的栅电极节点6和集电极节点3之间，存在栅极电容Cg，另外，即使在二极管Di中，也存在由其PN结引起的结电容Cd。
在该图2所示的结构中，当IGBT2接通时，利用该电感性负载LL的L·（di/dt）成分，高侧电压Vh的大部分施加在电感性负载LL上，集电极节点3的集电极电位Vc急剧下降。另一方面，IGBT2关断时，集电极节点3的集电极电位Vc变为与高侧电压Vh大致相同的电平。现在，设定MOS晶体管PQ具有其阈值电压的绝对值（以下仅称为阈值电压）Vthp。另外，发射极节点4的发射极电位Ve通常设定为施加在半导体装置上的电压中的最低电位。
此外，在下面的说明中，“导通状态”以及“非导通状态”分别以与“开启状态”以及“截止状态”相同的意思来使用。特别是，在强调电流有无的情况下，使用“导通状态”以及“非导通状态”这样的术语。
在IGBT2接通时，施加在MOS晶体管NQ的栅电极节点7上的控制信号Vg1的电压被设定为H电平，MOS晶体管NQ成为导通状态。相应地，向双极晶体管BT提供基极电流，双极晶体管BT变为导通状态，IGBT2接通。当IGBT2接通时，随着集电极节点3的集电极电位Vc下降，根据电容Cg以及Cd的电容值，MOS晶体管PQ的栅电极节点6的电位Vg2下降。当栅电极节点6的栅极电位Vg2到达发射极节点4的发射极电位Ve时，根据二极管Di的正偏压动作，栅电极节点6的栅极电位Vg2的电位下降被抑制，利用二极管Di，栅极电位Vg2的最低电位被钳位。
在该IGBT2接通时，当集电极节点3的集电极电位Vc和栅电极节点6的栅极电位Vg2之差（Vc－Vg2）变为MOS晶体管PQ的阈值电压Vthp以下时（Vc－Vg2<Vthp），MOS晶体管PQ成为截止状态。因此，在该接通动作时，不进行针对空穴注入的限制动作，该空穴注入是针对PNP双极晶体管BT的。
另一方面，在IGBT2的关断动作时，向MOS晶体管NQ的栅电极节点7提供的控制信号Vg1的电压例如设定为0V，MOS晶体管NQ成为截止状态。相应地，停止向双极晶体管BT提供基极电流，双极晶体管BT转移到截止状态。根据该双极晶体管BT向截止状态的转移，集电极节点3的集电极电位Vc上升。另外，根据集电极电位Vc的上升，栅极电位Vg2的电位也借助寄生电容Cg以及Cd而上升。
在该IGBT2的关断时，当集电极电位Vc与栅极电位Vg2之差（Vc－Vg2）变得比MOS晶体管PQ的阈值电压大时，MOS晶体管PQ变为开启状态，双极晶体管BT的发射极区域与基极区域（基极节点5）被短路。由此，从集电极节点3注入的电流利用MOS晶体管PQ被排出，切断向双极晶体管BT的空穴供给。
在该关断时，由于针对双极晶体管BT的发射极区域的空穴供给被切断，所以，当双极晶体管BT的基极区域的载流子排出完成时，集电极节点3的集电极电位Vc高速上升。由此，能够缩短尾电流流过的期间，能够降低关断时的开关损失，并能够实现高速动作。另外，在该IGBT2的开启状态（导通状态）时，双极晶体管BT的集电极-发射极间电压Vce足够低，能够实现低开启电压。
在该关断过程等的过渡状态时，栅极电位Vg2设定为由二极管Di的结电容Cd和MOS晶体管PQ的栅极电容Cg所决定的电压电平。该栅极电位Vg2的电压电平是发射极电位Ve和集电极电位Vc之间的电压电平。
在成为关断状态、并且IGBT2是截止状态（非导通状态）时，二极管Di是反偏压状态。在该情况下，由于二极管Di的漏电流等，栅极电位Vg2最终变为与发射极电位Ve相同的电位。但是，如以下所述，在实际构成器件时，借助在该栅电极节点6和集电极节点3之间流过的电流以及施加在该栅极电容Cg以及二极管的结电容Cd上的电压的平衡等，栅极电位Vg2以处于发射极电位Ve和集电极电位Vc之间的电压（作为一个例子,穿通电压）平衡，并大体维持稳定。
因此，MOS晶体管PQ的栅电极节点6的栅极电位Vg2能够设定为比发射极电位Ve高的电压电平，能够降低施加在MOS晶体管PQ的栅极绝缘膜上的电压，能够使该栅极绝缘膜变薄。另外，在非导通状态时，由于施加在栅极绝缘膜上的电压降低，所以，没有必要充分获取用于保障与其它的周边区域的耐压的相对于周边区域（电极层等）的距离，从而能够降低元件的占有面积。
在图3中，在半导体衬底SUB内形成有P型半导体区域10（第一半导体区域），在半导体衬底SUB表面形成有P沟道MOS晶体管PQ。另外，在半导体衬底SUB表面的P型半导体区域10内设置有N型杂质区域12a（第二半导体区域）以及12b（第五半导体区域）。N型杂质区域12a在半导体衬底SUB表面隔着P型半导体区域10与N型杂质区域12b相邻。
以包围该N型杂质区域12a的一部分（图3中左部）的方式，设置有P型杂质区域13。在此，在该半导体装置中，虽然没有示出平面布局，但是，以在图3的右侧所示的端部LI为中心，呈同心圆状地形成各区域。因此，说明以包围N型杂质区域12a的方式形成P型杂质区域13的情况。P型杂质区域13具有在IGBT关断时将空穴向发射极节点排出的功能。
在该P型杂质区域13上以及N型杂质区域12a的一部分表面，设置有P型杂质区域14，在该P型杂质区域14内部设置有高浓度的N型杂质区域15。P型杂质区域14以包围N型杂质区域15的方式形成，以与P型杂质区域14以及N型杂质区域15这两者接触的方式，设置有与发射极节点4连接的发射极16。利用该发射极16，图1所示的MOS晶体管NQ的背栅以及源极相互连接、并且与发射极节点4电连接。
在P型杂质区域14表面上，经由栅极绝缘膜17形成有与栅电极节点7电连接的栅电极18。该栅极绝缘膜17以及栅电极18延伸形成在整个N型杂质区域12a上，根据控制信号Vg1的电压，在N型杂质区域15和N型杂质区域12a之间的P型杂质区域14表面形成沟道。
在半导体衬底SUB表面的N型杂质区域12a内，形成有P型杂质区域19a（第三半导体区域）以及19b（第四半导体区域）。P型杂质区域19a以及19b与P型杂质区域14分离开，且在半导体衬底SUB表面夹持N型杂质区域12a而形成。在被P型杂质区域19a以及19b夹持的N型杂质区域12a上，经由栅极绝缘膜20形成有栅电极21。栅电极21与图1的栅电极节点6电连接。另外，在P型杂质区域19a表面形成有与图1所示的集电极节点3连接的集电极23（第一导电型的MOS晶体管的源电极）。P型杂质区域19a与集电极23电连接。另外，与P型杂质区域19b相邻地形成有N型杂质区域22（第二半导体区域），在P型杂质区域19b以及N型杂质区域22这两者的表面上，形成有构成图1所示的基极节点5的漏电极24。漏电极24与P型杂质区域19b以及N型杂质区域22电连接。
在半导体衬底SUB表面的N型杂质区域12b内形成有高浓度的N型杂质区域25（第五半导体区域）。在该N型杂质区域25表面形成有与栅电极21电连接的电极26。由此，N型杂质区域12b以及25与栅电极21电连接。电极26对应于图1所示的二极管Di的阴极，P型半导体区域10对应于阳极。在二极管Di的非导通状态时，在N型杂质区域12a以及12b之间的P型半导体区域10产生穿通（PN结产生穿通击穿），利用该穿通电压，限制施加在栅电极21上的电压。
即，当该N型杂质区域12a和P型半导体区域10之间的电压到达穿通电压时，耗尽层从N型杂质区域12a和P型杂质区域10的边界向N型杂质区域12b延伸，并与N型杂质区域12b和P型杂质区域10的边界的耗尽层相接触，产生穿通击穿。由于该穿通击穿，在P型半导体区域10表面，N型杂质区域12a以及12b之间经耗尽层而导通，来自N型杂质区域22的电压经由N型杂质区域25以及电极26传递到栅电极21，栅极电位Vg2的下降被抑制。当栅极电位Vg2上升时，MOS晶体管PQ的沟道电阻变大，N型杂质区域22的电压电平变低，P型半导体区域10表面的PN结的穿通击穿消除，栅极电位Vg2停止上升。由此，栅电极21的电压电平维持为比发射极16的发射极电位Ve高的由穿通电压决定的电压电平。
进而，在被N型杂质区域12a和12b夹持的P型半导体区域10的正上方的半导体衬底SUB上，经由绝缘膜28形成有电极27（场电极（field plate））。电极27与栅电极21电连接。电极27以及绝缘膜28的两端部延伸到N型杂质区域12a以及12b的正上方。
在图3所示的结构中，MOS晶体管NQ基本上由P型杂质区域14、N型杂质区域15、栅极绝缘膜17、栅电极18以及N型杂质区域12a构成。MOS晶体管NQ的背栅利用P型杂质区域14形成，其背栅以及源极（N型杂质区域15）利用发射极16被电连接。
MOS晶体管PQ基本上由P型杂质区域19a以及19b、N型杂质区域12a、栅极绝缘膜20、栅电极21构成。构成P沟道MOS晶体管PQ的背栅的N型杂质区域12a经由N型杂质区域22与漏电极24结合。由此，实现在与基极节点5电连接的漏电极24上MOS晶体管PQ的背栅以及漏极相互连接的结构。
二极管Di基本上由N型杂质区域25、N型杂质区域12b、P型半导体区域10、P型杂质区域13以及14构成。利用N型杂质区域12b和P型半导体区域10之间的PN结的电容，通过电容分割，使栅电极节点6的电位Vg2在IGBT关断时下降。
双极晶体管BT基本上由P型杂质区域19a、N型杂质区域12a、P型杂质区域13以及14形成，该N型杂质区域12a作为双极晶体管的基极区域发挥功能。
在图3所示的结构中，在IGBT接通时，施加在栅电极18上的控制信号Vg1设定为正的电压电平，在N型杂质区域15和N型杂质区域12a之间的P型杂质区域14表面形成沟道，电子从发射极16流向N型杂质区域12a。此时，空穴从集电极23经由P型杂质区域19a流入N型杂质区域12a。相应地，在N型杂质区域12a中产生传导率调制，其电阻值下降，并且，很多电流流过该N型杂质区域12a。相应地，双极晶体管BT的基极电流变大，双极晶体管BT变为开启状态。在该接通时，即使集电极23的电位下降，P型杂质区域19a和栅电极21之间的电位差也是P沟道MOS晶体管的阈值电压Vthp以下，P沟道MOS晶体管维持为截止状态。因此，对于从集电极23向N型杂质区域12a的空穴的供给，没有任何不良影影响。
在该接通时，P型杂质区域19a、19b以及N型杂质区域22是N型杂质区域12a的电位电平，大致是发射极电位Ve电平。另外，P型半导体区域10是发射极电位Ve电平。在二极管Di中，N型杂质区域12b以及P型半导体区域10之间的PN结是反偏压状态，维持为截止状态。
在IGBT关断时，针对栅电极18的控制信号Vg1例如设定为0V，P型杂质区域14表面的沟道（反转层）消失。由此，向N型杂质区域12a的电流路径被切断，双极晶体管BT转移到关断状态。当集电极23的电位Vc上升时，该P型杂质区域19a和栅电极21之间的电位差比MOS晶体管PQ的阈值电压Vthp大，MOS晶体管PQ变为开启状态。在P型杂质区域19a以及19b之间的N型杂质区域12a表面形成沟道，从集电极23供给的空穴以及在N型杂质区域12a中残存的载流子（空穴）被P型杂质区域19b吸收，向N型杂质区域12a的空穴的供给被切断。
当N型杂质区域12a中的残存载流子（空穴）的排出完成时，双极晶体管变为截止状态，IGBT变为截止状态。在该截止状态下，N型杂质区域12a和P型半导体区域10之间的PN结处于反偏压状态，耗尽层从P型半导体区域10向N型杂质区域12a扩展，最终耗尽层到达N型杂质区域12a的表面。由此，缓和N型杂质区域12a的表面的电场集中，实现高耐压结构。
另外，在该IGBT关断时，对于栅电极21上的栅极电位Vg2来说，随着集电极电位Vc的上升，利用经栅极电容的电容耦合，其电压电平上升。此时，利用由N型杂质区域12b和P型半导体区域10之间的PN结的电容引起的电容耦合，栅极电位Vg2的上升被抑制。当电压差Vc－Vg2成为阈值电压Vthp以下时，在栅电极21下部形成沟道，经由沟道，P型杂质区域19a以及19b与N型杂质区域12a成为同一电位，空穴从集电极23向N型杂质区域12a的供给被切断。
利用P型杂质区域19b、漏电极24以及N型杂质区域22，集电极电位Vc传递到N型杂质区域12a。相应地，N型杂质区域12a和P型半导体区域10之间的PN结成为反偏压状态，在N型杂质区域12a以及12b之间的PN结上产生穿通击穿，N型杂质区域12a以及12b之间成为穿通状态。相应地，由于该穿通电压，栅极电位Vg2的电压电平的下降被抑制，利用该电压电平维持栅极电位Vg2的电位电平。
栅电极21上的栅极电位Vg2是发射极电位Ve和集电极电位Vc之间的电位电平。因此，施加在栅极绝缘膜20上的电压、即集电极23的电位Vc与栅电极21的电位Vg2之差比集电极-发射极间电压小。因此，能够使栅极绝缘膜20的膜厚变薄。另外，能够缓和施加在该栅极绝缘膜20上的电压，不需要用于确保将该集电极23和栅电极21之间的距离分离或者使栅电极21和漏电极24之间的距离以及栅电极21和集电极23之间的距离变大等的耐压的结构，相应地，能够减小该半导体装置整体的布局面积。
另外，根据来自集电极23的集电极电压，当在N型杂质区域12a以及12b之间产生穿通时，由于该穿通电压，栅极电位Vg2的下降被抑制。因此，该N型杂质区域12a以及12b之间的距离被设定为产生穿通的程度的距离。
如上所述，根据本发明的实施方式1，在用于降低关断损失的P沟道MOS晶体管的栅电极节点与发射极节点之间连接二极管元件作为电压缓和元件。由此，能够在不对P沟道MOS晶体管的开启以及截止动作产生不良影响的情况下，缓和在该P沟道MOS晶体管关断时施加在栅极绝缘膜上的电压。由此，能够实现小占有面积、高耐压结构低且低损失的半导体装置。
此外，根据本发明的实施方式1，能够维持穿通特性并且降低元件占有面积。以下对此进行说明。
参照图4，如上所述，在IGBT关断时，N型杂质区域12a和P型半导体区域10之间的PN结变为反偏压状态。由此，在N型杂质区域12a和P型半导体区域10的边界部分形成耗尽层19。随着N型杂质区域12a和P型半导体区域10之间的反偏压变大，耗尽层按照耗尽层140a→耗尽层140b→耗尽层140c→耗尽层140d这样的顺序延伸。最终，N型杂质区域12a和12b之间的P型半导体区域10全被耗尽层化，N型杂质区域12a和12b之间进行穿通击穿。因此，N型杂质区域12a和12b之间的穿通电压取决于N型杂质区域12a和12b的间隔，该穿通电压对在IGBT关断时的MOS晶体管PQ的栅极电位Vg2的最大值进行限制。因此，为了有效地限制MOS晶体管PQ的栅极电位Vg2的最大值，需要增大N型杂质区域12a和12b的距离D1（也就是，与漏电极24电连接的N型半导体区域和与栅电极21电连接的N型半导体区域的距离D1）。但是，当距离D1增大时，平均每一个半导体装置的占有面积变大，因此，半导体装置的有效开启电阻（开启电阻×占有面积）恶化。
参照图5，在本实施方式中，利用电极27施加在半导体衬底SUB表面的电场，N型杂质区域12a和P型半导体区域10的边界部分的耗尽层的延伸在半导体衬底SUB表面被抑制。即，电极27的电位是与栅极电位Vg2相同的电位，成为发射极电位Ve和集电极电位Vc之间的电压电平。当具有这样的电位的电极27对半导体衬底SUB表面施加电场时，随着N型杂质区域12a和P型半导体区域10之间的反偏压变大，N型杂质区域12a和P型半导体区域10的边界部分的耗尽层按照耗尽层40a→耗尽层40b→耗尽层40c→耗尽层40d这样的顺序延伸。在耗尽层40a～40d中，在半导体衬底SUB表面，耗尽层的延伸被抑制。其结果是，能够维持N型杂质区域12a和12b之间的穿通电压，并且减小距离D1，能够维持特性并降低元件占有面积。并且，能够提高半导体装置的有效开启电阻。
此外，本发明的半导体装置并不限于图3所示的结构，至少包含图3中B部所示的结构即可。图3中B部所示的半导体装置具有半导体衬底SUB、形成在半导体衬底SUB内的P型半导体区域10、形成在半导体衬底SUB表面的MOS晶体管PQ。MOS晶体管PQ包括栅电极21、集电极23、漏电极24、N型杂质区域12a、P型杂质区域19a以及19b。N型杂质区域12a利用栅电极21和集电极23的电位差而形成沟道，并且形成在P型半导体区域10内，且与漏电极24电连接。P型杂质区域19a形成在N型杂质区域12a内，且与集电极23电连接。P型杂质区域19b形成在N型杂质区域12a内，且与漏电极24电连接。半导体装置还具有N型杂质区域12b和电极27。N型杂质区域12b形成在P型半导体区域10内，且隔着P型半导体区域10与N型杂质区域12a对置，并与栅电极21电连接。电极27经由绝缘膜28形成在被N型杂质区域12a和12b夹持的P型半导体区域10上，且与栅电极21电连接。
另外，本发明的半导体装置除了图3中B部所示的结构外，优选还具有图3中B部以外的部分所示的结构。在该情况下，半导体装置还具有双极晶体管BT、MOS晶体管NQ、二极管Di。双极晶体管BT包括：与MOS晶体管PQ的集电极节点3电连接的发射极；与发射极节点4连接的集电极；与MOS晶体管PQ的漏电极24电连接的基极节点5。MOS晶体管NQ连接在发射极节点4和基极节点5之间，根据控制信号Vg1有选择地导通，在导通时，将发射极节点4和基极节点5电连接。二极管Di具有与MOS晶体管PQ的栅电极21电连接的阴极和与发射极节点4电连接的阳极。
（实施方式2）
参照图6，本实施方式的半导体装置与图3所示的实施方式1的半导体装置比较，不同之处在于，取代电极27以及绝缘膜28（图3），形成有P型杂质区域30。P型杂质区域30形成在被N型杂质区域12a和12b夹持的半导体衬底SUB表面的P型半导体区域10内。P型杂质区域30可以与N型杂质区域12a以及12b接触，也可以利用P型半导体区域10与N型杂质区域12a以及12b分离。
此外，本实施方式的半导体装置的上述以外的结构与实施方式1中的半导体装置的结构相同，因此对同一构件标注相同的附图标记，不重复其说明。
根据本实施方式的半导体装置，由于与P型半导体区域10相比为高浓度的P型杂质区域30，形成在被N型杂质区域12a和12b夹持的半导体衬底SUB表面，所以，N型杂质区域12a和P型杂质区域30的边界部分的耗尽层的延伸在半导体衬底SUB表面被局部地抑制。其结果是，能够维持N型杂质区域12a和12b之间的穿通电压，并且减小距离D1，并且，能够维持特性并且降低元件占有面积。其结果是，能够得到与实施方式1同样的效果。
（实施方式3）
参照图7，本实施方式的半导体装置与图3所示的实施方式1的半导体装置比较，不同之处在于，未形成电极27、绝缘膜28以及N型杂质区域12b（图3）。N型杂质区域25隔着P型半导体区域10与N型杂质区域12a对置。其结果是，N型杂质区域25发挥降低电极26的接触电阻的作用，并且，与P型半导体区域10之间构成二极管Di（图1）的PN结。穿通电压取决于N型杂质区域12a和25的距离D1（也就是，与漏电极24电连接的N型半导体区域和与栅电极21电连接的N型半导体区域的距离D1）。另外，N型杂质区域12a以及25都通过注入杂质来形成。N型杂质区域25的扩散深度D2（也就是，与栅电极21电连接的N型半导体区域的扩散深度D2）比N型杂质区域12a的扩散深度D3（也就是，与漏电极24电连接的N型半导体区域的扩散深度D3）浅。
此外，本实施方式的半导体装置的上述以外的结构与实施方式1中的半导体装置的结构相同，因此对同一构件标注相同的附图标记，不重复其说明。
例如，如图3所示的结构那样，在半导体装置包括N型杂质区域12b的情况下，为了正确控制N型杂质区域12a和12b的距离D1（图4），通常使用一个掩模通过注入N型杂质来形成N型杂质区域12a以及12b。其结果是，图3中的N型杂质区域12a以及12b具有同一扩散深度。另一方面，在图7所示的本实施方式中，由于扩散深度D2与N型杂质区域25的扩散深度相等，所以，扩散深度D2比N型杂质区域12a的扩散深度D3浅。若扩散深度变浅，则杂质区域向图3中横向的扩散被抑制。因此，没有N型杂质区域12b，相应地能够降低半导体装置的占有面积。其结果是，能够得到与实施方式1同样的效果。此外，在实际应用上还存在如下优点，即，由于将已经存在的N型杂质区域25用作二极管Di（图1）的PN结，所以，制造工序不会增加。
此外，在本实施方式中，示出了N型杂质区域25的杂质浓度比N型杂质区域12a的杂质浓度高的情况，但是，N型杂质浓度25的杂质浓度并不特别限制，也可以与N型杂质区域12a的杂质浓度大致相同。
（实施方式4）
参照图8，本实施方式的半导体装置与图7所示的实施方式3的半导体装置比较，不同之处在于，形成有P型杂质区域30。P型杂质区域30形成在半导体衬底SUB表面的P型半导体区域10内。P型杂质区域30可以与N型杂质区域12a以及25接触，也可以利用P型半导体区域10与N型杂质区域12a以及25分离。
此外，本实施方式的半导体装置的上述以外的结构与实施方式3中的半导体装置的结构相同，因此对同一构件标注相同的附图标记，不重复其说明。
根据本实施方式的半导体装置，能够得到与实施方式3同样的效果。此外，杂质浓度与P型半导体区域10相比是高浓度的P型杂质区域30形成在半导体衬底SUB表面，因此，N型杂质区域12a和P型杂质区域30的边界部分的耗尽层的延伸在半导体衬底SUB表面被局部地抑制。其结果是，能够维持N型杂质区域12a和25之间的穿通电压，并且，进一步减小距离D1，能够维持特性并且进一步降低元件占有面积。
（实施方式5）
参照图9，本实施方式的半导体装置与图7所示的实施方式3的半导体装置比较，不同之处在于，形成有N型杂质区域12b以及31。N型杂质区域31与N型杂质区域12a接触，隔着P型半导体区域10与N型杂质区域12b对置。N型杂质区域12b以包围N型杂质区域25的方式形成在P型半导体区域10内，在与P型半导体区域10之间构成二极管Di（图1）的PN结。另外，N型杂质区域12b以及31都通过注入杂质来形成。N型杂质区域31的扩散深度D4以及N型杂质区域12b的扩散深度D2比N型杂质区域12a的扩散深度D3浅。特别是，N型杂质区域12b以及31也可以通过同一工序来形成。在该情况下，扩散深度D2和D4如图9所示那样相等，另外，借助在形成N型杂质区域12b以及31时使用的掩模，能够正确地规定距离D1。
此外，本实施方式的半导体装置的上述以外的结构与实施方式3中的半导体装置的结构相同，因此对同一构件标注相同的附图标记，不重复其说明。
根据本实施方式的半导体装置，能够得到与实施方式3同样的效果。此外，由于N型杂质区域31的扩散深度D4比N型杂质区域12a的扩散深度D3浅，所以，能够抑制与漏电极24电连接的N型半导体区域（N型杂质区域12a、22以及31）向N型杂质区域12b的扩散。因此，与漏电极24电连接的N型半导体区域的占有面积减少，能够更加降低半导体装置的占有面积。
（实施方式6）
参照图10，本实施方式的半导体装置与图7所示的实施方式3的半导体装置比较，不同之处在于，N型杂质区域22（浅的区域）向P型半导体区域10内突出。N型杂质区域22与N型杂质区域12a（深的区域）接触，隔着P型半导体区域10与N型杂质区域25对置。N型杂质区域22以及25的杂质浓度都比N型杂质区域12a的杂质浓度高。另外，N型杂质区域22以及25都通过注入杂质来形成。N型杂质区域22的扩散深度D4以及N型杂质区域25的扩散深度D2比N型杂质区域12a的扩散深度D3浅。特别是，N型杂质区域22以及25可以通过同一工序形成。在该情况下，扩散深度D2和D4如图10所示那样相等。另外，借助在形成N型杂质区域22以及25时使用的掩模，能够正确的规定距离D1。
此外，本实施方式的半导体装置的上述以外的结构与实施方式3中的半导体装置的结构相同，因此对同一构件标注相同的附图标记，不重复其说明。
根据本实施方式的半导体装置，能够得到与实施方式3同样的效果。此外，由于N型杂质区域22的扩散深度D4比N型杂质区域12a的扩散深度D3浅，所以，能够抑制与漏电极24电连接的N型半导体区域（N型杂质区域12a以及22）向N型杂质区域12b的扩散。因此，与漏电极24电连接的N型半导体区域的占有面积减少，能够更加降低半导体装置的占有面积。
（实施方式7）
参照图11，本实施方式的半导体装置与图3所示的实施方式1的半导体装置比较，不同之处在于，取代电极27以及绝缘膜28（图3），在半导体衬底SUB内形成有将N型杂质区域12a和12b隔开的绝缘膜34。绝缘膜34从半导体衬底SUB表面延伸到下方，到达在N型杂质区域12a以及12b的下部存在的P型半导体区域10。
此外，本实施方式的半导体装置的上述以外的结构与实施方式1中的半导体装置的结构相同，因此对同一构件标注相同的附图标记，不重复其说明。
根据本实施方式的半导体装置，由于N型杂质区域12a和12b被绝缘膜34隔开，所以，N型杂质区域12a和12b之间产生穿通击穿时，需要N型杂质区域12a和P型半导体区域10的边界的耗尽层如图11中箭头C所示那样围绕绝缘膜34的下端部，并延伸到N型杂质区域12b。也就是，对穿通电压进行规定的距离D1实质上为从N型杂质区域12a的下端部至绝缘膜34的下端部的距离D5与从N型杂质区域12b的下端部至绝缘膜34的下端部的距离D6之和（D5+D6）。由此，能够维持N型杂质区域12a和12b之间的穿通电压并且减小N型杂质区域12a和12b的距离，能够维持特性并且降低元件占有面积。其结果是，能够得到与实施方式1同样的效果。
（实施方式8）
参照图12，本实施方式的半导体装置与图11所示的实施方式7的半导体装置比较，不同之处在于，形成有埋入电极35。埋入电极35埋入在绝缘膜34内，并与栅电极21电连接。由此，埋入电极35与N型杂质区域12a以及12b绝缘。优选埋入电极35延伸到P型半导体区域10和N型杂质区域12a以及12b的边界的图12中下方。
此外，本实施方式的半导体装置的上述以外的结构与实施方式1中的半导体装置的结构相同，因此对同一构件标注相同的附图标记，不重复其说明。
根据本实施方式的半导体装置，能够得到与实施方式7同样的效果。此外，IGBT关断时的埋入电极35的电位是与栅极电位Vg2相同的电位，变为发射极电位Ve和集电极电位Vc之间的电压电平。当具有这样电位的埋入电极35对半导体衬底SUB内部施加电场时，N型杂质区域12a和P型半导体区域10的边界部分的耗尽层的延伸在半导体衬底SUB内部被抑制。其结果是，能够提高N型杂质区域12a和12b之间的穿通电压。
在实施方式1~8中说明的结构能够适当组合。具体地说，可以在如图6~图10所示的半导体装置的结构中附加图3所示的半导体装置的电极27以及绝缘膜28。
本发明一般应用于进行电力开关的半导体装置，从而能够得到进行耐压特性优良的高速开关动作的低开启电压的小占有面积的半导体装置。该半导体装置既可以是分立的单体的晶体管，也可以内置在模块等集成电路装置中。
对本发明详细地进行了说明，但这仅是用于例示而不是用于限定，应该理解为本发明的范围由技术方案确定。

Claims (12)

1. 一种半导体装置（50），其中，
具有：半导体衬底（SUB）；第一导电型的第一半导体区域（10），形成在所述半导体衬底内；第一导电型的MOS晶体管（PQ），形成在所述半导体衬底表面，
所述第一导电型的MOS晶体管包括：栅电极（21）；源电极（23）；漏电极（24）；第二导电型的第二半导体区域（12a），利用所述栅电极和所述源电极的电位差形成沟道，并且，形成在所述第一半导体区域内，且与所述漏电极电连接；第一导电型的第三半导体区域（19a），形成在所述第二半导体区域内，并且，与所述源电极电连接；第一导电型的第四半导体区域（19b），形成在所述第二半导体区域内，并且，与所述漏电极电连接，
该半导体装置（50）还具有：
第二导电型的第五半导体区域（12b、25），形成在所述第一半导体区域内，并且，隔着所述第一半导体区域与所述第二半导体区域对置，并且与所述栅电极电连接；
电极（27），经由绝缘膜形成在被所述第二半导体区域和所述第五半导体区域夹持的所述第一半导体区域上，并且，与所述栅电极电连接。
2.如权利要求1所述的半导体装置（50），其中，还具有：
双极晶体管（BT），包括：第一导通节点（3），与所述第一导电型的MOS晶体管（PQ）的所述源电极（23）电连接；第二导通节点，与电极节点（4）连接；基极节点（5），与所述第一导电型的MOS晶体管的所述漏电极（24）电连接；
第二导电型的MOS晶体管（NQ），连接在所述电极节点和所述双极晶体管的所述基极节点（5）之间，根据控制信号有选择地导通，在导通时，将所述电极节点和所述双极晶体管的所述基极节点电连接；
PN结二极管（Di），具有：阴极，与所述第一导电型的MOS晶体管的栅电极（21）电连接；阳极，与所述电极节点电连接。
3.一种半导体装置（50），其中，
具有：半导体衬底（SUB）；第一导电型的第一半导体区域（10、30），形成在所述半导体衬底内；第一导电型的MOS晶体管（PQ），形成在所述半导体衬底表面，
所述第一导电型的MOS晶体管包括：栅电极（21）；源电极（23）；漏电极（24）；第二导电型的第二半导体区域（12a），利用所述栅电极和所述源电极的电位差形成沟道，并且，形成在所述第一半导体区域内，并且与所述漏电极电连接；第一导电型的第三半导体区域（19a），形成在所述第二半导体区域内，并且，与所述源电极电连接；第一导电型的第四半导体区域（19b），形成在所述第二半导体区域内，并且与所述漏电极电连接，
该半导体装置（50）还具有：第二导电型的第五半导体区域（12b、25），形成在所述第一半导体区域内，并且隔着所述第一半导体区域与所述第二半导体区域对置，并且与所述栅电极电连接，
所述第一半导体区域包括：高浓度区域（30），形成在被所述第二半导体区域和所述第五半导体区域夹持的所述半导体衬底表面；低浓度区域（10），第一导电型的杂质浓度比所述高浓度区域低。
4.如权利要求3所述的半导体装置（50），其中，还具有：
双极晶体管（BT），包括：第一导通节点（3），与所述第一导电型的MOS晶体管（PQ）的所述源电极（23）电连接；第二导通节点，与电极节点（4）连接；基极节点（5），与所述第一导电型的MOS晶体管的所述漏电极（24）电连接；
第二导电型的MOS晶体管（NQ），连接在所述电极节点和所述双极晶体管的所述基极节点（5）之间，根据控制信号有选择地导通，在导通时，将所述电极节点和所述双极晶体管的所述基极节点电连接；
PN结二极管（Di），具有：阴极，与所述第一导电型的MOS晶体管的栅电极（21）电连接；阳极，与所述电极节点电连接。
5.一种半导体装置（50），其中，
具有：半导体衬底（SUB）；第一导电型的第一半导体区域（10、30），形成在所述半导体衬底内；第一导电型的MOS晶体管（PQ），形成在所述半导体衬底表面，
所述第一导电型的MOS晶体管包括：栅电极（21）；源电极（23）；漏电极（24）；第二导电型的第二半导体区域（12a、22、31），利用所述栅电极和所述源电极的电位差形成沟道，并且，形成在所述第一半导体区域内，并且与所述漏电极电连接；第一导电型的第三半导体区域（19a），形成在所述第二半导体区域内，并且与所述源电极电连接；第一导电型的第四半导体区域（19b），形成在所述第二半导体区域内，且与所述漏电极电连接，
该半导体装置（50）还具有：第二导电型的第五半导体区域（12b、25），形成在所述第一半导体区域内，并且隔着所述第一半导体区域与所述第二半导体区域对置，并且与所述栅电极电连接；
所述第二半导体区域以及所述第五半导体区域都通过注入杂质来形成，并且，所述第五半导体区域的扩散深度（D2）比所述第二半导体区域的扩散深度（D3）浅。
6.如权利要求5所述的半导体装置（50），其中，
所述第一半导体区域（10、30）包括：高浓度区域（30），形成在被所述第二半导体区域（12a）和所述第五半导体区域（25）夹持的所述半导体衬底表面（SUB）；低浓度区域（10），第一导电型的杂质浓度比所述高浓度区域低。
7.如权利要求5所述的半导体装置（50），其中，
所述第二半导体区域（12a、22、31）包括：深的区域（12a）；浅的区域（22、31），具有比所述深的区域的扩散深度（D3）浅的扩散深度（D4），并且与所述第五半导体区域（12b、25）对置，并且，
所述第五半导体区域的扩散深度（D2）比所述第二半导体区域中所述深的区域的扩散深度浅。
8.如权利要求7所述的半导体装置（50），其中，
所述第二半导体区域中所述浅的区域（22）以及所述第五半导体区域（25）的杂质浓度都比所述第二半导体区域中所述深的区域（12a）的杂质浓度高。
9.如权利要求5所述的半导体装置（50），其中，还具有：
双极晶体管（BT），包括：第一导通节点（3），与所述第一导电型的MOS晶体管（PQ）的所述源电极（23）电连接；第二导通节点，与电极节点（4）连接；基极节点（5），与所述第一导电型的MOS晶体管的所述漏电极（24）电连接；
第二导电型的MOS晶体管（NQ），连接在所述电极节点和所述双极晶体管的所述基极节点（5）之间，根据控制信号有选择地导通，在导通时，将所述电极节点和所述双极晶体管的所述基极节点电连接；
PN结二极管（Di），具有：阴极，与所述第一导电型的MOS晶体管的栅电极（21）电连接；阳极，与所述电极节点电连接。
10.一种半导体装置（50），其中，
具有：半导体衬底（SUB）；第一导电型的第一半导体区域（10），形成在所述半导体衬底内；第一导电型的MOS晶体管（PQ），形成在所述半导体衬底表面，
所述第一导电型的MOS晶体管包括：栅电极（21）；源电极（23）；漏电极（24）；第二导电型的第二半导体区域（12a），利用所述栅电极和所述源电极的电位差形成沟道，并且形成在所述第一半导体区域内，并且与所述漏电极电连接；第一导电型的第三半导体区域（19a），形成在所述第二半导体区域内，并且与所述源电极电连接；第一导电型的第四半导体区域（19b），形成在所述第二半导体区域内，且与所述漏电极电连接，
该半导体装置（50）还具有：
第二导电型的第五半导体区域（12b、25），形成在所述半导体衬底内，并且与所述栅电极电连接；
绝缘膜（34），形成在所述第一半导体区域内，并且将所述第二半导体区域和所述第五半导体区域隔开。
11.如权利要求10所述的半导体装置（50），其中，
还具有埋入电极（35），该埋入电极（35）埋入在所述绝缘膜（34）内，并且与所述栅电极（21）电连接。
12.如权利要求10所述的半导体装置（50），其中，还具有：
双极晶体管（BT），包括：第一导通节点（3），与所述第一导电型的MOS晶体管（PQ）的所述源电极（23）电连接；第二导通节点，与电极节点（4）连接；基极节点（5），与所述第一导电型的MOS晶体管的所述漏电极（24）电连接；
第二导电型的MOS晶体管（NQ），连接在所述电极节点和所述双极晶体管的所述基极节点（5）之间，根据控制信号有选择地导通，在导通时，将所述电极节点和所述双极晶体管的所述基极节点电连接；
PN结二极管（Di），具有：阴极，与所述第一导电型的MOS晶体管的栅电极（21）电连接；阳极，与所述电极节点电连接。
CN2011102132482A 2008-12-17 2009-08-26 内置绝缘栅双极晶体管的半导体装置 Active CN102280450B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008321466A JP4822292B2 (ja) 2008-12-17 2008-12-17 半導体装置
JP2008-321466 2008-12-17

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN200910166686A Division CN101752371A (zh) 2008-12-17 2009-08-26 内置绝缘栅双极晶体管的半导体装置

Publications (2)

Publication Number Publication Date
CN102280450A true CN102280450A (zh) 2011-12-14
CN102280450B CN102280450B (zh) 2013-08-28

Family

ID=42221010

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2011102132482A Active CN102280450B (zh) 2008-12-17 2009-08-26 内置绝缘栅双极晶体管的半导体装置
CN200910166686A Pending CN101752371A (zh) 2008-12-17 2009-08-26 内置绝缘栅双极晶体管的半导体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN200910166686A Pending CN101752371A (zh) 2008-12-17 2009-08-26 内置绝缘栅双极晶体管的半导体装置

Country Status (6)

Country Link
US (2) US7898029B2 (zh)
JP (1) JP4822292B2 (zh)
KR (1) KR101055988B1 (zh)
CN (2) CN102280450B (zh)
DE (1) DE102009038776B9 (zh)
TW (1) TWI427764B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5460279B2 (ja) * 2009-12-11 2014-04-02 株式会社日立製作所 半導体装置およびその製造方法
US9570436B2 (en) * 2012-06-20 2017-02-14 National Institute Of Advanced Industrial Science And Technology Semiconductor device
KR102283360B1 (ko) * 2013-12-31 2021-07-30 삼성전자주식회사 텍스트 편집 위치를 가이드 하는 방법, 장치 및 기록매체
US10553633B2 (en) * 2014-05-30 2020-02-04 Klaus Y.J. Hsu Phototransistor with body-strapped base
FR3048288B1 (fr) * 2016-02-25 2018-03-23 Stmicroelectronics (Crolles 2) Sas Detecteur electronique integre de variations de potentiel a haute sensibilite
US11393811B2 (en) * 2020-08-03 2022-07-19 Diodes Incorporated Bipolar junction transistor having an integrated switchable short

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258641A (en) * 1989-12-28 1993-11-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor device for extracting a signal used to monitor potential of a high voltage island at a low voltage island and method of manufacturing the same
CN1395746A (zh) * 2000-11-21 2003-02-05 松下电器产业株式会社 半导体器件及其制造方法
US20040256670A1 (en) * 2001-07-31 2004-12-23 Infineon Technologies Ag Semiconductor structure comprising a magnetoresistor
CN1604338A (zh) * 2003-10-02 2005-04-06 三菱电机株式会社 半导体器件以及半导体器件的驱动电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770685B2 (ja) * 1985-04-25 1995-07-31 日本電信電話株式会社 相補形ｍｉｓ半導体集積回路
JPH0555204A (ja) 1991-08-29 1993-03-05 Sharp Corp 半導体装置の製造方法
JP3203814B2 (ja) * 1992-10-19 2001-08-27 富士電機株式会社 半導体装置
JPH06196553A (ja) 1992-12-22 1994-07-15 Oki Electric Ind Co Ltd 半導体装置
TW289153B (zh) * 1994-09-26 1996-10-21 Ibm
JP3035188B2 (ja) * 1995-05-10 2000-04-17 日本ファウンドリー株式会社 半導体装置
JP3028803B2 (ja) * 1997-07-02 2000-04-04 富士電機株式会社 半導体装置
JP2000100932A (ja) 1998-09-25 2000-04-07 Seiko Epson Corp 半導体装置及びその製造方法
JP2001284540A (ja) * 2000-04-03 2001-10-12 Nec Corp 半導体装置およびその製造方法
JP2003158269A (ja) * 2001-11-20 2003-05-30 Yaskawa Electric Corp 絶縁ゲートバイポーラトランジスタ
JP4440040B2 (ja) * 2004-08-27 2010-03-24 三菱電機株式会社 半導体装置
JP2006324375A (ja) 2005-05-18 2006-11-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
CN101136625A (zh) * 2006-08-31 2008-03-05 三洋电机株式会社 半导体装置
JP4342579B2 (ja) * 2006-08-31 2009-10-14 三洋電機株式会社 半導体装置
JP4632068B2 (ja) * 2008-05-30 2011-02-16 三菱電機株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258641A (en) * 1989-12-28 1993-11-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor device for extracting a signal used to monitor potential of a high voltage island at a low voltage island and method of manufacturing the same
CN1395746A (zh) * 2000-11-21 2003-02-05 松下电器产业株式会社 半导体器件及其制造方法
US20040256670A1 (en) * 2001-07-31 2004-12-23 Infineon Technologies Ag Semiconductor structure comprising a magnetoresistor
CN1604338A (zh) * 2003-10-02 2005-04-06 三菱电机株式会社 半导体器件以及半导体器件的驱动电路

Also Published As

Publication number Publication date
TW201025563A (en) 2010-07-01
CN102280450B (zh) 2013-08-28
JP2010147188A (ja) 2010-07-01
US7898029B2 (en) 2011-03-01
CN101752371A (zh) 2010-06-23
DE102009038776B4 (de) 2012-11-22
KR20100070281A (ko) 2010-06-25
US20110108882A1 (en) 2011-05-12
DE102009038776A1 (de) 2010-07-01
US20100148214A1 (en) 2010-06-17
DE102009038776B9 (de) 2012-12-27
US8120107B2 (en) 2012-02-21
TWI427764B (zh) 2014-02-21
JP4822292B2 (ja) 2011-11-24
KR101055988B1 (ko) 2011-08-11

Similar Documents

Publication Publication Date Title
CN101594131B (zh) 半导体装置
CN102280450B (zh) 内置绝缘栅双极晶体管的半导体装置
CN107924942A (zh) 半导体装置
CN110491937B (zh) 一种具有自偏置分离栅结构igbt
JPH08139319A (ja) 半導体装置およびその製造方法
US9553085B2 (en) Fabricating method for high voltage semiconductor power switching device
US4072868A (en) FET inverter with isolated substrate load
CN109103240B (zh) 一种低导通功耗绝缘体上硅横向绝缘栅双极型晶体管
JPS61154155A (ja) 導電率を増した組合せ横形ｍｏｓ／バイポーラトランジスタを有する半導体デバイス
KR20150051067A (ko) 전력 반도체 소자 및 그의 제조 방법
US4138782A (en) Inverter with improved load line characteristic
CN104091826A (zh) 一种沟槽隔离igbt器件
CN110783398A (zh) 一种大电流绝缘体上硅横向绝缘栅双极型晶体管
JP2014132625A (ja) 半導体装置及びその駆動方法
CN111933687B (zh) 具有高安全工作区的横向功率器件
CN110504168B (zh) 一种多槽栅横向高压功率器件制造方法
CN109888006B (zh) 一种低功耗绝缘体上硅横向绝缘栅双极型晶体管
CN103151373A (zh) 扩展安全工作区的半导体器件
CN111129131B (zh) 平面栅igbt器件
KR20120022056A (ko) 반도체장치
JP2012028451A (ja) 半導体集積回路装置
CN210723040U (zh) 一种大电流绝缘体上硅横向绝缘栅双极型晶体管
CN111696980A (zh) 半导体装置
CN115394834B (zh) 具有控制栅极及载流子存储层的igbt元胞结构及其制造方法
CN116995090A (zh) 超结igbt器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant