DE102009038776B4 - Halbleitervorrichtung mit einem internen Isoliertgatebipolartransistor - Google Patents

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Abstract

Halbleitervorrichtung (50) mit einem Halbleitersubstrat (SUB) einem ersten Halbleiterbereich (10) eines ersten Leitungstyps, der in dem Halbleitersubstrat gebildet ist, einem MOS-Transistor (PQ) des ersten Leitungstyps, der an einer Oberfläche des Halbleitersubstrats gebildet ist, wobei der MOS-Transistor des ersten Leitungstyps enthält: eine Gateelektrode (21), eine Sourceelektrode (23), eine Drainelektrode (24), einen zweiten Halbleiterbereich (12a) eines zweiten Leitungstyps, in dem ein Kanal durch einen Potentialunterschied zwischen der Gateelektrode und der Sourceelektrode gebildet wird und der in dem ersten Halbleiterbereich gebildet und elektrisch mit der Drainelektrode verbunden ist, einen dritten Halbleiterbereich (19a) des ersten Leitungstyps, der in dem zweiten Halbleiterbereich gebildet und elektrisch mit der Sourceelektrode verbunden ist, und einen vierten Halbleiterbereich (19b) des ersten Leitungstyps, der in dem zweiten Halbleiterbereich gebildet und elektrisch mit der Drainelektrode verbunden ist, wobei die Halbleitervorrichtung weiter enthält: einen fünften Halbleiterbereich (12b, 25) des zweiten...

Description

  • Die Erfindung bezieht sich auf eine Halbleitervorrichtung und insbesondere auf eine Halbleitervorrichtung mit einem p-Kanal-MOS-Transistor (Isoliertgatefeldeffekttransistor), der angeordnet ist zum Verbessern der Ausschalteigenschaften eines IGBT (Isoliertgatebipolartransistor). Insbesondere bezieht sich die Erfindung auf einen Aufbau der Halbleitervorrichtung, die intern den IGBT aufweist.
  • Ein IGBT (Insulated Gate Bipolar Transistor, Isoliertgatebipolartransistor) ist als Leistungsvorrichtung bekannt, die eine hohe elektrische Leistung handhaben kann. Der IGBT kann als Äquivalenzschaltung arbeiten, bei der der Basisstrom eines Bipolartransistors durch einen MOS-Transistor gesteuert ist. Der IGBT hat sowohl ein Merkmal des Verwirklichens der schnellen Schalteigenschaften des MOS-Transistors als auch ein Merkmal des Verwirklichens der Fähigkeit des Bipolartransistors, hohe Spannungen und hohe Ströme zu verarbeiten.
  • In dem IGBT sind eine niedrige Spannung im eingeschalteten Zustand (EIN-Spannung) und ein niedriger Schaltverlust erforderlich, um einen Leistungsverlust zu verringern. Im Allgemeinen werden bei einem Einschaltvorgang des IGBT Löcher der Minoritätsträger von einer p-Kollektorschicht in eine n-Basisschicht (Driftschicht) injiziert, und ein Widerstand der Driftschicht sinkt aufgrund einer Leitfähigkeitsmodulation einer n-Driftschicht. Wenn der Widerstand der n-Driftschicht sinkt, werden viele Elektronen von einer Emitterschicht in die n-Driftschicht injiziert, und der IGBT geht schnell in den eingeschalteten Zustand über.
  • In dem eingeschalteten Zustand liegt eine Kollektor-Emitter-Spannung (EIN-Spannung) im Wesentlichen an dieser n-Basisschicht an. Zum Verringern dieser EIN-Spannung kann ein Majoritätsträgerstrom in der Driftschicht erhöht werden, um einen Widerstandswert der Driftschicht zu verringern. Bei einem Ausschaltvorgang müssen dagegen überschüssige Träger in der Driftschicht gänzlich von dem IGBT nach außen entladen werden, oder sie müssen durch Rekombination zwischen Elektronen und Löchern entfernt werden. Wenn daher überschüssige Träger vorhanden sind, fließt ein Strom, bis die Träger entladen sind, so dass ein Ausschaltverlust ansteigt.
  • DE 10 2008 050 495 A1 beschreibt eine Halbleitervorrichtung, die einen P-Kanal-MOS-Transistor enthält, der zum Verbessern der Ausschalteigenschaften des IGBT vorgesehen ist, während die Durchbruchspannungseigenschaften der Halbleitervorrichtung aufrechterhalten werden.
  • JP 2003-158269 A und 2005-109394 A haben Aufbauten offenbart, die den Abschaltverlust des IGBT verringern und ihn schnell ausschalten.
  • In JP 2003-158269 A ist eine isolierte Gatesteuerelektrode auf einer Oberfläche der Driftschicht auf einem IGBT angeordnet. Bei einem Ausschaltvorgang des IGBT wird ein Potential dieser isolierten Gatesteuerelektrode so eingestellt, dass die in der Driftschicht erzeugten Löcher absorbiert werden und daher das Auftreten eines Nachlaufstroms bei dem Ausschaltvorgang unterdrückt wird.
  • Bei der in JP 2003-158269 A offenbarten Isoliertgatesteuerelektrode hat die Gateisolierschicht eine Dicke von z. B. 5 nm–30 nm, und die Löcher werden unter Verwendung eines Tunnelphänomens oder eines Lawinenphänomens zwangsweise herausgezogen.
  • Bei dem in JP 2005-109394 A offenbarten Aufbau ist ein p-Kanal-MOS-Transistor (Isoliertgatefeldeffekttransistor) zwischen einem Kollektorelektrodenknoten und einer Basis eines Bipolartransistors angeordnet. Ein n-Kanal-MOS-Transistor zum Steuern eines Basisstroms des Bipolartransistors ist in Serie zu diesem p-Kanal-MOS-Transistor angeordnet.
  • Der p-Kanal-MOS-Transistor wird während des Betriebs (eingeschalteten Zustands) des IGBT ausgeschaltet gehalten. Bei dem Ausschaltvorgang wird der p-Kanal-MOS-Transistor in den eingeschalteten Zustand versetzt, so dass ein Löcherstrom, der von der Kollektorelektrode in den Bipolartransistor fließt, daran vorbeifließen kann. Das verhindert die Injektion von Löchern von der Kollektorelektrode in die Basisschicht bei dem Ausschaltvorgang, und restliche Träger (Löcher) werden schnell aus der Driftschicht (Basisschicht) des Bipolartransistors entladen, so dass der Schaltverlust verringert ist. Dadurch werden der niedrige Schaltverlust und der schnelle Betrieb bei dem Ausschaltvorgang erzielt, und weiter kann die niedrige EIN-Spannung des IGBT erhalten werden.
  • Bei dem in JP 2005-109394 A offenbarten Aufbau hat die Gateisolierschicht des p-Kanal-MOS-Transistors eine Dicke, die eine Gatedurchbruchsspannung sicherstellt, die beispielsweise größer gleich einer Elementdurchbruchsspannung der Feldisolierschicht oder dergleichen ist, so dass die Durchbruchsspannung in dem ausgeschalteten Zustand sichergestellt sein kann.
  • In JP 2003-158269 A wird die Isoliertgatesteuerelektrode, die an der Oberfläche der Driftschicht (Basisschicht) angeordnet ist, verwendet zum Entladen der Löcher bei dem Ausschaltvorgang unter Verwendung des Tunnelphänomens oder des Lawinenphänomens. In diesem Fall wird eine hohe Spannung an die Isolierschicht mit einer Dicke von 5 nm–30 nm, die unter der Steuerelektrode liegt, angelegt, und das führt zu einem Problem, dass die Durchbruchseigenschaften dieser Isolierschicht dazu neigen, sich zu verschlechtern.
  • Bei dem in JP 2003-158269 A offenbarten Aufbau ist die Isoliertgatesteuerelektrode unabhängig von der Steuerelektrode (dem Gate des MOS-Transistors) angeordnet, der das Einschalten und Ausschalten des IGBT steuert. Das führt zu einem Problem, dass der Zeitablauf des Einschaltens/Ausschaltens des IGBT und der Zeitablauf des Spannungsanlegens an die Isoliergatesteuerelektrode nicht ohne Schwierigkeit eingestellt werden können.
  • Bei dem in JP 2005-109394 A offenbarten Aufbau ist die Gateelektrode des p-Kanal-MOS-Transistors auf dem Massepegel gehalten, oder die Gatespannungen sowohl des p-Kanal-MOS-Transistors als auch das n-Kanal-MOS-Transistors werden entsprechend dem Ausgangssignal derselben Steuerschaltung gesteuert.
  • Während der IGBT ausgeschaltet ist, wird der p-Kanal-MOS-Transistor eingeschaltet gehalten. In diesem Fall hat die Gateelektrode des p-Kanal-MOS-Transistors eine Spannung, die ähnlich derjenigen an der Emitterelektrode ist. Wenn der p-Kanal-MOS-Transistor eingeschaltet ist, hält er also eine hohe Spannung ähnlich einer Kollektor-Emitter-Spannung Vce. Daher hat der p-Kanal-MOS-Transistor eine dicke Gateisolierschicht mit einer Dicke, die beispielsweise größer ist als diejenige der Feldoxidschicht, um die Durchbruchspannung sicherzustellen. Demzufolge hat dieser p-Kanal-MOS-Transistor eine größere Höhe als die n-Kanal-MOS-Transistoren um ihn herum, was zu einem Problem führt, dass eine große Stufe oder ein großer Niveauunterschied in dem IGBT auftritt. Da der p-Kanal-MOS-Transistor die hohe Spannung empfängt, muss ein hinreichender Abstand von den umgebenden Dotierungsbereichen eingehalten werden, um die Isolation im Hinblick auf die Dotierungsbereiche sicherzustellen, was zu einem unerwünschten Anwachsen der Grundfläche des Elements führt.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung bereitzustellen, die eine Grundfläche eines Elements verringern kann, während ein niedriger EIN-Widerstand, ein niedriger Schaltverlust und eine gewünschte Durchbruchseigenschaft eines IGBT erhalten bleiben. Die Aufgabe der vorliegenden Erfindung besteht weiter darin, eine Halbleitervorrichtung bereitzustellen, die eine Elementgrundfläche verringern kann, während sie gewünschte Eigenschaften beibehält.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung gemäß einem der Ansprüche 1, 3, 5 und 10.
  • Weiterbildungen der Erfindung sind jeweils in den Unteransprüchen angegeben.
  • Die Halbleitervorrichtung gemäß der Erfindung kann eine Grundfläche eines Elements verringern, während ein niedriger EIN-Widerstand, ein niedriger Schaltverlust und die gewünschten Durchbruchseigenschaften eines IGBT erhalten bleiben. Die Halbleitervorrichtung kann auch eine Elementgrundfläche verringern, während die beabsichtigten Eigenschaften erhalten bleiben.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
  • 1 zeigt ein elektrisches Ersatzschaltbild einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
  • 2 zeigt schematisch parasitäre Komponenten der Halbleitervorrichtung gemäß der ersten Ausführungsform
  • 3 zeigt schematisch einen Schnittaufbau der Halbleitervorrichtung gemäß der ersten Ausführungsform
  • 4 zeigt schematisch einen Zustand einer Ausdehnung einer Verarmungsschicht in dem Fall, in dem eine Elektrode in dem in 3 gezeigten Aufbau nicht gebildet ist, und sie zeigt insbesondere einen in 3 mit B bezeichneten Abschnitt in vergrößertem Maßstab.
  • 5 zeigt schematisch einen Zustand einer Ausdehnung einer Verarmungsschicht in dem in 3 gezeigten Aufbau nicht gebildet ist, und sie zeigt insbesondere den in 3 mit B bezeichneten Abschnitt in vergrößertem Maßstab.
  • 6 bis 12 zeigen jeweils schematisch Aufbauten von Halbleitervorrichtungen gemäß einer zweiten bis achten Ausführungsform der vorliegenden Erfindung.
  • Ausführungen der Erfindung werden nun mit Bezug auf die Zeichnungen beschrieben. In den Zeichnungen hat ein mit ”p–” bezeichneter Bereich eine p-Leitfähigkeit mit einer p-Dotierungskonzentration, die geringer ist als diejenige eines mit ”p” bezeichneten Bereichs. Ebenso hat ein mit ”n–” bezeichneter Bereich eine n-Leitfähigkeit mit einer n-Dotierungskonzentration, die niedriger ist als diejenige eines mit ”n” bezeichneten Bereichs. Weiter hat ein mit ”p+” bezeichneter Bereich eine p-Leitfähigkeit mit einer p-Dotierungskonzentration, die höher ist als die eines mit ”p” bezeichneten Bereichs.
  • In 1 enthält eine Halbleitervorrichtung einen pnp-Bipolartransistor (Bipolartransistor BT), einen n-Kanal-MOS-Transistor (MOS-Transistor eines zweiten Leitungstyp NQ), der einen Basisstrom des Bipolartransistors BT steuert, einen p-Kanal-MOS-Transistor (MOS-Transistor eines ersten Leitungstyps PQ), der die Trägerinjektion unterbricht, wenn der Bipolartransistor BT ausgeschaltet wird, und eine pn-Übergangsdiode Di.
  • Der Bipolartransistor BT enthält einen Emitter (ersten Leitungsknoten), der mit einem Kollektorelektrodenknoten 3 verbunden ist, und einen Kollektor (zweiten Leitungsknoten), der mit einem Emitterelektrodenknoten 4 verbunden ist. Der MOS-Transistor NQ ist zwischen den Emitterelektrodenknoten 4 und einen Basiselektrodenknoten 5 des Bipolartransistors BT geschaltet. Genauer gesagt enthält der MOS-Transistor NQ eine Source, die mit dem Emitterelektrodenknoten 4 verbunden ist, einen Drain, der mit den Basiselektroden 5 des Bipolartransistors BT verbunden ist, und einen Gateelektrodenknoten 7, der ein Steuersignal Vg1 empfängt. Bei dem MOS-Transistor NQ sind ein Backgate (Substrat) und eine Source miteinander verbunden. Der MOS-Transistor NQ wird zwischen dem Emitterelektrodenknoten 4 und dem Basiselektrodenknoten 5 des Bipolartransistors entsprechend dem Steuersignal Vg1 selektiv elektrisch leitend. Wenn er leitend wird, verbindet der MOS-Transistor NQ elektrisch den Emitterelektrodenknoten 4 und den Basiselektrodenknoten 5 des Bipolartransistors miteinander.
  • Bei dem MOS-Transistor PQ ist eine Source mit dem Kollektorelektrodenknoten 3 verbunden, und ein Substrat und ein Drain sind mit dem Basiselektrodenknoten 5 des Bipolartransistors BT verbunden. Eine Schaltungseinheit 2, die aus dem Bipolartransistor BT und dem MOS-Transistor NQ gebildet ist, entspricht einem elektrischen Ersatzschaltbild eines gewöhnlichen IGBT. In der folgenden Beschreibung bezieht sich ”IGBT” auf eine Einheit, die durch diesen Block 2 dargestellt ist.
  • Die in 1 gezeigte Halbleitervorrichtung enthält weiter eine pn-Übergangsdiode Di, die zwischen einen Gateelektrodenknoten 6 des MOS-Transistors PQ und den Emitterelektrodenknoten 4 geschaltet ist. Von dieser Diode Di ist eine Kathode elektrisch mit dem Gateelektrodenknoten 6 des MOS-Transistors PQ verbunden, und eine Anode ist elektrisch mit dem Emitterelektrodenknoten 4 verbunden. Die Diode Di baut die an der Gateisolierschicht des MOS-Transistors PQ anliegende Spannung ab, wenn der MOS-Transistor PQ ausgeschaltet ist.
  • In dem unten erläuterten Zustand, ist eine induktive Last LL wie in 2 gezeigt mit dem Kollektorelektrodenknoten 3 der Halbleitervorrichtung verbunden. Die induktive Last LL ist zwischen einen Leistungsversorgungsknoten, der eine hochseitige Spannung Vh liefert, und den Kollektorelektrodenknoten 3 geschaltet. Eine Gatekapazität Cg ist zwischen dem Gateelektrodenknoten 6 des MOS-Transistors PQ und dem Kollektorelektrodenknoten 3 vorhanden. Auch eine Übergangskapazität Cd, die durch einen pn-Übergang bereitgestellt wird, ist in der Diode Di vorhanden.
  • Wenn der IGBT 2 bei dem in 2 gezeigten Aufbau eingeschaltet wird, wirkt eine Komponente (L·(di/dt)) der induktiven Last LL, um einen Großteil der hochseitigen Spannung Vh an die induktive Last LL anzulegen, und ein Kollektorpotential Vc des Kollektorelektrodenknotens 3 sinkt schnell. Wenn der IGBT 2 ausgeschaltet wird, erhält das Kollektorpotential Vc des Kollektorelektrodenknotens 3 im Wesentlichen denselben Pegel wie die hochseitige Spannung Vh. Es wird nun angenommen, dass der MOS-Transistor PQ eine Schwellenspannung mit einem Absolutwert Vthp aufweist, die im folgenden einfach als ”Schwellenspannung Vthp” bezeichnet wird. Es wird auch ein Emitterpotential Ve des Emitterelektrodenknotens 4 auf den niedrigsten Pegel aus den Spannungen gesetzt, die für gewöhnlich an die Halbleitervorrichtung angelegt werden.
  • In der folgenden Beschreibung haben die Begriffe ”leitender Zustand” und ”nichtleitender Zustand” jeweils dieselbe Bedeutung wie ”eingeschalteter Zustand” und ”ausgeschalteter Zustand”. Insbesondere werden ”leitender Zustand” und ”nichtleitender Zustand” jeweils verwendet zum Betonen des Vorhandenseins und Fehlens von Strom.
  • Bei einem Einschaltvorgang des IGBT 2 erhält eine Spannung des Steuersignals Vg1, das an dem Gateelektrodenknoten 7 des MOS-Transistors NQ anliegt, den H-Pegel, um den MOS-Transistor NQ einzuschalten. Dadurch wird der Bipolartransistor BT mit einem Basisstrom versorgt und nimmt den leitenden Zustand an, so dass der IGBT 2 eingeschaltet wird. Wenn der IGBT 2 eingeschaltet ist, sinkt ein Potential Vg2 des Gateelektrodenknotens 6 des MOS-Transistors PQ bei einem Sinken des Kollektorpotentials Vc des Kollektorelektrodenknotens 3, und insbesondere sinkt es entsprechend den Kapazitätswerten der Kapazitäten Cg und Cd. Wenn das Gatepotential Vg2 des Gateelektrodenknotens 6 einen Pegel des Emitterpotentials Ve des Emitterelektrodenknotens 4 erreicht, verhindert ein Vorwärtsspannungsbetrieb der Diode Di eine Verringerung des Gatepotentials Vg2 des Gateelektrodenknotens 6, und die Diode Di klemmt das niedrigste Potential des Gatepotentials Vg2.
  • Wenn bei dem Einschaltvorgang des IGBT 2 ein Unterschied Vc – Vg2 zwischen dem Kollektorpotential Vc des Kollektorelektrodenknotens 3 und dem Gatepotential Vg2 des Gateelektrodenknotens 6 kleiner gleich der Schwellenspannung Vthp des MOS-Transistors PQ wird, d. h. Vc – Vg2 < Vthp, wird der MOB-Transistor PQ ausgeschaltet. Bei dem Einschaltvorgang wird daher ein Vorgang des Beschränkens der Lochinjektion in den pnp-Bipolartransistor BT nicht durchgeführt.
  • Bei dem Ausschaltvorgang des IGBT 2 wird die Spannung des an den Gateelektrodenknoten 7 des MOB-Transistors NQ anliegenden Steuersignals Vg1 beispielsweise auf 0 V gesetzt, und der MOB-Transistor NQ wird ausgeschaltet. Dadurch endet die Zufuhr des Basisstroms zu dem Bipolartransistor BT, und der Bipolartransistor BT geht in den ausgeschalteten Zustand über. Das Kollektorpotential Vc des Kollektorelektrodenknotens 3 steigt als Reaktion auf diesen Übergang des Bipolartransistors BT in den AUS-Zustand. Die parasitären Kapazitäten Cg und Cd erhöhen das Gatepotential Vg2 als Reaktion auf das Ansteigen des Kollektorpotentials Vc.
  • Wenn bei dem Ausschaltvorgang des IGBT ein Unterschied Vc – Vg2 zwischen dem Kollektorpotential Vc und dem Gatepotential Vg2 die Schwellenspannung Vthp des MOS-Transistors PQ überschreitet, wird der MOS-Transistor PQ eingeschaltet, um den Emitterbereich und den Basisbereich (Basiselektrodenknoten 5) des Bipolartransistors BT kurzzuschließen. Dadurch entlädt der MOS-Transistor PQ den Strom, der von dem Kollektorelektrodenknoten 3 fließt, und die Zufuhr von Löchern in den Bipolartransistor BT wird unterbrochen.
  • Da bei dem Ausschaltvorgang die Zufuhr von Löchern zu dem Emitterbereich des Bipolartransistors BP unterbrochen wird, steigt das Kollektorpotential Vc des Kollektorelektrodenknotens 3 schnell an, wenn das Entladen der Träger aus dem Basisbereich des Bipolartransistors BT abgeschlossen ist. Dadurch kann die Zeitspanne, in der ein Nachlaufstrom fließt, kurz sein, und ein Schaltverlust bei dem Ausschalten kann verringert sein, so dass der schnelle Betrieb verwirklicht werden kann. In dem EIN-Zustand (leitenden Zustand) des IGBT 2 ist die Kollektor-Emitter-Spannung Vce des Bipolartransistors BT hinreichend niedrig, und die EIN-Spannung kann niedrig sein.
  • Während eines Übergangszustands, z. B. beim Ausschalten, erhält das Gatepotential Vg2 den Spannungspegel, der durch die Übergangskapazität Cd der Diode Di und die Gatekapazität Cg des MOS-Transistors PQ bestimmt wird. Das Gatepotential Vg2 ist auf demselben Spannungspegel wie dasjenige zwischen dem Emitterpotential Ve und dem Kollektorpotential Vc.
  • Wenn der ausgeschaltete Zustand erreicht ist und der IGBT 2 ausgeschaltet (nichtleitend) ist, ist die Diode Di in einem rückwärts vorgespannten Zustand. In diesem Fall bewirken ein Leckstrom der Diode Di und dergleichen, dass das Gatepotential Vg2 schließlich denselben Pegel wie das Emitterpotential Ve erreicht. In dem tatsächlichen Schaltungsaufbau halten jedoch der Strom, der zwischen dem Gateelektrodenknoten 6 und dem Kollektorelektrodenknoten 3 fließt, sowie ein Gleichgewicht zwischen den Spannungen, die jeweils an der Gatekapazität Cg und der Übergangskapazität Cd anliegen, und ein weiterer Faktor das Gatepotential Vg2 im Wesentlichen auf einer stabilen Spannung (z. B. einer Durchgreifspannung), die zwischen dem Emitterpotential Ve und dem Kollektorpotential Vc im Gleichgewicht ist, wie unten beschrieben wird.
  • Daher kann das Gatepotential Vg2 des Gateelektrodenknotens 6 des MOS-Transistors PQ auf einen Spannungspegel gesetzt sein, der höher als das Emitterpotential Ve ist, und die an die Gateisolierschicht des MOS-Transistors PQ angelegte Spannung kann verringert sein, so dass die Gateisolierschicht in ihrer Dicke verringert sein kann. In dem nichtleitenden Zustand ist die an der Gateisolierschicht anliegende Spannung niedrig. Daher ist es nicht erforderlich, einen großen Abstand zu einem Randbereich (der Elektrodenschicht und dergleichen) zu halten, um eine Durchbruchsspannung mit Bezug auf den Randbereich sicherzustellen, so dass die Grundfläche des Elements (der Zelle) klein sein kann.
  • Mit Bezug auf 3 ist ein p-Halbleitersubstrat (erster Halbleiterbereich) 10 in einem Halbleitersubstrat SUB gebildet, und ein p-Kanal-MOS-Transistor PQ ist an einer Oberfläche des Halbleitersubstrats SUB gebildet. n-Dotierungsbereiche (ein zweiter und ein fünfter Halbleiterbereich) 12a und 12b sind in dem p-Halbleiterbereich 10 an der Oberfläche des Halbleitersubstrats SUB gebildet. Der n-Dotierungsbereich 12a an der Oberfläche des Halbleitersubstrats SUB ist dem n-Dotierungsbereich 12b benachbart, wobei der p-Halbleiterbereich 10 dazwischen liegt.
  • Ein p-Dotierungsbereich 13 umgibt einen Teil (mittlerer und linker Abschnitt in 3) des n-Dotierungsbereichs 12a. In einer (nicht gezeigten) Draufsicht dieser Halbleitervorrichtung sind die verschiedenen Bereiche konzentrisch um ein Ende L1 auf der rechten Seite von 3 gebildet. Daher umgibt der p-Dotierungsbereich 13 den n-Dotierungsbereich 12a in dem unten beschriebenen Aufbau. Der p-Dotierungsbereich 13 hat die Funktion des Entladens der Löcher zu dem Emitterelektrodenknoten beim Ausschalten des IGBT.
  • Ein p-Dotierungsbereich 14 ist auf dem p-Dotierungsbereich 13 und einem Teil der Oberfläche des n-Dotierungsbereichs 12a gebildet und intern mit einem stark dotierten n-Dotierungsbereich 15 versehen. Der p-Dotierungsbereich 14 umgibt den n-Dotierungsbereich 15. Eine Emitterelektrode 16, die mit dem Emitterelektrodenknoten 4 verbunden ist, ist in Kontakt sowohl mit dem p-Dotierungsbereich 14 als auch mit dem n-Dotierungsbereich 15 gebildet. Die Emitterelektrode 16 verbindet das Backgate und die Source des in 1 gezeigten MOS-Transistors NQ miteinander, und sie verbindet sie elektrisch mit dem Emitterelektrodenknoten 4.
  • Eine Gateelektrode 18, die elektrisch mit dem Gateelektrodenknoten 7 verbunden ist, ist auf der Oberfläche des p-Dotierungsbereichs 14 gebildet, wobei eine Gateisolierschicht 17 dazwischen liegt. Die Gateisolierschicht 17 und die Gateelektrode 18 erstrecken sich bis zu einer Position über dem n-Dotierungsbereich 12a und bilden einen Kanal an der Oberfläche des p-Dotierungsbereichs 14 zwischen den n-Dotierungsbereichen 15 und 12a.
  • p-Dotierungsbereiche (ein dritter und ein vierter Halbleiterbereich) 19a und 19b sind in dem n-Dotierungsbereich 12a an der Oberfläche des Halbleitersubstrats SUB gebildet. Die p-Dotierungsbereiche 19a und 19b sind von dem p-Dotierungsbereich 14 entfernt und an der Oberfläche des Halbleitersubstrats SUB gebildet, wobei der n-Dotierungsbereich 12a zwischen ihnen liegt. Eine Gateelektrode 21 ist über dem n-Dotierungsbereich 12a gebildet, der zwischen den p-Dotierungsbereichen 19a und 19b liegt, wobei eine Gateisolierschicht 20 dazwischen liegt. Die Gateelektrode 21 ist elektrisch mit dem in 1 gezeigten Gateelektrodenknoten 6 verbunden. Eine Kollektorelektrode 23 (eine Sourceelektrode eines MOS-Transistors eines ersten Leitungstyps) ist auf der Oberfläche des p-Dotierungsbereichs 19a gebildet und mit dem in 1 gezeigten Kollektorelektrodenknoten 3 verbunden. Der p-Dotierungsbereich 19a ist ebenfalls elektrisch mit der Kollektorelektrode 23 verbunden. Ein n-Dotierungsbereich 22 (zweiter Halbleiterbereich) ist dem p-Dotierungsbereich 19b benachbart, und eine Drainelektrode 24, die den in 1 gezeigten Basiselektrodenknoten 5 bildet, ist auf der Oberfläche sowohl des p-Dotierungsbereichs 19b als auch des n-Dotierungsbereichs 22 gebildet. Die Drainelektrode 24 ist elektrisch mit dem p-Dotierungsbereich 19b und dem n-Dotierungsbereich 22 verbunden.
  • Ein stark dotierter n-Dotierungsbereich (fünfter Dotierungsbereich) 25 ist an der Oberfläche des Halbleitersubstrats SUB in dem n-Dotierungsbereich 12b gebildet. Eine Elektrode 26, die elektrisch mit der Gateelektrode 21 verbunden ist, ist auf der Oberfläche des n-Dotierungsbereichs 25 gebildet. Dadurch sind die n-Dotierungsbereiche 12b und 25 elektrisch mit der Gateelektrode 21 verbunden. Die Elektrode 26 entspricht einer Kathode der in 1 gezeigten Diode Di, und der p-Halbleiterbereich 10 entspricht ihrer Anode. Wenn die Diode Di in dem nichtleitenden Zustand ist, findet in dem p-Halbleiterbereich 10 zwischen den n-Dotierungsbereichen 12a und 12b ein Durchgriff statt, d. h. ein Durchgriffsdurchbruch tritt in dem pn-Übergang auf, und eine Durchgreifspannung beschränkt die an die Gateelektrode 21 angelegte Spannung.
  • Wenn die Spannung zwischen dem n-Dotierungsbereich 12a und dem p-Halbleiterbereich 10 die Durchgreifspannung erreicht, erstreckt sich somit eine Verarmungsschicht von einer Grenze zwischen dem n-Dotierungsbereich 12a und dem p-Dotierungsbereich 10 zu dem n-Dotierungsbereich 12b hin und kommt in Kontakt mit der Verarmungsschicht zwischen dem n-Dotierungsbereich 12b und der p-Dotierungsbereich 10, so dass ein Durchgriffsdurchbruch auftritt. Dieser Durchgriffsdruchbruch stellt eine elektrische Verbindung an der Oberfläche des p-Halbleiterbereichs zwischen den n-Dotierungsbereichen 12a, 12b über die Verarmungsschicht her, und die Spannung wird von dem n-Dotierungsbereich 22 aus über den n-Dotierungsbereich 25 und die Elektrode 26 zu der Gateelektrode 21 übertragen, so dass die Verringerung des Gatepotentials Vg2 unterdrückt wird. Wenn das Gatepotential Vg2 ansteigt, steigt der Kanalwiderstand des MOS-Transistors PQ an, der Spannungspegel des n-Dotierungsbereichs 22 sinkt, so dass der Durchgriffsdurchbruch nicht länger in dem pn-Übergang an der Oberfläche des p-Halbleiterbereichs 10 auftritt, und das Gatepotential Vg2 steigt nicht weiter an. Dadurch hält der Spannungspegel der Gateelektrode 21 den Spannungspegel, der von der Durchgreifspannung abhängt höher ist als das Emitterpotential Ve der Emitterelektrode 16.
  • Eine Elektrode 27 (Feldplatte) ist auf dem Halbleitersubstrat SUB unmittelbar über dem p-Halbleiterbereich 10 gebildet, der zwischen den n-Dotierungsbereichen 12a und 12b liegt, wobei eine Isolierschicht 28 dazwischen liegt. Die Elektrode 27 ist elektrisch mit der Gateelektrode 21 verbunden. Die einander gegenüberliegenden Enden der Elektrode 27 und der Isolierschicht 28 erstrecken sich jeweils zu Positionen unmittelbar über den n-Dotierungsbereichen 12a und 12b.
  • Bei dem in 3 gezeigten Aufbau wird der n-Kanal-MOS-Transistor NQ im Wesentlichen gebildet aus dem p-Dotierungsbereich 14, dem n-Dotierungsbereich 15, der Gateisolierschicht 17, der Gateelektrode 18 und dem n-Dotierungsbereich 12a. Das Backgate des n-Kanal-MOS-Transistors NQ ist aus dem p-Dotierungsbereich 14 gebildet, und das Backgate und die Source (der n-Dotierungsbereich 15) sind durch die Emitterelektrode 16 elektrisch miteinander verbunden.
  • Der p-Kanal-MOS-Transistor PQ ist im Wesentlichen gebildet aus den p-Dotierungsbereichen 19a und 19b, dem n-Dotierungsbereich 12a, der Gateisolierschicht 20 und der Gateelektrode 21. Der n-Dotierungsbereich 12a, der das Backgate des p-Kanal-MOS-Transistors PQ bildet, ist über den n-Dotierungsbereich 22 mit der Drainelektrode 24 verbunden. Das verwirklicht einen Aufbau, bei dem das Backgate und der Drain des MOS-Transistors PQ mit der Drainelektrode 24 verbunden sind, die elektrisch mit dem Basiselektrodenknoten 5 verbunden ist.
  • Die Diode Di ist im Wesentlichen gebildet aus dem n-Dotierungsbereich 25, dem n-Dotierungsbereich 12b, dem p-Halbleiterbereich 10 und den p-Dotierungsbereichen 13 und 14. Die Kapazität des pn-Übergangs zwischen dem n-Dotierungsbereich 12b und dem p-Halbleiterbereich 10 wird verwendet zum Verringern des Potentials Vg2 des Gateelektrodenknotens 6 durch kapazitive Teilung beim Ausschalten des IGBT.
  • Der Bipolartransistor BT ist im Wesentlichen gebildet aus dem p-Dotierungsbereich 19a, dem n-Dotierungsbereich 12a und den p-Dotierungsbereichen 13 und 14. Der n-Dotierungsbereich 12a wirkt als Basisbereich des Bipolartransistors.
  • Bei dem in 3 gezeigten Aufbau und insbesondere beim Einschalten des IGBT erhält das an die Gateelektrode 18 angelegte Steuersignal Vg1 einen positiven Spannungspegel, und ein Kanal wird an der Oberfläche des p-Dotierungsbereichs 14 zwischen den n-Dotierungsbereichen 15 und 12a gebildet, so dass Elektronen von der Emitterelektrode 16 zu dem n-Dotierungsbereich 12a fließen. Dabei fließen Löcher von der Kollektorelektrode 23 über den p-Dotierungsbereich 19a in den n-Dotierungsbereich 12a. Dadurch tritt in dem Dotierungsbereich 12a eine Leitfähigkeitsmodulation auf und ihr Widerstandswert sinkt, so dass ein größerer Strom durch den n-Dotierungsbereich 12a fließt. Dadurch steigt der Basisstrom des Bipolartransistors BT, und der Bipolartransistor BT wird eingeschaltet. Auch wenn das Potential der Kollektorelektrode 23 beim Einschalten sinkt, ist der Potentialunterschied zwischen dem p-Dotierungsbereich 19a und der Gateelektrode 21 kleiner gleich der Schwellenspannung Vthp des p-Kanal-MOS-Transistors, und der p-Kanal-MOS-Transistor bleibt ausgeschaltet. Daher wird kein negativer Einfluss auf die Zufuhr von Löchern von der Kollektorelektrode 23 zu dem n-Dotierungsbereich 12a ausgeübt.
  • Bei diesem Einschalten halten die p-Dotierungsbereiche 19a und 19b sowie der n-Dotierungsbereich 22 den Potentialpegel gleich dem des n-Dotierungsbereichs 12a und somit annähernd gleich dem Emitterpotential Ve. Der p-Halbleiterbereich 10 liegt auf dem Pegel des Emitterpotentials Ve. Der pn-Übergang zwischen dem n-Dotierungsbereich 12b und dem p-Halbleiterbereich 10 ist in dem rückwärts vorgespannten Zustand, und die Diode Di bleibt aus.
  • Beim Ausschalten des IGBT wird das an die Gateelektrode 18 angelegte Steuersignal beispielsweise auf 0 V gelegt, und der Kanal (Inversionsschicht) an der Oberfläche des p-Dotierungsbereichs 14 verschwindet. Dadurch wird der Strompfad zu dem n-Dotierungsbereich 12a unterbrochen, und der Bipolartransistor BT wechselt in den ausgeschalteten Zustand. Wenn das Potential Vc der Kollektorelektrode 23 ansteigt, überschreitet der Potentialunterschied zwischen dem p-Dotierungsbereich 19a und der Gateelektrode 21 die Schwellenspannung Vthp des MOS-Transistors PQ, und der MOS-Transistor PQ wird eingeschaltet. Ein Kanal wird an der Oberfläche des n-Dotierungsbereichs 12a zwischen den p-Dotierungsbereichen 19a und 19b gebildet, so dass der p-Dotierungsbereich 19b die Löcher, die von der Kollektorelektrode 23 zugeführt werden, und die Träger (Löcher), die in dem n-Dotierungsbereich 12a verbleiben, absorbiert, und die Zufuhr von Löchern zu dem n-Dotierungsbereich 12a wird unterbrochen.
  • Wenn das Entladen von Restträgern (Löchern) aus dem n-Dotierungsbereich 12a abgeschlossen ist, wird der Bipolartransistor ausgeschaltet, und der IGBT wird ausgeschaltet. In diesem ausgeschalteten Zustand ist der pn-Übergang zwischen dem n-Dotierungsbereich 12a und dem p-Halbleiterbereich 10 in einem rückwärts vorgespannten Zustand, und die Verarmungsschicht dehnt sich von dem p-Halbleiterbereich 10 zu dem n-Dotierungsbereich 12a aus und erreicht schließlich die Oberfläche des n-Dotierungsbereichs 12a. Das baut die elektrische Feldkonzentration an der Oberfläche des n-Dotierungsbereichs 12a ab und verwirklicht einen Aufbau mit hoher Durchbruchsspannung.
  • Beim Ausschalten des IGBT erhöht sich der Pegel des Gatepotentials Vg2 der Gateelektrode 21 durch kapazitive Kopplung über die Gatekapazität entsprechend dem Anstieg des Kollektorpotentials Vc. Bei diesem Vorgang unterdrückt die kapazitive Kopplung über die Kapazität des pn-Übergangs zwischen dem n-Dotierungsbereich 12b und dem p-Halbleiterbereich 10 den Anstieg des Gatepotentials Vg2. Wenn der Spannungsunterschied Vc – Vg2 größer gleich der Schwellenspannung Vthp wird, wird ein Kanal unter der Gateelektrode 21 gebildet, und die p-Dotierungsbereiche 19a und 19b sowie der n-Dotierungsbereich 12a, die über diesen Kanal verbunden sind, erhalten das selbe Potential, so dass die Zufuhr von Löchern von der Kollektorelektrode 23 zu dem n-Dotierungsbereich 12a unterbrochen ist.
  • Der p-Dotierungsbereich 19b, die Drainelektrode 24 und der n-Dotierungsbereich 22 übertragen das Kollektorpotential Vc an den n-Dotierungsbereich 12a. Dadurch tritt der pn-Übergang zwischen dem n-Dotierungsbereich 12a und dem p-Halbleiterbereich 10 in einen rückwärts vorgespannten Zustand ein, und ein Durchgriffsdurchbruch tritt in dem pn-Übergang zwischen den n-Dotierungsbereichen 12 und 12b auf, so dass der Durchgreifzustand zwischen den n-Dotierungsbereichen 12a und 12b auftritt. Diese Durchgreifspannung unterdrückt das Verringern des Potentialpegels des Gatepotentials Vg2, und das Gatepotential Vg2 wird auf diesem Spannungspegel gehalten.
  • Das Gatepotential Vg2 der Gateelektrode 21 liegt auf einem Pegel zwischen dem Emitterpotential Ve und dem Kollektorpotential Vc. Daher ist die an der Gateisolierschicht 20 anliegende Spannung, d. h. die Differenz zwischen dem Potential Vc der Kollektorelektrode 23 und dem Potential Vg2 der Gateelektrode 21 kleiner als die Kollektoremitterspannung. Daher kann die Schichtdicke der Gateisolierschicht 20 klein sein. Da es möglich ist, die an der Gateisolierschicht 20 anliegende Spannung abzubauen, ist es nicht erforderlich, einen Aufbau zum Sicherstellen einer Durchbruchspannung bereitzustellen, beispielsweise durch Einhalten eines großen Abstands zwischen der Kollektorelektrode 23 und der Gateelektrode 21 oder durch Halten eines großen Abstands zwischen der Gateelektrode 21 und der Drainelektrode 24 sowie eines großen Abstands zwischen der Gateelektrode 21 und der Kollektorelektrode 23. Daher kann die gesamte Grundfläche der Halbleitervorrichtung klein sein.
  • Wenn ein Durchgriff zwischen den n-Dotierungsbereich 12a und 12b entsprechend der von der Kollektorelektrode 23 angelegten Spannung auftritt, unterdrückt die dadurch bewirkte Durchgreifspannung das Verringern des Gatepotentials Vg2. Daher wird der Abstand zwischen den n-Dotierungsbereichen 12a und 12b auf ein Maß eingestellt, das den Durchgriff bewirkt.
  • Gemäß der oben beschriebenen ersten Ausführungsform der Erfindung ist das Diodenelement als Spannungsabbauelement zwischen die Gate- und Emitterelektrodenknoten des p-Kanal-MOS-Transistors geschaltet, der zum Verringern des Ausschaltverlusts verwendet wird. Dieser Aufbau kann die Spannung abbauen, die beim Ausschalten des p-Kanal-MOS-Transistors an die Gateisolierschicht angelegt ist, ohne den EIN- und AUS-Betrieb des p-Kanal-MOS-Transistors negativ zu beeinflussen. Dadurch kann die Halbleitervorrichtung eine geringe Grundfläche, einen Aufbau hoher Durchbruchspannung und einen niedrigen Verlust erzielen.
  • Weiter kann die erste Ausführungsform die Elementgrundfläche verringern, während die Durchgriffseigenschaften erhalten bleiben. Das wird später beschrieben.
  • Mit Bezug auf 4 tritt der pn-Übergang zwischen dem n-Dotierungsbereich 12a und dem p-Halbleiterbereich 10, wenn der IGBT abgeschaltet wird, wie oben beschrieben in den rückwärts vorgespannten Zustand ein. Dadurch wird die Verarmungsschicht an der Grenze zwischen dem n-Dotierungsbereich 12a und dem p-Halbleiterbereich gebildet. Die Verarmungsschicht dehnt sich in der Reihenfolge der Verarmungsschichten 140a, 140b, 140c und 140d aus, wenn die Rückwärtsvorspannung zwischen dem n-Dotierungsbereich 12a und dem p-Halbleiterbereich 10 steigt. Schließlich ist der p-Halbleiterbereich 10 zwischen den n-Dotierungsbereichen 12a und 12b zur Gänze verarmt, um einen Durchgriffsdurchbruch zwischen den n-Dotierungsbereichen 12a und 12b zu bewirken. Daher hängt die Durchgreifspannung zwischen dem n-Dotierungsbereichen 12a und 12b von dem Abstand zwischen den n-Dotierungsbereichen 12a und 12b ab, und diese Durchgreifspannung beschränkt den Maximalwert des Gatepotentials Vg2 des MOS-Transistors PQ in dem ausgeschalteten Zustand. Zum wirkungsvollen Beschränken des Maximalwerts des Gatepotentials Vg2 des MOS-Transistors PQ ist es daher erforderlich, einen Abstand D1 zwischen den n-Dotierungsbereichen 12a und 12b, d. h. einen Abstand D1 zwischen den n-Halbleiterbereichen, die jeweils elektrisch mit der Drainelektrode 24 und der Gateelektrode 21 verbunden sind, zu erhöhen. Ein großer Abstand D1 erhöht jedoch die Grundfläche pro Halbleitervorrichtung und verschlechtert daher den effektiven EIN-Widerstand (EIN-Widerstand × Grundfläche) der Halbleitervorrichtung.
  • Mit Bezug auf 5 unterdrückt in dieser Ausführungsform das elektrische Feld, das von der Elektrode 27 an die Oberfläche des Halbleitersubstrats SUB angelegt wird, an der Oberfläche des Halbleitersubstrats SUB die Ausdehnung der Verarmungsschicht an der Grenze zwischen dem n-Dotierungsbereich 12a und dem p-Halbleiterbereich 10. Somit ist das Potential der Elektrode 27 im Wesentlichen gleich dem Gatepotential Vg2 und liegt auf dem Spannungspegel zwischen dem Emitterpotential Ve und dem Kollektorpotential Vc. Wenn die Elektrode 27, die ein solches Potential aufweist, das elektrische Feld an die Oberfläche des Halbleitersubstrats SUB anlegt, dehnt sich die Verarmungsschicht an der Grenze zwischen dem n-Dotierungsbereich 12a und dem p-Halbleiterbereich 10 in der Reihenfolge der Verarmungsschichten 40a, 40b, 40c und 40d aus, wenn die Rückwärtsvorspannung zwischen dem n-Dotierungsbereich 12a und dem p-Halbleiterbereich 10 ansteigt. Diese Ausdehnung der Verarmungsschichten 40a–40d wird an der Oberfläche des Halbleitersubstrats SUB unterdrückt. Demzufolge kann der Abstand D1 verringert sein, während die Durchgreifspannung zwischen den n-Dotierungsbereichen 12a und 12b erhalten bleibt, und die Grundfläche des Elements kann verringert sei, während die Eigenschaften erhalten bleiben. Der effektive EIN-Widerstand der Halbleitervorrichtung kann verbessert werden.
  • Die Halbleitervorrichtung gemäß der Erfindung ist darauf ausgelegt, den in einem Abschnitt B von 3 gezeigten Aufbau zu haben. Die in dem Abschnitt B von 3 gezeigte Halbleitervorrichtung enthält das Halbleitersubstrat SUB, den p-Halbleiterbereich 10, der in dem Halbleitersubstrat SUB gebildet ist, und den MOS-Transistor PQ, der an der Oberfläche des Halbleitersubstrats SUB gebildet ist. Der MOS-Transistor PQ enthält die Gateelektrode 21, die Kollektorelektrode 23, die Drainelektrode 24, den n-Dotierungsbereich 12a und die p-Dotierungsbereiche 19a und 19b. Der n-Dotierungsbereich 12a ist mit einem Kanal versehen, der durch den Potentialunterschied zwischen der Gateelektrode 21 und der Kollektorelektrode 23 gebildet wird, und er ist in dem p-Halbleiterbereich 10 gebildet und elektrisch mit der Drainelektrode 24 verbunden. Der p-Dotierungsbereich 19a ist in dem n-Dotierungsbereich 12a gebildet und elektrisch mit der Kollektorelektrode 23 verbunden. Der p-Dotierungsbereich 19b ist in dem n-Dotierungsbereich 12a gebildet und elektrisch mit der Drainelektrode 24 verbunden. Die Halbleitervorrichtung enthält weiter den n-Dotierungsbereich 12b und die Elektrode 27. Der n-Dotierungsbereich 12b ist in dem p-Halbleiterbereich 10 gebildet und liegt dem n-Dotierungsbereich 12a gegenüber, wobei der p-Halbleiterbereich 10 dazwischen liegt, und er ist elektrisch mit der Gateelektrode 21 verbunden. Die Elektrode 27 ist auf dem p-Halbleiterbereich 10 gebildet, die zwischen den n-Dotierungsbereichen 12a und 12b liegt, wobei die Isolierschicht 28 dazwischen liegt, und sie ist elektrisch mit der Gateelektrode 21 verbunden.
  • Vorzugsweise enthält die Halbleitervorrichtung gemäß der Erfindung zusätzlich zu dem Aufbau, der in dem Abschnitt B von 3 dargestellt ist, Aufbauten, die in anderen Abschnitten als dem Abschnitt B von 3 dargestellt sind. In diesem Fall enthält die Halbleitervorrichtung weiter den Bipolartransistor BT, den MOS-Transistor NQ und die Diode Di. Der Bipolartransistor BT enthält einen Emitter, der elektrisch mit dem Kollektorelektrodenknoten 3 des MOS-Transistors PQ verbunden ist, einen Kollektor, der mit dem Emitterelektrodenknoten 4 verbunden ist, und einen Basiselektrodenknoten 5, der elektrisch mit der Drainelektrode 24 des MOS-Transistors PQ verbunden ist. Der MOS-Transistor NQ ist zwischen den Emitterelektrodenknoten 4 und den Basiselektrodenknoten 5 geschaltet und wird selektiv eingeschaltet entsprechend einem Steuersignal Vg1, um den Emitterelektrodenknoten 4 elektrisch mit dem Basiselektrodenknoten 5 zu verbinden. Bei der Diode Di ist eine Kathode elektrisch mit der Gateelektrode 21 des MOS-Transistors PQ verbunden, und eine Anode ist elektrisch mit dem Emitterelektrodenknoten 4 verbunden.
  • Mit Bezug auf 5 unterscheidet sich die Halbleitervorrichtung einer zweiten Ausführungsform von der in 3 gezeigten Halbleitervorrichtung der ersten Ausführungsform darin, dass ein p-Dotierungsbereich 30 anstelle der in 3 gezeigten Elektrode 27 und der Isolierschicht 28 gebildet ist. Der p-Dotierungsbereich 30 ist in dem p-Halbleiterbereich 10 an der Oberfläche des Halbleitersubstrats SUB gebildet, die zwischen den n-Dotierungsbereichen 12a und 12b liegt. Der p-Dotierungsbereich 30 kann in Kontakt mit den n-Dotierungsbereichen 12a und 12b sein, oder er kann von den n-Dotierungsbereichen 12a und 12b getrennt sein.
  • Andere Aufbauten der Halbleitervorrichtung dieser Ausführungsform als die obigen sind im Wesentlichen dieselben wie diejenigen der Halbleitervorrichtung der ersten Ausführungsform. Daher tragen dieselben Elemente dieselben Bezugszeichen, und ihre Beschreibung wird nicht wiederholt.
  • Bei der Halbleitervorrichtung dieser Ausführungsform ist der p-Dotierungsbereich 30 mit einer höheren Dotierungskonzentration als der p-Halbleiterbereich 10 an der Oberfläche des Halbleitersubstrats SUB gebildet, die zwischen den n-Dotierungsbereichen 12a und 12b liegt. Daher wird die Ausdehnung der Verarmungsschicht an der Grenze zwischen dem n-Dotierungsbereich 12a und dem p-Dotierungsbereich 30 lokal an der Oberfläche des Halbleitersubstrats SUB unterdrückt. Demzufolge kann diese Ausführungsform den Abstand D1 verringern, während er die Durchgreifspannung zwischen den n-Dotierungsbereichen 12a und 12b erhält, und er kann die Elementgrundfläche verringern, während er die Eigenschaften erhält. Demzufolge kann diese Ausführungsform im Wesentlichen dieselbe Wirkung erzielen wie die erste Ausführungsform.
  • Mit Bezug auf 7 unterscheidet sich die Halbleitervorrichtung einer dritten Ausführungsform von der in 3 gezeigten Halbleitervorrichtung der ersten Ausführungsform darin, dass die Elektrode 27, die Isolierschicht 28 und der n-Dotierungsbereich 12b, die in 3 gezeigt sind, nicht gebildet sind. Der n-Dotierungsbereich 25 liegt dem n-Dotierungsbereich 12a gegenüber, wobei ein p-Halbleiterbereich 10 dazwischen liegt. Demzufolge wirkt der n-Dotierungsbereich 25 zum Verringern eines Kontaktwiderstands der Elektrode 26, und er bildet auch einen pn-Übergang der in 1 gezeigten Diode Di zwischen dem n-Dotierungsbereich 25 und dem p-Dotierungsbereich 10. Die Durchgreifspannung hängt von dem Abstand D1 zwischen den n-Dotierungsbereichen 12a und 25 ab, d. h. dem Abstand D1 zwischen dem n-Halbleiterbereich, der elektrisch mit der Drainelektrode 24 verbunden ist, und dem n-Halbleiterbereich, der elektrisch mit der Gateelektrode 21 verbunden ist. Beide n-Dotierungsbereiche 12a und 25 sind durch Dotierung mit Dotierstoffen gebildet. Eine Diffusionstiefe D2 des n-Dotierungsbereichs 25, d. h. eine Diffusionstiefe D2 des n-Halbleiterbereichs, der elektrisch mit der Gateelektrode 21 verbunden ist, ist kleiner als eine Diffusionstiefe D3 des n-Dotierungsbereichs 12a, d. h. eine Diffusionstiefe D3 des n-Halbleiterbereichs, der elektrisch mit der Drainelektrode 24 verbunden ist.
  • Andere Aufbauten der Halbleitervorrichtung dieser Ausführungsform als die obigen sind im Wesentlichen dieselben wie diejenigen der Halbleitervorrichtung der ersten Ausführungsform. Daher tragen dieselben Elemente dieselben Bezugszeichen, und ihre Beschreibung wird nicht wiederholt.
  • Wenn die Halbleitervorrichtung den n-Dotierungsbereich 12b enthält, wie es bei dem in 3 gezeigten Aufbau der Fall ist, werden die n-Dotierungsbereiche für gewöhnlich gebildet durch Implantieren von n-Dotierstoffen unter Verwendung einer Maske zum genauen Steuern des in 4 gezeigten Abstands D1 zwischen den n-Dotierungsbereichen 12a und 12b. Demzufolge haben die n-Dotierungsbereiche 12a und 12b in 3 dieselbe Diffusionstiefe. Bei der in 7 gezeigten Ausführungsform dagegen ist die Diffusionstiefe D2 gleich der Diffusionstiefe des n-Dotierungsbereichs 25, so dass die Diffusionstiefe D2 kleiner ist als die Diffusionstiefe D3 des n-Dotierungsbereichs 12a. Dieser Aufbau mit der kleinen Diffusionstiefe unterdrückt die Diffusion des Dotierungsbereichs in der Seitenrichtung in 3. Daher kann die Grundfläche der Halbleitervorrichtung entsprechend dem Weglassen des n-Dotierungsbereichs 12b verringert sein. Demzufolge kann eine ähnliche Wirkung erzielt werden wie bei der ersten Ausführungsform. Weiter wird in einem praktischen Aufbau ein bereits existierender n-Dotierungsbereich 25 als pn-Übergang der in 1 gezeigten Diode Di verwendet, was zu einem Vorteil führt, dass die Anzahl von Herstellungsschritten nicht ansteigt.
  • Bei der bereits diskutierten Ausführungsform hat der n-Dotierungsbereich 25 eine höhere Dotierungskonzentration als der n-Dotierungsbereich 12a. Die Dotierungskonzentration des n-Dotierungsbereichs 25 ist jedoch nicht besonders eingeschränkt und kann im Wesentlichen gleich der Dotierungskonzentration beispielsweise des n-Dotierungsbereichs 12a sein.
  • Mit Bezug auf 8 unterscheidet sich die Halbleitervorrichtung gemäß einer vierten Ausführungsform von der in 7 gezeigten Halbleitervorrichtung der dritten Ausführungsform darin, dass ein p-Dotierungsbereich 30 gebildet ist. Der p-Dotierungsbereich 30 ist in dem p-Halbleiterbereich 10 an der Oberfläche des Halbleitersubstrats SUB gebildet. Der p-Dotierungsbereich 30 kann in Kontakt mit den n-Dotierungsbereichen 12a und 25 stehen, oder er kann von den n-Dotierungsbereichen 12a und 25 durch den p-Halbleiterbereich 10 getrennt sein.
  • Andere Aufbauten der Halbleitervorrichtung dieser Ausführungsform als die obigen sind im Wesentlichen dieselben wie diejenigen der Halbleitervorrichtung der dritten Ausführungsform. Daher tragen gleiche Elemente dieselben Bezugszeichen, und ihre Beschreibung wird nicht wiederholt.
  • Die Halbleitervorrichtung dieser Ausführungsform kann im Wesentlichen dieselbe Wirkung wie bei der dritten Ausführungsform erzielen, und zusätzlich kann sie lokal an der Oberfläche des Halbleitersubstrats SUB die Ausdehnung der Verarmungsschicht unterdrücken, die an der Grenze zwischen dem n-Dotierungsbereich 12a und dem p-Dotierungsbereich 30 angeordnet ist, weil der p-Dotierungsbereich 30, der eine höhere Dotierungskonzentration als der p-Halbleiterbereich 10 aufweist, an der Oberfläche des Halbleitersubstrats SUB gebildet ist. Demzufolge kann diese Ausführungsform den Abstand D1 weiter verringern, während er die Durchgreifspannung zwischen den n-Dotierungsbereichen 12a und 25 erhält, und er kann weiter die Elementgrundfläche verringern, während er die Eigenschaften erhält.
  • Mit Bezug auf Punkt 9 unterscheidet sich eine Halbleitervorrichtung einer fünften Ausführungsform von der in 7 gezeigten Halbleitervorrichtung der dritten Ausführungsform darin, dass n-Dotierungsbereiche 12b und 31 gebildet sind. Der n-Dotierungsbereich 31 ist in Kontakt mit dem n-Dotierungsbereich 12a und liegt dem n-Dotierungsbereich 12b gegenüber, wobei der p-Halbleiterbereich 10 dazwischen liegt. Der n-Dotierungsbereich 12b ist in dem p-Halbleiterbereich 10 so gebildet, dass er den n-Dotierungsbereich 25 umgibt, und er bildet den pn-Übergang der in 1 gezeigten Diode Di mit Bezug auf den p-Halbleiterbereich 10. Beide n-Dotierungsbereiche 12a und 31 sind durch Implantieren von Dotierstoffen gebildet. Die Diffusionstiefen D4 und D2 der n-Dotierungsbereiche 31 und 12b sind jeweils kleiner als die Diffusionstiefe D3 des n-Dotierungsbereichs 12a. Insbesondere können die n-Dotierungsbereiche 12b und 31 in demselben Schritt gebildet sein. In diesem Fall sind die Diffusionstiefen D2 und D4 wie in 9 gezeigt einander gleich, und der Abstand D1 kann exakt durch eine Maske definiert sein, die zum Bilden der n-Dotierungsbereiche 12b und 31 verwendet wird.
  • Andere Aufbauten der Halbleitervorrichtung dieser Ausführungsform als die obigen sind im Wesentlichen dieselben wie diejenigen der Halbleitervorrichtung der dritten Ausführungsform. Daher tragen dieselben Elemente dieselben Bezugszeichen, und ihre Beschreibung wird nicht wiederholt.
  • Die Halbleitervorrichtung dieser Ausführungsform kann im Wesentlichen dieselbe Wirkung wie die dritte Ausführungsform erzielen. Weiter kann diese Ausführungsform die Diffusion der n-Halbleiterbereiche (n-Dotierungsbereiche 12a, 22 und 31), die elektrisch mit der Drainelektrode 24 verbunden sind, zu dem n-Dotierungsbereich 12b hin verringern, weil die Diffusionstiefe D4 des n-Dotierungsbereichs 31 kleiner ist als die Diffusionstiefe D3 des n-Dotierungsbereichs 12a. Daher kann diese Ausführungsform die Grundfläche des n-Halbleiterbereichs, der elektrisch mit der Drainelektrode 24 verbunden ist, verringern, und sie kann weiter die Grundfläche der Halbleitervorrichtung verringern.
  • Mit Bezug auf 10 unterscheidet sich eine Halbleitervorrichtung gemäß einer sechsten Ausführungsform von der in 7 gezeigten Halbleitervorrichtung der dritten Ausführungsform darin, dass ein n-Dotierungsbereich 22 (flacher Bereich) in den p-Halbleiterbereich 10 vorspringt. Der n-Dotierungsbereich 22 ist in Kontakt mit dem n-Dotierungsbereich 12a (tiefer Bereich), und er liegt dem n-Dotierungsbereich 25 gegenüber, wobei der p-Halbleiterbereich 10 dazwischen liegt. Beide Dotierungskonzentrationen der n-Dotierungsbereiche 22 und 25 sind höher als diejenige des n-Dotierungsbereichs 12a. Beide n-Dotierungsbereiche 22 und 25 sind durch Implantieren von Dotierstoffen gebildet. Die Diffusionstiefen D4 und D2 der n-Dotierungsbereiche 22 und 25 sind jeweils kleiner als die Diffusionstiefe D3 des n-Dotierungsbereichs 12a. Insbesondere können die n-Dotierungsbereiche 22 und 25 in demselben Schritt gebildet sein. In diesem Fall sind die Diffusionstiefen D2 und D4 wie in 10 gezeigt zueinander gleich, und der Abstand D1 kann genau definiert werden durch eine Maske, die zum Bilden der n-Dotierungsbereiche 22 und 25 verwendet wird.
  • Andere Aufbauten der Halbleitervorrichtung dieser Ausführungsform als die obigen sind im Wesentlichen dieselben wie diejenigen der Halbleitervorrichtung der dritten Ausführungsform. Daher tragen dieselben Elemente dieselben Bezugszeichen, und ihre Beschreibung wird nicht wiederholt.
  • Die Halbleitervorrichtung dieser Ausführungsform kann im Wesentlichen dieselbe Wirkung wie bei der dritten Ausführungsform erzielen. Weiter kann diese Ausführungsform die Diffusion der n-Halbleiterbereiche (n-Dotierungsbereiche 12a und 22), die elektrisch mit der Drainelektrode 24 verbunden sind, zu dem n-Dotierungsbereich 12b hin unterdrücken, weil die Diffusionstiefe D4 des n-Dotierungsbereichs 22 kleiner ist als die Diffusionstiefe D3 des n-Dotierungsbereichs 12a. Daher kann diese Ausführungsform die Grundfläche des n-Halbleiterbereichs verringern, der elektrisch mit der Drainelektrode 24 verbunden ist, und sie kann weiter die Grundfläche der Halbleitervorrichtung verringern.
  • Mit Bezug auf 11 unterscheidet sich die Halbleitervorrichtung einer siebten Ausführungsform von der in 3 gezeigten Halbleitervorrichtung der ersten Ausführungsform darin, dass eine Isolierschicht 34, die die n-Dotierungsbereiche 12a und 12b voneinander trennt, anstelle der Elektrode 27 und der Isolierschicht 28, die in 3 gezeigt sind, in dem Halbleitersubstrat SUB gebildet ist. Die Isolierschicht 34 erstreckt sich von der Oberfläche des Halbleitersubstrats SUB nach unten und erreicht den p-Halbleiterbereich 10, der unter den n-Dotierungsbereichen 12a und 12b angeordnet ist.
  • Andere Aufbauten der Halbleitervorrichtung dieser Ausführungsform als die obigen sind im Wesentlichen dieselben wie diejenigen der Halbleitervorrichtung der ersten Ausführungsform. Daher tragen dieselben Elemente dieselben Bezugszeichen, und ihre Beschreibung wird nicht wiederholt.
  • Bei der Halbleitervorrichtung dieser Ausführungsform trennt die Isolierschicht 34 die n-Dotierungsbereiche 12a und 12b voneinander. Wenn ein Durchgriffsdurchbruch zwischen den n-Dotierungsbereichen 12a und 12b auftritt, muss sich die Verarmungsschicht an der Grenze zwischen dem n-Dotierungsbereich 12a und dem p-Halbleiterbereich 10 um das untere Ende der Isolierschicht 34 zu dem n-Dotierungsbereich 12b hin ausdehnen, wie es in 12 durch einen Pfeil C gezeigt ist. Somit wird der Abstand D1, der die Durchgreifspannung definiert, gleich einer Summe D5 + D6 aus einem Abstand D5 von dem unteren Ende des n-Dotierungsbereichs 12a bis zu dem unteren Ende der Isolierschicht 34 und einem Abstand D6 von dem unteren Ende des n-Dotierungsbereichs 12b zu dem unteren Ende der Isolierschicht 34. Dadurch ist es möglich, den Abstand zwischen den n-Dotierungsbereichen 12a und 12b zu verringern, während die Durchgreifspannung zwischen den n-Dotierungsbereichen 12a und 12b erhalten wird, und die Elementgrundfläche zu verringern, während die Eigenschaften erhalten bleiben. Demzufolge kann eine ähnliche Wirkung wie bei der ersten Ausführungsform erzielt werden.
  • Mit Bezug auf 12 unterscheidet sich eine Halbleitervorrichtung einer achten Ausführungsform von der in 11 gezeigten Halbleitervorrichtung der siebten Ausführungsform darin, dass eine eingebettete Elektrode 25 gebildet ist. Die eingebettete Elektrode 35 ist in der Isolierschicht 34 eingebettet und elektrisch mit der Gateelektrode 21 verbunden. Dadurch ist die eingebettete Elektrode 35 von den n-Dotierungsbereichen 12a und 12b getrennt. Die eingebettete Elektrode 35 erstreckt sich in 12 vorzugsweise über die Grenze zwischen dem p-Halbleiterbereich 10 und dem n-Dotierungsbereich 12a hinaus nach unten.
  • Andere Aufbauten der Halbleitervorrichtung dieser Ausführungsform als die obigen sind im Wesentlichen dieselben wie diejenigen der Halbleitervorrichtung der siebten Ausführungsform. Daher tragen dieselben Elemente dieselben Bezugszeichen, und ihre Beschreibung wird nicht wiederholt.
  • Die Halbleitervorrichtung dieser Ausführungsform kann im Wesentlichen dieselbe Wirkung wie diejenige der siebten Ausführungsform erzielen. Weiter ist das Potential der eingebetteten Elektrode 35, wenn der IGBT ausgeschaltet ist, gleich dem Gatepotential Vg2 und liegt auf einem Spannungspegel zwischen der Emitterspannung Ve und der Kollektorspannung Vc. Wenn die eingebettete Elektrode 35, die das obige Potential hat, das elektrische Feld in dem Halbleitersubstrat SUB anlegt, wird die Ausdehnung der Verarmungsschicht an der Grenze zwischen dem n-Dotierungsbereich 12a und dem p-Dotierungsbereich 10 in dem Halbleitersubstrat unterdrückt. Demzufolge kann die Durchgreifspannung zwischen dem n-Dotierungsbereich 12a und 12b verbessert werden.
  • Die Aufbauten der ersten bis achten Ausführungsform, die bereits beschrieben wurden, können geeignet miteinander kombiniert werden. Insbesondere können die Elektrode 27 und die Isolierschicht 28 der in 3 gezeigten Halbleitervorrichtung zu den Aufbauten der Halbleitervorrichtungen hinzugefügt werden, die in 6 bis 10 gezeigt sind.
  • Allgemein kann die Erfindung auf eine Halbleitervorrichtung angewendet werden, die ein Leistungsschalten durchführt, und dadurch kann eine Halbleitervorrichtung verwirklicht werden, die einen schnellen Schaltbetrieb mit guten Durchbrucheigenschaften verwirklicht, mit einer niedrigen EIN-Spannung arbeitet und eine geringe Grundfläche erfordert. Die Halbleitervorrichtung kann ein einzelner diskreter Transistor sein, und sie kann auch in einer integrierten Schaltungsvorrichtung wie z. B. einem Modul integriert sein.

Claims (12)

  1. Halbleitervorrichtung (50) mit einem Halbleitersubstrat (SUB) einem ersten Halbleiterbereich (10) eines ersten Leitungstyps, der in dem Halbleitersubstrat gebildet ist, einem MOS-Transistor (PQ) des ersten Leitungstyps, der an einer Oberfläche des Halbleitersubstrats gebildet ist, wobei der MOS-Transistor des ersten Leitungstyps enthält: eine Gateelektrode (21), eine Sourceelektrode (23), eine Drainelektrode (24), einen zweiten Halbleiterbereich (12a) eines zweiten Leitungstyps, in dem ein Kanal durch einen Potentialunterschied zwischen der Gateelektrode und der Sourceelektrode gebildet wird und der in dem ersten Halbleiterbereich gebildet und elektrisch mit der Drainelektrode verbunden ist, einen dritten Halbleiterbereich (19a) des ersten Leitungstyps, der in dem zweiten Halbleiterbereich gebildet und elektrisch mit der Sourceelektrode verbunden ist, und einen vierten Halbleiterbereich (19b) des ersten Leitungstyps, der in dem zweiten Halbleiterbereich gebildet und elektrisch mit der Drainelektrode verbunden ist, wobei die Halbleitervorrichtung weiter enthält: einen fünften Halbleiterbereich (12b, 25) des zweiten Leitungstyps, der in dem ersten Halbleiterbereich dem zweiten Halbleiterbereich gegenüberliegend gebildet ist, wobei der erste Halbleiterbereich dazwischen liegt, und der elektrisch mit der Gateelektrode verbunden ist, und eine Elektrode (27), die auf einem Bereich des ersten Halbleiterbereichs gebildet ist, der zwischen dem zweiten und fünften Halbleiterbereich angeordnet ist, wobei eine Isolierschicht (28) dazwischen liegt, und die elektrisch mit der Gateelektrode verbunden ist.
  2. Halbleitervorrichtung gemäß Anspruch 1, weiter mit einem Bipolartransistor (BT) mit einem ersten Leitknoten (3), der elektrisch mit der Sourceelektrode (23) des MOS-Transistors (PQ) des ersten Leitungstyps verbunden ist, einem zweiten Leitknoten, der mit einem Elektrodenknoten (4) verbunden ist, und einem Basisknoten (5), der elektrisch mit der Drainelektrode (24) des MOS-Transistors des ersten Leitungstyps verbunden ist, einem MOS-Transistor (NQ) des zweiten Leitungstyps, der zwischen dem Elektrodenknoten und dem Basisknoten (5) des Bipolartransistors geschaltet ist und selektiv eingeschaltet wird entsprechend einem Steuersignal zum elektrischen Verbinden des Elektrodenknotens mit dem Basisknoten des Bipolartransistors, und eine pn-Übergangsdiode (Di) mit einer Kathode, die elektrisch mit einer Gateelektode (21) des MOS-Transistors des ersten Leitungstyps verbunden ist, und einer Anode, die mit dem Elektrodenknoten verbunden ist.
  3. Halbleitervorrichtung (50) mit einem Halbleitersubstrat (SUB) einem ersten Halbleiterbereich (10) eines ersten Leitungstyps, der in dem Halbleitersubstrat gebildet ist, einem MOS-Transistor (PQ) des ersten Leitungstyps, der an einer Oberfläche des Halbleitersubstrats gebildet ist, wobei der MOS-Transistor des ersten Leitungstyps enthält: eine Gateelektrode (21), eine Sourceelektrode (23), eine Drainelektrode (24), einen zweiten Halbleiterbereich (12a) eines zweiten Leitungstyps, in dem ein Kanal durch einen Potentialunterschied zwischen der Gateelektrode und der Sourceelektrode gebildet wird und der in dem ersten Halbleiterbereich gebildet und elektrisch mit der Drainelektrode verbunden ist, einen dritten Halbleiterbereich (19a) des ersten Leitungstyps, der in dem zweiten Halbleiterbereich gebildet und elektrisch mit der Sourceelektrode verbunden ist, und einen vierten Halbleiterbereich (19b) des ersten Leitungstyps, der in dem zweiten Halbleiterbereich gebildet und elektrisch mit der Drainelektrode verbunden ist, wobei die Halbleitervorrichtung weiter einen fünften Halbleiterbereich (12b, 25) des zweiten Leitungstyps enthält, der in dem ersten Halbleiterbereich dem zweiten Halbleiterbereich gegenüberliegend gebildet ist, wobei der erste Halbleiterbereich dazwischen liegt, und der elektrisch mit der Gateelektrode verbunden ist, und der erste Halbleiterbereich enthält: einen stark dotierten Bereich (30), der an der Oberfläche des Halbleitersubstrats angeordnet ist, die zwischen dem zweiten und fünften Halbleiterbereich liegt, und einen schwach dotierten Bereich (10), der Dotierungen des ersten Leitungstyps mit einer niedrigeren Konzentration als der stark dotierte Bereich enthält.
  4. Halbleitervorrichtung gemäß Anspruch 3, weiter mit einem Bipolartransistor (BT) mit einem ersten Leitknoten (3), der elektrisch mit der Sourceelektrode (23) des MOS-Transistors (PQ) des ersten Leitungstyps verbunden ist, einem zweiten Leitknoten, der mit einem Elektrodenknoten (4) verbunden ist, und einem Basisknoten (5), der elektrisch mit der Drainelektrode (24) des MOS-Transistors des ersten Leitungstyps verbunden ist, einem MOS-Transistor (NQ) des zweiten Leitungstyps, der zwischen dem Elektrodenknoten und dem Basisknoten (5) des Bipolartransistors geschaltet ist und selektiv eingeschaltet wird entsprechend einem Steuersignal zum elektrischen Verbinden des Elektrodenknotens mit dem Basisknoten des Bipolartransistors, und eine pn-Übergangsdiode (Di) mit einer Kathode, die elektrisch mit einer Gateelektode (21) des MOS-Transistors des ersten Leitungstyps verbunden ist, und einer Anode, die mit dem Elektrodenknoten verbunden ist.
  5. Halbleitervorrichtung (50) mit einem Halbleitersubstrat (SUB) einem ersten Halbleiterbereich (10) eines ersten Leitungstyps, der in dem Halbleitersubstrat gebildet ist, einem MOS-Transistor (PQ) des ersten Leitungstyps, der an einer Oberfläche des Halbleitersubstrats gebildet ist, wobei der MOS-Transistor des ersten Leitungstyps enthält: eine Gateelektrode (21), eine Sourceelektrode (23), eine Drainelektrode (24), einen zweiten Halbleiterbereich (12a) eines zweiten Leitungstyps, in dem ein Kanal durch einen Potentialunterschied zwischen der Gateelektrode und der Sourceelektrode gebildet wird und der in dem ersten Halbleiterbereich gebildet und elektrisch mit der Drainelektrode verbunden ist, einen dritten Halbleiterbereich (19a) des ersten Leitungstyps, der in dem zweiten Halbleiterbereich gebildet und elektrisch mit der Sourceelektrode verbunden ist, und einen vierten Halbleiterbereich (19b) des ersten Leitungstyps, der in dem zweiten Halbleiterbereich gebildet und elektrisch mit der Drainelektrode verbunden ist, wobei die Halbleitervorrichtung weiter einen fünften Halbleiterbereich (12b, 25) des zweiten Leitungstyps enthält, der in dem ersten Halbleiterbereich dem zweiten Halbleiterbereich gegenüberliegend gebildet ist, wobei der erste Halbleiterbereich dazwischen liegt, und der elektrisch mit der Gateelektrode verbunden ist, und der zweite und der fünfte Halbleiterbereich beide durch Implantieren der Dotierungen gebildet sind und eine Diffusionstiefe (D2) des fünften Halbleiterbereichs kleiner als eine Diffusionstiefe (D3) des zweiten Halbleiterbereichs ist.
  6. Halbleitervorrichtung gemäß Anspruch 5, bei der der erste Halbleiterbereich enthält: einen stark dotierten Bereich (30), der an der Oberfläche des Halbleitersubstrats (SUB) angeordnet ist, die zwischen dem zweiten und fünften Halbleiterbereich (12b, 25) liegt, und einen schwach dotierten Bereich (10), der Dotierungen des ersten Leitungstyps mit einer niedrigeren Konzentration als der stark dotierte Bereich enthält.
  7. Halbleitervorrichtung gemäß Anspruch 5 oder 6, bei der der zweite Halbleiterbereich (12a) einen tiefen Bereich (12a) und flache Bereiche (22; 31) enthält, deren Diffusionstiefe (D4) kleiner als die Diffusionstiefe (D3) des tiefen Bereich ist und die dem fünften Halbleiterbereich (12b, 25) gegenüberliegen, und die Diffusionstiefe (D2) des fünften Halbleiterbereichs kleiner ist als die Diffusionstiefe des tiefen Bereichs.
  8. Halbleitervorrichtung gemäß Anspruch 7, bei der der flache Bereich (22) und der fünfte Halbleiterbereich (25) beide eine höhere Dotierungskonzentration haben als der tiefe Bereich (12a).
  9. Halbleitervorrichtung gemäß einem der Ansprüche 5 bis 7, weiter mit einem Bipolartransistor (BT) mit einem ersten Leitknoten (3), der elektrisch mit der Sourceelektrode (23) des MOS-Transistors (PQ) des ersten Leitungstyps verbunden ist, einem zweiten Leitknoten, der mit einem Elektrodenknoten (4) verbunden ist, und einem Basisknoten (5), der elektrisch mit der Drainelektrode (24) des MOS-Transistors des ersten Leitungstyps verbunden ist, einem MOS-Transistor (NQ) des zweiten Leitungstyps, der zwischen dem Elektrodenknoten und dem Basisknoten (5) des Bipolartransistors geschaltet ist und selektiv eingeschaltet wird entsprechend einem Steuersignal zum elektrischen Verbinden des Elektrodenknotens mit dem Basisknoten des Bipolartransistors, und eine pn-Übergangsdiode (Di) mit einer Kathode, die elektrisch mit einer Gateelektode (21) des MOS-Transistors des ersten Leitungstyps verbunden ist, und einer Anode, die mit dem Elektrodenknoten verbunden ist.
  10. Halbleitervorrichtung (50) mit einem Halbleitersubstrat (SUB) einem ersten Halbleiterbereich (10) eines ersten Leitungstyps, der in dem Halbleitersubstrat gebildet ist, einem MOS-Transistor (PQ) des ersten Leitungstyps, der an einer Oberfläche des Halbleitersubstrats gebildet ist, wobei der MOS-Transistor des ersten Leitungstyps enthält: eine Gateelektrode (21), eine Sourceelektrode (23), eine Drainelektrode (24), einen zweiten Halbleiterbereich (12a) eines zweiten Leitungstyps, in dem ein Kanal durch einen Potentialunterschied zwischen der Gateelektrode und der Sourceelektrode gebildet wird und der in dem ersten Halbleiterbereich gebildet und elektrisch mit der Drainelektrode verbunden ist, einen dritten Halbleiterbereich (19a) des ersten Leitungstyps, der in dem zweiten Halbleiterbereich gebildet und elektrisch mit der Sourceelektrode verbunden ist, und einen vierten Halbleiterbereich (19b) des ersten Leitungstyps, der in dem zweiten Halbleiterbereich gebildet und elektrisch mit der Drainelektrode verbunden ist, wobei die Halbleitervorrichtung weiter enthält: einen fünften Halbleiterbereich (12b, 25) des zweiten Leitungstyps, der in dem Halbleitersubstrat gebildet und elektrisch mit der Gateelektrode verbunden ist, und eine Isolierschicht (34), die in dem ersten Halbleiterbereich gebildet ist und den zweiten und fünften Halbleiterbereich voneinander trennt.
  11. Halbleitervorrichtung gemäß Anspruch 10 mit einer eingebetteten Elektrode (35), die in der Isolierschicht (34) eingebettet ist und elektrisch mit der Gateelektrode (21) verbunden ist.
  12. Halbleitervorrichtung gemäß Anspruch 10 oder 11, weiter mit einem Bipolartransistor (BT) mit einem ersten Leitknoten (3), der elektrisch mit der Sourceelektrode (23) des MOS-Transistors (PQ) des ersten Leitungstyps verbunden ist, einem zweiten Leitknoten, der mit einem Elektrodenknoten (4) verbunden ist, und einem Basisknoten (5), der elektrisch mit der Drainelektrode (24) des MOS-Transistors des ersten Leitungstyps verbunden ist, einem MOS-Transistor (NQ) des zweiten Leitungstyps, der zwischen dem Elektrodenknoten und dem Basisknoten (5) des Bipolartransistors geschaltet ist und selektiv eingeschaltet wird entsprechend einem Steuersignal zum elektrischen Verbinden des Elektrodenknotens mit dem Basisknoten des Bipolartransistors, und eine pn-Übergangsdiode (Di) mit einer Kathode, die elektrisch mit einer Gateelektode (21) des MOS-Transistors des ersten Leitungstyps verbunden ist, und einer Anode, die mit dem Elektrodenknoten verbunden ist.
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