DE102008050495A1 - Halbleitervorrichtung - Google Patents

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Abstract

Ein Spannungsminderungselement (1) mindert eine Spannung, die über einen Gateisolierfilm in einem Aus-Zustand eines bipolaren Transistors IGBT mit isoliertem Gate (2) angelegt ist. Das Element (1) ist an einem Gateelektrodenknoten (6) eines P-Kanal-MOS-Transistors (PQ) vorgesehen, der zum Unterdrücken eines Hereinflusses von Löchern zu der Zeit des Ausschaltens des IGBT vorgesehen ist, Widerstandsspannungseigenschaften sind verbessert und eine Belegungsfläche davon ist verringert, während die Schalteigenschaften und ein niedriger Ein-Widerstand eines bipolaren Transistors mit isoliertem Gate aufrechterhalten bleiben.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und insbesondere auf eine Struktur einer Halbleitervorrichtung, die einen IGBT (bipolarer Transistor mit isoliertem Gate) enthält. Genauer, die vorliegende Erfindung bezieht sich auf eine Struktur zum Verringern einer Belegungsfläche einer Halbleitervorrichtung, die einen P-Kanal-MOS-Transistor (Feldeffekttransistor mit isoliertem Gate) enthält, der zum Verbessern der Ausschalteigenschaften des IGBT vorgesehen ist, während die Durchbruchsspannungseigenschaften der Halbleitervorrichtung aufrechterhalten werden.
  • Der IGBT (bipolarer Transistor mit isoliertem Gate) ist als Leistungsvorrichtung bekannt gewesen, die eine große elektrische Leistung handhabt. Der IGBT enthält einen MOS-Transistor (Feldeffekttransistor mit isoliertem Gate) zum Steuern des Basisstroms des bipolaren Transistors im Hinblick auf eine Äquivalentschaltung. Der IGBT weist sowohl den Vorteil der schnellen Schalteigenschaften des MOS-Transistors als den Vorteil der Verarbeitungsfähigkeit von hoher Spannung/großem Strom des bipolaren Transistors auf.
  • In dem IGBT werden eine niedrige Ein-Spannung und ein niedriger Schaltungsverlust zum Verringern eines Leistungsverlustes benötigt. Allgemein, beim Einschalten des IGBT werden Löcher von Minoritätsträgern von einer P-Kollektorschicht in eine N-Basisschicht (Driftschicht) injiziert, und eine Leitfähigkeitsmodulation einer N-Driftschicht wird verursacht zum Senken eines Widerstands der Driftschicht. Wenn der Widerstand der N-Basisschicht (Driftschicht) durch die Leitfähigkeitsmodulation gesenkt wird, werden mehr Elektronen von einer Emitterschicht injiziert, und der IGBT geht schnell in den Ein-Zustand (leitender Zustand) über.
  • In dem Ein-Zustand wird im Wesentlichen eine Kollektor-Emitter-Spannung (Ein-Spannung) über diese N-Basisschicht angelegt. Zum Verringern dieser Ein-Spannung wird ein Majoritätsträgerstrom in der Driftschicht vergrößert zum Verringern des Widerstandswerts der Driftschicht. Beim Ausschalten jedoch muß ein übermäßiger Träger in der Driftschicht insgesamt nach außerhalb von dem IGBT ausgegeben werden oder durch Rekombination von Elektronen und Löchern ausgelöscht werden. Wenn daher ein großer Betrag von überschüssigen Trägern vorhanden ist, fährt ein Strom fort zu fließen, bis die Träger ausgegeben sind, was in einem vergrößerten Ausschaltverlust resultiert.
  • Die JP 2003-158269 A und die JP 2005-109394 A offenbaren Strukturen zum Verringern des Ausschaltverlusts des IGBT, um ihn rasch auszuschalten.
  • In JP 2003-158269 A ist eine Steuerelektrode vom isolierten Gatetyp an einer Oberfläche einer Driftschicht eines IGBT vorgesehen. Beim Ausschalten des IGBT wird ein Potential dieser Steuerelektrode vom isolierten Gatetyp eingestellt zum Absorbieren von Löchern, die in der Driftschicht erzeugt werden, zum Unterdrücken des Auftretens eines Schwanzstroms bei dem Ausschalten.
  • Bei der in der JP 2003-158269 A offenbarten Steuerelektrode vom isolierten Gatetyp weist der Gateisolierfilm eine Dicke von z. B. 5 nm bis 30 nm auf, und die Löcher werden zwangsweise durch ein Tunnelphänomen oder ein Lawinenphänomen extrahiert.
  • Bei der in der JP 2005-109394 A offenbarten Struktur ist ein P-Kanal-MOS-Transistor (Feldeffekttransistor mit isoliertem Gate) zwischen einem Kollektorelektrodenknoten und einer Basis eines bipolaren Transistors angeordnet. Ein N-Kanal-MOS-Transistor zum Steuern eines Basisstroms des bipolaren Transistors ist in Reihe mit dem P-Kanal-MOS-Transistor angeordnet.
  • Der P-Kanal-MOS-Transistor wird nicht leitend während des Betriebs (Ein-Zustand) des IGBT gehalten und wird leitend bei dem Ausschalten gesetzt, um einen Lochstrom umzuleiten, der in den bipolaren Transistor von der Kollektorelektrode fließt. Die Löcher werden daran gehindert, in die Basisschicht von der Kollektorelektrode beim Ausschalten injiziert zu werden, und verbleibende Träger (Löcher) werden schnell von der Driftschicht (Basisschicht) des bipolaren Transistors ausgegeben, wodurch der Schaltungsverlust verringert wird. Somit können der niedrige Schaltungsverlust und die schnelle Tätigkeit bei dem Ausschalten erzielt werden, während die Ein-Spannung des IGBT erhalten bleibt.
  • Bei der in der JP 2005-109394 A offenbarten Struktur weist der Gateisolierfilm des P-Kanal-MOS-Transistors eine Dicke auf, die eine Gatewiderstandsspannung gleich oder größer als z. B. eine Elementwiderstandsspannung des Feldisolierfilms oder ähnliches ist, damit die Widerstandsspannung während des Ausschaltens sichergestellt bleibt.
  • In der JP 2003-158269 A wird die isolierte Gatesteuerelektrode, die an der Oberfläche der Driftschicht (Basisschicht) angeordnet ist, benutzt zum Ausgeben den Löcher beim Ausschalten, wobei das Tunnelphänomen oder das Lawinenphänomen benutzt wird. In diesem Fall wird eine hohe Spannung über den Isolierfilm von 5 nm bis 30 nm in Dicke angelegt, der unter der Steuerelektrode angeordnet ist, und des kann solch ein Problem verursacht werden, dass die Durchbruchseigenschaften dieses Isolierfilms darunter leiden, verschlechtert zu werden.
  • Bei der in der JP 2003-158269 A offenbarten Struktur ist die Steuerelektrode vom isolierten Gatetyp unabhängig von der Steuerelektrode (das Gate des MOS-Transistors) angeordnet, die das Einschalten und das Ausschalten des IGBT steuert. Folglich kann solch ein Problem verursacht werden, das Einstellung zwischen den Zeitpunkten des Einschaltens/Ausschaltens des IGBT und des Zeitpunkts der Spannungsanlegung an die isolierte Gatesteuerelektrode schwierig werden kann.
  • Bei der in der JP 2005-109394 A offenbarten Struktur ist, wie oben beschrieben wurde, die Gateelektrode des P-Kanal-MOS-Transistors auf den Massepegel fixiert, oder die Spannungen von sowohl dem P- als auch N-Kanal-MOS-Transistor werden gemäß dem Ausgangssignal einer gemeinsamen Steuerschaltung gesteuert.
  • Während der IGBT aus ist (nicht leitend), wird der P-Kanal-MOS-Transistor ein (leitend) gehalten. In diesem Zustand wird die Gateelektrode des P-Kanal-MOS-Transistors mit einer Spannung ähnlich im Pegel zu einer Spannung an der Emitterelektrode be liefert. Wenn daher der P-Kanal-MOS-Transistor ausschaltet, empfängt das Gate davon eine hohe Spannung ähnlich zu dem Pegel einer Kollektor-Emitter-Spannung Vce. Daher weist der P-Kanal-MOS-Transistor für den Gateisolierfilm einen dicken Isolierfilm einer Dicke größer oder gleich z. B. einer Dicke eines Feldisolierfilms auf zum Sicherstellen der Widerstandsspannung. Als Konsequenz weist dieser P-Kanal-MOS-Transistor eine größere Höhe als N-Kanal-MOS-Transistoren an einer Peripherie davon auf, was in einem Problem resultiert, dass eine große Stufe oder ein Unterschied im Niveau in dem IGBT auftritt. Da der P-Kanal-MOS-Transistor die hohe Spannung empfängt, muß ein ausreichender Abstand von den umgebenden Dotierungsbereichen gehalten werden zum Sicherstellen der Isolation in Bezug auf die Dotierungsbereiche, was in einer unerwünschten Zunahme der Belegungsfläche der Vorrichtung resultiert.
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung vorzusehen, die einen niedrigen Ein-Widerstand, einen niedrigen Schaltverlust und Durchbruchseigenschaften aufrecht erhält und weiter eine Belegungsfläche des Elements der Vorrichtung verringern kann.
  • Kurz gesagt, diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1.
  • Die Halbleitervorrichtung enthält einen bipolaren Transistor; einen ersten Feldeffekttransistor mit isoliertem Gate, der einen Basisstrom des bipolaren Transistors gemäß einem Steuersignal steuert; einen zweiten Feldeffekttransistor mit isoliertem Gate zum Kurzschließen einer Basis und eines Emitters des bipolaren Transistors nach Abschalten des bipolaren Transistors; und ein Spannungsminderungselement zum Mindern einer Spannung, die über einen Gateisolierfilm des zweiten Feldeffekttransistors mit isoliertem Gate angelegt ist, nachdem die Vorrichtung ausgeschaltet ist.
  • Das Spannungsminderungselement ist bevorzugt ein Diodenelement eines PN-Übergangs oder eines Feldeffekttransistors des Übergangstyps.
  • Die Erfindung sieht eine Struktur einer Halbleitervorrichtung vor. Kurz gesagt, die Halbleitervorrichtung weist einen Halbleiterbereich zum Bilden eines bipolaren Transistors, einen ersten Feldeffekttransistor mit isoliertem Gate zum Steuern des Ein- und Aus des bipolaren Transistors, und einen zweiten Feldeffekttransistor mit isoliertem Gate zum Kurzschließen eines Emitters und einer Basis dieses bipolaren Transistors nach Ausschalten des bipolaren Transistors und ein Spannungsminderungselement, das an einem anderen Bereich auf einem gemeinsamen Halbleitersubstratbereich gebildet ist, auf. Das Spannungsminderungselement mindert eine Spannung, die an einen Gateisolierfilm des zweiten Feldeffekttransistors mit isoliertem Gate angelegt ist, nach Abschalten des bipolaren Transistors. Dieses Spannungsminderungselement enthält den Halbleitersubstratbereich als einen Teil von Komponenten davon und ist aufgebaut zum Benutzen eines Durchbruchs in dem Halbleitersubstratbereich.
  • Die Aufgabe wird auch gelöst durch eine Halbleitervorrichtung nach Anspruch 11.
  • Die Halbleitervorrichtung enthält einen Halbleitersubstratbereich eines ersten Leitungstyps; einen ersten Halbleiterbereich eines zweiten Leitungstyps, der an einer Oberfläche des Halbleitersubstratbereichs gebildet ist; einen zweiten Halbleiterbe reich des zweiten Leitungstyps, der an der Oberfläche des Halbleitersubstratbereichs gebildet ist und von dem ersten Halbleiterbereich beabstandet ist; einen dritten Halbleiterbereich des ersten Leitungstyps benachbart zu dem ersten Halbleiterbereich; einen vierten Halbleiterbereich des ersten Leitungstyps, der auf dem zweiten Halbleiterbereich und auf einer Oberfläche eines Teils des ersten Halbleiterbereichs gebildet ist; einen ersten Dotierungsbereich des zweiten Leitungstyps, der an einem Teilbereich einer Oberfläche des vierten Halbleiterbereichs gebildet ist; eine erste Elektrodenschicht, die elektrisch mit dem vierten Halbleiterbereich und dem ersten Dotierungsbereich verbunden ist; eine zweite Elektrodenschicht, die auf den vierten Halbleiterbereich zwischen dem ersten Dotierungsbereich und dem ersten Halbleiterbereich und auf einem Teil des ersten Halbleiterbereichs gebildet ist, wobei ein erster isolierender Film dazwischen gebildet ist; einen zweiten und einen dritten Dotierungsbereich des ersten Leitungstyps, der an einer Oberfläche des ersten Halbleiterbereichs gebildet ist, von dem vierten Halbleiter bereich beabstandet ist und voneinander beabstandet ist; einen vierten Dotierungsbereich des zweiten Leitungstyps, der an der der Oberfläche des ersten Halbleiterbereichs und benachbart zu dem dritten Dotierungsbereich gebildet ist; eine dritte Elektrodenschicht, die elektrisch mit dem zweiten Dotierungsbereich verbunden ist; eine vierte Elektrodenschicht, die auf der Oberfläche des ersten Halbleiterbereichs gebildet ist, zwischen dem zweiten und dem dritten Dotierungsbereich angeordnet ist, wobei ein zweiter isolierender Film dazwischen gebildet ist; eine fünfte Elektrodenschicht, die elektrisch mit dem dritten und vierten Dotierungsbereich verbunden ist; und einen fünften Dotierungsbereich des zweiten Leitungstyps, der an der Oberfläche des zweiten Halbleiterbereichs gebildet ist und elektrisch mit der vierten Elektrodenschicht gekoppelt ist.
  • Die Aufgabe wird auch gelöst durch eine Halbleitervorrichtung nach Anspruch 16.
  • Die Halbleitervorrichtung enthält eine Halbleitersubstratbereich eines ersten Leitungstyps; einen ersten und einen zweiten Halbleiterbereich eines zweiten Leitungstyps, die an einer Oberfläche des Halbleitersubstratbereichs gebildet sind und voneinander beabstandet sind; einen dritten Halbleiterbereich des ersten Leitungstyps, der in Kontakt mit dem ersten Halbleiterbereich gebildet ist; einen vierten Halbleiterbereich des ersten Leitungstyps, der auf dem dritten Halbleiterbereich und auf einer Oberfläche eines Teils des ersten Halbleiterbereichs gebildet ist; einen ersten Dotierungsbereich des zweiten Leitungstyps, der an einer Oberfläche eines Teils des vierten Halbleiterbereichs gebildet ist; eine erste Elektrodenschicht, die elektrische mit dem vierten Halbleiterbereich und dem ersten Dotierungsbereich verbunden ist; eine zweite Elektrodenschicht, die auf dem vierten Halbleiterbereich gebildet ist, zwischen dem ersten Dotierungsbereich und dem ersten Halbleiterbereich und auf dem ersten Halbleiterbereich angeordnet ist, wobei ein erster isolierender Film dazwischen gebildet ist; einen zweiten und einen dritten Dotierungsbereich des ersten Leitungstyps, die an der Oberfläche des ersten Halbleiterbereichs gebildet sind, von dem vierten Halbleiterbereich beabstandet sind und voneinander beabstandet sind; eine dritte Elektrodenschicht, die elektrisch mit dem zweiten Dotierungsbereich verbunden ist; eine vierte Elektrodenschicht, die auf der Oberfläche des ersten Halbleiterbereichs gebildet ist, zwischen dem zweiten und dem dritten Dotierungsbereich angeordnet ist, wobei ein zweiter isolierender Film dazwischen gebildet ist; einen vierten Dotierungsbereich des zweiten Leitungstyps, der an der Oberfläche des ersten Halb leiterbereichs und benachbart zu dem dritten Dotierungsbereich gebildet ist; eine fünfte Elektrodenschicht, die elektrisch mit dem dritten und dem vierten Dotierungsbereich verbunden ist; und einen fünften Dotierungsbereich des ersten Leitungstyps, der von dem dritten und dem vierten Dotierungsbereich beabstandet ist, auf einer Oberfläche eines Teils von jedem des ersten und des zweiten Halbleiterbereichs angeordnet ist, kontinuierlich über dem Halbleitersubstratbereich gebildet ist, zwischen dem ersten und dem zweiten Halbleiterbereich angeordnet ist und elektrisch mit der vierten Elektrodenschicht verbunden ist.
  • Die Aufgabe wird auch gelöst durch eine Halbleitervorrichtung nach Anspruch 17.
  • Die Halbleitervorrichtung enthält einen Halbleitersubstratbereich eines ersten Leitungstyps; einen ersten und einen zweiten Halbleiterbereich eines zweiten Leitungstyps, die an einer Oberfläche des Halbleitersubstratbereichs gebildet sind und voneinander beabstandet sind; einen dritten Halbleiterbereich des ersten Leitungstyps, der in Kontakt mit dem ersten Halbleiterbereich gebildet ist; einen vierten Halbleiterbereich des ersten Leitungstyps, der auf dem dritten Halbleiterbereich und auf einer Oberfläche eines Teils des ersten Halbleiterbereichs gebildet ist; einen ersten Dotierungsbereich des zweiten Leitungstyps, der an einer Oberfläche eines Teils des vierten Halbleiterbereichs gebildet ist; eine erste Elektrodenschicht, die elektrisch mit dem vierten Halbleiterbereich und dem ersten Dotierungsbereich verbunden ist; eine zweite Elektrodenschicht, die auf dem vierten Halbleiterbereich gebildet ist, zwischen dem ersten Dotierungsbereich und dem ersten Halbleiterbereich und auf dem ersten Halbleiterbereich angeordnet ist, wobei ein erster isolierender Film dazwischen gebildet ist; einen zweiten und einen dritten Dotierungsbereich des ersten Leitungstyps, die an der Oberfläche des ersten Halbleiterbereichs gebildet sind, von dem vierten Halbleiterbereich beabstandet sind und voneinander beabstandet sind; eine dritte Elektrodenschicht, die elektrisch mit dem zweiten Dotierungsbereich verbunden ist; eine vierte Elektrodenschicht, die auf der Oberfläche des ersten Halbleiterbereichs gebildet ist, zwischen dem zweiten und dem dritten Dotierungsbereich angeordnet ist, wobei ein zweiter isolierender Film dazwischen gebildet ist; einen vierten Dotierungsbereich des zweiten Leitungstyps, der an der Oberfläche des ersten Halbleiterbereichs und benachbart zu dem dritten Dotierungsbereich gebildet ist; eine fünfte Elektrodenschicht, die elektrisch mit dem dritten und dem vierten Dotierungsbereich verbunden ist; einen fünften Halbleiterbereich des ersten Leitungstyps, der zwischen dem ersten und dem zweiten Halbleiterbereich angeordnet ist und mit dem Halbleitersubstratbereich gekoppelt ist; einen fünften Dotierungsbereich des ersten Leitungstyps, der an der Oberfläche des fünften Halbleiterbereichs gebildet ist und elektrisch mit der vierten Elektrodenschicht gekoppelt ist; und einen ersten und einen zweiten vergrabenen Halbleiterbereich des zweiten Leitungstyps, die zwischen dem Halbleitersubstratbereich und dem ersten Halbleiterbereich und zwischen dem Halbleitersubstratbereich und dem zweiten Halbleiterbereich gebildet sind und voneinander beabstandet sind. Der fünfte Halbleiterbereich ist mit dem Halbleitersubstrat über einen Bereich zwischen dem ersten und dem zweiten vergrabenen Halbleiterbereich gekoppelt.
  • Durch Mindern der Gatespannung des zweiten Feldeffekttransistors mit isoliertem Gate ist es möglich, die Gateisolierfilmdicke des zweiten Feldeffekttransistors mit isoliertem Gate zu verringern und es ist auch möglich, eine Länge des Bereichs zum Sicherstel len der Widerstandsspannung in Bezug auf einen peripheren Bereich zu verringern. Daher kann die Halbleitervorrichtung einer kleinen Belegungsfläche implementiert werden, während ein niedriger Schaltverlust und eine niedrige Ein-Spannung sichergestellt sind.
  • Dieses Spannungsminderungselement ist in einem Bereich ungleich dem Bereich gebildet, in dem der Feldeffekttransistor mit isoliertem Gate gebildet ist, so dass ein Teil Halbleitersubstratbereichs als ein Teil des Bereichs des mindernden Elements benutzt werden kann. Somit ist es möglich, zuverlässig die Spannung zu mindern, die über den gateisolierenden Film des Feldeffekttransistors mit isoliertem Gate angelegt ist, durch eine einfache Schaltungsstruktur, ohne nachteilig die Anordnung der Komponenten des IGBTs zu beeinflussen.
  • Weitere Merkmale und Zweckmäßigkeiten der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsformen anhand der Figuren. Von den Figuren zeigen:
  • 1 eine elektrische Äquivalentschaltung einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung;
  • 2 schematisch parasitäre Komponenten der Halbleitervorrichtung gemäß der ersten Ausführungsform der Erfindung;
  • 3 schematisch eine Schnittstruktur der Halbleitervorrichtung gemäß der ersten Ausführungsform der Erfindung;
  • 4 eine elektrische Äquivalentschaltung einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der Erfindung;
  • 5 schematisch eine Schnittstruktur der Halbleitervorrichtung gemäß der zweiten Ausführungsform der Erfindung;
  • 6 eine elektrische Äquivalentschaltung einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der Erfindung;
  • 7 eine elektrische Äquivalentschaltung einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der Erfindung;
  • 8 schematisch eine Schnittstruktur der Halbleitervorrichtung gemäß der vierten Ausführungsform der Erfindung;
  • 9 eine elektrische Äquivalentschaltung einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der Erfindung;
  • 10 eine elektrische Äquivalentschaltung einer Modifikation einer Halbleitervorrichtung gemäß der fünften Ausführungsform der Erfindung;
  • 11 eine elektrische Äquivalentschaltung einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform der Erfindung;
  • 12 schematisch eine Schnittstruktur der Halbleitervorrichtung gemäß der sechsten Ausführungsform der Erfindung;
  • 13 schematisch eine Schnittstruktur einer Modifikation der Halbleitervorrichtung gemäß der sechsten Ausführungsform der Erfindung;
  • 14 eine elektrische Äquivalentschaltung einer Halbleitervorrichtung gemäß einer siebten Ausführungsform der Erfindung;
  • 15 schematisch eine Schnittstruktur der Halbleitervorrichtung gemäß der siebten Ausführungsform der Erfindung;
  • 16 eine elektrische Äquivalentschaltung einer Halbleitervorrichtung gemäß einer achten Ausführungsform der Erfindung;
  • 17 schematisch eine Schnittstruktur der Halbleitervorrichtung gemäß der achten Ausführungsform der Erfindung;
  • 18 eine elektrische Äquivalentschaltung einer Halbleitervorrichtung gemäß einer neunten Ausführungsform der Erfindung.
  • [Erste Ausführungsform]
  • 1 zeigt eine elektrische Äquivalentschaltung einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung. Bezugnehmend auf 1 enthält die Halbleitervorrichtung einen PNP-Bipolartransistor (erster bipolarer Transistor) BT, einen N-Kanal-MOS-Transistor (erster Feldeffekttransistor mit isoliertem Gate) NQ zum Steuern eines Basisstroms des PNP-Bipolartransistors BT und einen P-Kanal-MOS-Transistor (zweiter Feldeffekttransistor mit isoliertem Gate) PQ zum Blockieren von Trägerinjektion nach Ausschalten des bipolaren Transistors BT.
  • Der bipolare Transistor BT weist einen Emitterbereich (erster Leitungsknoten), der mit einem Kollektorelektrodenbereich (erster Elektrodenknoten) 3 verbunden ist, und einen Kollektorbereich (zweiter Leitungsknoten), der mit einem Emitterelektrodenknoten (zweiter Elektrodenknoten) 4 verbunden ist, auf. Der MOS-Transistor NQ weist eine Source, die mit dem Emitterelektrodenknoten 4 gekoppelt ist, einen Gateelektrodenknoten 7, der ein Steuersignal Vg1 empfängt, und ein Drain, das mit einem Basisbereich 5 des bipolaren Transistors BT verbunden ist, auf. Der MOS-Transistor NQ hat ein Backgate (Substrat) und eine Source, die miteinander gekoppelt sind.
  • Der MOS-Transistor PQ weist einen Sourcebereich (dritter Leitungsknoten) auf, der mit dem Kollektorelektrodenknoten 3 verbunden ist, und weist ein Substrat (Backgate) und ein Drain (vierter Leitungsknoten), die beide mit einem Basiselektrodenknoten (Basisknoten) 5 des bipolaren Transistors BT verbunden sind, auf. Ein Schaltungsabschnitt 2, der durch den bipolaren Transistor BT und den MOS-Transistor NQ gebildet ist, entspricht einer elektrischen Äquivalentschaltung eines allgemeinen IGBT. In der folgenden Beschreibung bezieht sich ”IGBT” auf den Abschnitt, der durch den Block 2 dargestellt ist.
  • Die in 1 gezeigte Halbleitervorrichtung enthält weiter ein Spannungsminderungselement 1, das zwischen einen Gateelektro denknoten 6 des MOS-Transistors PQ und den Emitterelektrodenknoten 4 geschaltet ist. Das Spannungsminderungselement 1 mindert die Spannung, die über den Gateisolierfilm des MOS-Transistors PQ beim Ausschalten des MOS-Transistors PQ angelegt wird.
  • Das Spannungsminderungselement 1 in der ersten Ausführungsform ist aus einer PN-Übergangsdiode (Diodenelement) Di gebildet. Die PN-Übergangsdiode Di weist eine Kathode, die mit dem Gateelektrodenknoten 6 des MOS-Transistors PQ verbunden ist, und eine Anode, die mit dem Emitterelektrodenknoten 4 verbunden ist, auf.
  • Es wird nun der Zustand betrachtet, in dem eine induktive Last LL mit dem Kollektorelektrodenknoten 3 der Halbleitervorrichtung verbunden ist, wie in 2 gezeigt ist. Die induktive Last LL ist zwischen einem Leistungsversorgungsknoten, der eine Spannung Vh der hohen Seite liefert, und dem Kollektorelektrodenknoten 3 geschaltet. Eine Gatekapazität Cg ist zwischen dem Gateelektrodenknoten 6 des MOS-Transistors PQ und dem Kollektorelektrodenknoten 3 vorhanden. Eine parasitäre Kapazität Cd durch einen PN-Übergang ist in dem Diodenelement Di vorhanden.
  • Bei der in 2 gezeigten Anordnung wird, wenn der IGBT 2 eingeschaltet wird, aufgrund einer Komponente (L × (di/dt)) der induktiven Last LL das meiste der Spannung der hohen Seite Vh über die induktive Last LL angelegt, und ein Kollektorpotential Vc des Kollektorelektrodenknotens 3 sinkt rasch. Wenn der IGBT 2 ausgeschaltet wird, nimmt das Kollektorpotential Vc des Kollektorelektrodenknotens 3 im Wesentlichen den gleichen Pegel wie die Spannung der hohen Seite Vh an. Es wird nun angenommen, dass der MOS-Transistor PQ einen Absolutwert Vthp einer Schwellenspannung (was im Folgenden einfach als ”Schwellenspannung Vthp” bezeichnet wird) aufweist. Ebenfalls ist ein Emitterpotential Ve des Emitterelektrodenknotens 4 auf den niedrigsten Spannungspegel unter den Spannungen gesetzt, die normalerweise an die Halbleitervorrichtung angelegt werden.
  • In der folgenden Beschreibung stellen der ”leitende Zustand” und der ”nicht leitende Zustand” dasselbe dar wie ”Ein-Zustand” und ”Aus-Zustand”. Die Ausdrücke ”leitender Zustand” und ”nicht leitender Zustand” werden jedoch insbesondere benutzt zum Betonen des Vorhandenseins und der Abwesenheit von Strom.
  • Wenn der IGBT 2 eingeschaltet wird, wird die Steuerspannung Vg1 auf einen H-Pegel (logischer hoher Pegel) gesetzt und an den Gateelektrodenknoten 7 des MOS-Transistors NQ angelegt zum Einschalten des MOS-Transistors NQ. Folglich wird der bipolare Transistor BT mit einem Basisstrom beliefert und nimmt einen leitenden Zustand an, so dass der IGBT 2 eingeschaltet wird. Wenn der IGBT 2 eingeschaltet wird, senkt sich ein Potential Vg2 des Gateelektrodenknotens 6 des MOS-Transistors PQ, während das Kollektorpotential Vc des Elektrodenknotens 3 sinkt in Abhängigkeit von Kapazitätswerten der Kapazitäten Cg und Cd. Wenn das Gatepotential Vg2 des Gateelektrodenknotens 6 einen Pegel des Emitterpotentials Ve des Emitterelektrodenknotens 4 annimmt, unterdrückt eine Vorwärtsspannungstätigkeit des Diodenelements Di das Potentialabsinken des Gatepotentials Vg2 des Gateelektrodenknotens 6, und die Diode Di klemmt das unterste Potential des Gatepotentials Vg2.
  • Bei dem Einschalten des IGBT 2, wenn eine Differenz (Vc – Vg2) zwischen dem Kollektorpotential Vc des Kollektorelektrodenknotens 3 und dem Gatepotential Vg2 des Gateelektrodenknotens 6 gleich oder niedriger als die Schwellenspannung Vthp des MOS-Transistors PQ wird oder die Bedingung von (Vc – Vg2 < Vthp) er füllt ist, schaltet der MOS-Transistor PQ aus. Bei der Einschalttätigkeit wird daher eine Tätigkeit des Beschränkens der Lochinjektion in den PNP-Bipolartransistor BT nicht ausgeführt.
  • Bei der Ausschalttätigkeit des IGBT 2 wird die Steuerspannung Vg1, die an den Gateelektrodenknoten 7 des MOS-Transistors NQ angelegt wird, auf z. B. 0 V gesetzt, und der MOS-Transistor NQ wird ausgeschaltet. Folglich stoppt die Lieferung des Basisstroms zu dem bipolaren Transistor BT, und der PNP-Bipolartransistor BT geht in den Aus-Zustand über. Das Kollektorpotential Vc des Kollektorelektrodenknotens 3 steigt gemäß dem Übergang des bipolaren Transistors BT zum dem Aus-Zustand. Durch die parasitären Kapazitäten Cg und Cd steigt das Gatepotential Vg2 als Reaktion auf den Anstieg des Kollektorpotentials Vc.
  • Bei der Ausschalttätigkeit des IGBT 2, wenn eine Differenz (Vc – Vg2) zwischen dem Kollektorpotential Vc und dem Gatepotential Vg2 die Schwellenspannung des MOS-Transistors PQ überschreitet, wird der MOS-Transistor PQ eingeschaltet zum Kurzschließen des Emitterbereichs und des Basisbereichs (Basiselektrodenknoten 5) des PNP-Bipolartransistors BT. Folglich gibt der MOS-Transistor PQ den Strom aus, der von dem Kollektorelektrodenknoten 3 fließt, und die Lieferung von Löchern zu dem PNP-Bipolartransistor BT ist blockiert.
  • Bei dem Ausschalten steigt, da die Lieferung von Löchern zu dem Emitterbereich des PNP-Bipolartransistors BT blockiert ist, das Kollektorpotential Vc des Kollektorelektrodenknotens rasch an, wenn die Ausgabe von Trägern von dem Basisbereich des PNP-Bipolartransistors BT beendet ist. Somit kann die Periode, während der ein Schwanzstrom fließt, kurz sein, und ein Schaltungs verlust zu der Zeit des Ausschaltens kann verringert werden, so dass eine schnelle Tätigkeit erzielt werden kann. In dem Ein-Zustand (leitender Zustand) des IGBT 2 ist eine Kollektor-Emitter-Spannung Vce des bipolaren Transistors BT ausreichend niedrig, und eine niedrige Ein-Spannung kann erzielt werden.
  • Während eines Übergangszustands, z. B. in dem Ausschaltprozeß nimmt das Gatepotential Vg2 den Spannungspegel an, der durch die parasitäre Kapazität Cd des Diodenelements Di und die Gatekapazität Cg des MOS-Transistors PQ bestimmt ist. Das Gatepotential Vg ist auf einem Pegel zwischen dem Emitterpotential Ve und dem Kollektorpotential Vc.
  • Wenn der Ausschaltzustand erreicht ist und der IGBT 2 in dem Aus-Zustand (nicht leitender Zustand) ist, ist das Diodenelement Di in dem Rückwärtsvorspannungszustand. In diesem Zustand bewirkt ein Leckstrom des Diodenelements Di und anderer, dass das Gatepotential Vg2 schließlich den gleichen Pegel wie das Emitterpotential Ve annimmt. In einer tatsächlichen (praktischen) Vorrichtungsstruktur jedoch, wie unten beschrieben wird, in Abhängigkeit eines Ausgleichs zwischen dem Strom, der zwischen dem Gateelektrodenknoten 6 und dem Kollektorelektrodenknoten 3 fließt, und der Spannungen, die über die Gatekapazität Cg und eine Übergangskapazität Cd angelegt sind, wird das Gatepotential Vg2 ausgeglichen und stabil auf einem Spannungspegel (z. B. eine Durchbruchsspannung) zwischen dem Emitterpotential Ve und dem Kollektorpotential Vc gehalten.
  • Daher kann das Gatepotential Vg des Gateelektrodenknotens 6 des MOS-Transistors PQ auf einen Spannungspegel höher als das Emitterpotential Ve gesetzt werden, und die Spannung, die über den Gateisolierfilm des MOS-Transistors PQ angelegt ist, kann redu ziert werden, so dass der Gateisolierfilm dünner gemacht werden kann. In dem nicht leitenden Zustand ist die Spannung, die an den Gateisolierfilm angelegt ist, niedrig. Daher ist es nicht notwendig, einen langen Abstand zu einem Peripheriebereich (die Elektrodenschicht und andere) aufrechtzuerhalten zum Sicherstellen einer Widerstandsspannung in Bezug auf den Peripheriebereich, so dass die Belegungsfläche des Elements (Zelle) klein sein kann.
  • 3 zeigt schematisch eine Schnittstruktur der Halbleitervorrichtung gemäß der ersten Ausführungsform der Erfindung. Bezugnehmend auf 3 ist die Halbleitervorrichtung auf einem P-Halbleitersubstrat (Halbleitersubstratbereich) 10 gebildet. N-Halbleiterbereiche (erster und zweiter Halbleiterbereich) 12a und 12b sind beabstandet voneinander an der Oberfläche des P-Halbleitersubstratbereichs 10 gebildet.
  • Ein P-Halbleiterbereich (dritter Halbleiterbereich) 13 ist einen Teil (unterer Bereich) des N-Halbleiterbereichs 12a umgebend gebildet. In dem planeren Layout (nicht gezeigt) dieser Halbleitervorrichtung sind verschiedene Bereiche konzentrisch um ein Ende LI auf der rechten Seite von 3 gebildet. Daher wird der P-Halbleiterbereich 13 beschrieben, als er den N-Halbleiterbereich 12a in der unten beschriebenen Struktur umgebend gebildet ist. Der P-Halbleiterbereich 13 weist eine Funktion des Ausgebens der Löcher zu dem Emitterelektrodenknoten zu der Zeit des Ausschaltens des IGBT auf.
  • Ein P-Halbleiterbereich (vierter Halbleiterbereich) 14 ist auf dem P-Halbleiterbereich 13 und an einem Teil der Oberfläche des N-Halbleiterbereichs 12a gebildet, während ein stark dotierter N-Dotierungsbereich (erster Dotierungsbereich) 15 innerhalb des P-Halbleiterbereichs 14 vorgesehen ist. Der P-Halbleiterbereich 14 ist den N-Dotierungsbereich umgebend gebildet. Eine Elektrodenschicht (erste Elektrodenschicht) 16, die als eine Emitterelektrode dient, die mit dem Emitterelektrodenknoten 14 verbunden ist, ist in Kontakt mit dem P-Halbleiterbereich 14 und dem N-Dotierungsbereich 15 gebildet. Durch die Emitterelektrodenschicht 16 werden das Backgate und die Source des N-Kanal-MOS-Transistors NQ, der in 1 gezeigt ist, elektrisch zusammen mit dem Emitterelektrodenknoten 4 verbunden.
  • Eine Elektrodenschicht (zweite Elektrodenschicht) 18, die als eine Gateelektrode dient, die mit dem Gateelektrodenknoten 7 verbunden ist, ist auf der Oberfläche des P-Halbleiterbereichs 14 gebildet, wobei ein Gateisolierfilm (erster isolierender Film) 17 dazwischen gebildet ist. Der Gateisolierfilm 17 und die Gateelektrodenschicht 18 sind so gebildet, dass sie sich zu einer Position oberhalb des N-Halbleiterbereichs 12a erstrecken und einen Kanal an der Oberfläche des P-Halbleiterbereichs 14 zwischen dem N-Dotierungsbereich 15 und dem N-Halbleiterbereich 12a gemäß einer Steuerspannung Vg1 bilden.
  • P-Dotierungsbereiche (zweiter und dritter Dotierungsbereich) 19a und 19b, die von dem P-Halbleiterbereich 14 und voneinander beabstandet sind, sind an der Oberfläche des N-Halbleiterbereichs 12a gebildet. Eine Elektrodenschicht (vierte Elektrodenschicht) 21, die als Gateelektrodenknoten 6 dient, ist auf dem N-Halbleiterbereich 12a zwischen den P-Dotierungsbereichen 19a und 19b gebildet, wobei ein Gateisolierfilm (zweiter isolierender Film) 20 darunter gebildet ist. Ein N-Dotierungsbereich (vierter Dotierungsbereich) 22 ist benachbart zu dem P-Dotierungsbereich 19b gebildet. Eine Elektrodenschicht (dritte Elektrodenschicht) 23, die als eine Kollektor elektrode dient, die mit dem Kollektorelektrodenknoten 3 verbunden ist, der in 1 gezeigt ist, ist an der Oberfläche des P-Dotierungsbereichs 19a gebildet. Eine Elektrodenschicht (vierte Elektrodenschicht) 24, die als Basiselektrodenknoten 5 dient, der in 1 gezeigt ist, ist auf der Oberfläche von sowohl dem Dotierungsbereich 19b als auch des Dotierungsbereichs 22 gebildet.
  • Ein N-Dotierungsbereich (fünfter Dotierungsbereich) 25 ist innerhalb und an der Oberfläche des N-Halbleiterbereichs 12b gebildet. Eine Elektrodenschicht (fünfte Elektrodenschicht) 26, die elektrisch mit der Gateelektrodenschicht 21 verbunden ist, ist auf der Oberfläche des N-Dotierungsbereichs 25 gebildet. Die Elektrodenschicht 26 entspricht einer Kathodenelektrode des Diodenelements Di, das in 1 gezeigt ist. Wenn das Diodenelement Di sich in dem nicht leitenden Zustand befindet, tritt ein Durchbruch in dem P-Halbleiterbereich 10 zwischen den N-Halbleiterbereichen 12a und 12b auf (d. h. ein Durchbruchszusammenbruch tritt in dem PN-Übergang auf), und eine Durchbruchsspannung beschränkt die Spannung, die an die Gateelektrodenschicht 21 angelegt ist.
  • Genauer, wenn die Spannung zwischen dem N-Dotierungsbereich 22 und dem P-Halbleitersubstratbereich 10 die Durchbruchsspannung erreicht, reicht eine Verarmungsschicht von dem N-Dotierungsbereich 22 bis zu dem Halbleitersubstratbereich 10 und ein Durchbruchszusammenbruch tritt in den PN-Übergang an der Oberfläche des P-Halbleitersubstratbereichs 10 auf. Wenn die Verarmungsschicht sich von dem N-Dotierungsbereich 25 erstreckt, um den Halbleitersubstratbereich 10 zu erreichen, tritt der Durchbruchszusammenbruch in den PN-Übergang zwischen dem N-Halbleiterbereich 12b und dem Halbleitersubstratbereich 10 auf.
  • Durch den Durchbruchszusammenbruch wird eine elektrische Verbindung an der Oberfläche des P-Halbleitersubstratbereichs 10 zwischen den N-Halbleiterbereichen 12a und 12b über die Verarmungsschicht hergestellt, und die von dem N-Dotierungsbereich 22 erzeugte Spannung wird zu der Gateelektrodenschicht 21 über den N-Dotierungsbereich 25 und die Elektrodenschicht 26 übertragen, so dass das Absenken des Gatepotentials Vg2 unterdrückt wird. Wenn das Gatepotential Vg2 ansteigt, nimmt der Kanalwiderstand des P-Kanal-MOS-Transistors zu zum Absenken des Spannungspegels des N-Dotierungsbereichs 22, so dass der Durchbruchszusammenbruch in dem PN-Übergang an der Oberfläche des Halbleitersubstratbereichs 10 verschwindet, zum Anhalten des Ansteigens des Gatepotentials Vg2. Somit wird der Spannungspegel der Gateelektrodenschicht 21 auf einem Spannungspegel gehalten, der durch die Durchbruchsspannung bestimmt ist, höher als das Emitterpotential Ve der Emitterelektrodenschicht 16.
  • Bei der in 3 gezeigten Struktur ist der N-Kanal-MOS-Transistor NQ im wesentlichen aus dem P-Halbleiterbereich 14, dem N-Dotierungsbereich 15, dem Gateisolierfilm 17, der Elektrodenschicht 18 und dem N-Halbleiterbereich (Driftschicht) 12a gebildet. Der N-Kanal-MOS-Transistor NQ weist das Backgate auf, das aus dem P-Halbleiterbereich 14 gebildet ist, und das Backgate und die Source (Dotierungsbereich 15) davon sind elektrisch miteinander durch die Elektrodenschicht 16 verbunden.
  • Der P-Kanal-MOS-Transistor PQ ist grundsätzlich aus den P-Dotierungsbereichen 19a und 19b, dem N-Halbleiterbereich 12a, dem Gateisolierfilm 20 und der Elektrodenschicht 21 gebildet. Der N-Halbleiterbereich 12a, der als das Backgate des P-Kanal-MOS-Transistors PQ dient, ist mit der Elektrodenschicht 24 über den N-Dotierungsbereich 22 gekoppelt. Diese Anordnung implemen tiert eine Struktur, in der das Backgate und das Drain des P-Kanal-MOS-Transistors PQ zusammen mit der Elektrodenschicht 24 verbunden sind, die elektrisch mit dem Basiselektrodenknoten 5 verbunden ist.
  • Das Diodenelement Di ist im Wesentlichen aus dem N-Dotierungsbereich 25, dem N-Halbleiterbereich 12b, dem P-Halbleitersubstratbereich 10 und den P-Halbleiterbereichen 13 und 14 gebildet. Die Kapazität des PN-Übergangs zwischen dem N-Halbleiterbereich 12b und den P-Halbleitersubstratbereichen 10 wird zum Senken des Potentials Vg2 des Gateelektrodenknotens 6 durch die Kapazitätsteilung nach Einschalten des IGBT benutzt.
  • Der PNP-Bipolartransistor BT ist im Wesentlichen aus dem P-Dotierungsbereich 19a, dem N-Halbleiterbereich 12a und den P-Halbleiterbereichen 13 und 14 gebildet. Der N-Halbleiterbereich 12a dient als der Basisbereich des bipolaren Transistors.
  • Bei der in 3 gezeigten Struktur wird nach Einschalten des IGBT die Steuerspannung Vg1, die an die Elektrodenschicht 18 angelegt ist, auf den positiven Spannungspegel gesetzt, und ein Kanal wird an der Oberfläche des P-Halbleiterbereichs 14 zwischen dem N-Dotierungsbereich 15 und dem N-Halbleiterbereich 12a gebildet, so dass Elektronen von der Emitterelektrodenschicht 16 zu dem N-Halbleiterbereich 12a fließen. Zu dieser Zeit fließen die Löcher von der Kollektorelektrodenschicht 23 durch den P-Dotierungsbereich 19a in den N-Halbleiterbereich 12a. Folglich tritt die Leitfähigkeitsmodulation in den N-Halbleiterbereich 12a auf, dessen Widerstandswert wiederum gesenkt wird zum Bewirken eines größeren Stromflusses in dem N-Halbleiterbereich 12a. Als Reaktion darauf nimmt der Basisstrom des bipolaren Transistors BT zu, und der bipolare Transistor BT wird eingeschaltet.
  • Selbst wenn das Potential der Kollektorelektrodenschicht 23 nach dem Einschalten absinkt, ist die Potentialdifferenz zwischen dem P-Dotierungsbereich 19a und der Gateelektrodenschicht 21 gleich oder niedriger als die Schwellenspannung Vthp des P-Kanal-MOS-Transistors, und der P-Kanal-MOS-Transistor wird ausgeschaltet (nicht leitend) gehalten. Daher wird kein nachteiliger Effekt auf die Lieferung der Löcher von der Kollektorelektrodenschicht 23 zu dem N-Halbleiterbereich 12a ausgeübt.
  • Zu der Zeit des Einschaltens sind die Dotierungsbereiche 19a, 19b und 22 auf dem Potentialpegel im Wesentlichen gleich zu dem des N-Halbleiterbereichs 12a und somit im Wesentlichen gleich zu dem Emitterpotential Ve. Der Halbleitersubstratbereich 10 ist auf dem Pegel des Emitterpotentials Ve. Der PN-Übergang zwischen dem N-Halbleiterbereich 12b und dem Halbleitersubstratbereich 10 ist in dem Rückwärtsvorspannungszustand, und das Diodenelement Di ist ausgeschaltet gehalten.
  • Zu der Zeit des Abschaltens des IGBTs wird die Steuerspannung Vg1 an die Gateelektrodenschicht 18 auf z. B. 0 V gesetzt und der Kanal (Inversionsschicht) an der Oberfläche des P-Halbleiterbereichs 14 verschwindet. Folglich wird der Stromflusspfad zu dem N-Halbleiterbereich 12a abgetrennt, und der bipolare Transistor BT geht in den ausgeschalteten Zustand über. Wenn die Spannung Vc an der Kollektorelektrodenschicht 23 ansteigt, überschreitet die Potentialdifferenz zwischen dem P-Dotierungsbereich 19a und der Gateelektrodenschicht 21 die Schwellenspannung Vthp des P-Kanal-MOS-Transistors, und der P-Kanal-MOS-Transistor wird eingeschaltet. Ein Kanal wird an der Oberfläche des N-Halbleiterbereichs 12a zwischen den P-Dotierungsbereichen 19a und 19b gebildet, so dass der P-Dotierungsbereich 19b die Löcher, die von der Kollektorelektro denschicht 23 geliefert werden, und die Träger (Löcher), die in dem N-Halbleiterbereich 12a verbleiben, absorbiert, und die Lieferung der Löcher zu dem N-Halbleiterbereich 12a wird abgeschnitten.
  • Wenn die Ausgabe der verbleibenden Träger (Löcher), die in dem Halbleiterbereich 12a verbleiben, über die Emitterelektrodenschicht 16 beendet ist, wird der bipolare Transistor ausgeschaltet, und der IGBT ist ausgeschaltet. In dem Aus-Zustand ist der PN-Übergang zwischen dem N-Halbleiterbereich 12a und dem P-Halbleitersubstratbereich 10 in einen Rückwärtsvorspannungszustand gesetzt, und die Verarmungsschicht expandiert von dem P-Halbleitersubstratbereich 10 in den N-Halbleiterbereich 12a und erreicht schließlich die Oberfläche des N-Halbleiterbereichs 12a. Folglich wird die elektrische Feldkonzentration an der Oberfläche des N-Halbleiterbereichs 12a gemindert zum Implementieren der hohen Durchbruchs (Widerstands) spannungsstruktur.
  • Nach dem Ausschalten des IGBT wird der Pegel der Gatespannung Vg2 an der Gateelektrodenschicht 21 angehoben gemäß dem Ansteigen des Kollektorpotentials Vc durch die kapazitive Koppelung über die Gatekapazität. Bei dieser Tätigkeit beschränkt die kapazitive Koppelung durch die Kapazität des PN-Übergangs zwischen dem N-Halbleiterbereich 12b und dem Halbleitersubstratbereich 10 das Ansteigen des Gatepotentials Vg2. Wenn die Spannungsdifferenz (Vc – Vg2) gleich oder niedriger als die Schwellenspannung Vthp wird, wird ein Kanal unter der Gateelektrodenschicht 21 gebildet, und die P-Dotierungsbereiche 19a und 19b und der N-Halbleiterbereich 12a nehmen das gleiche Potential über diesen Kanal an, so dass die Lieferung der Löcher zu dem N-Halbleiterbereich 12a von der Kollektorelektrodenschicht 23 abgeschnitten wird.
  • Durch den P-Dotierungsbereich 19b, die Basiselektrodenschicht 24 und den N-Dotierungsbereich 22 wird das Kollektorpotential Vc übertragen. Folglich geht der PN-Übergang zwischen dem N-Halbleiterbereich 12a und dem Halbleitersubstratbereich 10 in einen Rückwärtsvorspannungszustand, und der Durchbruchszusammenbruch tritt in den PN-Übergängen zwischen den N-Halbleiterbereichen 12a und 12b auf, so dass der Durchbruchszustand zwischen den N-Halbleiterbereichen 12a und 12b hergestellt wird. Diese Durchbruchsspannung unterdrückt das Senken des Spannungspegels der Steuerspannung Vg2, so dass das Gatepotential Vg2 auf diesem Spannungspegel gehalten wird.
  • Das Gatepotential Vg2 an der Gateelektrodenschicht 21 ist auf einem Pegel zwischen dem Emitterpotential (Ve) und dem Kollektorpotential (Vc). Daher ist die Spannung, die über den Gateisolierfilm 20 angelegt ist, d. h. die Differenz zwischen der Spannung an der Kollektorelektrodenschicht 23 und der Steuerspannung Vg2 an der der Gateelektrodenschicht 21 kleiner als die Kollektor-Emitter-Spannung. Daher kann die Filmdicke des Gateisolierfilms 20 klein sein. Da es möglich ist, die Spannung zu mindern, die über den Gateisolierfilm 20 angelegt ist, ist es nicht notwendig, eine Struktur zu verwenden zum Sichern der Widerstandsspannung, wie Sicherstellen eines langen Abstands zwischen der der Kollektor- und Gateelektrodenschicht 23 und 21, oder eines großen Abstands zwischen der Gate- und Basiselektrodenschicht 21 und 24, als auch eines großen Abstands zwischen der Gate- und Kollektorelektrodenschicht 21 und 23. Somit kann das ganze Layoutgebiet der Halbleitervorrichtung klein sein.
  • Wenn der Durchbruch zwischen den N-Halbleiterbereichen 12a und 12b gemäß der Kollektorspannung auftritt, die von der Kollektor elektrodenschicht 23 angelegt ist, unterdrückt die Durchbruchsspannung das Senken des Spannungspegels der Steuerspannung Vg2. Daher wird der Abstand zwischen N-Halbleiterbereichen 12a und 12b auf ein Ausmaß gesetzt, das den Durchbruch verursacht. Gemäß der ersten Ausführungsform der Erfindung ist, wie oben beschrieben wurde, das Diodenelement als das Spannungsminderungselement zwischen den Gate- und Emitterelektrodenknoten des P-Kanal-MOS-Transistors geschaltet, der zum Verringern des Ausschaltverlusts verwendet wird. Diese Struktur kann die Spannung mindern, die über den Gateisolierfilm des P-Kanal-MOS-Transistors bei dem Ausschalten desselben angelegt wird, ohne dass nachteilig die Ein- und Aus-Tätigkeiten des P-Kanal-MOS-Transistors beeinflusst werden. Folglich kann die Halbleitervorrichtung einer kleinen Belegungsfläche, einer hohen Widerstandsspannungsstruktur und eines niedrigen Verlusts implementiert werden.
  • [Zweite Ausführungsform]
  • 4 zeigt eine elektrische Äquivalentschaltung einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der Erfindung. Die in 4 gezeigte Halbleitervorrichtung unterscheidet sich in der folgenden Struktur von der Halbleitervorrichtung gemäß der in 1 gezeigten ersten Ausführungsform. Eine Zenerdiode ZDi ist in Rückwärtsrichtung zwischen dem Basiselektrodenknoten 5 des bipolaren Transistors BT und dem Gateelektrodenknoten 6 des MOS-Transistors PQ geschaltet. Die Zenerdiode ZDi weist eine Anode auf, die mit der Kathode des Diodenelements Di und der Gateelektrode des MOS-Transistors PQ verbunden ist, und weist eine Kathode auf, die mit dem Basiselektrodenknoten 5 verbunden ist.
  • Die Zenerdiode ZDi ist eine Konstantspannungsdiode und wird eingeschaltet, wenn eine Rückwärtsvorspannung daran angelegt wird, zum Verursachen einer Spannung (Zenerspannung) einer konstanten Größe zwischen ihrem Basis- und Gateelektrodenknoten 5 und 6.
  • Andere Strukturen der in 4 gezeigten Halbleitervorrichtung sind die gleichen wie jene der in 1 gezeigten Halbleitervorrichtung. Den entsprechenden Abschnitten sind die gleichen Bezugszeichen zugeordnet, und die Beschreibung davon wird nicht wiederholt.
  • 5 zeigt schematisch eine Schnittstruktur der in 4 gezeigten Halbleitervorrichtung. Die in 5 gezeigte Vorrichtungsstruktur unterscheidet sich von der Querschnittsstruktur der in 3 gezeigten Halbleitervorrichtung. In dem N-Halbleiterbereich (erster Halbleiterbereich) 12a ist ein P-Dotierungsbereich (siebter Dotierungsbereich) 28 benachbart zu dem N-Dotierungsbereich (vierter Dotierungsbereich) 22 gebildet, und ein stark dotierter N-Dotierungsbereich (sechster Dotierungsbereich) 29 ist an und in Kontakt mit einem Boden des P-Dotierungsbereichs 28 gebildet. Der P-Dotierungsbereich 28 ist mit der Gateelektrodenschicht 21 und der Kathodenelektrodenschicht 26 über eine Elektrodenschicht 30 verbunden. Der P-Dotierungsbereich 28 entspricht einer Anode der Zenerdiode ZDi, und der N-Dotierungsbereich 29 entspricht einer Kathode der Zenerdiode ZDi. Aufgrund der Dotierungsbereiche 28 und 29 kann die Zenerdiode in dem N-Halbleiterbereich 12a mit einer einfachen Struktur gebildet werden, und es ist nicht notwendig, extern eine Zenerdiode getrennt anzuordnen.
  • Andere Strukturen der in 5 gezeigten Halbleitervorrichtung sind die gleichen wie jene der in 3 gezeigten Halbleiter vorrichtung. Den entsprechenden Abschnitten sind die gleichen Bezugszeichen zugeordnet, und die Beschreibung davon wird nicht wiederholt.
  • Wie oben beschrieben wurde in Zusammenhang mit der ersten Ausführungsform der Erfindung, wird zu der Zeit des Ausschaltens des IGBT 2 der Durchbruch zwischen dem N-Halbleiterbereich 12b, der als die Kathode des Diodenelements Di dient, und dem N-Halbleiterbereich 10, der als das Backgate des P-Kanal-MOS-Transistors dient, verursacht zum Unterdrücken des Absenkens des Potentialpegels der Gatespannung Vg2. Zum Verstärken der Tätigkeit des P-Kanal-MOS-Transistors zu der Zeit des Ausschaltens des IGBT, d. h. zum Vergrößern der Tätigkeit des Unterdrückens des Flusses von Löchern in den Basisbereich (Halbleiterbereich 12a) ist es bevorzugt, dass das Gatepotential Vg2 niedriger ist. Ein übermäßig niedriges Gatepotential Vg2 kann jedoch möglicherweise das folgende Problem verursachen. Wenn die Kollektorspannung Vc der Kollektorelektrodenschicht 23 ansteigt, tritt eine große Potentialdifferenz zwischen den P-Dotierungsbereich 19a und der Gateelektrodenschicht 21 auf, und die über den Gateisolierfilm 20 angelegte Spannung wird übermäßig hoch, so dass die Widerstandsfähigkeiten beeinträchtigt werden können. Wenn weiterhin eine relative Potentialdifferenz zwischen den N-Halbleiterbereichen 12a und 12b groß ist, kann die PN-Übergangsdurchbruchsspannung nicht sichergestellt werden, und die Widerstandsspannung des IGBT ist möglicherweise niedriger.
  • Zum Vermeiden des obigen Problems ist die Zenerdiode ZDi angeordnet. Genauer, wenn das Gatepotential Vg2 sinkt und das Kollektorpotential Vc steigt zum Verursachen einer großen Potentialdifferenz zwischen dem Basis- und Gateelektrodenknoten 5 und 6, unterdrückt der Zenerdurchbruch der Zenerdiode ZDi das Sinken des Gatepotentials Vg2.
  • Genauer, wie in 5 gezeigt ist, ist der Basiselektrodenknoten 5 mit dem Backgate des P-Kanal-MOS-Transistors oder dem Basisbereich des bipolaren Transistors durch die Elektrodenschicht 24 und den N-Dotierungsbereich 22 verbunden und ist elektrisch mit der Kollektorelektrodenschicht 23 (Kollektorelektrodenknoten 3) über den P-Dotierungsbereich 19a verbunden. Wenn daher das Gatepotential Vg2 sinkt, wird eine Rückwärtsvorspannung zwischen den Dotierungsbereichen 29 und 28 angelegt zum Bewirken des Zenerdurchbruchs an dem PN-Übergang zwischen den P- und N-Dotierungsbereichen 28 und 29. Über diesen PN-Übergang, an den der Zenerdurchbruch auftritt, wird der Strom von dem N-Halbleiterbereich 12a zu der Gateelektrodenschicht 21 (Gateelektrodenknoten 6) geliefert zum Anheben des Potentialpegels des Gatepotentials Vg2. Somit wird das Gatepotential Vg2 an den Potentialpegel geklemmt, der niedriger als das Kollektorpotential Vc ist, durch die Zenerspannung. Dadurch ist es zu der Zeit des Ausschaltens des IGBT möglich, das Anlegen einer hohen Spannung über den Gateisolierfilm 20 des P-Kanal-MOS-Transistors zu unterdrücken und einen übermäßigen Anstieg der Potentialdifferenz zwischen den N-Halbleiterbereichen 12a und 12b zu verhindern, und das Absinken der Durchbruchsspannung des IGBT für sich wird unterdrückt.
  • Die Spannungsminderungstätigkeit durch das Diodenelement Di ist im Wesentlichen die gleiche wie bei der ersten Ausführungsform.
  • Gemäß der zweiten Ausführungsform der Erfindung ist, wie oben beschrieben wurde, die Konstantspannungsdiode (Zenerdiode) zwischen den Basiselektrodenknoten des bipolaren Transistors und den Gateelektrodenknoten des P-Kanal-MOS-Transistors geschaltet. Somit kann der folgende vorteilhafte Effekt erzielt werden, zusätzlich zu dem vorteilhaften Effekt der ersten Ausführungsform. Es ist möglich, die Zunahme der Differenz zwischen dem Kollektorpotential und dem Gatepotential des P-Kanal-MOS-Transistors zu der Zeit des Ausschaltens des IGBTs zu unterdrücken, und die Widerstandsspannung des P-Kanal-MOS-Transistors kann sichergestellt werden. Es ist auch möglich, eine Verschlechterung der Durchbruchseigenschaften des IGBTs selbst zu unterdrücken aufgrund der Durchbruchsspannung.
  • [Dritte Ausführungsform]
  • 6 zeigt eine elektrische Äquivalentschaltung einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der Erfindung. Die in 6 gezeigte Halbleitervorrichtung unterscheidet sich in der folgenden Struktur von der Halbleitervorrichtung gemäß der in 4 gezeigten zweiten Ausführungsform. Genauer, die Zenerdiode (Konstantspannungsdiode) ZDi ist zwischen den Kollektorelektrodenknoten 3 und den Gateelektrodenknoten 6 des P-Kanal-MOS-Transistors geschaltet. Die anderen Strukturen der in 6 gezeigten Halbleitervorrichtung sind die gleichen wie die der in 4 gezeigten Halbleitervorrichtung. Den entsprechenden Abschnitten sind die gleichen Bezugszeichen zugeordnet, und die Beschreibung davon wird nicht wiederholt.
  • Die Zenerdiode ZDi weist eine Anode, die mit dem Gateelektrodenknoten 6 des MOS-Transistors PQ und der Kathode des Diodenelements Di verbunden ist, und eine Kathode, die mit dem Kollektorelektrodenknoten 3 verbunden ist, auf.
  • Bei der in 6 gezeigten Halbleitervorrichtung schaltet die Zenerdiode ZDi ein, wenn eine große Differenz zwischen dem Kollektorpotential Vc des Kollektorelektrodenknotens 3 und dem Gatepotential Vg2 des Gateelektrodenknotens 6 auftritt, zum Klemmen des Gatepotentials Vg2 auf dem Spannungspegel, der niedriger als das Kollektorpotential Vc um die Zenerdurchbruchsspannung ist. Daher kann die in 6 gezeigte Halbleitervorrichtung im Wesentlichen den gleichen Effekt wie die zweite Ausführungsform durch die gleiche Tätigkeit wie die der Vorrichtung gemäß der zweiten Ausführungsform erzielen.
  • [Vierte Ausführungsform]
  • 7 zeigt eine elektrische Äquivalentschaltung einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der Erfindung. Die in 7 gezeigte Halbleitervorrichtung unterscheidet sich von der in 1 gezeigten Halbleitervorrichtung in der folgenden Struktur. Ein PNP-Bipolartransistor (zweiter Bipolartransistor) BBD ist zwischen den Basiselektrodenknoten 5 des bipolaren Transistors BT und die Kathodenelektrode des Diodenelements Di geschaltet. Der PNP-Bipolartransistor BBD weist eine Basis und einen Emitter auf, die zusammen mit dem Basiselektrodenknoten 5 verbunden sind, und weist einen Kollektor auf, der mit der Kathode des Diodenelements Di und dem Gateelektrodenknoten 6 des P-Kanal-MOS-Transistors PQ verbunden ist. Der bipolare Transistor BBD weist die Basis und den Emitter auf, die miteinander verbunden sind, und ist äquivalent als eine Diode tätig, wobei der Kollektor eine Anode ist und eine Basis und ein Emitter eine Kathode sind. Wenn das Gatepotential Vg2 abnimmt, verursacht eine Rückwärtsvorspannung einen Durchbruch zwischen dem Kollektor und dem Emitter zum Unterdrücken des Absenkens des Gatepotentials Vg2.
  • Die anderen Strukturen der in 7 gezeigten Halbleitervorrichtung sind die gleichen wie jene der in 1 gezeigten Halbleitervorrichtung. Den entsprechenden Abschnitten sind die gleichen Bezugszeichen zugeordnet, und die Beschreibung davon wird nicht wiederholt.
  • 8 zeigt schematisch eine Schnittstruktur der in 7 gezeigten Halbleitervorrichtung. Die in 8 gezeigte Halbleitervorrichtung unterscheidet sich von der in 3 gezeigten Halbleitervorrichtung in der folgenden Struktur. Ein P-Dotierungsbereich (sechster Dotierungsbereich) 32 ist an der Oberfläche des N-Halbleiterbereichs (erster Halbleiterbereich) 12a benachbart zu dem N-Dotierungsbereich (vierter Dotierungsbereich) 22 gebildet, der die Basiselektrode des PNP-Bipolartransistors BT bildet. Zusätzlich ist ein P-Dotierungsbereich (siebter Dotierungsbereich) 34 beabstandet von dem Dotierungsbereich 32 an der Oberfläche des N-Halbleiterbereichs 12a gebildet. Eine Elektrodenschicht (fünfte Elektrodenschicht) 35, die den Basiselektrodenknoten 5 des PNP-Bipolartransistors BT bildet, ist elektrisch mit dem P-Dotierungsbereich 19, dem N-Dotierungsbereich 22 und dem P-Dotierungsbereich 32 verbunden. Der P-Dotierungsbereich 34 ist elektrisch mit der Elektrodenschicht (vierte Elektrodenschicht) 21 verbunden, die den Gateelektrodenknoten 6 des P-Kanal-MOS-Transistors bildet, über eine Elektrodenschicht 36.
  • Andere Schnittstrukturen der in 8 gezeigten Halbleitervorrichtung sind die gleichen wie jene der in 3 gezeigten Halbleitervorrichtung. Den entsprechenden Abschnitten sind die gleichen Bezugszeichen zugeordnet, und die Beschreibung davon wird nicht wiederholt.
  • Bei der in 8 gezeigten Halbleitervorrichtung ist der PNP-Bipolartransistor BBD aus dem P-Dotierungsbereich 32, dem N-Halbleiterbereich 12a, dem N-Dotierungsbereich 22 und dem P-Dotierungsbereich 34 gebildet. Genauer, der bipolare Transistor BBD weist eine Basis, die aus dem N-Halbleiterbereich 12a und dem N-Dotierungsbereich 22 gebildet ist, einen Emitter, der aus dem P-Dotierungsbereich 32 gebildet ist, und einen Kollektor, der aus dem P-Dotierungsbereich 34 gebildet ist, auf. Die Elektrodenschicht 35 verbindet die Basis und den Emitter des bipolaren Transistors BBD. Aufgrund der Anordnung der P-Dotierungsbereiche 32 und 34 an der Oberfläche des N-Halbleiterbereichs 12a mit einem Raum dazwischen kann der BBD mit einer einfachen Struktur gebildet werden und daher leicht eingebettet werden.
  • Bei dem Ausschalten des IGBT 2 steigt das Kollektorpotential Vc. Zu dieser Zeit senkt das Diodenelement Di das Gatepotential Vg2 ab, und der MOS-Transistor PQ geht in den leitenden Zustand. Als Reaktion darauf steigt das Potential der Dotierungsbereiche 22 und 33 gemäß der Kollektorspannung Vc. Bei dieser Tätigkeit wird, wenn das Gatepotential Vg2 übermäßig absinkt zum Verursachen einer Potentialdifferenz zwischen dem Basiselektrodenknoten 5 und dem Gateelektrodenknoten 6 gleich oder höher als die Durchbruchsspannung, eine Verarmungsschicht zwischen den P-Dotierungsbereichen 32 und 34 gebildet, und ein Durchbruchszusammenbruch tritt in den PN-Übergang zwischen dem P-Dotierungsbereich 32 und dem Halbleiterbereich 12a auf. Folglich wird das Absenken des Spannungspegels des Gatepotentials Vg2 unterdrückt gemäß der Spannung, die über den P-Kanal-MOS-Transistor PQ in dem leitenden Zustand angelegt wird.
  • Dieser bipolare Transistor BBD ist ähnlich tätig wie die Zenerdiode ZDi in der dritten Ausführungsform zum Klemmen des Gatepotentials Vg2 des Gateelektrodenknotens 6. Wenn das Gatepotentials Vg2 des Gateelektrodenknotens 6 übermäßig abgesenkt wird, werden die Verarmungsschichten zwischen den P-Dotierungsbereichen 34 und 32 miteinander verbunden, und der Durchbruchszusammenbruch tritt in den PN-Übergang zwischen den Dotierungsbereich 34 und den N-Halbleiterbereich 12a auf. Dadurch werden die Basis/der Emitter und der Kollektor in dem bipolaren Transistor BBD verbunden, und das Potentialabsenken des Gatepotentials Vg2 wird unterdrückt. Bei dieser Tätigkeit wird das Durchbruchsphänomen des bipolaren Transistors BBD oder der Durchbruchszusammenbruch des PN-Übergangs benutzt. Die Durchbruchsspannung kann durch eine Dotierungskonzentration und einen Abstand zwischen den Dotierungsbereichen 32 und 34 eingestellt werden. Weiter kann die Durchbruchsspannung auf einen Potentialpegel höher als der Potentialpegel gesetzt werden, der den Lawinenzusammenbruch verursacht, im Vergleich mit dem Fall des Benutzens der Diode, und der Potentialpegel des Gatepotentials Vg2 kann auf einen Spannungspegel niedriger als der Spannungspegel in dem Fall gesetzt werden, in dem der Lawinenzusammenbruch benutzt wird.
  • In 7 wird der PNP-Bipolartransistor BBD benutzt. Ein NPN-Bipolartransistor kann zum Erzielen der obigen Durchbruchseigenschaften benutzt werden. Wenn solch ein NPN-Bipolartransistor benutzt wird, werden eine Basis und ein Kollektor davon zusammen mit dem Gateelektrodenknoten 6 verbunden und ein Emitter davon wird mit dem Basiselektrodenknoten 5 verbunden. Dadurch kann die Pegelabsenkung des Gatepotentials Vg2 unterdrückt werden, indem das Durchbruchsphänomen an dem PN-Übergang benutzt wird.
  • Gemäß der vierten Ausführungsform der Erfindung ist, wie oben beschrieben wurde, der diodengeschaltete bipolare Transistor zwischen den Basiselektrodenknoten des bipolaren Transistors des IGBT und den Gateelektrodenknoten des P-Kanal-MOS-Transistor geschaltet. Der folgende vorteilhafte Effekt kann zusätzlich zu den vorteilhaften Effekten der ersten Ausführungsform erzielt werden. Übermäßiges Absenken des Gatepotentials des P-Kanal-MOS-Transistors kann verhindert werden, und die Widerstandsspannung des Gateisolierfilms des P-Kanal-MOS-Transistors kann sichergestellt werden. Das Durchbruchsphänomen an dem PN-Übergang wird benutzt, und die Einstellung kann ausgeführt werden auf der Grundlage der Dotierungskonzentrationen der P-Dotierungsbereiche und des Halbleiterbereichs als auch auf der Grundlage des Abstands zwischen den Emitter- und Kollektordotierungsbereichen, und die Durchbruchsspannung kann genauer eingestellt werden als in dem Fall, in dem der Lawinenzusammenbruch oder der Zenerzusammenbruch benutzt wird. Zusätzlich kann das Gatepotential des P-Kanal-MOS-Transistors auf einen niedrigen Potentialpegel gesetzt werden, und der P-Kanal-MOS-Transistor kann schnell in den Ein-Zustand beim Einschalten des IGBT übergeführt werden.
  • Der Betrieb und der Effekt des Diodenelements Di sind im Wesentlichen die gleichen wie jene in der ersten Ausführungsform.
  • [Fünfte Ausführungsform]
  • 9 ist eine elektrische Äquivalentschaltung einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der Erfindung. Die in 9 gezeigte Halbleitervorrichtung unterscheidet sich von der in 7 gezeigten Halbleitervorrichtung in dem folgenden Schaltungsaufbau. Ein diodengeschalteter PNP-Bipolartransistor (zweiter Bipolartransistor) BBD2 ist nicht zwischen den Basiselektrodenknoten 5 und den Gateelektrodenknoten 6 geschaltet, sondern zwischen den Kollektorelektrodenknoten (erster Elektrodenknoten) 3 und den Gateelektrodenknoten 6. Der PNP-Bipolartransistor BBD2 weist eine Basis und einen Emitter auf, die zusammen mit dem Kollektorelektrodenknoten 3 verbunden sind, und er weist einen Kollektor auf, der mit dem Gateelektrodenknoten 6 verbunden ist. Der andere Aufbau der in 9 gezeigten Halbleitervorrichtung ist der gleiche wie jener der in 7 gezeigten Halbleitervorrichtung. Den entsprechenden Abschnitten sind die gleichen Bezugszeichen zugeordnet, und die Beschreibung davon wird nicht wiederholt.
  • Bei dem Aufbau der in 9 gezeigten Halbleitervorrichtung bewirkt, wenn eine große Spannungsdifferenz zwischen dem Kollektorpotential Vc des Kollektorelektrodenknotens 3 und dem Gatepotential Vg2 des Gateelektrodenknotens 6 erzeugt wird, der bipolare Transistor BBD2 das Durchbruchsphänomen aufgrund der Rückwärtsvorspannung davon zum Unterdrücken des Absenkens des Gatepotentials Vg2 durch die Durchbruchsspannung. Dadurch wird das Absenken des Gatepotentials Vg2 des P-Kanal-MOS-Transistors PQ unterdrückt, und diese Ausführungsform kann den gleichen Effekt erzielen wie die vierte Ausführungsform. Spezielle Tätigkeiten des PNP-Bipolartransistors BBD2 sind im Wesentlichen die gleichen wie jene der vierten Ausführungsform. Genauer, der PN-Übergang zwischen der Basis und dem Kollektor verursacht den Durchbruchszusammenbruch durch die Rückwärtsvorspannung zum Liefern des Stroms von dem Kollektorelektrodenknoten 3 zu dem Gateelektrodenknoten 6. In diesem Zustand nimmt die Spannung zwischen dem Kollektor- und Gateelektrodenknoten 3 und 6 den Pegel der Durchbruchsspannung an.
  • Die Tätigkeit und der Effekt des Diodenelements Di sind die gleichen wie jene der ersten Ausführungsform.
  • [Modifikation]
  • 10 zeigt eine elektrische Aquivalentschaltung einer Modifikation der Halbleitervorrichtung gemäß der fünften Ausführungsform der Erfindung. Die in 10 gezeigte Halbleitervorrichtung unterscheidet sich von der in 9 gezeigten Halbleitervorrichtung in dem folgenden Schaltungsaufbau. Der PNP-Bipolartransistor BBD2 ist durch einen NPN-Bipolartransistor (zweiter Bipolartransistor) BBD3 ersetzt. Eine Basis und ein Kollektor des NPN-Bipolartransistors BBD3 sind mit dem Gateelektrodenknoten 6 verbunden, und ein Emitter davon ist mit den Kollektorelektrodenknoten 3 verbunden.
  • Der andere Aufbau der in 10 gezeigten Halbleitervorrichtung ist der gleiche wie der der in 9 gezeigten Halbleitervorrichtung. Den entsprechenden Abschnitten sind die gleichen Bezugszeichen zugeordnet, und die Beschreibung davon wird nicht wiederholt.
  • Die in 10 gezeigte Halbleitervorrichtung benutzt entsprechend das Durchbruchsphänomen (das Durchbruchsphänomen an dem PN-Übergang) durch Rückwärtsvorspannung zwischen der Basis und dem Emitter des NPN-Bipolartransistors BBD3 zum Unterdrücken des Absenkens des Gatepotentials Vg2. Daher kann der Effekt ähnlich zu dem des Aufbaus der in 9 gezeigten Halbleitervorrichtung erzielt werden.
  • Gemäß der fünften Ausführungsform der Erfindung ist, wie oben beschrieben wurde, der diodengeschaltete bipolare Transistor zwischen den Kollektorelektrodenknoten und den Gateelektrodenknoten des P-Kanal-MOS-Transistors geschaltet, und das Durchbruchsphänomen wird benutzt. Das Durchbruchsphänomen einer höheren Spannung kann bewirkt werden, und die Durchbruchsspannung kann genauer eingestellt werden, so dass das Potential des Gateelektrodenknotens zuverlässiger gesteuert werden kann. Ähnlich zu der ersten Ausführungsform können die Zusammenbruchseigenschaften des Gateisolierfilms aufrechterhalten werden, während die Ein-/Aus-Eigenschaften des P-Kanal-MOS-Transistors beibehalten werden. Weiter kann diese Ausführungsform im Wesentlichen den gleichen Effekt wie die erste Ausführungsform implementieren.
  • [Sechste Ausführungsform]
  • 11 ist eine elektrische Äquivalentschaltung der Halbleitervorrichtung gemäß einer sechsten Ausführungsform der Erfindung. Die in 11 gezeigte Halbleitervorrichtung benutzt als Spannungsminderungselement 1 einen P-Kanal-Sperrschichtfeldeffekttransistor (JFET) JQ1. Der Sperrschichtfeldeffekttransistor JQ1 weist ein Gate, das mit dem Basiselektrodenknoten 5 verbunden ist, und einen Drain- und einen Sourcebereich, die mit dem Emitterelektrodenknoten 4 bzw. dem Gateelektrodenknoten 6 verbunden sind, auf. In einem Sperrschichtfeldeffekttransistor JFET sind der Source- und Drainbereich symmetrisch gebildet, und in 11 sind Source und Drain des Sperrschichtfeldeffekttransistors JQ1 durch irgendeinen der Leitungsknoten davon vorgesehen. In der folgenden Beschreibung jedoch wird der Knoten, der mit dem Gateelektrodenknoten 6 verbunden ist, der ein höheres Potential aufweist, als der Sourceknoten bezeichnet, und der Knoten, der mit dem Emitterelektrodenknoten 4 verbunden ist, wird als der Drainknoten bezeichnet.
  • Der andere Aufbau der in 11 gezeigten Halbleitervorrichtung ist der gleiche wie jener der in 1 gezeigten Halbleitervorrichtung. Den entsprechenden Abschnitten sind die gleichen Bezugszeichen zugeordnet, und die Beschreibung davon wird nicht wiederholt.
  • 12 zeigt schematisch eine Schnittstruktur der in 11 gezeigten Halbleitervorrichtung. Die in 12 gezeigte Halbleitervorrichtung unterscheidet sich von der in 3 gezeigten Halbleitervorrichtung in der folgenden Struktur. Ein N-Halbleiterbereich (zweiter Halbleiterbereich) 12c ist beabstandet von dem N-Halbleiterbereich (erster Halbleiterbereich) 12a an der Oberfläche des Halbleitersubstratbereichs 10 gebildet. Ein P-Dotierungsbereich (fünfter Dotierungsbereich) 40 ist sich kontinuierlich erstreckend von einem Teil des Bereichs des N-Halbleiterbereichs des N-Halbleiterbereichs 12a auf einen Teil des N-Halbleiterbereichs 12c gebildet. Der P-Dotierungsbereich 40 ist elektrisch mit der Gateelektrodenschicht (vierte Elektrodenschicht) 21 über eine Elektrodenschicht 42 verbunden, die an der Oberfläche des P-Dotierungsbereichs 40 gebildet ist.
  • Die anderen Strukturen der in 12 gezeigten Halbleitervorrichtung sind die gleichen wie jene der in 3 gezeigten Halbleitervorrichtung. Den entsprechenden Abschnitten sind die gleichen Bezugszeichen zugeordnet, und die Beschreibung davon wird nicht wiederholt.
  • In der in 12 gezeigten Schnittstruktur dient der N-Dotierungsbereich 22 als die Gateelektrode des P-Kanal-Sperrschichtfeldeffekttransistors JQ1, und der P-Halbleitersubstratbereich 10 zwischen den N-Halbleiterbereichen 12a und 12b und dem P-Dotierungsbereich 40 wird als der Kanalbereich des P-Kanal-Sperrschichtfeldeffekttransistors benutzt. Der P-Dotierungsbereich 40 wird als der Sourcebereich benutzt. Die N-Halbleiterbereiche 12a und 12c sind beabstandet von einander angeordnet, und der P-Dotierungsbereich 40 ist an der Oberfläche des Halbleitersubstratbereichs 10 zwischen den N-Halbleiterbereichen 12a und 12b angeordnet. Dadurch kann der eingebettete Sperrschichtfeldeffekttransistor mit einer einfachen Struktur implementiert werden.
  • Zu der Zeit des Ausschaltens des IGBT steigt das Kollektorpotential Vc der Kollektorelektrodenschicht 23 an. Gemäß dem Ansteigen des Kollektorpotentials Vc würde das Potential des Gatepotentials Vg2 durch die Gatekapazität ansteigen. Die Gateelektrodenschicht 21 ist mit dem P-Halbleitersubstratbereich 10 über den P-Dotierungsbereich 40 gekoppelt, und der Potentialpegel der Gateelektrodenschicht 21 wird unterdrückt. Folglich schaltet der P-Kanal-MOS-Transistor PQ leitend, um den P-Dotierungsbereich 19a und den N-Halbleiterbereich 12a auf den gleichen Spannungspegel zu setzen, und die Lieferung von Löchern von dem Kollektorelektrodenknoten 23 zu dem N-Halbleiterbereich 12a wird abgeschnitten. Somit schaltet der PNP-Bipolartransistor BT schnell aus.
  • Gemäß dem Anstieg des Kollektorpotentials Vc steigt das Potential des N-Halbleiterbereichs 12a, um die Vorspannung des PN-Übergangs zwischen dem Halbleiterbereich 12a und dem Halbleitersubstratbereich 10 umzukehren, so dass sich die Verarmungsschicht in dem Halbleitersubstratbereich 10 zwischen den N-Halbleiterbereichen 12a und 12c expandiert. In diesem Zustand ist, bis der Halbleitersubstratbereich 10 zwischen den Halbleiterbereichen 12a und 12c vollständig verarmt ist, der P- Dotierungsbereich 40 mit dem Emitterelektrodenknoten 4 über die P-Halbleiterbereiche 10 und 14 verbunden, und das Gatepotential Vg2 wird auf dem Pegel des Emitterpotentials Ve gehalten. Während solch einer Dauer wird der P-Kanal-MOS-Transistor PQ in einem Ein-Zustand gehalten zum Unterbrechen der Lieferung der Löcher, die von dem Kollektorelektrodenknoten 3 geliefert werden, in den Emitter des bipolaren Transistors und weiter zu der Basis davon. Mit dem Anstieg des Kollektorpotentials Vc expandiert die Verarmungsschicht in dem Halbleitersubstratbereich 10. Wenn der P-Halbleitersubstratbereich 10 unter dem P-Dotierungsbereich 40 vollständig verarmt ist, ist der P-Dotierungsbereich 40 von dem P-Halbleitersubstratbereich 10 isoliert. In diesem Zustand startet daher das Potential Vg2 der Gateelektrodenschicht 21 zu steigen mit dem Anstieg des Kollektorpotentials Vc. Das Gatepotential Vg2 steigt auf den Spannungspegel, der durch die Gatekapazität des MOS-Transistors PQ und die Verarmungsschichtkapazität des Sperrschichtfeldeffekttransistors JQ1 bestimmt ist.
  • Die Durchbruchsspannung des Sperrschichtfeldeffekttransistors ist derart eingestellt, dass die Verarmung des Sperrschichtfeldeffekttransistors JQ1 auftritt nach dem Einschalten des P-Kanal-MOS-Transistors PQ. Die Durchbruchsspannung oder die Ausdehnung der Verarmungsschicht kann eingestellt werden durch Einstellen des Abstands zwischen den Halbleiterbereichen 12a und 12c, der Dotierungskonzentrationen von ihnen und der Dotierungskonzentration des P-Halbleitersubstratbereichs 10.
  • Somit wird im Wesentlichen simultan mit dem Ausschalten den IGBT 2 der P-Kanal-MOS-Transistor PQ ebenfalls eingeschaltet, und das Gatepotential Vg2 steigt nach dem Ausschalten an zum Verhindern des Anlegens einer hohen Spannung (Kollektor-Emitter-Spannung Vce) über den Gateisolierfilm 20 des P-Kanal-MOS-Transistors PQ.
  • [Modifikation]
  • 13 zeigt schematisch eine Schnittstruktur einer Modifikation einer Halbleitervorrichtung gemäß der sechsten Ausführungsform der Erfindung. Die in 13 gezeigte Halbleitervorrichtung unterscheidet sich von der in 12 gezeigten Halbleitervorrichtung in der folgenden Struktur. Die N-Halbleiterbereiche (erster und zweiter Halbleiterbereich) 12a und 12e sind beabstandet voneinander an der Oberfläche des P-Halbleitersubstratbereichs 10 gebildet. Ein schwach dotierter P-Halbleiterbereich (fünfter Halbleiterbereich) 48 ist zwischen den N-Halbleiterbereichen 12a und 12e gebildet. Ein P-Dotierungsbereich (fünfter Dotierungsbereich) 50 ist, wobei er von dem P-Halbleiterbereich 48 umgeben ist, an der Oberfläche des P-Halbleiterbereichs 48 gebildet. Der Dotierungsbereich 50 ist elektrisch mit der Gateelektrodenschicht (vierte Elektrodenschicht) 21 über eine Elektrodenschicht 52 verbunden.
  • Vergrabene N-Dotierungsbereiche (erster und zweiter vergrabener Halbleiterbereich) 44 und 46 sind beabstandet voneinander zwischen dem N-Halbleiterbereich 12a und dem P-Halbleitersubstratbereich 10 und zwischen dem N-Halbleiterbereich 12e und dem P-Halbleitersubstratbereich 10 gebildet. Die vergrabenen N-Dotierungsbereiche 44 und 46 weisen eine viel höhere Dotierungskonzentration als die N-Halbleiterbereiche 12a und 12e und der P-Halbleiterbereich 48 auf. Der Abstand zwischen diesen vergrabenen N-Dotierungsbereichen 44 und 46 ist kürzer als der zwischen den Halbleiterbereichen 12a und 12e.
  • Der P-Halbleiterbereich 48 ist kontinuierlich mit dem P-Halbleitersubstratbereich 10 über einen Bereich zwischen den eingebetteten N-Dotierungsbereichen 44 und 46 gekoppelt. Der P-Halbleiterbereich 48 und der Halbleitersubstratbereich 10 zwischen den N-Halbleiterbereichen 44 und 46 werden als ein Kanalbereich des Sperrschichtfeldeffekttransistors JQ1 benutzt. Der P-Dotierungsbereich 48 wird als Sourcebereich benutzt. Der N-Dotierungsbereich 22, die N-Halbleiterbereiche 12a und 12e und die vergrabenen N-Dotierungsbereiche 44 und 46 werden als die Gates benutzt. In der in 13 gezeigten Struktur kann der Sperrschichtfeldeffekttransistor mit einer einfachen Struktur eingebettet werden.
  • Die anderen Strukturen der in 13 gezeigten Halbleitervorrichtung sind die gleichen wie jene der in 12 gezeigten Halbleitervorrichtung. Den entsprechenden Abschnitten sind die gleichen Bezugszeichen zugeordnet, und die Beschreibung davon wird nicht wiederholt.
  • Bei der in 13 gezeigten Halbleitervorrichtung expandiert nach Einschalten des IGBT die Verarmungsschicht in dem P-Halbleitersubstratbereich 48 von dem N-Halbleiterbereich 12a und dem vergrabenen N-Dotierungsbereich 44 mit dem Potentialanstieg des Kollektorpotentials Vc. In diesem Fall ist der PN-Übergang in einem Rückwärtsvorspannungszustand, und die Verarmungsschicht schnell von dem stark dotierten vergrabenen N-Dotierungsbereich 44 in einen Bereich einer niedrigeren Dotierungskonzentration oder in den P-Halbleiterbereich 48 und den Halbleitersubstratbereich 10. Bevor der Durchbruchszustand der Verarmungsschicht erreicht wird, ist die Gateelektrodenschicht 21 mit der Emitterelektrodenschicht 18 über die Elektrodenschicht 32, den P-Dotierungsbereich 50, den Halbleiterbereich 48 und den Halblei tersubstratbereich 10 gekoppelt, und der Anstieg des Gatepotentials Vg2 wird unterdrückt.
  • Wenn das Kollektorpotential Vc ansteigt, expandiert die Verarmungsschicht in dem P-Halbleiterbreich 48 zwischen den vergrabenen N-Dotierungsbereiche 44 und 46 durchstößt. Wenn die Verarmungsschicht zwischen den hochdotierten vergrabenen N-Dotierungsbereichen 44 und 46 durchstößt, tritt der Sperrschichtfeldeffekttransistor JQ1 in einen Abschnürzustand, und die Gateelektrodenschicht 21 wird von der Emitterelektrodenschicht 18 isoliert. In diesem Durchbruchszustand der Verarmungsschicht wird die Verarmungsschicht an einer Peripherie der stark dotierten vergrabenen N-Dotierungsbereiche 44 und 46 gebildet, und die Verarmungsschicht erreicht nicht den P-Dotierungsbereich 50, so dass der P-Dotierungsbereich 50 in einen Zustand versetzt wird, in dem er von der Verarmungsschicht umgeben ist. Die Spannung wird über die Verarmungsschicht angelegt. In dem Abschnürzustand ändert sich das elektrische Feld zwischen dem Verarmungsschichtende (Abschnürpunkt) und dem P-Dotierungsbereich 50 nicht, und die Spannung an dem P-Dotierungsbereich 50 kann im Wesentlichen konstant gehalten werden. Somit kann das Gatepotential Vg2 im Wesentlichen auf einem konstanten Pegel gehalten werden, nachdem der P-Kanal-Sperrschichtfeldeffekttransistor JQ1 in den abgeschnürten Zustand geht, und die über den Gateisolierfilm 20 angelegte Spannung kann im Wesentlichen konstant gehalten werden. Somit kann die Widerstandsspannung des Gateisolierfilms 20 zuverlässig mit der einfachen Struktur sichergestellt werden.
  • Wie oben beschrieben wurde, wird bei der sechsten Ausführungsform der Erfindung der P-Kanal-Sperrschichtfeldeffekttransistor als das Spannungsminderungselement benutzt und solch ein Phäno men des Bewirkens des Abschnürens durch die Ausdehnung der Verarmungsschicht in dem Kanalbereich des Feldeffekttransistors wird benutzt. Folglich kann nach Ausschalten des IGBTs der P-Kanal-MOS-Transistor schnell und zeitweilig in einen Ein-Zustand zuverlässig versetzt werden und dann in den Aus-Zustand. Weiter kann die über den Gateisolierfilm angelegte Spannung gemindert werden, und die Belegungsfläche der Halbleitervorrichtung (Zelle) kann reduziert werden, während die Widerstandsspannung aufrechterhalten bleibt, wie bei der ersten Ausführungsform.
  • [Siebte Ausführungsform]
  • 14 zeigt eine elektrische Aquivalentschaltung der Halbleitervorrichtung gemäß einer siebten Ausführungsform der Erfindung. Die in 14 gezeigte Halbleitervorrichtung unterscheidet sich von der Halbleitervorrichtung der sechsten Ausführungsform, die in 11 gezeigt ist, in dem folgenden Aufbau. Das Diodenelement Di ist weiter zwischen den Gateelektrodenknoten 6 und den Emitterelektrodenknoten 4 des P-Kanal-MOS-Transistors PQ geschaltet. Das Diodenelement Di weist eine Kathode, die mit dem Gateelektrodenknoten 6 verbunden ist, und eine Anode, die mit dem Emitterelektrodenkneten 4 verbunden ist, auf. Der andere Aufbau der in 14 gezeigten Halbleitervorrichtung ist der gleiche wie der der in 11 gezeigten Halbleitervorrichtung. Den entsprechenden Abschnitten sind die gleichen Bezugszeichen zugeordnet, und die Beschreibung davon wird nicht wiederholt.
  • 15 zeigt schematisch eine Schnittstruktur der in 14 gezeigten Halbleitervorrichtung. Die in 15 gezeigte Halbleitervorrichtung unterscheidet sich von der Halbleitervorrichtung gemäß der sechsten Ausführungsform, die in 12 gezeigt ist, in der folgenden Struktur. Der N-Halbleiterbereich (zweiter Halbleiterbereich) 12b ist an der Oberfläche des Halbleitersubstrats 10 gebildet, von dem N-Halbleiterbereich (fünfter Halbleiterbereich) 12c beabstandet, der den Sperrschichtfeldeffekttransistor JQ1 bildet. Der N-Dotierungsbereich (fünfter Dotierungsbereich) 25 ist so, dass er von dem N-Halbleiterbereich 12b umgeben ist, an der Oberfläche des N-Halbleiterbereichs 12b gebildet. Der N-Dotierungsbereich 25 ist elektrisch mit der Gateelektrodenschicht (vierte Elektrodenschicht) 21 über die Elektrodenschicht 26 verbunden. Die N-Halbleiterbereiche 12a, 12b und 12c sind voneinander beabstandet, und der Halbleitersubstratbereich ist so gebildet, dass er sich dazwischen erstreckt, so dass die Struktur, die sowohl die Diode als auch den bipolaren Transistor einbettet, mit einer einfachen Struktur implementiert werden kann.
  • Wie in diesen 14 und 15 gezeigt ist, ist die Struktur der Halbleitervorrichtung gemäß der siebten Ausführungsform der Erfindung im Wesentlichen äquivalent zu der Kombination der Halbleitervorrichtungen der ersten und sechsten Ausführungsform, die in 1 bzw. 11 gezeigt sind. Nach dem Einschalten des IGBT 2 senkt sich das Kollektorpotential Vc des Elektrodenknotens 3 schnell. In diesem Fall werden die Ladungen, die in der Gatekapazität des P-Kanal-MOS-Transistors PQ angesammelt sind, zu der Emitterelektrodenschicht 16 (Emitterelektrodenknoten 4) über den Dotierungsbereich 40 des Sperrschichtfeldeffekttransistors JQ1 ausgegeben, und der MOS-Transistor PQ weist das Gatepotential Vg2 auf, das im Wesentlichen zu dem gleichen Pegel wie das Emitterpotential Ve übertragen wird und wird als Reaktion darauf ausgeschaltet.
  • Wenn der Widerstand des Ausgabepfads (P-Halbleitersubstratbereich 10 und P-Halbleiterbereiche 13 und 14) des P-Kanal- Sperrschichtfeldeffekttransistors JQ1 übermäßig groß ist, wird das Ausgeben der elektrischen Ladungen, die in der Gatekapazität angesammelt sind, verlangsamt, und es kann möglicherweise eine Zeitdauer vorhanden sein, während der das Gatepotential Vg2 niedriger als das Emitterpotential Ve ist, während sich das Gatepotential mit dem Sinken des Kollektorpotentials Vc senkt. In diesem Fall wird die Potentialdifferenz zwischen der Source und dem Gate des P-Kanal-MOS-Transistors PQ größer als die Schwellenspannung des P-Kanal-MOS-Transistors PQ, und der P-Kanal-MOS-Transistor PQ hält den Ein-Zustand. Folglich werden der Emitter und die Basis des PNP-Bipolartransistors BT kurzgeschlossen, und die Injektion von Löchern von der Kollektorelektrodenschicht 23 (Kollektorelektrodenknoten 3) in den Emitter des PNP-Bipolartransistors BT wird verhindert, so dass das Einschalten des PNP-Bipolartransistors BT verzögert wird (d. h. die Leitfähigkeitsmodulation an dem N-Halbleiterbereich 12a wird unterdrückt).
  • In diesem Zustand geht zu der Zeit, zu der das Gatepotential Vg2 das Emitterpotential Ve erreicht, das Diodenelement Di in den Vorwärtsvorspannungszustand und gibt die Ladungen, die in der Gatekapazität des P-Kanal-MOS-Transistors PQ angesammelt sind, mit einem niedrigen Widerstand aus. Dadurch ist es möglich, den Zustand zu verhindern, in dem der MOS-Transistor PQ den Ein-Zustand zu der Zeit des Ausschaltens des IGBT 2 hält, und folglich kann der IGBT 2 schnell ausgeschaltet werden.
  • Die Ausschalttätigkeit ist die gleiche wie die in der sechsten Ausführungsform.
  • Für den Sperrschichtfeldeffekttransistor JQ1 kann eine in 13 gezeigte Struktur verwendet werden.
  • Gemäß der siebten Ausführungsform der Erfindung sind, wie oben beschrieben wurde, das Diodenelement und der Sperrschichtfeldeffekttransistor parallel zwischen dem Gate des P-Kanal-MOS-Transistors und den Emitterelektrodenknoten angeordnet, und der IGBT kann schnell eingeschaltet werden. Weiter können bei der siebten Ausführungsform die gleichen Effekte wie bei der ersten bis sechsten Ausführungsform erzielt werden.
  • [Achte Ausführungsform]
  • 16 zeigt eine elektrische Äquivalentschaltung der Halbleitervorrichtung gemäß der achten Ausführungsform der Erfindung. Bei dem Aufbau der in 16 gezeigten Halbleitervorrichtung wird ein Widerstandselement R anstelle der Zenerdiode (ZDi) in der Halbleitervorrichtung gemäß der zweiten Ausführungsform verwendet, die in 4 gezeigt ist. Der andere Aufbau der in 16 gezeigten Halbleitervorrichtung ist der gleiche wie der der in 4 gezeigten Halbleitervorrichtung. Den entsprechenden Abschnitten sind die gleichen Bezugszeichen zugeordnet, und die Beschreibung davon wird nicht wiederholt.
  • Das Widerstandselement R ist zwischen den Basis- und Gateelektrodenknoten 5 und 6 geschaltet und unterdrückt das Potentialabsenken des Gateelektrodenknotens 10 nach dem Ausschalten des IGBT 2.
  • 17 zeigt schematisch eine Schnittstruktur der in 16 gezeigten Halbleitervorrichtung. Bei der Struktur der in 17 gezeigten Halbleitervorrichtung ist ein P-Dotierungsbereich (sechster Dotierungsbereich) 55 benachbart zu einem N-Dotierungsbereich (vierter Dotierungsbereich) 22 an der Oberflä che des N-Halbleiterbereichs (erster Halbleiterbereich) 12a gebildet. Eine Elektrodenschicht (fünfte Elektrodenschicht) 57 ist gemeinsam für die P-Dotierungsbereiche 19b und 55 als auch den N-Dotierungsbereich (vierter Dotierungsbereich) 22 gebildet. Die Elektrodenschicht 57 entspricht der Basiselektrodenschicht, die mit dem Basiselektrodenknoten 5 verbunden ist. Eine Elektrodenschicht 59 ist gegenüber der Elektrodenschicht 57 auf dem anderen Ende des P-Dotierungsbereichs 55 gebildet. Die Elektrodenschicht 59 ist elektrisch mit der Gateelektrodenschicht (vierte Elektrodenschicht) 21 und der Elektrodenschicht 26 verbunden. Andere Schnittstrukturen der in 17 gezeigten Halbleitervorrichtung sind die gleichen wie jene der in 5 gezeigten Halbleitervorrichtung. Den entsprechenden Abschnitten sind die gleichen Bezugszeichen zugeordnet, und die Beschreibung davon wird nicht wiederholt.
  • Bei der Struktur der in 17 gezeigten Halbleitervorrichtung sieht der Diffusionswiderstand des P-Dotierungsbereichs 55 das Widerstandselement R vor anstelle der Zenerdiode, die durch die P- und N-Dotierungsbereiche (siebter und sechster Dotierungsbereich) 28 und 29 gebildet ist, wie in 5 gezeigt ist. Da der Diffusionswiderstand des Dotierungsbereichs 55 an der Oberfläche des N-Halbleiterbereichs 12a benutzt wird, kann die Struktur, die das Diodenelement Di und das Widerstandselement R einbettet, mit einer einfachen Struktur implementiert werden.
  • In der in 16 und 17 gezeigten Struktur senkt das Diodenelement Di das Potential Vg2 des Gateelektrodenknotens 6 (Gateelektrodenschicht 21) zu der Richtung des Emitterpotentials, und daher neigt sie dazu, den P-Kanal-MOS-Transistor PQ in dem Ein-Zustand zu halten, wenn der IGBT 2 in dem Aus-Zustand ist. Zu der Zeit des Ausschaltens ist das Kollektorpotential Vc hoch, so dass das Widerstandselement R, das durch den P-Dotierungsbereich 55 gebildet ist, die Gateelektrodenschicht 21 (Gateelektrodenknoten 6) an dem Potentialpegel gleich dem Kollektorpotential Vc hält, nachdem eine Verzögerungszeit des Widerstandselements abläuft. Folglich wird die Potentialdifferenz zwischen der Source und dem Gate kleiner als die Schwellenspannung des MOS-Transistors PQ, und der P-Kanal-MOS-Transistor PQ wird in dem Aus-Zustand gehalten. Daher wird der Zeit des Einschaltens des IGBT 2 der P-Kanal-MOS-Transistor PQ aus gehalten, und die IGBT-Tätigkeit kann mit einer schnelleren Zeit zum Verringern des Einschaltverlusts ausgeführt werden. Wenn der P-Kanal-MOS-Transistor PQ in dem Aus-Zustand ist, ist die Spannung zwischen seinem Gate und seiner Source, d. h. die Spannung, die über den Gateisolierfilm angelegt ist, klein, so dass die Widerstandsspannung des Gateisolierfilms zuverlässig sichergestellt werden kann.
  • Zu der Zeit des Ausschaltens des IGBT 2 reagiert das Widerstandselement R auf die Änderung im Gatepotential Vg2 mit einer gewissen Verzögerung aufgrund seiner inherenten Verzögerungszeit. Wenn daher das Kollektorpotential Vc ansteigt, wird das Gatepotential Vg2 der Gateelektrodenschicht 21 (Gateelektrodenknoten 6) aufgrund des Durchbruchs des Diodenelements Di gesenkt, und der P-Kanal-MOS-Transistor PQ wird eingeschaltet zum Stoppen des Flusses der Löcher in den bipolaren Transistor BT zu der Zeit des Ausschaltens. Nach Beenden dieses Übergangszustands zu der Zeit des Ausschaltens setzt das Widerstandselement R das Gatepotential Vg2 auf den Pegel im Wesentlichen gleich dem Kollektorpotential Vc. Zusätzlich unterdrückt das Diodenelement Di das übermäßige Absenken das Gatepotentials Vg2 zu der Zeit des Ausschaltens.
  • Indem das Widerstandselement R (P-Dotierungsbereich 55) benutzt wird, wird das Potentialabsenken des Gatepotentials Vg2 während des Aus-Zustands des IGBTs unterdrückt, und die Potentialdifferenz zwischen den N-Halbleiterbereichen 12a und 12b kann verringert werden, so dass das Problem des Sinkens der Widerstandsspannung zwischen den N-Halbleiterbereichen 12a und 12b vermieden werden kann.
  • Gemäß der achten Ausführungsform der Erfindung ist das Widerstandselement zwischen den Gateelektrodenknoten des P-Kanal-MOS-Transistors und den Basisknoten des bipolaren Transistors geschaltet, und das Diodenelement wird benutzt zum Unterdrücken des Senkens des Gatepotentials des P-Kanal-MOS-Transistors. Zusätzlich zu dem Effekt der ersten Ausführungsform kann solch ein vorteilhafter Effekt erzielt werden, dass die Halbleitervorrichtung, die weiter den Schaltverlust verringern kann, die schnelle Schalttätigkeit ausführen kann und die zuverlässigen Widerstandsfähigkeiten aufweist.
  • [Neunte Ausführungsform]
  • 18 zeigt eine elektrische Äquivalentschaltung einer Halbleitervorrichtung gemäß einer neunten Ausführungsform der Erfindung. Die in 18 gezeigte Halbleitervorrichtung unterscheidet sich von der Halbleitervorrichtung gemäß der achten Ausführungsform in dem folgenden Aufbau. Ein Widerstandselement Ra ist nicht zwischen dem Basis- und Gateelektrodenknoten 5 und 6 geschaltet, sondern zwischen den Gate- und Kollektorelektrodenknoten 6 und 3 geschaltet. Der andere Aufbau der in 18 gezeigten Halbleitervorrichtung ist der gleiche wie der der in 16 gezeigten Halbleitervorrichtung. Den entsprechenden Ab schnitten sind die gleichen Bezugszeichen zugeordnet, und die Beschreibung davon wird nicht wiederholt.
  • Bei der in 18 gezeigten Halbleitervorrichtung ist das Widerstandselement Ra zwischen den Gate- und Kollektorelektrodenknoten 6 und 3 geschaltet. Die Gatekapazität des MOS-Transistors PQ und das Widerstandselement Ra sind parallel geschaltet. Die Änderung in dem Gatepotential Vg2 durch das Widerstandselement Ra wird mit einer Verzögerung relativ zu der Potentialänderung durch die Gatekapazität des MOS-Transistors verursacht. Daher wird durch eine Tätigkeit ähnlich zu der der achten Ausführungsform der P-Kanal-MOS-Transistor PQ zeitweilig leitend zu der Zeit des Übergangs des IGBT 2 zu dem Aus-Zustand gemacht, und der P-Kanal-MOS-Transistor PQ wird in dem Aus-Zustand während des Aus-Zustands des IGBT 2 gehalten. Daher kann diese Ausführungsform den gleichen Effekt wie die achte Ausführungsform durch im Wesentlichen die gleichen Tätigkeiten vorsehen.
  • Wenn die Erfindung auf einer Halbleitervorrichtung angewendet werden kann, die Leistungsschalten ausführt, kann solch eine Halbleitervorrichtung mit einer niedrigen Ein-Spannung und einer kleinen Belegungsfläche implementiert werden, die die schnelle Schalttätigkeit mit hervorragenden Widerstandsfähigkeiten ausführt. Die Halbleitervorrichtung kann ein einzelner diskreter Transistor sein und auch in eine integrierte Schaltungsvorrichtung wie ein Modul eingebettet sein.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Claims (17)

  1. Halbleitervorrichtung mit: einem ersten bipolaren Transistor (BT) mit einem ersten Leitungsknoten, der mit einem ersten Elektrodenknoten (3) verbunden ist, einem zweiten Leitungsknoten, der mit einem zweiten Elektrodenknoten (4) verbunden ist, und einem ersten Basisknoten; einem ersten Feldeffekttransistor mit isoliertem Gate (NQ) eines ersten Leitungstyps, der zwischen den zweiten Elektrodenknoten (4) und den Basisknoten des ersten bipolaren Transistors (BT) geschaltet ist, und der selektiv leitend gemacht wird gemäß einem Steuersignal (Vg1) und elektrisch den zweiten Elektrodenknoten (4) mit dem Basisknoten des ersten bipolaren Transistors (BT) verbindet, wenn er leitend gemacht wird; einem zweiten Feldeffekttransistor mit isoliertem Gate (PQ) eines zweiten Leitungstyps mit einer Gateelektrode, einem dritten Leitungsknoten, der elektrisch mit dem ersten Elektrodenknoten (4) verbunden ist, und einem vierten Leitungsknoten, der elektrisch mit dem Basisknoten des ersten bipolaren Transistors (BT) verbunden ist, und der selektiv leitend gemacht wird, gemäß einer Spannung auf der Gateelektrode und einer Spannung auf dem ersten Elektrodenknoten (3), wobei er elektrisch den ersten Elektrodenknoten (3) mit dem Basisknoten des ersten bipolaren Transistors (BT) verbindet, wenn er leitend gemacht wird; und einem Spannungsminderungselement (1: Di; JQ1), das zwischen den zweiten Elektrodenknoten (4) und der Gateelektrode des zweiten Feldeffekttransistors mit isoliertem Gate (PQ) geschaltet ist zum Mindern einer Spannung, die über einen Gateisolierfilm des zweiten Feldeffekttransistors mit isolier tem Gate (PQ) angelegt ist, wenn der erste bipolare Transistor (BT) aus ist.
  2. Halbleitervorrichtung nach Anspruch 1, bei der das Spannungsminderungselement (1) ein Diodenelement (Di) mit einem PN-Übergang ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, weiter mit: einer Konstantspannungsdiode (ZDi), die zwischen die Gateelektrode (6) des zweiten Feldeffekttransistors mit isoliertem Gate (PQ) und den Basisknoten des ersten bipolaren Transistors (BT) geschaltet ist, zum Bewirken einer Konstantspannung zwischen der Gateelektrode (6) und dem Basisknoten (5), wenn sie leitend gemacht wird.
  4. Halbleitervorrichtung nach Anspruch 1 oder 2, weiter mit: einer Konstantspannungsdiode (ZDi), die zwischen den ersten Elektrodenknoten (3) und die Gateelektrode (6) des zweiten Feldeffekttransistors mit isoliertem Gate (PQ) geschaltet ist, zum Erzeugen einer Konstantspannung zwischen dem ersten Elektrodenknoten (3) und der Gateelektrode (6), wenn sie leitend gemacht wird.
  5. Halbleitervorrichtung nach Anspruch 1 oder 2, weiter mit: einem diodengeschalteten zweiten bipolaren Transistor, der zwischen die Gateelektrode (6) des zweiten Feldeffekttransistors mit isoliertem Gate (PQ) und den Basisknoten (5) des ersten bipolaren Transistors (BT) geschaltet ist, zum Verringern einer Potentialdifferenz zwischen der Gateelektrode (6) und dem Basisknoten (5), wenn er leitend gemacht wird.
  6. Halbleitervorrichtung nach Anspruch 1 oder 2, weiter mit: einem diodengeschalteten zweiten bipolaren Transistor (BBD2), der zwischen den ersten Elektrodenknoten und der Gateelektrode (6) des zweiten Feldeffekttransistors mit isoliertem Gate (PQ) geschaltet ist, zum Verringern einer Potentialdifferenz zwischen dem ersten Elektrodenknoten (3) und der Gateelektrode (6), wenn er leitend gemacht wird.
  7. Halbleitervorrichtung nach Anspruch 1 oder 2, weiter mit: einem Sperrschichtfeldeffekttransistor (JQ1) ist mit einem fünften Leitungsknoten, der elektrisch mit der Gateelektrode (6) des Feldeffekttransistors mit isoliertem Gate (PQ) verbunden ist, einem sechsten Leitungsknoten, der elektrisch mit dem zweiten Elektrodenknoten (4) verbunden ist, und einer Steuerelektrode, die elektrischen mit dem Basisknoten (5) des ersten bipolaren Transistors (BT) verbunden ist.
  8. Halbleitervorrichtung nach Anspruch 1 oder 2, weiter mit: einem Widerstandselement (R), das zwischen den Basisknoten (5) des ersten bipolaren Transistors (BT) und einen Verbindungsknoten zwischen der Gateelektrode (6) des zweiten Feldeffekttransistors mit isoliertem Gate (PQ) und dem Diodenelement (Di) geschaltet ist.
  9. Halbleitervorrichtung nach Anspruch 1 oder 2, weiter mit: einem Widerstandselement (R), das zwischen die Gateelektrode (6) des zweiten Feldeffekttransistors mit isoliertem Gate und den ersten Elektrodenknoten (3) geschaltet ist.
  10. Halbleitervorrichtung nach Anspruch 1, bei der das Spannungsminderungselement (1) ein Sperrschichtfeldeffekttransistor (JQ1) ist mit einem fünften Leitungsknoten, der elektrisch mit der Gateelektrode (6) des zweiten Feldeffekttransistors mit isoliertem Gate (PQ) verbunden ist, einem sechsten Leitungsknoten, der elektrisch mit dem zweiten Elektrodenknoten (4) verbunden ist, und einer Steuerelektrode, die elektrisch mit dem Basisknoten (5) des ersten bipolaren Transistors (BT) verbunden ist.
  11. Halbleitervorrichtung mit: einem Halbleitersubstratbereich (10) eines ersten Leitungstyps; einem ersten Halbleiterbereich (12a) eines zweiten Leitungstyps, der an einer Oberfläche des Halbleitersubstratbereichs (10) gebildet ist; einem zweiten Halbleiterbereich (12b) des zweiten Leitungstyps, der an der Oberfläche des Halbleitersubstratbereichs (10) getrennt von dem ersten Halbleiterbereich (12a) gebildet ist; einem dritten Halbleiterbereich (13) des ersten Leitungstyps benachbart zu dem ersten Halbleiterbereich (12a); einem vierten Halbleiterbereich (14) des ersten Leitungstyps, der auf dem zweiten Halbleiterbereich (12b) und auf einer Oberfläche eines Teilbereichs innerhalb des ersten Halbleiterbereichs (12a) gebildet ist; einem ersten Dotierungsbereich (15) des zweiten Leitungstyps, der an einem Teilbereich auf einer Oberfläche des vierten Halbleiterbereichs (14) gebildet ist; einer ersten Elektrodenschicht (16), die elektrisch mit dem vierten Halbleiterbereich (14) und dem ersten Dotierungsbereich (15) verbunden gebildet ist; einer zweiten Elektrodenschicht (18), die auf dem vierten Halbleiterbereich (14) zwischen dem ersten Dotierungsbereich (15) und dem ersten Halbleiterbereich (12a) und auf einem Teil des ersten Halbleiterbereichs (12a) gebildet ist, wobei ein erster isolierender Film (17) dazwischen vorgesehen ist; einem zweiten und einem dritten Dotierungsbereich (19a, 19b) des ersten Leitungstyps, die an einer Oberfläche des ersten Halbleiterbereichs (12a) beabstandet von dem vierten Halbleiterbereich (14) und beabstandet voneinander gebildet sind; einem vierten Dotierungsbereich (22) des zweiten Leitungstyps, der an der Oberfläche des ersten Halbleiterbereichs (12a) benachbart zu dem dritten Dotierungsbereich (19b) gebildet ist; einer dritten Elektrodenschicht (23), die elektrisch mit dem zweiten Dotierungsbereich (19a) verbunden ist; einer vierten Elektrodenschicht (21), die auf der Oberfläche des ersten Halbleiterbereichs (12a) zwischen dem zweiten und dritten Dotierungsbereich (19a, 19b) gebildet ist, wobei ein zweiter isolierender Film (20) dazwischen vorgesehen ist; einer fünften Elektrodenschicht (24; 35), die elektrisch verbunden mit dem dritten und dem vierten Dotierungsbereich (19b, 22) gebildet ist; und einem fünften Dotierungsbereich (25) des zweiten Leitungstyps, der an der Oberfläche des zweiten Halbleiterbereichs (12b) gebildet ist und elektrisch mit der vierten Elektrodenschicht (21) gekoppelt ist.
  12. Halbleitervorrichtung nach Anspruch 11, weiter mit: einem sechsten Dotierungsbereich (29) des zweiten Leitungstyps, der in dem ersten Halbleiterbereich (12a) getrennt von dem dritten und vierten Dotierungsbereich (19b, 22) gebildet ist; und einem siebten Dotierungsbereich (28) des ersten Leitungstyps, der auf dem und in Kontakt mit dem sechsten Dotie rungsbereich (29) gebildet ist und elektrisch mit der vierten Elektrodenschicht (21) gekoppelt ist.
  13. Halbleitervorrichtung nach Anspruch 11, weiter mit: einem sechsten Dotierungsbereich (32), der an der Oberfläche des ersten Halbleiterbereichs (12a) benachbart zu dem vierten Dotierungsbereich (22) und elektrisch verbunden mit der fünften Elektrodenschicht (35) gebildet ist; und einem siebten Dotierungsbereich (34) des ersten Leitungstyps, der an der Oberfläche des ersten Halbleiterbereichs (12a) beabstandet von dem sechsten Dotierungsbereich (29) und elektrisch gekoppelt mit der vierten Elektrodenschicht (21) gebildet ist.
  14. Halbleitervorrichtung nach Anspruch 11, weiter mit: einem fünften Halbleiterbereich (12c) des zweiten Leitungstyps, der an der Oberfläche des Halbleitersubstratbereichs (10) getrennt von und zwischen dem ersten und dem zweiten Halbleiterbereich (12a, 12b) gebildet ist; und einem sechsten Dotierungsbereich (40) des ersten Leitungstyps, der an einem Teil von jedem des ersten und des fünften Halbleiterbereichs (12a, 12c) und an der Oberfläche des Halbleitersubstratbereichs (10) gebildet ist und elektrisch mit der vierten Elektrodenschicht (21) verbunden ist.
  15. Halbleitervorrichtung nach Anspruch 11, weiter mit: einem sechsten Dotierungsbereich (55) des ersten Leitungstyps, der an der Oberfläche des ersten Halbleiterbereichs (12a) gebildet ist und entgegengesetzte Enden aufweist, die elektrisch mit der vierten bzw. fünften Elektrodenschicht (21, 57) verbunden sind.
  16. Halbleitervorrichtung mit: einem Halbleitersubstratbereich (10) eines ersten Leitungstyps; einem ersten und einem zweiten Halbleiterbereich (12a, 12c) eines zweiten Leitungstyps, die an einer Oberfläche des Halbleitersubstratbereichs (10) getrennt voneinander gebildet sind; einem dritten Halbleiterbereich (13) des ersten Leitungstyps, der in Kontakt mit dem ersten Halbleiterbereich (12a) gebildet ist; einem vierten Halbleiterbereich (14) des ersten Leitungstyps, der auf dem dritten Halbleiterbereich (13) und auf einer Oberfläche eines Teils des ersten Halbleiterbereichs (12a) gebildet ist; einem ersten Dotierungsbereich (15) des zweiten Leitungstyps, der an einer Oberfläche eines Teils des vierten Halbleiterbereichs (14) gebildet ist; einer ersten Elektrodenschicht (16), die elektrisch verbunden mit dem vierten Halbleiterbereich (14) und dem ersten Dotierungsbereich (15) gebildet ist; einer zweiten Elektrodenschicht (18), die auf dem vierten Halbleiterbereich (14) zwischen dem ersten Dotierungsbereich (15) und dem ersten Halbleiterbereich (12a) und auf dem ersten Halbleiterbereich (12a) gebildet ist, wobei ein erster isolierender Film (17) dazwischen vorgesehen ist; einem zweiten und einem dritten Dotierungsbereich (19a, 19b) des ersten Leitungstyps, die an der Oberfläche des ersten Halbleiterbereichs (12a) getrennt von dem vierten Halbleiterbereich (14) und getrennt voneinander gebildet sind; einer dritten Elektrodenschicht (23), die elektrisch verbunden mit dem zweiten Dotierungsbereich (19a) gebildet ist; einer vierten Elektrodenschicht (21), die auf der Oberfläche des ersten Halbleiterbereichs (12a) zwischen dem zweiten und dem dritten Dotierungsbereich (19a, 19b) gebildet ist, wobei ein zweiter isolierender Film (20) dazwischen vorgesehen ist; einem vierten Dotierungsbereich (22) des zweiten Leitungstyps, der an der Oberfläche des ersten Halbleiterbereichs (12a) benachbart zu dem dritten Dotierungsbereich (19b) gebildet ist; einer fünften Elektrodenschicht (24), die elektrisch verbunden mit dem dritten und dem vierten Dotierungsbereich (19b, 22) gebildet ist; und einem fünften Dotierungsbereich (40) des ersten Leitungstyps, der getrennt von dem dritten und dem vierten Dotierungsbereich (19b, 22) vorgesehen ist, auf einer Oberfläche eines Teils eines jeden des ersten und des zweiten Halbleiterbereichs (12a, 12c) und kontinuierlich über dem Halbleitersubstratbereich (10) zwischen dem ersten und dem zweiten Halbleiterbereich (12a, 12b) gebildet ist und elektrisch mit der vierten Elektrodenschicht (21) verbunden ist.
  17. Halbleitervorrichtung mit: einem Halbleitersubstrat (10) eines ersten Leitungstyps; einem ersten und einem zweiten Halbleiterbereich (12a, 12e) eines zweiten Leitungstyps, die an einer Oberfläche des Halbleitersubstratbereichs (10) getrennt voneinander gebildet sind; einem dritten Halbleiterbereich (13) des ersten Leitungstyps, der in Kontakt mit dem ersten Halbleiterbereich (12a) gebildet ist; einem vierten Halbleiterbereich (14) des ersten Leitungstyps, der auf dem dritten Halbleiterbereich (13) und auf ei ner Oberfläche eines Teils des ersten Halbleiterbereichs (12a) gebildet ist; einem ersten Dotierungsbereich (15) des zweiten Leitungstyps, der an einer Oberfläche eines Teils des vierten Halbleiterbereichs (14) gebildet ist; einer ersten Elektrodenschicht (16), die elektrisch verbunden mit dem vierten Halbleiterbereich (14) und dem ersten Dotierungsbereich (15) gebildet ist; einer zweiten Elektrodenschicht (18), die auf dem vierten Halbleiterbereich (14) zwischen dem ersten Dotierungsbereich (15) und dem ersten Halbleiterbereich (12a) und auf dem ersten Halbleiterbereich (12a) gebildet ist, wobei ein erster isolierender Film (17) dazwischen vorgesehen ist; einem zweiten und einem dritten Dotierungsbereich (19a, 19b) des ersten Leitungstyps, die an der Oberfläche des ersten Halbleiterbereichs (12a) getrennt von dem vierten Halbleiterbereich (14) und getrennt voneinander gebildet sind; einer dritten Elektrodenschicht (23), die elektrisch verbunden mit dem zweiten Dotierungsbereich (19a) gebildet ist; einer vierten Elektrodenschicht (21), die auf der Oberfläche des ersten Halbleiterbereichs (12a) zwischen dem zweiten und dem dritten Dotierungsbereich (19a, 19b) gebildet ist, wobei ein zweiter isolierender Film (20) dazwischen vorgesehen ist; einem vierten Dotierungsbereich (22) des zweiten Leitungstyps, der an der Oberfläche des ersten Halbleiterbereichs (12a) benachbart zu dem dritten Dotierungsbereich (19b) gebildet ist; einer fünften Elektrodenschicht (24), die elektrisch verbunden mit dem dritten und dem vierten Dotierungsbereich (19b, 22) gebildet ist; einem fünften Halbleiterbereich (48) des ersten Leitungstyps, der zwischen dem ersten und dem zweiten Halbleiterbereich (12a, 12b) gebildet ist, elektrisch in Kontakt mit dem Halbleitersubstratbereich (10) ist; einem fünften Dotierungsbereich (50) des ersten Leitungstyps, der an der Oberfläche des fünften Halbleiterbereichs (48) gebildet ist und elektrisch mit der vierten Elektrodenschicht (21) gekoppelt ist; und einem ersten und einem zweiten vergrabenen Halbleiterbereich (44, 46) des zweiten Leitungstyps, die zwischen dem Halbleitersubstratbereich (10) und dem ersten Halbleiterbereich (12a) bzw. zwischen dem Halbleitersubstratbereich (10) und dem zweiten Halbleiterbereich (12e) gebildet sind und getrennt voneinander gebildet sind, wobei der fünfte Halbleiterbereich (48) mit dem Halbleitersubstratbereich (10) über einen Bereich zwischen dem ersten und dem zweiten vergrabenen Halbleiterbereich (44, 46) gekoppelt ist.
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