TWI389301B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係關於半導體裝置，特別有關於內建絕緣閘雙極電晶體(IGBT)的半導體裝置結構。本發明更特定關於一面維持具有用以改善IGBT斷開特性所設置的P通道MOS電晶體(絕緣閘極型場效電晶體)的半導體裝置的耐壓特性，一面用以降低占有面積的結構。
已知有IGBT(絕緣閘雙極電晶體)作為處理大電力的電源裝置。此IGBT係等效電路地以MOS電晶體(絕緣閘極型場效電晶體)控制雙極電晶體的基極電流。IGBT兼有MOS電晶體的高速切換特性和雙極電晶體的高電壓/大電流處理能力兩方的特微。
為了降低電力損失，要求IGBT為低導通電壓及低切換損失。通常，IGBT中，導通時，從P型集極層到N型基極層(漂移層)注入少數載子的電洞，由於N漂移層的傳導度改變，漂移層的電阻下降。由於N型基極層(漂移層)的傳導度改變而電阻下降時，從射極層注入很多電子，IGBT以高速轉移至導通狀態。
導通狀態中，集極-射極間電壓(導通電壓)大體上施加至此N型基極層。為了降低此導通電壓，增加漂移層中的多數載子電流，降低漂移層的電阻值。不過，斷開時，漂移層中的過剩載子完全放出至IGBT外部，或者必須以電子-電洞的再結合來消滅。因此，過剩載子很多的情況下，電流流動直到放出載子，將會增加斷開損失。
達到降低IGBT的斷開損失、高速斷開的結構，在專利文件1(特開2003-158269號公報)以及專利文件2(特開2005-109394號公報)中揭示。
專利文件1(特開2003-158269號公報)中，IGBT的漂移層表面上，設置絕緣閘極型控制電極。IGBT斷開時，達成調整此絕緣閘極型控制電極的電位，吸收漂移層中產生的電洞，並抑制斷開時發生末端電流。
此專利文件1中的絕緣閘極型控制電極中，設定例如5nm(毫微米)～30nm閘極的膜厚，作為閘極絕緣膜的膜厚，以隧道現象或雪崩現象強制抽出電洞。
又，專利文件2(特開2005-109394號公報)揭示的結構中，在集極電極節點與雙極電晶體的基極之間，設置P通道MOS電晶體(絕緣閘極型場效電晶體)。與P通道MOS電晶體串聯，設置用以控制雙極電晶體的基極電流的N通道MOS電晶體。
IGBT的動作中(導通的狀態間)，P通道MOS電晶體維持在非導通狀態，設定斷開時此P通道MOS電晶體為導通狀態，偏壓從集極電極流入雙極電晶體的電洞電流。防止斷開時電洞從集極電極節點注入基極層，高速排出雙極電晶體的漂移層(基極層)的殘留載子(電洞)，降低切換損失。藉此，實現斷開時的低切換損失及高速動作，並達成維持IGBT的低導通電壓。
專利文件2中所揭示的結構中，為了保障斷開時的耐壓，構成P通道MOS電晶體的閘極絕緣膜的膜厚，以具有例如場絕緣膜等的元件耐壓以上的閘極耐壓。
上述專利文件1中，使用漂移層(基極層)表面上設置的絕緣閘極型控制電極，斷開時利用隧道現象或雪崩現象排出電洞。此時，施加高壓至控制電極下部的5～30nm的厚膜的絕緣膜，容易產生絕緣膜的耐壓特性惡化的問題。
又，專利文件1中所揭示的結構中，絕緣閘極型控制電極另外設置成控制IGBT斷開及導通的控制電極(MOS電晶體的閘極)。因此，此情況下，產生IGBT斷開/導通時的時序與施加至絕緣閘極型控制電極的電壓的時序之間的調整變得困難的問題。
又，上述專利文件2中所揭示的結構中，P通道MOS電晶體的閘極電極固定至接地準位、或根據相同的控制電路的輸出信號控制P通道MOS電晶體及N通道MOS電晶體兩者的閘極電壓。
IGBT的非導通狀通狀態間，P通道MOS電晶體維持在導通狀態。此情況下，P通道MOS電晶體的閘極電極施加與射極電極的電壓相同程度的電壓，因此，此P通道MOS電晶體導通時，施加與集極-射極間電壓Vce相同程度的高電壓。因此，為了保障此耐壓，使用具有例如場絕緣膜以上的膜厚的厚絕緣膜，作為P通道MOS電晶體的閘極絕緣膜。結果，此P通道MOS電晶體的高度，變得比四周的N通道MOS電晶體的高度高，產生IGBT中的段差變大的問題。又，由於施加高電壓至此P通道MOS電晶體，為了保障對周圍的雜質區域的絕緣，必須確保雜質區域間足夠的距離，產生元件的占有面積增大的問題。
因此，本發明的目的係提供可以一面維持低導通電阻及低切換損失以及耐壓特性，一面降低元件占有面積的半導體裝置。
根據本發明的第1觀點的半導體裝置，歸納為包括雙極電晶體；第1絕緣閘極型場效電晶體，根據控制信號控制此雙極電晶體的基極電流；第2絕緣閘極型場效電晶體，斷開時短路雙極電晶體的基極-射極；以及電壓緩和元件，緩和導通時施加至第2絕緣閘極型場效電晶體的閘極絕緣膜的電壓。
此電壓緩和元件，最好是PN接合型二極體元件或接合場效電晶體。
根據本發明的另外的觀點的半導體裝置，係提供根據本發明的第1觀點的半導體裝置的構造。即，根據此另外的觀點的半導體裝置，歸納為雙極電晶體、控制此雙極電晶體的導通/斷開的第1絕緣閘極型場效電晶體，以及雙極電晶體的斷開時，短路此雙極電晶體的射極/基極的第2絕緣閘極型場效電晶體形成的半導體區域的另外的區域中，在共同的半導體基板區域中形成電壓緩和元件。電壓緩和元件，緩和雙極電晶體斷開時施加至第2絕緣閘極型場效電晶體的閘極絕緣膜的電壓。此電壓緩和元件，包含半導體基板區域作為其結構要素的一部分，並形成以利用此半導體基板區域的穿透。
一實施形態中，根據本發明的另外的觀點的半導體裝置，包括第1導電型的半導體基板區域；第2導電型的第1半導體區域，在半導體基板區域表面上形成；第2導電型的第2半導體區域，在半導體基板區域表面上與上述第1半導體區域分離形成；第1導電型的第3半導體區域，鄰接第1半導體區域而形成；第1導電型的第4半導體區域，在第2半導體區域上及第1半導體區域內的一部分區域的表面上形成；第2導電型的第1雜質區域，在第4半導體區域表面的一部分的區域中形成；第1電極層，形成以電氣連接第4半導體區域及第1雜質區域；第2電極層，在第1雜質區域與第1半導體區域之間的第4半導體區域上以及第1半導體區域上的一部分區域上，以第1絕緣膜介於其間而形成；第1導電型的第2及第3雜質質區域，在第1半導體區域表面上與第4半導體區域分離，互相隔開而形成；第2導電型的第4雜質區域，在第1半導體區域表面上鄰接第3雜質質區域而形成；第3電極層，電氣連接至第2雜質區域；第4電極層，在第2及第3雜質質區域之間的第1半導體區域表面上，以第2絕緣膜介於其間而形成；第5電極層，形成以電氣連接至第3及第4雜質質區域；以及第5雜質質區域，在第2半導體區域表面上形成的同時，與第4電極層電氣耦合。
另外的實施形態中，根據本發明的另外的觀點的半導體裝置，包括第1導電型的半導體基板區域；第2導電型的第1及第2半導體區域，在半導體基板區域表面上互相隔開形成；第1導電型的第3半導體區域，連接第1半導體區域而形成；第1導電型的第4半導體區域，在第3半導體區域上及第1半導體區域內的一部分區域的表面上形成；第2導電型的第1雜質區域，在第4半導體區域一部分的區域的表面上形成；第1電極層，形成以電氣連接第4半導體區域及第1雜質區域；第2電極層，在第1雜質區域與第1半導體區域之間的第4半導體區域上以及第1半導體區域上，以第1絕緣膜介於其間而形成；第1導電型的第2及第3雜質質區域，在第1半導體區域表面上與第4半導體區域分離，互相隔開而形成；第3電極層，形成以電氣連接第2雜質質區域；第4電極層，在第2及第3雜質質區域之間的第1半導體區域表面上，以第2絕緣膜介於其間而形成；第2導電型的第4雜質區域，在第1半導體區域表面上鄰接第3雜質質區域而形成；第5電極層，形成以電氣連接至第3及第4雜質質區域；第1導電型的第5雜質質區域，與第3及第4雜質質區域分離，在第1半導體區域與第2半導體區域的一部分的區域的表面上連續地且在第1及第2半導體區域之間的半導體基板區域上形成的同時，與第4電極層電氣連接。
更在另外的實施形態中，根據本發明的另外的觀點的半導體裝置，包括第1導電型的半導體基板區域；第2導電型的第1及第2半導體區域，在半導體基板區域表面上互相隔開形成；第1導電型的第3半導體區域，連接第1半導體區域而形成；第1導電型的第4半導體區域，在第3半導體區域上及第1半導體區域內的一部分區域的表面上形成；第2導電型的第1雜質區域，在第4半導體區域的一部分的區域的表面上形成；第1電極層，形成以電氣連接第4半導體區域及第1雜質區域；第2電極層，在第1雜質區域與第1半導體區域之間的第4半導體區域上以及第1半導體區域上，以第1絕緣膜介於其間而形成；第1導電型的第2及第3雜質質區域，在第1半導體區域表面上與第4半導體區域分離，互相隔開而形成；第3電極層，形成以電氣連接第2雜質質區域；第4電極層，在第2及第3雜質質區域之間的第1半導體區域表面上，以第2絕緣膜介於其間而形成；第2導電型的第4雜質區域，在第1半導體區域表面上鄰接第3雜質質區域而形成；第5電極層，形成以電氣連接至第3及第4雜質質區域；第1導電型的第5半導體區域，形成以在第1及第2半導體區域間連接半導體基板區域；第1導電型的第5雜質質區域，在第5半導體區域表面上形成的同時，電氣連接至第4電極層；以及第2導電型的第1及第2埋入半導體區域，在半導體基板區域與第1半導體區域間以及半導體基板區域與第2半導體區域間互相分離形成。第5半導體區域，以第1及第2埋入半導體區域間的區域介於其間，連接至半導體基板區域。
藉由緩和第2絕緣閘極型場效電晶體的閘極電壓，第2絕緣閘極型場效電晶體的閘極絕緣膜膜厚可以變薄，還可以縮短用以保證與周邊區域間的耐壓的區域距離，以及可以在維持小占有面積的半導體裝置的低切換損失及低導通電壓的特徵的同時實現。
又，藉由在與絕緣閘極型場效電晶體形成區域不同的區域設置此電壓緩和元件，以利用半導體基板區域作為其一部分的區域，對IGBT的構成要素的配置不會有不好的影響，可以以簡易的電路結構確實地緩和施加於第2絕緣閘極型場效電晶體的閘極絕緣膜的電壓。
與附加的圖面連結以理解有關本發明以下的詳細說明，可以更清楚本發明的上述及其他目的、特微、形態以及優點。
 [第一實施例]
第1圖係顯示根據本發明第一實施例的半導體裝置的電氣等效電路圖。第1圖中，半導體裝置包含PNP雙極電晶體(第1雙極電晶體)BT、控制此PNP雙極電晶體BT的基極電流的N通道MOS電晶體(第1絕緣閘極型場效電晶體)NQ、雙極電晶體BT斷開時遮斷載子注入的P通道MOS電晶體(第2絕緣閘極型場效電晶體)PQ。
雙極電晶體BT中，射極區域(第1導通節點)連接至集極電極節點(第1電極節點)3，而集極區域(第2導通節點)連接至射極電極節點(第2電極節點)4。MOS電晶體NQ中，源極與射極電極節點4結合，閘極電極節點7接受控制信號Vg1，汲極連接至雙極電晶體BT的基極區域5。MOS電晶體NQ中，背向閘極(基板)與源極互相連接。
MOS電晶體PQ中，源極區域(第3導通節點)連接至集極電極節點3，基板(背向閘極)及汲極(第4導通節點)連接至雙極電晶體BT的基極電極節點(基極節點)5。雙極電晶體BT及MOS電晶體NQ所結構的電路部分2，對應通常的IGBT的電氣等效電路。以下的說明中，稱作IGBT的情況下，參考方塊2所示的部分。
第1圖所示的半導體裝置，更包含MOS電晶體PQ的閘極電極節點6與射極電極節點4之間連接的電壓緩和元件1。藉由電壓緩和元件1，在MOS電晶體PQ的非導通狀態時，緩和施加至閘極絕緣膜的電壓。
電壓緩和元件1，在本第一實施例中，以PN接合二極體(二極體元件)Di構成。PN接合二極體Di的陰極連接至MOS電晶體PQ的閘極電極節點6，陽極連接至射極電極節點4。
現在，如第2圖所示，考慮感應負載LL連接至半導體裝置的集極電極節點3的情況。感應負載LL在供給高側電壓Vh的電源節點與集極電極節點3之間連接。MOS電晶體PQ的閘極電極節點6與集極電極節點3之間存在閘極電容Cg，又，二極體元件Di中，也存在PN接合產生的寄生電容Cd。
第2圖所示的結構中，IGBT2導通時，根據感應負載LL的L．(di/dt)成分，高側電壓Vh大部分施加至感應負載LL，集極電極節點3的集極電位Vc急速下降。另一方面，IGBT2斷開時，集極電極節點3的集極電位Vc成為與高側電壓Vh大致相等的準位。現在，MOS電晶體PQ假設具有臨界電壓的絕對值(以下，只稱作臨界電壓)Vthp。又，射極電極節點4的射極電位Ve，通常設定在施加至半導體裝置的電壓中的最低電位。
又，以下的說明中，「導通狀態」及「非導通狀態」分別與「導通狀態」及「斷開狀態」相同意思。特別在強調有無電流的情況下，使用「導通狀態」及「非導通狀態」的用語。
IGBT2導通時，施加至MOS電晶體NQ的閘極電極節點7的控制電壓Vg1，設定在H準位，MOS電晶體NQ成為導通狀態。隨著，基極電流供給至雙極電晶體BT，雙極電晶體BT成為導通狀態，IGBT2導通。IGBT2導通時，隨著集極電極節點3的集極電位Vc下降，根據電容Cg及Cd的電容值，MOS電晶體PQ的閘極電極節點6的電位Vg2下降。閘極電極節點6的閘極電位Vg2到達射極電極節點4的射極電位Ve時，由於二極體元件Di的順偏壓動作，抑制閘極電極節點6的閘極電位Vg2下降，由於二極體元件Di，閘極電位Vg2的最低電位被箝止。
IGBT2導通時，集極電極節點3的集極電位Vc與閘極電極節點6的電位Vg2的差(Vc-Vg2)，在MOS電晶體PQ的臨界電壓Vthp以下時(Vc-Vg2<Vthp時)，MOS電晶體PQ成為斷開狀態。因此，在此導通動作時，不執行對PNP雙極電晶體BT內注入電洞的限制動作。
另一方面，在IGBT2的斷開動作中，提供給MOS電晶體NQ的閘極電極節點7的控制電壓Vg1例如設定在0V，MOS電晶體NQ成為斷開狀態。隨著，供給至雙極電晶體BT的基極電流停止，PNP雙極電晶體BT移至斷開狀態。隨著雙極電晶體BT移至斷開狀態，集極電極節點3的集極電位Vc上升。又，隨著集極電位Vc上升，由於寄生電容Cg及Cd，閘極電位Vg2的電位也上升。
IGBT2斷開時，如果集極電位Vc與閘極電位Vg2的差(Vc-Vg2)比MOS電晶體PQ的臨界電壓大，MOS電晶體PQ成為導通狀態，PNP雙極電晶體BT的射極區域與基極區域(基極電極節點5)間短路。藉此，從集極電極節點3注入的電流由MOS電晶體PQ排出，遮斷電洞供給至PNP雙極電晶體BT。
斷開時，由於遮斷對PNP雙極電晶體BT的射極區域的電洞供給，雙極電晶體BT的基極區域的載子排出結束時，集極電極節點3的集極電壓Vc高速上升。藉此，可以縮短末端電流流動的期間，可以降低斷開時的切換損失，可以實現高動作。又，在IGBT2的導通狀態中，雙極電晶體BT的集極-射極間電壓Vce夠低，可以實現低導通電壓。
斷開過程等的過渡狀態中，設定閘極電位Vg2至以二極體元件Di的寄生電容Cd與MOS電晶體PQ的閘極電容Cg決定的電壓準位。閘極電位Vg2的電壓準位係在射極電位Ve與集極電位Vc之間的電壓準位。
成為斷開狀態，IGBT2為斷開狀態(非導通狀態)的情況下，二極體元件Di成為逆偏壓狀態。此時，由於二極體元件Di的漏電流等，最終閘極電位Vg2與射極電位Ve成為相同電位。不過，如以下的說明，實際狀置結構中，由於閘極電極節點6與集極電極節點3之間流過的電流以及施加至閘極電容Cg及二極體的接合電容Cd的電壓的平衡等，閘極電位Vg2以射極電位Ve與集極電壓Vc之間的電壓(例如，穿透電壓)平衡，維持大致安定。
因此，MOS電晶體PQ的閘極電極節點6的閘極電位Vg2，可以設定為比射極電位Ve高的電壓準位，可以減低施加至MOS電晶體PQ的閘極絕緣膜的電壓，以及可以使閘極絕緣膜變薄。又，非導通狀態時，由於施加至閘極絕緣膜的電壓減低，對於用於保障與其他周邊區域間的耐壓的周邊區域(電極層等)的距離，不必充分取得，可以減低元件(晶元)的占有面積。
第3圖係概略顯示根據本發明第一實施例的半導體裝置的剖面構造圖。第3圖中，半導體裝置在P型半導體基板(半導體基板區域)10上形成。P型半導體基板10表面上，隔開設置N型半導體區域(第1及第2半導體區域)12a及12b。
設置P型半導體區域(第3半導體區域)13，以包圍N型半導體區域12a的一部分(下區域)。在此，半導體裝置中，未顯示平面配置，以第3圖的右側中所示的端部LI為中心，以同心圓狀形成各區域。因此，說明為形成P型半導體區域13以包圍N型半導體區域12a。P型半導體區域13具有IGBT通導時排出電洞至射極電極節點的功能。
P型半導體區域13上以及N型半導體區域12a的一部分的表面上，設置P型半導體區域(第4半導體區域)14，而P型半導體區域14內部中，設置高濃度的N型雜質區域(第1雜質區域)15。形成P型半導體區域14以圍繞N型雜質區域15，設置構成連接至射極電極節點4的射極電極的電極層(第1電極層)16，以連接P型半導體區域14及N型雜質區域15兩者。由於射極電極層16，第1圖所示的N通道MOS電晶體NQ的背向閘極及源極互相連接且電氣連接至射極電極節點。
P型半導體區域14表面上，閘極絕緣膜(第1絕緣膜)17介於其間，形成構成連接至閘極電極節點7的閘極電極的電極層(第2電極層)18。閘極絕緣膜17及電極層18延伸到N型半導體區域12a上而形成，隨著控制電壓Vg1，N型雜質區域15與N型半導體區域12a之間的P型半導體區域14表面上形成通道。
N型半導體區域12a表面上，與P型半導體區域14分離且互相分離形成P型雜質區域(第2及第3雜質區域)19a及19b。這些P型雜質區域19a及19b之間的N型半導體區域12a上，閘極絕緣膜(第2絕緣膜)20介於其間，形成構成閘極電極節點6的電極層(第4電極層)21。又，鄰接P型雜質區域19b，形成N型雜質區域(第4雜質區域)22。P型雜質區域19a的表面上，形成構成連接至第1圖所示的集極電極節點3的集極電極的電極層(第3電極層)23。又，雜質區域19a及22兩者的表面上，形成構成第1圖所示的基極電極節點5的電極層(第4電極層)24。
N型半導體區域12b表面上，形成N型雜質區域(第5雜質區域)25。N型雜質區域25表面上形成電氣連接至閘極電極層21的電極層(第5電極層)26。電極層26對應第1圖所示的二極體元件Di的陰極電極。二極體元件Di在非導通狀態時，N型半導體區域12a及12b之間的P型半導體區域10中產生穿透(PN接合中產生穿透-崩潰)，以穿透電壓限制施加至閘極電極層21的電壓。
於是，N型雜質區域22與P型半導體基板區域10之間的電壓到達穿透電壓時，空乏層從N型雜質區域22到達半導體基板區域10，P型半導體基板區域10表面的PN接合中，產生穿透-崩潰。又，空乏層從N型雜質區域25延伸，空乏層到達半導體基板區域10時，，N型半導體區域12b與半導體基板區域10之間的PN接合中產生穿透-崩潰。由於產生穿透-崩潰，P型半導體基板區域10表面上，通過空乏層，N型半導體區域12a及12b之間導通，來自N型雜質區域22的電壓，通過N型雜質區域25及電極層26傳導至閘極電極層21，抑制閘極電位Vg2的下降。閘極電位Vg2上升時，P通道MOS電晶體的通道電阻變大，N型雜質區域22的電壓準位變低，半導體基板區域10表面的PN接合的穿透-崩潰消失，閘極電位Vg2停止上升。因此，閘極電極層21的電壓準位，比射極電極層16的射極電位Ve高，維持在穿透電壓所決定的電壓準位。
第3圖所示的構造中，N通道MOS電晶體NQ，基本上由P型半導體區域14、N型雜質區域15、閘極絕緣膜17、電極層18、以及N型半導體區域(漂移層)12a所構成。N通道MOS電晶體NQ的背向閘極由P型半導體區域14所形成，其背向閘極及源極(雜質區域15)以電極層16電氣連接。
P通道MOS電晶體PQ，基本上由P型雜質區域19a及19b、N型半導體區域12a、閘極絕緣膜20、以及電極層21所構成。構成P通道MOS電晶體PQ的背向閘極的N型半導體區域12a，通過N型雜質區域22與電極層24耦合。藉此，與基極電極節點5電氣連接的電極層24中，實現P通道MOS電晶體PQ的背向閘極與汲極互相連接的結構。
二極體元件Di，基本上由N型雜質區域25、N型半導體區域12b、P型半導體基板10、以及P型半導體區域13及14所構成。利用N型半導體區域12b與P型半導體基板10之間的PN接合的電容，以電容分割在IGBT斷開時降低閘極電極節點6的電位Vg2。
PNP雙極電晶體BT，基本上由P型雜質區域19a、N型半導體區域12a、以及P型半導體區域13及14所構成。N型半導體區域12a作用為雙極電晶體的基極區域。
第3圖所示的結構中，IGBT導通時，設定施加至電極層18的控制電壓Vg1為正的電壓準位，在N型雜質區域15與N型半導體區域12a之間的P型半導體區域14表面上形成通道，電子從射極電極層16流往N型半導體區域12a。又，此時，電洞從集極電極層23通過P型雜質區域19a流入N型半導體區域12a。隨著，N型半導體區域12a中產生傳導度變化，電阻值下降，更多的電流流過N型半導體區域12a。隨著，雙極電晶體BT的基極電流變大，雙極電晶體(BT)成為導通狀態。導通時，集極電極層23的電位即使下降，P型雜質區域19a與電極層21之間的電位差也在P通道MOS電晶體的臨界電壓Vthp以下，P通道MOS電晶體維持在斷開狀態。於是，對於從集極電極層23供給電洞至N型半導體區域12a，沒有任何壞影響。
導通時，雜質區域19a、19b及22係N型半導體區域12a的電位準位，大略是射極電位Ve準位，又，半導體基板區域10係射極電位Ve準位。二極體元件Di中，N型半導體區域12b與半導體基板10間的PN接合係逆偏壓狀態，維持在斷開狀態。
IGBT斷開時，對電極層18的控制電壓Vg1設定在例如0V，P型半導體區域14的表面的通道(反轉層)消失。藉此，遮斷到N型半導體區域12a的電流路徑，雙極電晶體BT移至斷開狀態。集極電極層23的電壓Vc上升時，P型雜質區域19a與閘極電極層21之間的電位差變得比P通道MOS電晶體的臨界電壓Vthp大，P通道MOS電晶體成為導通狀態。P型雜質區域19a及19b之間的N型半導體區域12a表面上形成通道，從集極電極層23供給的電洞以及N型半導體區域12a中殘存的載子(電洞)，由P型雜質區域19b吸收，遮斷供給至N型半導體區域12a的電洞。
半導體區域12a中殘存的載子(電洞)通過射極電極層16排出結束時，雙極電晶體成為斷開狀態，IGBT成為斷開狀態。斷開狀態中，N型半導體區域12a與P型半導體基板10之間的PN接合成為逆偏壓狀態，空乏層從P型半導體基板10擴大到N型半導體區域12a，空乏層最終到達N型半導體區域12a的表面。藉此，緩和N型半導體區域12a的表面上的電場集中，實現高耐壓構造。
又，IGBT斷開時，閘極電極層21上的閘極電壓Vg2，隨著集極電位Vc的上升，藉由通過閘極電容的電容耦合，電壓準位上升。此時，由於N型半導體區域12b與半導體基板10之間的PN接合電容產生的電容耦合，抑制閘極電壓Vg2的上升。電壓差Vc-Vg2成為臨界電壓Vthp以下時，閘極電極層21下部形成通道，通過通道，P型雜質區域19a、19b與N型半導體區域12a成為相同電位，遮斷從集極電極層23至N型半導體區域12a的電洞供給。
P型雜質區域19b，經由基極電極層24及N型雜質區域22，傳導集極電位Vc。隨著，N型半導體區域12a與半導體基板區域10之間的PN接合成為逆偏壓狀態，N型半導體區域12a與12b之間的PN接合中產生穿透-崩潰，N型半導體區域12a與12b之間成為穿透狀態。隨著，由於穿透電壓，抑制控制電壓Vg2的電壓準位下降，以此電壓準位維持閘極電位Vg2的電位準位。
閘極電極層21上的閘極電位Vg2為射極電位(Ve)與集極電立(Vc)之間的電位準位。因此，施加至閘極絕緣膜20的電壓，即，集極電極層23的電壓與閘極電極層21上的控制電壓Vg2的差變得比集極-射極間電壓小。因此，閘極絕緣膜20的膜厚可以變薄。又，可以緩和施加至閘極絕緣膜20的電壓，隔開集極電極層23與閘極電極層21之間的距離，還有不需要用以確保閘極電極層21與基極電極層24之間的距離以及閘極電極層21與集極電極層23之間的距離變大等的耐壓結構，於是，可以減低半導體裝置的全體配置面積。
又，根據來自集極電極層23的集極電壓，N型半導體區域12a及12b之間產生穿透時，由此穿透電壓抑制控制電壓Vg2的電壓準位下降。因此，N型半導體區域12a及12b之間的距離設定為穿透發生的程度。
如上述，根據本發明的第一實施例，連接用以降低斷開損失的P通道MOS電晶體的閘極電極節點與射極電極節點之間的二極體元件，作為電壓緩和元件。因此，P通道MOS電晶體的導通及斷開動作不受到壞影響，可以緩和P通道MOS電晶體斷開時施加至絕緣膜的電壓。因此，可以實現小占有面積、高耐壓構造且低損失的半導體裝置。
[第二實施例]
第4圖顯示根據本發明第二實施例的半導體裝置的電氣等效電路圖。第4圖所示的半導體裝置與根據第1圖所示的第一實施例的半導體裝置，在下述點，有不同的結構。即，雙極電晶體BT的基極電極節點5與MOS電晶體PQ的閘極節點6之間，齊納二極體元件ZDi逆向連接。齊納二極體元件Zdi的陽極連接至二極體元件Di的陰極及MOS電晶體PQ的閘極電極，其陰極連接至基極電極節點5。
齊納二極體元件ZDi為定電壓二極體，施加逆偏壓電壓時導通，在基極電極節點5與閘極電極節點6間產生一定的大電壓(齊納電壓)。
第4圖所示的半導體裝置的其他結構，與第1圖所示的半導體裝置的結構相同，對應的部分，附予同一參考符號，而省略詳細的說明。
第5圖係概略顯示第4圖所示的半導體裝置的剖面構造圖。第5圖所示的結構中，藉由下述，成為第3圖所示的半導體裝置的剖面構造圖。即，N型半導體區域(第1半導體區域)12a中，N型雜質區域(第4雜質區域)22的近旁，形成P型雜質區域(第7雜質區域)28，與P型雜質區域28底部相接，設置高濃度N型雜質區域(第6雜質區域)29。P型雜質區域28，通過電極層30連接至閘極電極層21及源極電極層26。P型雜質區域28對應齊納二極體元件ZDi的陽極，而N型雜質區域29相當於齊納二極體元件ZDi的陰極。藉由雜質區域28、29，可以在N型半導體區域12a內以簡易的結構，設置齊納二極體元件，不必在外部另外配置齊納二極體元件。
第5圖所示的半導體裝置的其他結構，與第3圖所示的半導體裝置的結構相同，對應的部分附予相同的參考符號，而省略詳細的說明。
如第一實施例中的說明，IGBT斷開狀態中，形成二極體元件Di陰極的N型半導體區域12b與構成P通道MOS電晶體的背向閘極的N型半導體區域10之間產生穿透，抑制閘極電壓Vg2的電位準位下降。為了強調IGBT斷開時的P通道MOS電晶體的動作，即加強抑制電洞流入基極區域(半導體區域12a)的動作，閘極電位Vg2最好是低的。不過，閘極電極Vg2過低時，可能產生以下的問題。即，集極電極層23的集極電位Vc上升時，P型雜質區域19a與閘極電極層21間的電位差變大，施加至閘極絕緣膜20的電壓變過高，耐壓特性有可能受損。又，N型半導體區域12a及12b的相對電位差大時，變得不能保障PN接合耐壓，作為IGBT的耐壓有可能下降。
為了迴避上述的問題，設置齊納二極體元件ZDi。即，閘極電位Vg2下降，集極電位Vc上升，基極電極節點5及閘極電極節點6之間的電位差變大時，由於齊納二極體元件ZDi的齊納崩潰，抑制閘極電位Vg2的電壓下降。
於是，如第5圖所示，基極電極節點5，藉由電極層24及N型雜質區域22，連接至P通道MOS電晶體的背向閘極，即雙極電晶體的基極區域，通過P型雜質區域19a電氣連接至集極電極層23(集極電極節點3)。於是，閘極電位Vg2下降時，逆偏壓電壓施加至雜質區域29及28之間，使P型雜質區域28及N型雜質區域29之間的PN接合產生齊納崩潰。通過此產生齊納崩潰的PN接合，從N型半導體區域12a供給電流至閘極電極層21(閘極電極節點6)，使閘極電位Vg2的電位準位上升。即，閘極電位Vg2的電位大略箝位至比集極電壓Vc低了齊納電壓部分的電壓準位。因此，IGBT斷開時，抑制施加高電壓至P通道MOS電晶體的閘極絕緣膜20，還防止N型半導體區域12a及12b之間的電位差變得過大，抑制作為IGBT的耐壓的下降。
二極體元件Di產生的電壓緩和操作，與第一實施例的情況相同。
如上述，根據本發明的第二實施例，雙極電晶體的基極電極節點與P通道MOS電晶體的閘極電極節點之間連接定電壓二極體(齊納二極體元件ZDi)。因此，除了第一實施例的效果，還可以得到以下的效果。即，可以抑制斷開時的集極電位與P通道MOS電晶體的閘極電位間的差變大，可以確實保障P通道MOS電晶體的絕緣耐壓，還可以抑制穿透電壓產生的作為IGBT本身的耐壓特性的惡化。
[第三實施例]
第6圖顯示根據本發明第三實施例的半導體裝置的電氣等效電路圖。第6圖顯示的半導體裝置的結構，在下述點中，不同於第4圖所示根據第二實施例的半導體裝置。即，齊納二極體元件(定電壓二極體)ZDi在集極電極節點3與P通道MOS電晶體的閘極電極節點6之間連接。第6圖所示的半導體裝置的其他結構，與第4圖所示的半體裝置的結構相同，對應的部分附予相同的參考符號，而省略詳細的說明。
齊納二極體元件ZDi的陽極連接至MOS電晶體PQ的閘極電極節點6及二極體元件Di的陰極，而齊納二極體元件ZDi的陰極連接至集極電極節點3。
第6圖所示的半導體中，齊納二極體元件ZDi在集極電極節點3的集極電位Vc與閘極電極節點6的閘極電位Vg2的電位差變大時導通，閘極電位Vg2箝位在比集極電壓Vc低了齊納崩潰電壓部分的電壓準位。因此，第6圖所示的半導體裝置中，根據與第二實施例同樣的動作，也可以得到相同的效果。
[第四實施例]
第7圖顯示根據本發明第四實施例的半導體裝置的電氣等效電路圖。第7圖顯示的半導體裝置的結構，在下述點中，不同於第1圖所示的半導體裝置的結構。即，雙極電晶體BT的基極電極節點5與二極體元件Di的陰極電極之間，連接PNP雙極電晶體(第2雙極電晶體)BBD。PNP雙極電晶體BBD的基極及射極互相連接且連接至基極電極節點5，集極連接至二極體元件Di的陰極及P通道MOS電晶體PQ的閘極電極節點6。雙極電晶體BBD的基極與射極互相連接，等效地作用以集極為陽極、以基極與射極為陰極的二極體。閘極電位Vg2下降時，由於逆偏壓電壓，集極-射極間產生穿透，抑制閘極電位Vg2的下降。
第7圖所示的半導體裝置的其他結構，與第1圖所示的半導體裝置的結構相同，對應的部分附予相同的參考符號，而省略詳細的說明。
第8圖概略顯示第7圖所示的半導體裝置的剖面構造圖。第8圖所示的半導體裝置的剖面構造，在下述點中，不同於第3圖所示的半導體裝置的剖面構造。即，鄰接構成PNP雙極電晶體BT的基極電極的N型雜質區域(第4雜質區域)22，P型雜質區域(第6雜質區域)32在N型半導體區域12a表面上形成，又，與P型雜質區域32隔開，在N型半導體區域12a表面上，形成P型雜質區域(第7雜質區域)34。構成PNP雙極電晶體BT的基極電極節點5的電極層(第5電極層)35，電氣連接P型雜質區域19、N型雜質區域22及P型雜質區域32。P型雜質區域34，通過電極層36，電氣連接至構成P通道MOS電晶體的閘極電極節點6的電極層(第4電極層)21。
第8圖所示的半導體裝置的剖面構造的其他結構，與第3圖所示的半導體裝置的剖面構造相同，對應的部分附予相同的參考符號，而省略詳細的說明。
第8圖所示的半導體裝置中，以P型雜質區域32、N型半導體區域12a、N型雜質區域22及P型雜質區域34，形成PNP雙極電晶體BT。即，雙極電晶體BBD的基極以N型半導體區域12a及N型雜質區域22構成，射極以P型雜質區域32構成，而集極以P型雜質區域34構成。經由電極層35，雙極電晶體BBD的基極與射極互相連接。N型半導體區域12a表面上，互相分離配置P型雜質區域32及34，藉此可以以簡單的結構作成雙極電晶體BBD，可以輕易地內建雙極電晶體BBD。
IGBT2斷開時，集極電位Vc上升。此時，經由二極體元件Di，閘極電位Vg2下降，MOS電晶體PQ成為導通狀態。於是，隨著集極電位Vc，雜質區域22及32的電位變高。此時，閘極電位Vg2過度下降，基極電極節點5的電位與閘極電極節點6之間的電位差成為穿透電壓以上時，P型雜質區域32及34之間形成空乏層，P型雜質區域34與半導體區域12a之間的PN接合產生穿透崩潰，根據通過導通狀態的PMOS電晶體PQ提供的電壓，抑制閘極電位Vg2的電壓準位下降。
此時，雙極電晶體BBD，與先前第三實施例中的齊納二極體元件ZDi相同，箝位閘極電位Vg2的電壓準位。此時，閘極電極節點6的閘極電位Vg2過度下降時，P型雜質區域34及32之間的空乏層連接，雜質區域34與半導體區域區域12a之間的PN接合中產生穿透崩潰，雙極電晶體BBD的基極/射極與集極之間導通，抑制閘極電位Vg2的電位下降。此時，利用雙極電晶體BBD的穿透現象，即利用PN接合的穿透崩潰。此時，藉由雜質濃度與雜質區域32及34之間的距離，可以調整穿透電壓。又，相較於使用二極體的情況，可以設定穿透電壓為比產生雪崩崩潰的電壓準位高的電壓準位，閘極電位Vg2的電位準位可以設定在比利用雪崩崩潰的情況下低的電壓準位。
又，第7圖中，使用PNP雙極電晶體BBD。不過，為了得到穿透特性，也可以使用NPN雙極電晶體。使用此NPN雙極電晶體時，基極與集極連接至閘極電極節點6，而射極連接至基極電極節點5。因此，利用PN接合的穿透現象，可以抑制閘極電位Vg2的電壓準位下降。
如上述，根據本發明的第四實施例，IGBT的雙極電晶體的基極電極節點與P通道MOS電晶體的閘極電極節點之間，連接二極體體連接的雙極電晶體。因此，除了第一實施例的效果，還可以得到以下的效果。即，可以防止P通道MOS電晶體的閘極電位的過度下降，可以保障P通道MOS電晶體的閘極絕緣膜的耐壓。又，利用PN接合的穿透現象，相較於利用雪崩崩潰或齊納崩潰的情況，藉由P型雜質區域的雜質濃度及半導體區域的雜質濃度以及射極雜質區域-集極雜質區域間的距離，可以調整，可以正確調整穿透電壓，還可以設定P通道MOS電晶體的閘極電位為低電位準位，IGBT斷開時，P通道MOS電晶體可以高速移至導通狀態。
又，二極體元件Di的動作及效果，與第一實施例的情況相同。
[第五實施例]
第9圖顯示根據本發明第五實施例的半導體裝置的電氣等效電路圖。第9圖顯示的半導體裝置，在下述點中，與第7圖所示的半導體裝置有不同的電路結構。即，二極體連接的PNP雙極電晶體(第2雙極電晶體)BBD2，不是在基極電極節點5及閘極電極節點6之間，而是在集極電極節點(第1電極節點)3與閘極電極節點6之間連接。PNP雙極電晶體BBD2的基極與射極連接至集極電極節點3，而集極連接至閘極電極節點6。
第9圖所示的半導體裝置的其他結構，與第7圖所示的半導體裝置的結構相同，對應的部分，附予同一參考符號，而省略詳細的說明。
第9圖所示的半導體裝置的結構中，集極電極節點3的集極電極電位Vc與閘極電極節點6的閘極電位Vg2的電位差變大時，雙極電晶體BBD2，由於逆偏壓，產生穿透現象，由於穿透電壓，抑制閘極電位Vg2的下降。藉此，抑制P通道MOS電晶體PQ的閘極電位Vg2的下降，可以得到與第四實施相同的效果。PNP雙極電晶體BBD2的詳細動作與第四實施例的情況相同。即，基極/集極間的PN接合，由於逆偏壓，產生穿透崩潰，從集極電極節點3供給電流至閘極電極節點6。此狀態中，集極電極節點3與閘極電極節點6之間的電壓成為穿透電壓準位。
二極體元件Di的作用及效果，與第一實施例的情況相同。
[變更例]
第10圖顯示根據本發明第五實施例的半導體裝置的變更例的電氣等效電路圖。第10圖顯示的半導體裝置，在下述點中，與第9圖所示的半導體裝置有不同的電路結構。即，取代PNP雙極電晶體BBD2，使用NPN雙極電晶體(第2雙極電晶體)BBD3。NPN雙極電晶體BBD3的基極及集極連接至閘極電極節點6，而射極連接至集極電極節點3。
第10圖所示的半導體裝置的其他結構，與第9圖所示的半導體裝置的結構相同，對應的部分，附予同一參考符號，而省略詳細的說明。
第10圖所示的半導體裝置中，利用NPN雙極電晶體BBD3的基極-射極間逆偏壓電壓產生的穿透現象(PN接合的穿透崩潰)，抑制閘極電位Vg2的下降。因此，可以得到與第9圖所示的半導體裝置的結構相同的效果。
如上述，根據第五實施例，集極電極節點與P通道MOS電晶體的閘極電極節點之間連接二極體連接的雙極電晶體，利用此穿透現象。藉此，可以產生更高電壓的穿透現象，還可以正確設定穿透電壓，可以更確實執行閘極電極節點的電位控制。又，相同於第一實施例，可以一面維持P通道MOS電晶體的導通/斷開特性，一面維持閘極絕緣膜的耐壓特性。又，可以得到與第一實施例相同的效果。
[第六實施例]
第11圖顯示根據本發明第六實施例的半導體裝置的電氣等效電路圖。第11圖所示的半導體裝置中，使用P通道接合場效電晶體(JFET)JQ1，作為電壓緩和元件。接合場效電晶體JQ1的閘極連接至基極電極節點5，而汲極及源極區域分別連接至射極電極節點4及閘極電極節點6。接合場效電晶體JFET中，由於源極區域及汲極區域對稱形成，第11圖中，以下說明接合場效電晶體JQ1的源極及汲極可以是其中任一的節點，連接至高電位的閘極電極節點6的節點作為源極節點，連接至射極電極節點4的節點作為汲極節點。
第11圖所示的半導體裝置的其他結構，與第1圖所示的半導體裝置的結構相同，對應的部分，附予同一參考符號，而省略詳細的說明。
第12圖概略顯示第11圖所示的半導體裝置的剖面構造圖。第12圖所示的半導體裝置的剖面構造圖，在下述點中，與第3圖所示的半導體裝置的剖面構造有不同的結構。即，與N型半導體區域(第1半導體區域)12a分離，在半導體區域10表面上形成N型半導體區域(第2半導體區域)12c。從N型半導體區域12a的一部分區域到N型半導體區域12c的一部分區域上，連續形成P型雜質區域(第5雜質區域)40。P型雜質區域40，通過表面上形成的電極層42，電氣連接至閘極電極層(第4電極層)21。
第12圖所示的半導體裝置的剖面構造的其他結構，與第3圖所示的半導體裝置的剖面構造相同，對應的部分，附予同一參考符號，而省略詳細的說明。
第12圖所示的剖面構造中，N型雜質區域22作用為P通道接合場效電晶體JQ1的閘極電極，利用P型雜質區域40下部的N型半導體區域12a及12c之間的P型半導體基板區域10，作為P通道接合型場效電晶體的通道區域。利用P型雜質區域40作為源極區域。N型半導體區域12a及12c分離配置，可以藉由在其間的半導體基板區域10的表面上配置P型雜質區域40，以簡易的結構實現內建接合場效電晶體。
IGBT斷開時，集極電極層23的集極電位Vc上升。隨著集極電位Vc上升，由於閘極電容，閘極電位Vg2的電位將上升。閘極電極層21，通過源極P型雜質區域40，耦合P型半導體區域10，抑制電位準位的上升。隨著，P通道MOS電晶體PQ成為導通狀態，P型雜質區域19a及N型半導體區域12a設定在相同的電壓準位，遮斷從集極電極節點23供給電洞至N型半導體區域12a。藉此，PNP雙極電晶體BT以高速斷開。
隨著集極電位Vc的上升，N型半導體區域12a的電位也上升，半導體區域12a及半導體區域10之間的PN接合為逆偏壓，空乏層在N型半導體區域12a及12c之間的半導體區域10中擴大。此時，直到半導體區域12a及12c之間的半導體區域10完全空乏，P型雜質區域40，通過P型半導體區域10及14，連接至射極電極節點4，閘極電位Vg2維持在射極電位Ve。在其間，PMOS電晶體PQ維持在導通狀態，遮斷來自集極電極節點3的電洞從雙極電晶體的射極供給至基極。
隨著集極電位Vc的電位上升，空乏層在半導體基板區域10中擴大，當P型雜質區域40下部的P型半導體基板區域10完全空乏時，P型雜質區域40與P型半導體區域10電氣分離。於是，此時，閘極電極層21的電位Vg2隨著集極電壓Vc的電位上升開始上升。閘極電位Vg2上升至MOS電晶體PQ的閘極電容與接合場效電晶體JQ1的空乏層電容所決定的電壓準位。
為了在P通道MOS電晶體PQ導通後產生接合型場效電晶體JQ1的通道空乏化，調整接合場效電晶體的穿透電壓。穿透電壓，即，藉由調整半導體區域12a及12c之間的距離及雜質濃度以及P型半導體基板10的雜質濃度，可以調整空乏層的擴大。
因此，IGBT2斷開的同時，P通道MOS電晶體PQ導通，且斷開後，閘極電位Vg2上升，可以抑制施加高電壓(集極-射極間電壓Vce)至P通道MOS電晶體PQ的閘極絕緣膜20。
[變更例]
第13圖係概略顯示根據本發明第六實施例的半導體裝置的變更例的剖面構造圖。第13圖所示的半導體裝置中，在下述點中，與第12圖所示的半導體裝置有不同的構造。即，P型半導體基板10表面上，互相隔開配置N型半導體區域(第1及第2半導體區域)12a及12e。這些N型半導體區域12a及12e之間，形成低濃度的P型半導體區域(第5半導體區域)48。P型半導體區域48表面上，形成P型雜質區域(第5雜質區域)50以圍繞P型半導體區域48。P型雜質區域50，通過電極層52，電氣連接至閘極電極層(第4電極層)21。
N型半導體區域12a及12e與P型半導體基板區域10之間，互相隔開形成N型埋入雜質區域(第1及第2埋入半導體區域)44及46。這些N型埋入雜質區域44及46的雜質濃度，相較於N型半導體區域12a及12e的雜質濃度以及P型半導體區域48的雜質濃度，具有足夠高的雜質濃度。使這些N型埋入雜質區域44及46之間的距離，比半導體區域12a及12e之間的距離短。
通過N型埋入雜質區域44及46之間的區域，P型半導體區域48連接至P型半導體基板區域10。P型半導體區域48以及N型半導體區域44及46之間的P型半導體基板區域10，用作接合型場效電晶體JQ1的通道區域。P型半導體區域48用作源極區域，N型雜質區域22、N型半導體區域12a及12e以及N型埋入雜質區域44及46用作閘極。第13圖所示的構造中，可以以簡易的構造內建接合場效電晶體。
第13圖所示的半導體裝置的其他結構，與第12圖所示的半導體裝置的結構相同，對應的部分，附予同一參考符號，而省略詳細的說明。
第13圖所示的半導體裝置的情況下，IGBT斷開時，隨著集極電位Vc的電位上升，P型半導體區域48中空乏層從N型半導體區域12a及N型埋入雜質區域44開始擴大。此時，PN接合為逆偏壓狀態，從高濃度的N型埋入雜質區域44開始往雜質濃度低的區域的P型半導體區域48及半導體基板區域10，空乏層更加速擴大。到空乏層的穿透狀態為止，閘極電極層21，通過電極層52、P型雜質區域50、半導體區域48、以及半導體基板區域10，與射極電極層18耦合，抑制閘極電位Vg2的上升。
隨著集極電位Vc的上升，N型埋入雜質區域44及46間的P型半導體區域48中，空乏層擴大，在高濃度的N型埋入雜質區域44及46之間空乏層穿透時，接合場效電晶體JQ成為箝位狀態，閘極電極層21與射極電極層18電氣分離。空乏層的穿透狀態中，空乏層在高濃度的N型埋入雜質區域44及46周邊形成，空乏層未到達P型雜質區域50，P型雜質區域50成為由空乏層圍繞的狀態。施加電壓至空乏層。因此，在箝位狀態中，空乏層端(箝位點)與P型雜質區域50之間的電場不發生變化，P型雜質區域50的電壓可以大致維持一定。藉此，P通道接合型場效電晶體JQ1成為箝位狀態後，可以維持閘極電位Vg2在大致一定的電位準位，施加至閘極絕緣膜20的電壓可以大致維持一定。藉此，可以以簡易的構造確實保障閘極絕緣膜20的耐壓。
如上述，根據本發明的第六實施例，利用P通道接合場效電晶體作為電壓緩和元件，並利用由於通道區域的空乏層擴大產生的箝位現象。於是，P通道MOS電晶體在IGBT斷開時一旦以高速設定為導通狀態後，可以確實移至斷開狀態。又，可以緩和施加至閘極絕緣膜的電壓，與第一實施例相同，可以一面維持耐壓特性，一面降低半導體裝置(晶元)的占有面積。
[第七實施例]
第14圖顯示根據本發明第七實施例的半導體裝置的電氣等效電路圖。第14圖所示的半導體裝置的結構，在下述點中，不同於第11圖所示根據第六實施例的半導體裝置。即，P通道MOS電晶體PQ的閘極電極節點6與射極電極節點4之間，更設置二極體元件Di。二極體元件Di的陰極連接至閘極電極節點6，而陽極連接至射極電極節點4。第14圖所示的半導體裝置的其他結構，與第11圖所示的半導體裝置的結構相同，對應的部分，附予同一參考符號，而省略詳細的說明。
第15圖係概略顯示第14圖所示的半導體裝置的剖面構造圖。第15圖所示的半導體裝置的剖面構造，在下述點中，不同於第2圖所示根據第六實施例的半導體裝置。即，與構戍接合場效電晶體JQ1的N型半導體區域(第5半導體區域)12c分離，在半導體基板區域10的表面上形成N型半導體區域(第2半導體區域)12b。N型半導體區域12b的表面上，形成N型雜質區域(第5雜質區域)25以圍繞N型半導體區域12b。N型雜質區域25，通過電極層26，電氣連接至閘極電極層(第4電極層)21。N型半導體區域12a及12b及12c互相分離配置，在這些區域之間延伸半導體基板區域，藉此可以以簡單的結構，實現同時內建二極體及雙極電晶體的結構。
如第14圖及第15圖所示，根據本發明第七實施例的半導體裝置的結構，實質地等效於組合第一實施例(參考第1圖)及第六實施例(參考第11圖)的半導體裝置。IGBT2導通時，集極電極節點3的集極電位Vc急速下降。此時，P通道MOS電晶體PQ的閘極電容內累積的電荷，通過接合場效電晶體JQ1的雜質區域40，放電至射極電極層16(射極電極節點4)，MOS電晶體PQ在閘極電位Vg2戍為與射極電位Ve相同的程度，成為斷開狀態。
此時，P通道場效電晶體JQ1的放電路徑(P型半導體基板區域10、P型半導體區域13、P型半導體區域14)的電阻過大時，延遲閘極電容內累積電荷的放出，閘極電位Vg2的電位，隨著集極電位Vc的下降而下降，可能有存在比射極電位Ve低的狀態期間。此時，P通道MOS電晶體PQ的源極-閘極間電位差變得比P通道MOS電晶體PQ的臨界電壓大，P通道MOS電晶體PQ保持在導通狀態。結果，PNP雙極電晶體BT的射極-基極間短路，阻礙從集極電極層23(集極電極節點3)往PNP雙極電晶體BT的射極注入電洞，PNP雙極電晶體BT的導通變遲(抑制N型半導體區域12a中的傳導度改變)。
此狀態中，閘極電位Vg2在到達射極電位Ve的時間點，二極體元件Di成為順偏壓狀態，以低電阻放電P通道MOS電晶體PQ的閘極電容內累積的電荷。藉此，IGBT2導通時，可以防止MOS電晶體PQ持續在導通狀態，可以高速導通IGBT2。
斷開動作時，與先前的第六實施例的情況相同。
又，也可以使用第13圖所示的結構作為接合場效電晶體JQ1。
如上述，根據本發明第七實施例，P通道MOS電晶體PQ的閘極電極節點與射極電極節點之間，並聯設置二極體元件及接合型場效電晶體，可以高速導通IGBT。又，可以得到與第一實施例及第六實施例同樣的效果。
[第八實施例]
第16圖顯示根據本發明第八實施例的半導體裝置的電氣等效電路圖。第16圖所示的半導體裝置的結構中，取代第4圖所示根據第二實施例的半導體裝置的齊納二極體元件(ZDi)，設置電阻元件R。第16圖所示的半導體裝置的其他結構與第4圖所示的半導體裝置結構相同，對應的部分，附予同一參考符號，而省略詳細的說明。。
電阻元件R在基極節點5及閘極節點6之間連接，IGBT2斷開時，抑制閘極電極節點6的電位下降。
第17圖概略顯示第16圖所示的半導體裝置的剖面構造圖。第17圖所示的半導體裝置的構造中，N型半導體區域(第1半導體區域)12a半導體裝置的表面上，鄰接N型雜質區域(第4雜質區域)22形成P型雜質區域(第6雜質區域)55。P型雜質區域19b及55以及N型雜質區域(第4雜質區域)22共同形成電極層(第5電極層)57。電極層57對應連接基極電極節點5的基極電極層。P型雜質區域55的另一端中，與電極層57相對，設置電極層59。電極層59，電氣連接閘極電極層(第4電極層)21及電極層26。第17圖所示的半導體裝置的剖面構造的其他結構，與第5圖所示的半導體裝置的剖面構造相同，對應的部分，附予同一參考符號，而省略詳細的說明。
第17圖所示的半導體結構中，取代第5圖所示的P型雜質區域(第7雜質區域)28及N型雜質區域(第6雜質區域)29所形成的齊納二極體元件ZDi，以P型雜質區域55的擴散電阻形成電阻元件R。利用N型半導體區域12a表面的雜質區域55的擴散電阻，可以以簡易的結構實現內建二極體元件Di及電阻元件R。
第16及17圖所示的結構中，由於二極體元件Di使閘極電極節點6(閘極電極層21)的電位Vg2往射極電位方向下降，IGBT2在斷開時，將維持P通道MOS電晶體PQ在導通狀態。斷開時，集極電位Vc在高狀態，因此，藉由P型雜質區域55形成的電阻元件R，在經過延遲時間後，閘極電極層21(閘極電極節點6)，大致維持在集極電位Vc相等的電位準位，源極-閘極間電位差變得比MOS電晶體PQ的臨界電壓小，P通道MOS電晶體PQ維持在斷開狀態。因此，IGBT2導通時，P通道MOS電晶體PQ維持在斷開狀態。以快時序執行IGBT動作，可以降低導通損失。P通道MOS電晶體PQ，在斷開狀態時，閘極與源極間的電壓，即施加至閘極絕緣的電壓小，確實保障閘極絕緣膜的耐壓。
又，IGBT2斷開時，電阻元件R，由於延遲時間，對於閘極電位Vg2的電位變化具有某些時間的延遲才應答。因此，閘極電極層21(閘極電極節點6)的閘極電位Vg2，對於集極電位Vc的上升由於二極體元件Di的穿透而下降，P通道MOS電晶體PQ成為通導狀態，可以停止斷開時的電洞往雙極電晶體BT流入。經過斷開時的過渡狀態後，由於電阻元件R，閘極電位Vg2設定為與集極電位Vc大致相同程度的電位準位。又，二極體元件Di，在斷開時，抑制閘極電位Vg2的電位過度下降。
利用電阻元件R(P型雜質區域55)，抑制IGBT斷開狀態中閘極電位Vg2的電位下降，可以減低N型半導體區域12a及12b之間的電位差，可以迴避N型半導體區域12a及12b之間的耐壓下降的問題。
如上述，根據本發明的八實施例，P通道MOS電晶體的閘極電極節點與雙極電晶體的基極節點之間連接電阻元件的同時，利用二極體元件抑制P通道MOS電晶體PQ的閘極電位下降。藉此，除了第一實施例的效果，還可以更降低切換損失，可以實現保障高速執行切換動作的耐壓特性的半導體裝置。
[第九實施例]
第18圖顯示根據本發明第九實施例的半導體裝置的電氣等效電路圖。第18圖所示的半導體裝置的結構，與根據第16圖所示的第八實施例的半導體裝置，在下述點，有不同的結構。即，電阻元件Ra，並非在基極電極節點5與閘極電極節點6之間，而是在閘極電極節點6與集極電極節點3之間連接。第18圖所示的其他結構，與第16圖所示的半導體裝置的結構相同，對應的部分，附予同一參考符號，而省略詳細的說明。
第18圖所示的半導體裝置中的電阻元件Ra，在閘極電極節點6與集極電極節點3之間連接。MOS電晶體PQ的閘極電容與電阻元件Ra之間並聯連接。電阻元件Ra所引起的閘極電位Vg2的電位變化，對MOS電晶體的閘極電容引起的電位變化，延遲產生。因此，藉由與第八實施例相同的動作，IGBT2移至斷開時，P通道MOS電晶體PQ一旦成為導通狀態，之後，IGBT2斷開狀態間，P通道MOS電晶體PQ維持斷開狀態。因此，藉由與第八實施例相同的動作，可以得到相同的效果。
本發明，一般應用於執行電力切換的半導體裝置，藉此可以得到耐壓特性優異、高速切換動作的低導通電壓的小占有面積的半導體置。此半導體裝置，可以是分離的單體電晶體，也可以內建於模組等的積體電路裝置內。
雖然以詳細說明指示本發明，但只是為了範例顯示，並不作限定，而以附加的申請專利範圍來解釋發明範圍可以清楚地理解。
1．．．電壓緩和元件
2．．．電路部分
3．．．集極電極節點
4．．．射極電極節點
6．．．閘極電極節點
7．．．閘極電極節點
10．．．P型半導體基板(半導體基板區域)
12a及12b．．．N型半導體區域
12c．．．N型半導體區域
12e．．．N型半導體區域
13．．．P型半導體區域
14．．．P型半導體區域
15．．．N型雜質區域
16．．．射極電極層
17．．．閘極絕緣膜
18．．．電極層(第2電極層)
19a及19b．．．P型雜質區域
20．．．閘極絕緣膜
21．．．閘極電極層
22．．．N型雜質區域
23．．．集極電極層
24．．．基極電極層
25．．．N型雜質區域
26．．．電極層(第5電極層)
28．．．P型雜質區域(第7雜質區域)
29．．．高濃度N型雜質區域(第6雜質區域)
32．．．P型雜質區域(第6雜質區域)
34．．．P型雜質區域(第7雜質區域)
35．．．電極層(第5電極層)
40．．．P型雜質區域(第5雜質區域)
42．．．電極層
44．．．N型埋入雜質區域
44及46．．．N型埋入雜質區域(第1及第2埋入半導體區域)
48．．．P型半導體區域(第5半導體區域)
5．．．基極電極節點
50．．．P型雜質區域(第5雜質區域)
52．．．電極層
55．．．P型雜質區域(第6雜質區域)
57．．．電極層(第5電極層)
59．．．電極層
BBD．．．PNP雙極電晶體
BBD2．．．PNP雙極電晶體
BBD3．．．NPN雙極電晶體
BT．．．PNP雙極電晶體
Cd．．．寄生電容
Cg．．．閘極電容
Di．．．PN接合二極體(二極體元件)
JQ1．．．P通道接合場效電晶體(JFET)
JQ1．．．P通道場效電晶體
LI．．．端部
LL．．．感應負載
NQ．．．N通道MOS電晶體
PQ．．．P通道MOS電晶體
R．．．電阻元件
Ra．．．電阻元件
Vc．．．集極電位
Vce．．．集極-射極間電壓
Vc-Vg2．．．電壓差
Ve．．．射極電位
Vg1．．．控制電壓
Vg2．．．閘極電位
Vh．．．高側電壓
Vthp．．．臨界電壓
ZDi．．．齊納二極體元件
[第1圖]顯示根據本發明第一實施例的半導體裝置的電氣等效電路圖。
[第2圖]概略顯示根據本發明第一實施例的半導體裝置的寄生成分圖。
[第3圖]概略顯示根據本發明第一實施例的半導體裝置的剖面構造圖。
[第4圖]顯示根據本發明第二實施例的半導體裝置的電氣等效電路圖。
[第5圖]概略顯示根據本發明第二實施例的半導體裝置的剖面構造圖。
[第6圖]顯示根據本發明第三實施例的半導體裝置的電氣等效電路圖。
[第7圖]顯示根據本發明第四實施例的半導體裝置的電氣等效電路圖。
[第8圖]概略顯示根據本發明第四實施例的半導體裝置的剖面構造圖。
[第9圖]顯示根據本發明第五實施例的半導體裝置的電氣等效電路圖。
[第10圖]顯示根據本發明第五實施例的半導體裝置的變更例的電氣等效電路圖。
[第11圖]顯示根據本發明第六實施例的半導體裝置的電氣等效電路圖。
[第12圖]概略顯示根據本發明第六實施例的半導體裝置的剖面構造圖。
[第13圖]概略顯示根據本發明第六實施例的半導體裝置的變更例的剖面構造圖。
[第14圖]顯示根據本發明第七實施例的半導體裝置的電氣等效電路圖。
[第15圖]概略顯示根據本發明第七實施例的半導體裝置的剖面構造圖。
[第16圖]顯示根據本發明第八實施例的半導體裝置的電氣等效電路圖。
[第17圖]概略顯示根據本發明第八實施例的半導體裝置的剖面構造圖。
[第18圖]顯示根據本發明第九實施例的半導體裝置的電氣等效電路圖。
3．．．集極電極節點
4．．．射極電極節點
5．．．基極電極節點
6．．．閘極電極節點
7．．．閘極電極節點
10．．．P型半導體基板(半導體基板區域)
12a及12b．．．N型半導體區域
13．．．P型半導體區域
14．．．P型半導體區域
15．．．N型雜質區域
16．．．射極電極層
17．．．閘極絕緣膜
18．．．電極層(第2電極層)
19a及19b．．．P型雜質區域
20．．．閘極絕緣膜
21．．．閘極電極層
22．．．N型雜質區域
23．．．集極電極層
24．．．基極電極層
25．．．N型雜質區域
26．．．電極層(第5電極層)
LI．．．端部
PQ．．．P通道MOS電晶體
Vg1．．．控制電壓
Vg2．．．閘極電位

Claims (17)

  1. 一種半導體裝置，包括：第1雙極電晶體，具有連接至第1電極節點的第1導通節點、連接至第2電極節點的第2導通節點、以及第1基極節點；第1導電型的第1絕緣閘極型場效電晶體，在上述第2電極節點與上述第1雙極電晶體的基極節點之間連接，根據控制信號選擇性地成為導通狀態，在導通時，上述第2電極節點與上述第1雙極電晶體的基極節點之間電氣連接；第2導電型的第2絕緣閘極型場效電晶體，具有閘極電極、電氣連接至上述第1電極節點的第3導通節點、電氣連接至上述第1雙極電晶體的基極節點的第4導通節點，上述第2絕緣閘極型場效電晶體是根據上述閘極電極的電壓與上述第1電極節點的電壓選擇性地成為導通狀態，在導通時，上述第1電極節點與上述第1雙極電晶體的基極節點之間電氣連接；以及電壓緩和元件，在上述第2電極節點與上述第2絕緣閘極型場效電晶體的閘極電極之間連接，上述第1雙極電晶體非導通時，緩和施加至上述第2絕緣閘極型場效電晶體的閘極電極的電壓；其中在上述第1導通節點的電壓大於在上述第2導通節點的電壓。
  2. 如申請專利範圍第1項所述的半導體裝置，上述電 壓緩和元件係具有PN接合的二極體元件。
  3. 如申請專利範圍第2項所述的半導體裝置，更包括：定電壓二極體，在上述第2絕緣閘極型場效電晶體的閘極電極與上述第1雙極電晶體的基極節點之間連接，導通時，在上述閘極電極與上述基極節點之間產生一定的電壓。
  4. 如申請專利範圍第2項所述的半導體裝置，更包括：定電壓二極體，在上述第1電極節點與上述第2絕緣閘極型場效電晶體的閘極電極之間連接，導通時，在上述第1電極節點與上述閘極電極之間產生一定的電壓。
  5. 如申請專利範圍第2項所述的半導體裝置，更包括：二極體連接的第2雙極電晶體，在上述第2絕緣閘極型場效電晶體的閘極電極與上述第1雙極電晶體的基極節點之間連接，導通時，上述閘極電極與上述基極節點之間的電位差降低。
  6. 如申請專利範圍第2項所述的半導體裝置，更包括：二極體連接的第2雙極電晶體，在上述第1電極節點與上述第2絕緣閘極型場效電晶體的閘極電極之間連接，導通時，上述第1電極節點與上述閘極電極之間的電位差降低。
  7. 如申請專利範圍第2項所述的半導體裝置，更包 括：接合型場效電晶體，具有電氣連接至上述第2絕緣閘極型場效電晶體的閘極電極的第5導通節點、電氣連接至上述第2電極節點的第6導通節點、以及電氣連接至上述第1雙極電晶體的基極節點的控制電極。
  8. 如申請專利範圍第2項所述的半導體裝置，更包括：電阻元件，在上述第2絕緣閘極型場效電晶體的閘極電極與上述二極體元件之間的連接節點以及上述第1雙極電晶體的基極節點之間連接。
  9. 如申請專利範圍第2項所述的半導體裝置，更包括：電阻元件，在上述第2絕緣閘極型場效電晶體的閘極電極與上述第1電極節點之間連接。
  10. 如申請專利範圍第1項所述的半導體裝置，其中，上述電壓緩和元件係接合型場效電晶體，包括：第5導通節點，電氣連接上述第2絕緣閘極型場效電晶體的閘極電極；第6導通節點，電氣連接上述第2電極節點；以及控制電極，電氣連接上述第1雙極電晶體的基極節點。
  11. 一種半導體裝置，包括：第1導電型的半導體基板區域；第2導電型的第1半導體區域，在上述半導體基板區域表面上形成； 第2導電型的第2半導體區域，在上述半導體基板區域表面上與上述第1半導體區域分離形成；第1導電型的第3半導體區域，鄰接上述第1半導體區域而形成；第1導電型的第4半導體區域，在上述第3半導體區域以及上述第1半導體區域內的一部分的區域的表面上形成；第2導電型的第1雜質區域，在上述第4半導體區域表面的一部分的區域中形成；第1電極層，形成以電氣連接上述第4半導體區域以及上述第1雜質區域；第2電極層，在上述第1雜質區域與上述第1半導體區域之間的上述第4半導體區域上以及上述第1半導體區域上的一部分區域上以第1絕緣膜介於其間而形成；第1導電型的第2及第3雜質區域，在上述第1半導體區域表面上，與上述第4半導體區域分離，互相隔開形成；第2導電型的第4雜質區域，在上述第1半導體區域表面上鄰接上述第3雜質區域而形成；第3電極層，電氣連接至上述第2雜質區域；第4電極層，在上述第2及第3雜質區域間的上述第1半導體區域表面上以第2絕緣膜介於其間而形成；第5電極層，形成以電氣連接至上述第3及第4雜質區域；以及 第2導電型的第5雜質區域，在上述第2半導體區域表面上形成的同時，電氣耦合至上述第4電極層。
  12. 如申請專利範圍第11項所述的半導體裝置，更包括：第2導電型的第6雜質區域，在上述第1半導體區域內，與上述第3及第4雜質區域分離而形成；以及第1導電型的第7雜質區域，在上述第6雜質區域上與上述第6雜質區域連接而形成的同時，與上述第4電極層電氣耦合。
  13. 如申請專利範圍第11項所述的半導體裝置，更包括：第1導電型的第6雜質區域，在上述第1半導體區域表面上與第4雜質區域鄰接形成，且電氣連接至上述第5電極層；以及第1導電型的第7雜質區域，在上述第1半導體區域表面上與上述第6雜質區域隔開形成的同時，與上述第4電極層電氣耦合。
  14. 如申請專利範圍第11項所述的半導體裝置，更包括：第2導電型的第5半導體區域，在上述半導體基板區域表面上，在上述第1及第2半導體區域之間分離形成；以及第1導電型的第6雜質區域，分別在上述第1及第5半導體區域的一部分區域及上述半導體基板區域表面上形 成的同時，電氣連接至上述第4電極層。
  15. 如申請專利範圍第11項所述的半導體裝置，更包括：第1導電型的第6雜質區域，在上述第1半導體區域表面上形成的同時，兩端分別電氣連接至上述第4及第5電極層。
  16. 一種半導體裝置，包括：第1導電型的半導體基板區域；第2導電型的第1及第2半導體區域，在上述半導體基板區域表面上互相隔開形成；第1導電型的第3半導體區域，鄰接上述第1半導體區域而形成；第1導電型的第4半導體區域，在上述第3半導體區域以及上述第1半導體區域內的一部分的區域的表面上形成；第2導電型的第1雜質區域，在上述第4半導體區域的一部分區域的表面上形成；第1電極層，形成以電氣連接上述第4半導體區域以及上述第1雜質區域；第2電極層，在上述第1雜質區域與上述第1半導體區域之間的上述第4半導體區域上以及上述第1半導體區域上以第1絕緣膜介於其間而形成；第1導電型的第2及第3雜質區域，在上述第1半導體區域表面上與第4半導體區域分離，且互相隔開形成； 第3電極層，電氣連接至上述第2雜質區域；第4電極層，在上述第2及第3雜質區域間的上述第1半導體區域表面上以第2絕緣膜介於其間而形成；第2導電型的第4雜質區域，在上述第1半導體區域表面上鄰接上述第3雜質區域而形成；第5電極層，形成以電氣連接至上述第3及第4雜質區域；以及第1導電型的第5雜質區域，與上述第3及第4雜質區域分離配置，且在上述第1半導體區域與上述第2半導體區域的一部分區域的表面上，連續地在上述第1及第2半導體區域之間的上述半導體基板區域上形成的同時，電氣連接至上述第4電極層。
  17. 一種半導體裝置，包括：第1導電型的半導體基板區域；第2導電型的第1及第2半導體區域，在上述半導體基板區域表面上互相隔開形成；第1導電型的第3半導體區域，連接上述第1半導體區域而形成；第1導電型的第4半導體區域，在上述第3半導體區域上以及上述第1半導體區域內的一部分的區域的表面上形成；第2導電型的第1雜質區域，在上述第4半導體區域的一部分區域的表面上形成；第1電極層，形成以電氣連接上述第4半導體區域以 及第1雜質區域；第2電極層，在上述第1雜質區域與上述第1半導體區域之間的上述第4半導體區域上以及上述第1半導體區域上以第1絕緣膜介於其間而形成；第1導電型的第2及第3雜質區域，在上述第1半導體區域表面上，與上述第4半導體區域分離，且互相隔開形成；第3電極層，形成以電氣連接至上述第2雜質區域；第4電極層，在上述第2及第3雜質區域間的上述第1半導體區域表面上以第2絕緣膜介於其間而形成；第2導電型的第4雜質區域，在上述第1半導體區域表面上鄰接上述第3雜質區域而形成；第5電極層，形成以電氣連接至上述第3及第4雜質區域；第1導電型的第5半導體區域，在上述第1及第2半導體區域之間形成以連接上述半導體基板區域；第1導電型的第5雜質區域，在上述第5半導體區域表面上形成的同時，電氣連接至上述第4電極層；以及第2導電型的第1及第2埋入半導體區域，在上述半導體基板區域與上述第1半導體區域之間以及上述半導體基板區域與上述第2半導體區域之間，互相分離形成；其中，上述第5半導體區域，以上述第1及第2埋入半導體區域之間的區域介於其間，與上述半導體基板區域耦合。
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