CN101499473A - 具有绝缘栅半导体元件的半导体器件和绝缘栅双极晶体管 - Google Patents

具有绝缘栅半导体元件的半导体器件和绝缘栅双极晶体管 Download PDF

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Abstract

本发明公开了一种具有绝缘栅半导体元件的半导体器件和绝缘栅双极晶体管。一种具有IGBT的半导体器件包括：衬底(1)；衬底上的漂移层(2)和基极层(3)；穿透基极层以将基极层分成基极部分(3a－3d)的沟槽(4)；一个基极部分中的发射极区(5)；沟槽中的栅极元件(7a－7c)；发射极电极(15)；以及集电极电极(16)。所述一个基极部分提供沟道层(3a)，另一基极部分提供没有发射极区的浮置层(3b－3d)。栅极元件包括与沟道层相邻的栅电极(7a)和与浮置层相邻的虚设栅电极(7b－7c)。浮置层包括与沟道层相邻的第一浮置层(3b)以及远离沟道层的第二浮置层(3c)。虚设栅电极和第一浮置层与基极层上的第一浮置布线(12)电耦合。虚设栅电极与第二浮置层隔离开。

Description

具有绝缘栅半导体元件的半导体器件和绝缘栅双极晶体管
技术领域
本发明涉及一种具有绝缘栅半导体元件的半导体器件和一种绝缘栅双极晶体管。
背景技术
诸如沟槽栅极型晶体管和IGBT的绝缘栅半导体器件充当着具有沟槽栅极结构的高击穿电压绝缘栅半导体器件。图17和18示出了JP-A-2006-49455中公开的IGBT。每个IGBT包括在P型基极区102中选择性地形成的用于接触发射极电极的N+型发射极区101。在除发射极区101之外的区域中形成虚设(dummy)沟槽103。从而，均匀地形成多个沟槽。具体而言，发射极区101不是形成于整个基极区102中而是形成于基极区102的一部分中。沟槽105形成于基极区102的一部分中。在沟槽105中形成栅电极104，从而将栅极电压施加到栅电极104。在基极区102的另一部分中不形成发射极区102。不过，在基极区102的另一部分中形成虚设沟槽103。在虚设沟槽103中形成虚设栅电极106。
因此，在基极区102中选择性地形成发射极区101，从而促进基极区102中的电导率调制。这里，基极区102具有高电阻。因此，大大减少了供电损耗。由于形成了虚设沟槽103，因此提高了击穿电压。供电损耗和击穿电压都得到改善。在该IGBT中，为了稳定虚设栅电极106的电势，如图17所示，将虚设栅电极106连接到发射极电极E。或者，如图18所示，虚设栅电极106可以连接到栅电极104。
然而，当虚设沟槽103中的虚设栅电极106连接到发射极电极E或栅电极104时，出现了以下难题。
当虚设栅电极106连接到栅电极104时，栅极G和集电极C之间的电容变大，使得开关损耗变大。此外，当虚设栅电极106连接到发射极电极E时，栅极G和发射极E之间的电容增大，使得开关浪涌电压变大。
此外，功率半导体器件中的沟槽栅极IGBT利用MOS栅极驱动方法工作，使得器件的可控制性非常高。此外，在IGBT中进行双极操作，由此饱和电压相对较低。因此，IGBT用于很多种应用。由于该功率器件被用作非接触开关，因此其优选具有小的生成损耗。IGBT需要具有小的饱和电压和低开关损耗。IGBT的饱和电压和IGBT的开关损耗，即截止损耗之间的关系是平衡(trade-off)的关系。通常，这种平衡关系表示一种平衡的特性，其展示了功率器件中生成的损耗的指标。于是，需要改善这种平衡特性。此外，器件还需要降低电磁噪声。为了减小电磁噪声，必需要降低截止时的电压下降速度(即dV/dt)和电流增大的加速度(即dIc/dt)。然而，当dV/dt和dIc/dt减小时，开关损耗增大。因此难以既降低电磁噪声又降低开关损耗。通常，导通损耗和电磁噪声具有一种平衡的关系。这里，为了减小电磁噪声，重要的是在导通器件时从硬开关变为软开关而不增加导通损耗。即，dIc/dt的波形从大变到小。
关于IGBT导通时的电磁噪声，众所周知，在以等于额定电流十分之一的小电流导通IGBT的情况下，器件特性对电磁噪声影响很大。具体而言，产生频率在等于或大于30MHz范围的电磁噪声的原因可能涉及到具有高频分量的高电压下降速度。因此，为了在不产生电磁噪声的阈值之内进行切换时维持dV/dt，要控制栅极电阻，从而使导通时的主电流增大速率(即dIc/dt)是有限的。
在仅有栅极电阻增大时，IGBT导通时，IGBT的导通损耗会增大。于是，在栅极电阻增大时，导通时电流增大速率降低，电压拖尾也增大。于是开关损耗增大。因此，在沟槽型IGBT的特性中，优选栅极电阻相对较小，且dIc/dt充分小。
图31中示出了沟槽型IGBT。该N沟道型IGBT包括在硅衬底表面上具有条形图案的沟槽栅极结构。图31为截面图，沿着平行于条形图案且垂直于硅衬底的方向示出了IGBT。在图31中，该IGBT包括具有小杂质浓度的N型基极层201、具有高杂质浓度且设置于基极层201主表面上的P型集电极层202，以及设置于基极层201另一主表面上的P型沟道区203a。在沟道区3a表面部分中选择性地形成N+型发射极区204。从发射极区侧上的表面开始形成沟槽205a，穿透沟道区203a并抵达基极层201。隔着绝缘膜206在沟槽205中形成栅电极207a。栅电极207a由导电多晶硅制成。形成该器件的一种方法是这样的：在沟道区203a的表面上形成沟槽205a，在沟槽205a中形成栅极绝缘膜，并在沟槽205a中填充栅电极207a，然后形成发射极区204。此外，形成层间绝缘膜20以覆盖栅电极207a。此外，在层间绝缘膜208上方形成由金属膜制成的发射极电极210。发射极电极210接触发射极区204的表面和沟道区203a的表面。通常，沟槽型IGBT包括具有高杂质浓度且设置于沟道区203a表面的一部分上的P型主体区209，从而改善了对闩锁效应的抗扰性。在基极层201和集电极层202之间形成具有中等杂质浓度的N型缓冲区或场停止区211。缓冲区或场停止区211由Se制成。此外，可以在硅衬底上形成保护膜。保护膜由氮化硅膜、非晶硅膜或聚酰亚胺膜制成。在集电极层202的表面上形成由金属膜制成的集电极电极220。
下面将介绍IGBT导通的操作。在IGBT截止时，发射极电极210接地，电压被施加到集电极电极220，因为基极层201和沟道区203a提供了一个反向偏置的PN结，从而当电压小于反向击穿电压时IGBT表现为阻断状态。在这种情况下，当向栅电极207a施加高于阈值电压的电压时，从栅极驱动电路经由栅极电阻在栅电极207a中累积电荷。同时，沿着沟槽侧壁在沟道区203a的表面部分中形成了从P型切换到N型的N型沟道。N型沟道设置于发射极区204和基极层201之间，发射极区204暴露于沟槽205a的侧壁上。沟道区203a通过栅极绝缘膜206而接触栅电极207a。在形成N型沟道时，N型沟道中的反向偏置结消失，电子通过发射极电极210、发射极区204和沟道区203a中的N型沟道注入基极层201中。当电子注入基极层201中时，正向电压施加到集电极层202和基极层201之间的PN结，使得作为少数载流子的空穴从集电极层202注入基极层201中。当空穴注入基极层201时，作为多数载流子的电子的电子浓度增大，以保持基极层201中载流子的中性，由此减小了基极层201的电阻。这里将这种现象称为电导率调制。在这种情况下，如果集电极电极220和发射极电极210之间流动的电流导致的电压降基本等于集电极层202和发射极区204之间形成的二极管的导通态电压，则IGBT的导通态电压表现为理想电压。
接下来，为了将IGBT从导通态切换到截止态，将发射极电极210和栅电极207a之间的电压降低到小于阈值。此时，栅电极207a中累积的电荷通过栅极电阻器释放到栅极驱动电路，将反转为N型的沟道切换到P型，使得IGBT中不存在沟道了。于是，电子供应停止，来自集电极层202的空穴注入也停止。然而，电流继续流动，直到基极层201中的电子完全传输到集电极电极220且基极层201中的空穴完全传输到发射极电极210，或直到电子和空穴完全复合从而它们消失掉。在累积的电子和累积的空穴消失后，电流停止流动。
在沟槽型IGBT中，为了降低导通态电阻，执行各种方法。例如，IEGT(即注入增强栅极双极晶体管)具有最优异且最接近二极管导通态电压最高极限的特性。在如图12所示的IEGT中，单元中发射极区204主表面的一部分和沟道区203a主表面的一部分被层间绝缘层208覆盖，因此这些区域203a、208不接触发射极电极。IEGT的工作类似于沟槽型IGBT。发射极区204的一部分和沟道区203a的一部分不接触发射极电极210，P型沟道区203a下方部分中的空穴不被释放到发射极电极210，因此空穴累积于该部分中。于是，基极层201的载流子浓度分布变得接近二极管的载流子浓度分布。于是，IEGT的导通态电压小于IGBT的导通态电压(在JP-A-H05-243561中有所披露)。此外，为了改善导通态电压和开关特性，在JP-A-2000-228519中公开了一种沟槽型IGBT，其中增大了发射极电极侧的累积载流子浓度。
功率器件需要具有低的导通态电压和高速开关特性。还需要改善导通态电压和开关特性。然而，在沟槽型IGBT和IEGT中沟槽结构被形成为具有高密度，因此它们具有低导通态电压。因此，栅电极和发射极电极之间的电容增大，使得开关特性降低。因此开关损耗增大。在这种情况下，低导通态电压和低开关损耗或高速开关特性与平衡关系有关。于是，难以既改善导通态电压又改善开关特性。
此外，通常，在器件切换时具有高速开关特性的器件波形硬，使得器件具有硬开关特性。器件中容易产生电磁噪声。于是，难以形成诸如具有软开关特性的IGBT的功率器件，软开关特性使得器件表现出软波形，从而降低电磁噪声并具有高速开关特性。
如上所述，在IGBT从导通状态切换到截止状态时，必需要对栅电极和发射极电极之间的电容充电和放电。当电容大时，充电和放电时间增加，从而损耗增大。此外，必需要具有大的栅极驱动电路。功率器件中的损耗是导通态电压界定的稳态损耗与导通和截止时的开关损耗之和。重要的是降低导通态电压和降低开关损耗，即，降低栅电极和发射极电极之间的电容。图29中示出了导通态电压低且栅电极和发射极电极之间的电容低的半导体器件。该器件具有P型沟道区，该沟道区具有不带N+型发射极区的P型区域。此外，P型区域不连接到发射极电极，使得P型区域被隔离开。P型区域处于浮置状态。该器件为沟槽型IEGT，这公开于JP-A-2001-308327中。此外，在JP-A-H09-139510中公开了用于功率源的沟槽型半导体器件。该器件具有低导通态电压和低稳态损耗。此外，图33示出了一种导通态电压低、栅电极和发射极电极之间的电容低且击穿电压高的沟槽型半导体器件。该器件公开于JP-A-2003-188382和JP-A-2006-49455中。作为比较，图30和34还示出了根据相关技术的导通态电压低、栅电极和发射极电极之间的电容低且击穿电压高的沟槽型半导体器件。
然而，在图29-34中所示的沟槽型IGBT和以上参考文献所公开的沟槽型IGBT和IEGT中，击穿电压可能是低的。或者，由于这些器件具有硬开关特性，因此在器件中容易产生电磁噪声。难以提高IGBT和IEGT中的击穿电压的原因是在器件截止时(即在没有电压施加到器件时)硅衬底中的电场分布是不均匀的。于是，电场集中在沟槽栅极的底部，使得器件可能会在低于技术指标击穿电压的电压下被击穿。器件具有硬开关特性的原因是栅极和集电极之间的电容与栅极和发射极之间的电容之比小。
因此，需要将导通态电压降到等于IEGT的导通态电压并降低开关损耗，并具有高的击穿电压。此外，需要具有软开关特性。
发明内容
考虑到上述问题，本公开内容的目的是提供一种具有绝缘栅半导体元件的半导体器件。本公开内容的另一目的是提供一种绝缘栅双极晶体管。
根据本公开内容的第一方面，一种具有绝缘栅半导体元件的半导体器件包括：具有第一导电类型的半导体衬底；具有第二导电类型且设置于所述衬底上的漂移层；具有所述第一导电类型且设置于所述漂移层上的基极层；多个穿透所述基极层且抵达所述漂移层的沟槽，其中所述基极层被多个沟槽分成多个基极部分，且每个沟槽沿第一方向延伸；具有第二导电类型的发射极区，其设置于所述基极部分的一个中且接触对应沟槽的侧壁；隔着绝缘膜设置于每个沟槽中的栅极元件；与所述发射极区电耦合的发射极电极；以及设置于所述衬底背侧上的集电极电极，其中所述集电极电极与所述漂移层相对。每个基极部分沿第一方向延伸，从而多个基极部分彼此平行。基极部分中的所述一个提供其中设置发射极区的沟道层，基极部分中的另一个提供其中不设置发射极区的浮置层。以预定次序重复设置沟道层和浮置层，使得沟道层数量和浮置层数量之比恒定。栅极元件包括栅电极和虚设栅电极。栅电极设置于接触沟道层的相应沟槽中，虚设栅电极设置于接触浮置层的另一沟槽中。浮置层包括隔着栅电极与沟道层相邻的第一浮置层以及隔着虚设栅电极远离沟道层的第二浮置层。虚设栅电极和第一浮置层与沿着垂直于第一方向的第二方向延伸并设置于基极层上的第一浮置布线电耦合。虚设栅电极与第二浮置层电隔离。
由于虚设栅电极电连接到第一浮置层，因此开关浪涌电压和开关损耗得到平衡。此外，由于浮置层连接到不同布线，因此均匀地执行器件操作，由此改善了器件的击穿电压。
根据本公开的第二方面，一种具有绝缘栅半导体元件的半导体器件包括：具有第一导电类型的半导体衬底；具有第二导电类型且设置于所述衬底上的漂移层；具有所述第一导电类型且设置于所述漂移层上的基极层；多个穿透所述基极层且抵达所述漂移层的沟槽，其中所述基极层被多个沟槽分成多个基极部分，且每个沟槽沿第一方向延伸；具有第二导电类型的发射极区，其设置于所述基极部分的一个中且接触对应沟槽的侧壁；隔着绝缘膜设置于每个沟槽中的栅极元件；与所述发射极区电耦合的发射极电极；以及设置于所述衬底背侧上的集电极电极，其中所述集电极电极与所述漂移层相对。每个基极部分沿第一方向延伸，从而多个基极部分彼此平行。基极部分中的所述一个提供其中设置发射极区的沟道层，基极部分的另一个提供其中不设置发射极区的浮置层。以预定次序重复设置沟道层和浮置层，使得沟道层数量和浮置层数量之比恒定。栅极元件包括栅电极和虚设栅电极。栅电极设置于接触沟道层的相应沟槽中，虚设栅电极设置于接触浮置层的另一沟槽中。浮置层包括隔着栅电极与沟道层相邻的第一浮置层。虚设栅电极包括隔着绝缘膜与第一浮置层相邻的第一虚设栅电极。第一虚设栅电极和第一浮置层与沿着垂直于第一方向的第二方向延伸并设置于基极层上的第一浮置布线电耦合。
在以上器件中，开关浪涌电压和开关损耗得到平衡。此外，器件操作得到均匀执行，由此改善了器件的击穿电压。
根据本公开的第三方面，一种沟槽栅极型绝缘栅双极晶体管包括：具有第一导电类型的半导体衬底；具有第二导电类型且设置于衬底第一侧上的沟道区，其中所述沟道区包括第一沟道区和第二沟道区；具有所述第一导电类型且设置于所述第一沟道区的表面部分中的发射极区；多个穿透所述沟道区且抵达所述衬底的沟槽，其中多个沟槽包括第一沟槽和第二沟槽，其中所述第一沟道区仅接触所述第一沟槽，所述第二沟道区接触所述第二沟槽；隔着绝缘膜设置于所述第一沟槽中的栅电极；隔着所述绝缘膜设置于所述第二沟槽中的嵌入电极，其中所述嵌入电极与所述栅电极电隔离；以及与所述发射极区和所述第一沟道区都电耦合的发射极电极，其中所述发射极电极隔着所述绝缘膜覆盖所述栅电极、所述嵌入电极和所述第二沟道区，使得所述发射极电极与所述栅电极、所述嵌入电极和所述第二沟道区电隔离。嵌入电极至少电耦合夹在第一沟槽和第二沟槽之间的第二沟道区。
在以上晶体管中，导通态电压低，几乎等于IEGT的导通态电压。此外，该晶体管具有低开关损耗、高击穿电压和软开关特性。
附图说明
通过参考附图所作的以下详细说明，本发明的上述和其他目的、特征和优点将变得更加明显。在附图中：
图1为示出了根据第一实施例的半导体器件的截面图；
图2为示出了图1中的半导体器件的另一截面图；
图3为示出了图1中的半导体器件的顶视图；
图4为示出了图1中的半导体器件的局部透视图；
图5为示出了根据第二实施例的半导体器件的截面图；
图6为示出了图5中的半导体器件的另一截面图；
图7为示出了图5中的半导体器件的另一截面图；
图8为示出了图5中的半导体器件的另一截面图；
图9为示出了图5中的半导体器件的另一截面图；
图10为示出了图5中的半导体器件的另一截面图；
图11为示出了图5中的半导体器件的顶视图；
图12为示出了根据第三实施例的半导体器件的顶视图；
图13为示出了根据第四实施例的半导体器件的顶视图；
图14为示出了根据第一实施例的变型的半导体器件的顶视图；
图15为示出了根据第一实施例的另一变型的半导体器件的顶视图；
图16为示出了图14中的半导体器件的截面图；
图17为截面图，示出了根据现有技术的具有连接到栅电极的虚设栅电极的半导体器件；
图18为截面图，示出了根据现有技术的具有连接到发射极电极的虚设栅电极的半导体器件；
图19为截面图，示出了根据相关技术的具有连接到浮置层的虚设栅电极的半导体器件；
图20为示出了根据第五实施例的沟槽型IGBT的平面图；
图21为截面图，示出了沿图20中的线XXI-XXI截取的器件；
图22为示出了根据第六实施例的沟槽型IGBT的截面图；
图23为曲线图，示出了在向嵌入电极施加电荷且嵌入电极处于浮置状态时沟槽型IGBT的静态电流-电压特性；
图24A为曲线图，示出了具有不同表面结构的各种沟槽型IGBT的静态电流-电压特性，而图24B为示出了各种IGBT中VCEmax和ΔVCE的示意图；
图25为曲线图，示出了具有不同表面结构的各种IGBT中的截止波形；
图26A和26B为曲线图，示出了在小电流情况下连接到各种具有不同表面结构的IGBT的FWD(续流二极管)的反向恢复特性；
图27A和27B为曲线图，示出了在大电流情况下连接到各种具有不同表面结构的IGBT的FWD(续流二极管)的反向恢复特性；
图28为曲线图，示出了具有不同表面结构的各种IGBT中的导通波形；
图29为示出了根据现有技术的IGBT的截面图；
图30为示出了根据相关技术的另一IGBT的截面图；
图31为示出了根据现有技术的另一IGBT的截面图；
图32为示出了根据现有技术的另一IGBT的截面图；
图33为示出了根据现有技术的另一IGBT的截面图；以及
图34为示出了根据相关技术的另一IGBT的截面图。
具体实施方式
在一些器件中，需要具有中等的开关浪涌电压和中等的开关损耗。为了实现这一要求，发明人预先研究了如图19所示的器件，其中虚设沟槽103中的虚设栅电极106可以连接到浮置层107。图19示出根据相关技术的该器件，作为比较。
然而，当虚设栅电极106连接到浮置层107时，浮置层107的电势变得不平衡，使得电流可能会集中在其间的连接部分和远离该连接部分的另一部分。于是降低了器件的击穿电压。例如，当以条纹方式设置多个虚设沟槽103时，浮置层107设置于相邻两个虚设沟槽103之间。于是，设置于虚设沟槽103和浮置层107上的一根配线(wiring line)将虚设栅电极106和浮置层107电连接起来。在这种情况下，必需要增大连接到发射极区101的发射极电极的面积。相应地，连接虚设栅电极106和浮置层107的配线变细。浮置层107接近浮置层107和配线之间的连接部分的一部分与配线具有相同的电势。然而，浮置层107远离浮置层107和配线之间的连接部分的另一部分具有不同的电势。例如，随着沿浮置层107的延伸方向，即沿图19中的垂直方向距配线的距离变大，浮置层107的电势差变大。于是，由于浮置层107沿浮置层107的延伸方向的电势差变大，在切换时会出现操作不平衡。于是，电流集中在特定部分，从而降低了器件的击穿电压。
于是，需要降低两个浮置层之间的电势差，从而改善电流集中导致的击穿电压的降低。
(第一实施例)
图1示出了沿图3中的线I-I截取的具有IGBT的半导体器件。图2示出了沿图3中的线II-II截取的器件。尽管图3不是截面图，但图3中有阴影区域，以便于理解该结构。
在具有主表面的P+型衬底1中形成IGBT。衬底1具有高杂质浓度。通过外延生长方法在衬底1的主表面上形成N-型漂移层2。漂移层2具有低于衬底1的低杂质浓度。
在漂移层2的表面部分中形成具有预定厚度的P型基极区3。在衬底1上形成多个沟槽4，使得每个沟槽4穿透基极区3并抵达漂移层2。基极区3被沟槽4分成多个基极部分。具体而言，以预定间隔设置沟槽。每个沟槽4都沿着垂直于图1和2图面的方向延伸。沟槽4彼此平行延伸。如图4所示，沟槽4的一端弯曲，使得对应的两个沟槽彼此连接。从而两个沟槽提供了环状结构。在图4中，三个环提供一个单元，从而形成三环结构。或者，可以两个环或超过三个环提供一个单元。相邻的两个沟槽4沿着沟槽4的纵向彼此平行延伸。沟槽4包括最外侧沟槽4a、第一内侧沟槽4b和第二内侧沟槽4c。最外侧沟槽4a设置于单元的最外侧上，第一内侧沟槽4b设置于最外侧沟槽4a向内一个沟槽的内侧上，第二内侧沟槽4c设置于第一内侧沟槽4b向内一个沟槽的内侧上。这里，在图4中，第二内侧沟槽4c提供设置于单元最内侧上的最内侧沟槽4c。于是，最外侧沟槽4a、第一和第二内侧沟槽4b、4c形成多环结构。
基极区3设置于两个相邻的最外侧沟槽4a之间。基极区3提供了用于形成沟道区的P型沟道层3a。在沟道层3a的表面部分中形成N+型发射极区5。
发射极区5具有比漂移层2高的高杂质浓度。发射极区5在基极区3中具有底部，使得发射极区5完全设置于基极区3中。此外，发射极区5接触最外侧沟槽4a的侧壁。具体而言，发射极区5沿着最外侧沟槽4a的纵向延伸。发射极区5具有棒形。发射极区5具有未抵达最外侧沟槽4a的弯曲部分的端，使得发射极区5终止于最外侧沟槽4a的弯曲端的内侧上。因此，设置于发射极区5两侧上的最外侧沟槽4a提供了形成沟槽的栅电极。第一和第二内侧沟槽4b、4c提供了虚设沟槽。
具体而言，在沟槽4的内壁上形成栅极绝缘膜6。经由栅极绝缘膜6在沟槽4中形成栅电极7a-7c。栅电极7a-7c由掺杂多晶硅等制成。如图1-3所示，设置于最外侧沟槽4a中的栅电极7a电连接到栅极布线11。经由栅极布线11向栅电极7a施加栅极电压。第一和第二内侧沟槽4b、4c中的虚设栅电极7b、7c连接到第一浮置布线12。第一浮置布线12连接到第一浮置层3b。第一浮置层3b由夹在最外侧沟槽4a和第一内侧沟槽4b之间的基极区3提供。第二浮置层3c由夹在第一内侧沟槽4b和第二内侧沟槽4c之间的基极区3提供。第二浮置层3c连接到第二浮置布线13。此外，设置于第二内侧沟槽4c内侧上的基极区3提供第三浮置层3d。第三浮置层3d连接到第三浮置布线14。
可以通过任何方式将第一到第三浮置布线12-14、虚设栅电极7b、7c以及第一和第二浮置层3b、3c彼此电耦合，只要布线、电极和层不短路即可。在本实施例中，由图2所示的结构执行与第二浮置布线13的电连接。
在图2中，绝缘层8覆盖浮置层3b-3d的表面。用于提供虚设栅电极7b、7c的掺杂多晶硅层9延伸到第二和第三浮置层3c、3d，使得掺杂多晶硅层9设置于第二和第三浮置层3c、3d上。于是，虚设栅电极7b、7c经由掺杂硅层9而彼此电连接。层间绝缘膜10使器件的各部分绝缘。在层间绝缘膜10中形成接触孔10a、10b。通过通孔10a、10b暴露掺杂多晶硅层9的一部分和第一浮置层3b的一部分。第一浮置布线12设置于掺杂多晶硅层9的该部分和第一浮置层3b的该部分上。于是，虚设栅电极7b、7c、第一浮置层3b和第一浮置布线12彼此电连接。
虚设栅电极7b、7c经由第一浮置布线12电连接到第一浮置层3b。第二浮置层3c电连接到第二浮置布线13，第三浮置层3d电连接到第三浮置布线14。或者，该器件可以不具有第二浮置布线13和第三浮置布线14。在这种情况下，第二浮置层3c和第三浮置层3d处于浮置状态。
将第一到第三浮置布线12-14、连接到发射极区5的发射极电极15以及连接到栅电极7a的栅极布线11设置为垂直于沟槽4的纵向。具体而言，将发射极电极15设置成覆盖区域宽的单元的内侧。第三浮置布线14、第二浮置布线13、第一浮置布线12和栅极布线11彼此平行，并按照该顺序设置在沟槽4的弯曲部分上，即沟槽4的端部上。第三浮置布线14、第二浮置布线13、第一浮置布线12和栅极布线11具有线性形状。
第一浮置布线12经由层间绝缘膜10中的接触孔10b电连接到形成于绝缘膜8上的掺杂多晶硅层9。此外，第一浮置布线12经由层间绝缘膜10中的通孔10a电连接到第一浮置层3b。第二浮置布线13经由形成于层间绝缘膜10中的接触孔10c电连接到第二浮置层3c。第三浮置布线14经由形成于层间绝缘膜10中的接触孔10d电连接到第三浮置层3d。栅极布线11经由层间绝缘膜10中的接触孔10e电连接到形成于绝缘膜8上的掺杂多晶硅层9。发射极电极15经由形成于层间绝缘膜10中的接触孔10f电连接到发射极区5和P型沟道层3a。
在衬底1的背侧上形成集电极电极16。于是，完成了具有IGBT的半导体器件。
在该器件中，栅电极7a电连接到施加了栅极电压的栅极布线11。虚设栅电极7b、7c电连接到第一浮置布线12，第一浮置布线12连接到第一浮置层3b。此外，第二浮置层3c电连接到第二浮置布线13。此外，第三浮置层3d电连接到第三浮置布线14。
由于虚设栅电极7b、7c电连接到第一浮置层3b，因此开关浪涌电压和开关损耗得到平衡。
第一到第三浮置层3b-3d未连接到同一布线，而是连接到不同的布线。因此，在器件截止时，第一到第三浮置层3b-3d和布线12-14之间的接触部分分别具有不同的电势。于是，例如，接触部分和第一浮置层3b的一部分之间的电势差未发生变化，并且即使在第一浮置层3b的一部分与第一浮置层3b和第一浮置布线12之间的接触部分间隔开的时候也非常小。这里，第一浮置层3b的一部分设置于器件的内侧，如图3所示。于是，第一浮置层3b的一部分与第一浮置层3b和第一浮置布线12之间的接触部分具有基本相同的电势。类似地，远离第二浮置层3c和第二浮置布线13之间的接触部分的第二浮置层3c的部分与接触部分具有基本相同的电势。第三浮置层3d远离第三浮置层3d和第三浮置布线14之间的接触部分的部分与接触部分具有基本相同的电势。
例如，在常规器件中，当第一到第三浮置层3b-3d接触同一布线时，第一到第三浮置层3b-3d和布线间的接触部分具有不同的电势，使得位于第一浮置层3b和布线间的第一接触部分的第一浮置层3b的电势P1等于位于第二浮置层3c和布线间的第二接触部分处的第二浮置层3c的电势P2，且等于位于第三浮置层3d和布线间的第三接触部分处的第三浮置层3d的电势P3。此外，在常规器件中，第一浮置层3b与第一接触部分间隔开的另一部分的电势P1小于第二浮置层3c与第二接触部分间隔开的另一部分的电势P2，且小于第三浮置层3d与第三接触部分间隔开的另一部分的电势P3。于是，在常规器件中，第一浮置层3b的另一部分与第一接触部分之间的电势差随着另一部分与第一接触部分之间的距离变大而变大。类似地，第二浮置层3c的电势差随着与第二接触部分的距离变大而变大，第三浮置层3d的电位差随着与第三接触部分的距离变大而变大。然而，在本实施例中，第一浮置层3b的一部分的电势P1小于第二浮置层3c的一部分的电势P2，且小于第三浮置层3d的一部分的电势P3，即使在该部分与接触部分重合或该部分与接触部分间隔开时也是这样。具体而言，在第一到第三浮置层3b-3d中的每处都保持这种关系。
因此，沿着纵向在第一到第三浮置层3b-3d中没有电势的差异。因此，在器件切换时，器件的工作稳定，且器件的各部分均匀地工作。击穿电压得到提高。具体而言，防止了由电流集中导致的击穿电压降低。不仅设置于两个相邻沟道层3a之间的虚设栅电极7b、7c，而且设置于外侧的虚设栅电极7b、7c都经由第一浮置布线12彼此电连接。或者，可以仅有设置于两个相邻沟道层3a之间的虚设栅电极7b、7c经由掺杂多晶硅层9等彼此连接，而设置于外侧上的虚设栅电极7b、7c可以与设置于两相邻沟道层3a之间的虚设栅电极7b、7c电隔离。
(第二实施例)
在第二实施例中，与图1-4中的器件相比，栅电极7a、虚设栅电极7b、7c和第一到第三浮置层3b-3d以不同方式彼此连接。
图5示出了根据第二实施例的半导体器件。图6为沿图11中的线VI-VI截取的器件截面图，图7为沿图11中的线VII-VII截取的器件截面图，图8为沿图11中的线VIII-VIII截取的器件截面图，图9为沿图11中的线IX-IX截取的器件截面图，而图10为沿图11中的线X-X截取的器件截面图。图11不是截面图，但在图11中绘示了阴影以便于理解附图。
如图5所示，第一内侧沟槽4b中形成的虚设栅电极7b电连接到第一浮置层3b和第一浮置布线12。此外，第二内侧沟槽4c中形成的虚设栅电极7c电连接到第二浮置层3c和第二浮置布线13。第三浮置层3d电连接到第三浮置布线14。于是，虚设栅电极7b、7c中最靠近沟道层3a的虚设栅电极7b电连接到第一到第三浮置层3b-3dn中靠近沟道层3a的第一浮置层3b并进一步连接到第一浮置布线12。虚设栅电极7b、7c中距沟道层3a最远的虚设栅电极7c电连接到第一到第三浮置层3b-3dn中距沟道层3a最远的第二浮置层3c并进一步连接到第二浮置布线13。如图11所示，类似于图3中所示那样设置栅极布线11、第一到第三浮置布线12-14以及发射极电极15。以与图3中的接触孔不同的方式设置用于连接每个部分和掺杂多晶硅层9的接触孔。于是，获得了以上电连接。
在本实施例中，该器件包括用于电连接虚设栅电极7b、7c和第一浮置层3b的第一浮置布线12，用于电连接到第二浮置层3c的第二浮置布线13以及用于电连接到第三浮置层3d的第三浮置布线14。或者，该器件可以不包括第二浮置布线13和第三浮置布线14。在这种情况下，第二浮置层3c和第三浮置层3d具有浮置电势。
如图6所示，栅极布线11经由层间绝缘膜10中的接触孔10e电连接到绝缘膜8上的掺杂硅层9。此外，如图7所示，第一浮置布线12经由层间绝缘膜10中的接触孔10b电连接到绝缘膜8上的掺杂多晶硅层9。此外，第一浮置布线12经由接触孔10a电连接到第一浮置层3b。如图8所示，第二浮置布线13经由形成于层间绝缘膜10中的接触孔10b电连接到第二浮置层3c。此外，第二浮置布线13经由层间绝缘膜10中的接触孔10g电连接到绝缘膜8上的掺杂多晶硅层9。如图9所示，第三浮置布线14经由层间绝缘膜10中的接触孔10d电连接到第三浮置层3d。如图10所示，发射极电极15经由层间绝缘膜10中的接触孔10f电连接到N+型发射极区5和P型沟道层3a。
在器件截止时，第一浮置层3b的电势P1等于栅电极7a的电势，栅电极7a的电势小于第二浮置层3c的电势P2，第二浮置层3c的电势P2等于虚设栅电极7b的电势，虚设栅电极7b的电势小于第三浮置层3d的电势P3，且第三浮置层3d的电势P3等于虚设栅电极7c的电势。因此，沿沟槽4的纵向在任何位置都维持着第一到第三浮置层3b-3d的电势P1-P3之间的关系。于是，在器件切换时，均匀地执行了器件的操作。防止了由电流集中导致的击穿电压降低。
(第三实施例)
在根据第三实施例的半导体器件中，栅极布线11、第一到第三浮置布线12-14和发射极电极15的设置不同于根据第一和第二实施例。
图12示出了具有根据本实施例的IGBT的半导体器件。图12不是截面图，但在图12中局部绘示了阴影以便于理解附图。第一到第三浮置布线设置于发射极电极15的两侧，因此它们夹置着发射极电极15。此外，栅极布线11设置于发射极电极15的两侧和第一到第三浮置布线12-14上，使得栅极布线11夹置发射极电极15和第一到第三浮置布线12-14。该器件还包括用于连接栅极布线11和外部电路的栅极焊盘11a、用于连接第一浮置布线12和外部电路的第一浮置焊盘12a、用于连接第二浮置布线13和外部电路的第二浮置焊盘13a、用于连接第三浮置布线14和外部电路的第三浮置焊盘14a。栅极焊盘11a和第一到第三浮置焊盘12a-14a设置于单元外部，使得它们与沟槽4间隔开。
以上器件表现出与第一和第二实施例相同的效果。此外，可以经由焊盘11a-14a进行击穿试验。例如，在栅极焊盘11a和第一浮置焊盘12a之间施加预定电压，以测试漏电流。由此判断第一浮置布线12是否与发射极电极15隔离开。类似地，在第一浮置焊盘12a和第二浮置焊盘13a之间施加电压，从而测试漏电流。由此判断第一浮置布线12是否与第二浮置布线13隔离开。此外，在第二浮置焊盘13a和第三浮置焊盘14a之间施加电压，从而测试漏电流。由此判断第二浮置布线13是否与第三浮置布线14隔离开。这些测试提供了判断第一到第三浮置层3b-3d的电势间的不平衡是否是由沟槽栅极结构的缺陷导致的。
(第四实施例)
在根据第四实施例的半导体器件中，栅电极7a、虚设电极7b、7c和第一到第三浮置层3b-3d之间的连接与根据第一到第三实施例的不同。
图13示出了具有根据本实施例的IGBT的半导体器件。图13不是截面图，但在图13中局部绘示了阴影以便于理解附图。在沟槽4的中心沿纵向将发射极电极15分成两个部分。栅极布线11和第一到第三浮置布线12-14设置于发射极电极15的两个部分之间。此外，栅极布线11还沿纵向设置于沟槽4的末端上。
虚设栅电极7b、7c由掺杂多晶硅制成，栅电极7a由掺杂多晶硅制成。于是，虚设栅电极7b、7c具有低电阻。在器件的芯片尺寸小时，例如，在芯片尺寸等于或小于5毫米见方时，第一到第三浮置布线12-14中的每个都在沟槽4的顶端处沿横向连接到虚设栅电极7b、7c和栅电极7a。当芯片尺寸变大时，可能会因为电势传输延迟而造成电的不平衡。在以上器件中，防止了由虚设栅电极7b、7c中电势传输延迟导致的不平衡。此外，以上器件表现出与第一到第三实施例相同的效果。
(变型)
在第一到第四实施例中，沟道层3a的数量和浮置层3b-3d的数量之比是恒定的，以预定次序重复设置沟道层3a和浮置层3b-3d。于是，减薄比(thinning ratio)，即沟道层3a的形成速率和浮置层3b-3d的形成速率之比是恒定的。具体而言，多环结构具有三个环，从而形成沟道层3a和第一到第三浮置层3b-3d。于是，减薄比为5：1。或者，减薄比可以是另一分数。
图14示出了减薄比为3：1的半导体器件。图15示出了减薄比为4：1的半导体器件。图16示出了减薄比为3：1的半导体器件。
在减薄比为3：1时，该器件包括第一和第二浮置布线12、13。虚设栅电极7b形成于第一内侧沟槽4b中，且虚设栅电极7b电连接到第一浮置层3b和第一浮置布线12。第二浮置层3c电连接到第二浮置布线13。
如图15所示，第一内侧沟槽4b还包括三个沟槽4，其中之一设置于第一内侧沟槽4b的中心。于是，第二浮置层3c被分成两个部分。该器件包括第一和第二浮置布线12、13。第一内侧沟槽4b中形成的虚设栅电极7b电连接到第一浮置层3b和第一浮置布线12。第二浮置层3c电连接到第二浮置布线13。
在图14-16中所示的器件中，器件可以不包括第二浮置布线13。在这种情况下，第二浮置层3c具有浮置电势。即使在器件具有大于5∶1的减薄比时，只要第一浮置层3b电连接到虚设栅电极7b，除第一浮置层3b外的浮置层也可以具有浮置电势。
根据以上实施例的器件包括具有环形的沟槽4，沟槽4将第一到第三浮置层3b-3d隔离开。或者，只要经由沟槽4相邻地排列多个浮置层，该器件可以包括具有另一种布局的沟槽4。例如，多个浮置层可以具有条形图案。
(第五和第六实施例)
图20和21中示出了根据第五实施例的沟槽栅极型绝缘栅双极晶体管。图22示出了根据第六实施例的另一沟槽栅极型IGBT。图23示出了在向嵌入电极施加电荷且嵌入电极处于浮置状态时沟槽型IGBT的静态电流-电压特性。图24A和24B示出了具有不同表面结构的各种沟槽型IGBT的静态电流-电压特性。图25示出了具有不同表面结构的各种沟槽型IGBT的截止波形。图26A和26B示出了在每个IGBT以小电流导通时，并联连接到具有不同表面结构的沟槽型IGBT的FWD(续流二极管)的反向恢复特性。图27A和27B示出了在每个IGBT以大电流导通时，并联连接到具有不同表面结构的沟槽型IGBT的FWD(续流二极管)的反向恢复特性。图28示出了具有不同表面结构的沟槽型IGBT的导通波形。
下面将要说明图20和21中所示的沟槽型IGBT。在图21中，该IGBT包括嵌入电极207b和第二沟道区203b，其在被示为布线的连接部分处与浮置电极200A电连接。图21中所示的器件与图30中所示的器件不同。在图21中所示的器件中，隔着绝缘膜206形成于第二沟槽205b中的嵌入电极207b电连接到与第一沟槽205a相邻的第二沟道区段203b-1。隔着绝缘膜206在第一沟槽205a中嵌入栅电极207a。第二沟道区203b由第二沟槽205b分成三个第二沟道区段203b-1到203b-3。在器件的边界处将第一沟道区203a之间的两个第一沟槽205a彼此耦合。在器件的边界处将第一沟道区203a之间的两个第二沟槽205b彼此耦合。在设置于第一沟道区203a之间的相应部分将嵌入电极207b和两个第二沟道区段203b-1彼此独立地电耦合起来。附图标记201表示N型基极层201，附图标记202表示P型集电极层202，附图标记203a表示第一沟道区203a，附图标记203b-2表示另一第二沟道区段203b-2，附图标记204表示N+型发射极区204，附图标记208表示层间绝缘膜208，附图标记209表示高杂质浓度P型主体区209，附图标记210表示发射极电极210，附图标记211表示N型缓冲区或场停止区，附图标记220表示集电极电极220。在图22中所示的另一沟槽型IGBT中，嵌入电极207b仅连接到与第一沟槽205a相邻的第二沟道区段203b-1。
图20-22中所示的IGBT的第一个优点是由于嵌入电极207b与栅电极207a电隔离，所以涉及沟道电流供应的栅极电容变小。于是，该器件表现出高速开关特性。
该IGBT的第二个优点是接触第二沟槽205b和第一沟槽205a两者的两个第二沟道区段203b-1具有不固定为预定电势但彼此相等的电势。于是，器件中的电场分布变得均匀。此外，注入嵌入电极207b的电荷经由第二沟道区段203b-1流入N型基极层201，从而改善了由嵌入电极207b中累积的电荷导致的击穿电压变化。在图23中，水平轴代表针对击穿电压的集电极电压，而垂直轴代表集电极电流。例如，1.0E+04代表1.0×104。图23对应于图30中所示的沟槽型IGBT，且嵌入电极207b被电隔离，使得嵌入电极207b处于浮置状态。于是，电荷容易在嵌入电极207b中累积。图23为电压电流特性曲线图，示出了以不同的累积电荷作为模拟参数得到的集电极和发射极间的截止状态波形。在图30中所示的IGBT中，击穿电压主要取决于嵌入电极207b中的正电荷。在一些情况下，IGBT可能因为开关击穿而被破坏。
该IGBT的第三个优点是静态击穿电压和动态击穿电压都得到改善。图24A和24B示出了用于定义静态击穿电压的负阻特性，而图25示出了用于定义如下IGBT中的动态击穿电压的截止特性：图20-22中所示的IGBT；根据相关技术，具有仅连接到第二沟道区段203b-2的嵌入电极的作为比较的沟槽型IGBT(未示出)；图30和34中所示的沟槽型IGBT。这里，XXIVA和XXVA对应于图20-21中的器件，XXIVB和XXVB对应于图22中的器件，XXIVC对应于具有仅连接到第二沟道区段203b-2的嵌入电极的器件，XXIVD对应于图30中的器件，XXIVE和XXVC对应于图34中的器件。在图24B中，VCEmax代表所测量的最大击穿电压，ΔVCE代表负阻特性导致的击穿电压降低。XXIVE中测得的最大击穿电压VCEmax为1264伏，这是最大的电压。图20-21中所示的器件在XXIVA中测得的最大击穿电压VCEmax为1232伏，图22中所示的器件在XXIVB中测得的最大击穿电压VCEmax为1222伏，基本等于图20-21中器件的最大击穿电压，且为中等电压。XXIVC中测得的最大击穿电压VCEmax为1080伏，XXIVD中测得的最大击穿电压VCEmax为1091伏，基本等于XXIVC中的最大击穿电压，且为最小电压。在图20-21中的器件的XXIVA中由负阻特性导致的击穿电压降低ΔVCE为200伏。图22中的器件的XXIVB中的击穿电压降低ΔVCE为196伏。图34中的器件的XXIVE中的击穿电压降低ΔVCE为225伏。然而，XXIVC中的击穿电压降低ΔVCE等于或大于570伏，图30中的器件的XXIVD中的击穿电压降低ΔVCE等于或大于223伏，相对较大。
图25示出了用于定义动态击穿电压的截止特性。在如下条件下测量该特性：总线电压Vbus为650伏，集电极电流Ic为400安培，测量电路的电感Ls为120nH，栅极电阻Rg(截止)为15欧姆，连接温度为425K。XXVA对应于图20-21中所示的器件，XXVB对应于图22中所示的器件，XXVC对应于图24中所示的器件。在图24中所示的器件中，嵌入电极仅连接到第二沟道区段203b-2，其不接触第一沟槽。图25中的XXVC示出了图24中的器件不能截止。这是因为动态击穿电压被降低到大约350伏。XXVA和XXVB表明图20-22中的器件可正常截止。
IGBT的第四个优点是既实现了高速开关又实现了软开关。图26A和27A示出了反向并联连接到图14中所示的沟槽型IGBT的续流二极管的反向恢复特性。图14中所示的具有高击穿电压的器件具有嵌入电极和发射极电极，它们彼此相连，使得它们具有相同的电势。图26B和27B示出了反向并联连接到图20-21中所示的沟槽型IGBT的续流二极管的反向恢复特性。图26A和26B示出了反向击穿电压从30安培的小电流恢复，图27A和27B示出了反向击穿电压从400安培的大电流恢复。在图26A到27B中，垂直轴代表图右侧的阳极电流以及图左侧的阳极和阴极间的电压。在图26A和27B中，在反向恢复之前正向电流Ic为30安培，电流密度为60A/cm2，DC总线电压为650伏。图26A到27B中的IGBT为场停止型IGBT，导通状态下的栅极电阻为5欧姆，主电路的浮置电感Ls为60nH。
至于开关速度，图20-21中所示的IGBT的截止时间被示为图26B中的XXVIB和图27B中的XXVIIB，大约为500纳秒。图34中所示的IGBT的截止时间被示为图26A中的XXVIA和图27A中的XXVIIA，大约为500纳秒。于是，图20-21中所示的器件的截止时间几乎与图34中所示的器件的截止时间相同。然而，图34中所示的器件在截止时的跳变电压如图26A和27A中的箭头所示，图20-21中所示的器件在截止时的跳变电压如图26B和图27B中的箭头所示。在30安培的小电流恢复情况下，图26A中的跳变电压大于图26B中的跳变电压，使得图26A中的器件表现为硬波形。在400安培的大电流恢复情况下，图27A中的跳变电压大于图27B中的跳变电压，使得图27A中的器件表现为硬波形。于是，与图34中所示的器件相比，图20-21中所示的器件的开关波形被软化。这里，如果截止时的跳变电压大，那么在把功率半导体器件用于逆变器时，在逆变器工作时会产生布线间的马达浪涌，例如放电。
在图24A和24B中，图20-21中所示的器件的击穿电压与图22中所示的器件的击穿电压稍微不同。具体而言，图20-21中的器件的击穿电压为1232伏，稍大于图22中的器件的击穿电压。至于导通特性，图28示出了不同器件中的导通波形。XXVIIIA代表图20-21中所示的器件，XXVIIIB代表图22中所示的器件，XXVIIIC代表图34中所示的器件。图20-21中的器件的导通波形基本与图22中所示的器件的相同。于是，图20-21中的器件的导通特性基本与图22中的器件的相同。这里，在图28中，垂直轴代表具有比例为20V/div的集电极电流Ic以及集电极和发射极之间的电压VCE。在图28中，导通态电流Ic为30安培，DC总线电压为350伏。该IGBT为场停止型IGBT。导通态下的栅极电阻为15欧姆。主电路的浮置电感Ls为120nH。由于图20-21中的器件中的导通波形与图22中所示的器件的基本相同，因此接触第二沟槽205b(嵌入电极207b隔着绝缘膜206而嵌入其中)的第二沟道区段203b-2不会影响到开关特性。
于是，在沟槽栅极型IGBT或IEGT中，在第二沟道区中形成第二沟槽205b作为浮置P型层203b，隔着绝缘膜206在第二沟槽205b中形成嵌入电极207b。嵌入电极207b至少电连接到与其中形成有栅电极207的第一沟槽205a相邻的第二沟道区段203b-1。这些特征能够获得几乎等于IEGT的低导通态电压、低开关损耗、高击穿电压和软开关特性。
以上公开具有以下方面。
根据本公开的第一方面，一种具有绝缘栅半导体元件的半导体器件包括：具有第一导电类型的半导体衬底；具有第二导电类型且设置于所述衬底上的漂移层；具有所述第一导电类型且设置于所述漂移层上的基极层；多个穿透所述基极层且抵达所述漂移层的沟槽，其中所述基极层被多个沟槽分成多个基极部分，且各沟槽沿第一方向延伸；具有第二导电类型的发射极区，其设置于所述基极部分的一个中且接触对应沟槽的侧壁；隔着绝缘膜设置于每个沟槽中的栅极元件；与所述发射极区电耦合的发射极电极；以及设置于所述衬底背侧上的集电极电极，其中所述集电极电极与所述漂移层相对。每个基极部分沿第一方向延伸，从而多个基极部分彼此平行。基极部分中的所述一个提供其中设置发射极区的沟道层，基极部分的另一个提供其中不设置发射极区的浮置层。以预定次序重复设置沟道层和浮置层，使得沟道层数量和浮置层数量之比恒定。栅极元件包括栅电极和虚设栅电极。栅电极设置于接触沟道层的相应沟槽中，虚设栅电极设置于接触浮置层的另一沟槽中。浮置层包括隔着栅电极与沟道层相邻的第一浮置层以及隔着虚设栅电极远离沟道层的第二浮置层。虚设栅电极和第一浮置层与第一浮置布线电耦合，第一浮置布线沿着垂直于第一方向的第二方向延伸并设置于基极层上。虚设栅电极与第二浮置层电隔离。
由于虚设栅电极电连接到第一浮置层，因此开关浪涌电压和开关损耗得到平衡。此外，由于浮置层连接到不同布线，因此均匀地执行器件操作，由此改善了器件的击穿电压。
或者，第二浮置层可以与沿第二方向延伸且设置于基极层上的第二浮置布线电耦合，且虚设栅电极与第二浮置布线电隔离。
根据本公开内容的第二方面，一种具有绝缘栅半导体元件的半导体器件包括：具有第一导电类型的半导体衬底；具有第二导电类型且设置于所述衬底上的漂移层；具有所述第一导电类型且设置于所述漂移层上的基极层；多个穿透所述基极层且抵达所述漂移层的沟槽，其中所述基极层被多个沟槽分成多个基极部分，且每个沟槽沿第一方向延伸；具有第二导电类型的发射极区，其设置于所述基极部分的一个中且接触对应沟槽的侧壁；隔着绝缘膜设置于每个沟槽中的栅极元件；与所述发射极区电耦合的发射极电极；以及设置于所述衬底背侧上的集电极电极，其中所述集电极电极与所述漂移层相对。每个基极部分沿第一方向延伸，从而多个基极部分彼此平行。基极部分中的所述一个提供其中设置发射极区的沟道层，基极部分的另一个提供其中不设置发射极区的浮置层。以预定次序重复设置沟道层和浮置层，使得沟道层数量和浮置层数量之比恒定。栅极元件包括栅电极和虚设栅电极。栅电极设置于接触沟道层的相应沟槽中，虚设栅电极设置于接触浮置层的另一沟槽中。浮置层包括隔着栅电极与沟道层相邻的第一浮置层。虚设栅电极包括隔着绝缘膜与第一浮置层相邻的第一虚设栅电极。第一虚设栅电极和第一浮置层与第一浮置布线电耦合，第一浮置布线沿着垂直于第一方向的第二方向延伸并设置于基极层上。
在以上器件中，开关浪涌电压和开关损耗得到平衡。此外，器件操作得到均匀执行，由此改善了器件的击穿电压。
或者，浮置层还可以包括隔着虚设栅电极远离沟道层的第二浮置层。虚设栅电极还包括隔着第二浮置层远离第一浮置层的第二虚设栅电极，且第二虚设栅电极和第二浮置层与沿第二方向延伸且设置于基极层上的第二浮置布线电耦合。
或者，多个沟槽可以具有环形平面形状，使得相邻两个沟槽形成一对和环，从而环形平面形状提供多环结构。
或者，栅电极可以与沿第二方向延伸且设置于基极层上的栅极布线电耦合。栅极布线和第一和第二浮置布线沿第一方向设置于栅极元件的一端上，且栅极布线和第一和第二浮置布线彼此平行。
或者，可以沿第一方向在栅极元件的中心将发射极电极分成两个发射极部分。栅电极与沿第二方向延伸且设置于基极层上的栅极布线电耦合。栅极布线以及第一和第二浮置布线设置于两个发射极部分之间。栅极布线以及第一和第二浮置布线彼此平行。在这种情况下，即使芯片尺寸大，也可以减轻由虚设栅电极中电势传输延迟导致的不平衡。于是，开关浪涌电压和开关损耗得到平衡。此外，器件操作得到均匀执行，由此改善了器件的击穿电压。
根据本公开的第三方面，一种沟槽栅极型绝缘栅双极晶体管包括：具有第一导电类型的半导体衬底；具有第二导电类型且设置于衬底第一侧上的沟道区，其中所述沟道区包括第一沟道区和第二沟道区；具有所述第一导电类型且设置于所述第一沟道区的表面部分中的发射极区；多个穿透所述沟道区且抵达所述衬底的沟槽，其中多个沟槽包括第一沟槽和第二沟槽，其中所述第一沟道区仅接触所述第一沟槽，且所述第二沟道区接触所述第二沟槽；隔着绝缘膜设置于所述第一沟槽中的栅电极；隔着所述绝缘膜设置于所述第二沟槽中的嵌入电极，其中所述嵌入电极与所述栅电极电隔离；以及与所述发射极区和所述第一沟道区都电耦合的发射极电极，其中所述发射极电极隔着所述绝缘膜覆盖所述栅电极、所述嵌入电极和所述第二沟道区，使得所述发射极电极与所述栅电极、所述嵌入电极和所述第二沟道区电隔离。嵌入电极至少电耦合夹在第一沟槽和第二沟槽之间的第二沟道区。
在以上晶体管中，导通态电压低，几乎等于IEGT的导通态电压。此外，该晶体管具有低开关损耗、高击穿电压和软开关特性。
或者，嵌入电极可以仅与第一沟槽和第二沟槽之间夹置的第二沟道区电耦合。或者，嵌入电极可以有一部分表面与第二沟道区的表面的一部分电耦合。或者，沟道区还可以包括一个或多个第一沟道区。嵌入电极和相邻两个第一沟道区之间的第二沟道区彼此电耦合，从而嵌入电极不在第一沟道区上方连接到第二沟道区。
尽管已经参考其优选实施例描述了本发明，但要理解本发明不限于优选实施例和构造。本发明意在涵盖各种变型和等价布置。此外，尽管优选使用多种组合和配置，但其他组合和配置，包括更多、更少或仅一个要素，也在本发明的精神和范围之内。

Claims (11)

1、一种具有绝缘栅半导体元件的半导体器件，包括：
具有第一导电类型的半导体衬底(1)；
具有第二导电类型且设置于所述衬底(1)上的漂移层(2)；
具有所述第一导电类型且设置于所述漂移层(2)上的基极层(3)；
多个穿透所述基极层(3)且抵达所述漂移层(2)的沟槽(4)，其中所述基极层(3)被所述多个沟槽(4)分成多个基极部分(3a-3d)，且每个沟槽(4)都沿着第一方向延伸；
具有所述第二导电类型的发射极区(5)，其设置于所述基极部分(3a-3d)的一个中且接触对应沟槽(4)的侧壁；
隔着绝缘膜(6)设置于每个沟槽(4)中的栅极元件(7a-7c)；
与所述发射极区(5)电耦合的发射极电极(15)；以及
设置于所述衬底(1)背侧上的集电极电极(16)，其中所述集电极电极(16)与所述漂移层(2)相对，
其中每个基极部分(3a-3d)都沿所述第一方向延伸，从而所述多个基极部分(3a-3d)彼此平行，
其中所述基极部分(3a-3d)中的所述一个提供沟道层(3a)，在所述沟道层中设置所述发射极区(5)，而所述基极部分(3a-3d)中的另一个提供浮置层(3b-3d)，在所述浮置层中不设置发射极区(5)，
其中以预定次序重复设置所述沟道层(3a)和所述浮置层(3b-3d)，使得所述沟道层(3a)的数量和所述浮置层(3b-3d)的数量之比恒定，
其中所述栅极元件(7a-7c)包括栅电极(7a)和虚设栅电极(7b-7c)，
其中所述栅电极(7a)设置于接触所述沟道层(3a)的对应沟槽(4)中，而所述虚设栅电极(7b-7c)设置于接触所述浮置层(3b-3d)的另一沟槽(4)中，
其中所述浮置层(3b-3d)包括隔着所述栅电极与所述沟道层相邻的第一浮置层(3b)以及隔着所述虚设栅电极(7b-7c)远离所述沟道层(3a)的第二浮置层(3c)，
其中所述虚设栅电极(7b-7c)和所述第一浮置层(3b)与第一浮置布线(12)电耦合，该第一浮置布线(12)沿垂直于所述第一方向的第二方向延伸且设置于所述基极层(3)上，并且
其中所述虚设栅电极(7b-7c)与所述第二浮置层(3c)电隔离。
2、根据权利要求1所述的器件，
其中所述第二浮置层(3c)与沿所述第二方向延伸且设置于所述基极层(3)上的第二浮置布线(13)电耦合，并且
其中所述虚设栅电极(7b-7c)与所述第二浮置布线(13)电隔离。
3、一种具有绝缘栅半导体元件的半导体器件，包括：
具有第一导电类型的半导体衬底(1)；
具有第二导电类型且设置于所述衬底(1)上的漂移层(2)；
具有所述第一导电类型且设置于所述漂移层(2)上的基极层(3)；
多个穿透所述基极层(3)且抵达所述漂移层(2)的沟槽(4)，其中所述基极层(3)被所述多个沟槽(4)分成多个基极部分(3a-3d)，且每个沟槽(4)都沿着第一方向延伸；
具有所述第二导电类型的发射极区(5)，其设置于所述基极部分(3a-3d)的一个中且接触对应沟槽(4)的侧壁；
隔着绝缘膜(6)设置于每个沟槽(4)中的栅极元件(7a-7c)；
与所述发射极区(5)电耦合的发射极电极(15)；以及
设置于所述衬底(1)背侧上的集电极电极(16)，其中所述集电极电极(16)与所述漂移层(2)相对，
其中每个基极部分(3a-3d)都沿所述第一方向延伸，从而所述多个基极部分(3a-3d)彼此平行，
其中所述基极部分(3a-3d)中的所述一个提供沟道层(3a)，在所述沟道层中设置所述发射极区(5)，而所述基极部分(3a-3d)中的另一个提供浮置层(3b-3d)，在所述浮置层中不设置发射极区(5)，
其中以预定次序重复设置所述沟道层(3a)和所述浮置层(3b-3d)，使得所述沟道层(3a)的数量和所述浮置层(3b-3d)的数量之比恒定，
其中所述栅极元件(7a-7c)包括栅电极(7a)和虚设栅电极(7b-7c)，
其中所述栅电极(7a)设置于接触所述沟道层(3a)的对应沟槽(4)中，而所述虚设栅电极(7b-7c)设置于接触所述浮置层(3b-3d)的另一沟槽(4)中，
其中所述浮置层(3b-3d)包括隔着所述栅电极(7a)与所述沟道层(3a)相邻的第一浮置层(3b)，
其中所述虚设栅电极(7b-7c)包括隔着所述绝缘膜(6)与所述第一浮置层(3b)相邻的第一虚设栅电极(7b)，并且
其中所述第一虚设栅电极(7b)和所述第一浮置层(3b)与第一浮置布线(12)电耦合，该第一浮置布线(12)沿垂直于所述第一方向的第二方向延伸且设置于所述基极层(3)上。
4、根据权利要求3所述的器件，
其中所述浮置层(3b-3d)还包括隔着所述虚设栅电极(7b-7c)远离所述沟道层(3a)的第二浮置层(3c)，
其中所述虚设栅电极(7b-7c)还包括隔着所述第二浮置层(3c)远离所述第一浮置层(3b)的第二虚设栅电极(7c)，并且
其中所述第二虚设栅电极(7c)和所述第二浮置层(3c)与第二浮置布线(13)电耦合，该第二浮置布线(13)沿所述第二方向延伸且设置于所述基极层(3)上。
5、根据权利要求1-4中的任一项所述的器件，
其中所述多个沟槽(4)具有环形平面形状，使得相邻的两个沟槽(4)成为一对和环，从而所述环形平面形状提供多环结构。
6、根据权利要求2或4所述的器件，
其中所述栅电极(7a)与栅极布线(11)电耦合，该栅极布线(11)沿所述第二方向延伸且设置于所述基极层(3)上，
其中所述栅极布线(11)以及所述第一和第二浮置布线(12-13)沿所述第一方向设置于所述栅极元件(7a-7c)的一端上，并且
其中所述栅极布线(11)以及所述第一和第二浮置布线(12-13)彼此平行。
7、根据权利要求2所述的器件，
其中沿所述第一方向在所述栅极元件(7a-7c)的中心处将所述发射极电极(15)分成两个发射极部分(15)，
其中所述栅电极(7a)与栅极布线(11)电耦合，该栅极布线(11)沿所述第二方向延伸且设置于所述基极层(3)上，
其中所述栅极布线(11)以及所述第一和第二浮置布线(12-13)设置于所述两个发射极部分(15)之间，并且
其中所述栅极布线(11)以及所述第一和第二浮置布线(12-13)彼此平行。
8、一种沟槽栅极型绝缘栅双极晶体管，包括：
具有第一导电类型的半导体衬底(201)；
具有第二导电类型且设置于所述衬底(201)的第一侧上的沟道区(203a，203b)，其中所述沟道区(203a，203b)包括第一沟道区(203a)和第二沟道区(203b)；
具有所述第一导电类型且设置于所述第一沟道区(203a)的表面部分中的发射极区(204)；
多个穿透所述沟道区(203a，203b)且抵达所述衬底(201)的沟槽(205a，205b)，其中所述多个沟槽(205a，205b)包括第一沟槽(205a)和第二沟槽(205b)，其中所述第一沟道区(203a)仅接触所述第一沟槽(205a)，而所述第二沟道区(203b)接触所述第二沟槽(205b)；
隔着绝缘膜(206)设置于所述第一沟槽(205a)中的栅电极(207a)；
隔着所述绝缘膜(206)设置于所述第二沟槽(205b)中的嵌入电极(207b)，其中所述嵌入电极(207b)与所述栅电极(207a)电隔离；以及
与所述发射极区(204)和所述第一沟道区(203a)都电耦合的发射极电极(210)，其中所述发射极电极(210)隔着所述绝缘膜(206)覆盖所述栅电极(207a)、所述嵌入电极(207b)和所述第二沟道区(203b)，使得所述发射极电极(210)与所述栅电极(207a)、所述嵌入电极(207b)和所述第二沟道区(203b)电隔离，
其中所述嵌入电极(207b)至少与夹在所述第一沟槽(205a)和所述第二沟槽(205b)之间的所述第二沟道区(203b)电耦合。
9、根据权利要求8所述的沟槽栅极型绝缘栅双极晶体管，
其中所述嵌入电极(207b)仅与夹在所述第一沟槽(205a)和所述第二沟槽(205b)之间的所述第二沟道区(203b)电耦合。
10、根据权利要求8所述的沟槽栅极型绝缘栅双极晶体管，
其中所述嵌入电极(207b)的表面的一部分与所述第二沟道区(203b)的表面的一部分电耦合。
11、根据权利要求8-10中的任一项所述的沟槽栅极型绝缘栅双极晶体管，
其中所述沟道区(203a，203b)还包括一个或多个第一沟道区(203a)，并且
其中所述嵌入电极(207b)与相邻的两个第一沟道区(203a)之间的所述第二沟道区(203b)彼此电耦合，使得所述嵌入电极(207b)不在所述第一沟道区(203a)上方连接到所述第二沟道区(203b)。
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