JP2009206479A - トレンチゲート型絶縁ゲートバイポーラトランジスタ - Google Patents

Abstract

【課題】トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、かつ高い耐圧を有し、かつ、ソフトなスイッチング特性が得られるトレンチ型絶縁ゲート半導体装置の提供。
【解決手段】トレンチゲート構成を有するＩＧＢＴであって、かつ、第２チャネル領域（フローティングｐ層）３ｂにも第２トレンチ５ｂが形成されており、この第２トレンチ５ｂ内に絶縁膜６を介して埋設電極７ｂが形成されている構成のトレンチ型ＩＧＢＴにおいて、埋設電極７ｂが、前記第２チャネル領域３ｂのうちで、少なくともゲート電極７の形成されている第１トレンチ５ａに隣接する第２チャネル区分領域３ｂ−１に電気的に接続されているように構成する。
【選択図】図１−１

Description

この発明は、パワー半導体デバイス、特には、トレンチゲート型絶縁ゲートバイポーラトランジスタ（以降、トレンチ型ＩＧＢＴと略記する）に関する。

パワー半導体デバイスの中で、ＩＧＢＴ、特にトレンチ型ＩＧＢＴはＭＯＳゲート駆動ゆえの制御性の簡便さおよびバイポーラ動作ゆえの飽和電圧の低さから、その適用範囲を広げている。これらのパワー半導体デバイスは無接点スイッチとして使用されるため、発生損失が小さいことが望ましく、さらなる低飽和電圧化、低スイッチング損失化が進展している。このようなパワー半導体デバイスの飽和電圧とスイッチング（ターンオフ）損失との間にはトレードオフの関係があることが知られている。一般的に、このトレードオフ関係のレベルはトレードオフ特性と呼ばれ、パワーデバイスの発生損失の指標となっており、その改善に対する要望が強い。さらに、近年では、電磁ノイズ低減に対する要求も大きくなっている。電磁ノイズを低減するには、ターンオン時の電圧低下速度（ｄＶ／ｄｔ）および電流増加速度（ｄＩｃ／ｄｔ）を小さくする必要がある。ところが、これらのｄＶ／ｄｔおよびｄＩｃ／ｄｔを小さくすることはスイッチング損失を大きくすることになるので、電磁ノイズの低減と低スイッチング損失との両立は困難であることを意味している。このように、一般的には、ターンオン損失と電磁ノイズの大きさとはトレードオフ関係にあると言われる。そこで、この電磁ノイズの発生を抑制するには、できる限りターンオン損失を大きくしないで、ターンオン時のハードスイッチング（すなわち、大きいｄＩｃ／ｄｔ波形）をソフトスイッチング化（小さいｄＩｃ／ｄｔ波形）することが重要となっている。

ところで、ＩＧＢＴのスイッチング時の電磁ノイズに関して、定格電流の１／１０程度の低電流ターンオン時の素子特性が電磁ノイズに大きな影響を与えるということが知られている。特に、３０ＭＨｚ以上の周波数帯における電磁ノイズを発生させる原因は、高周波成分を含んだ高いｄＶ／ｄｔであるといわれている。そこで、スイッチング時のｄＶ／ｄｔを電磁ノイズが発生しない大きさの値以下に納めるために、ゲート抵抗などの値を制御して、ターンオン時の主電流の傾き（ｄＩｃ／ｄｔ）を低く抑えるようにしている。
しかし、単にゲート抵抗を大きくすると、ＩＧＢＴのターンオン損失が増大してしまう。すなわち、ゲート抵抗を大きくすると、ターンオン時の電流の傾き（ｄＩｃ／ｄｔ）が減少するが、同時に電圧テールの増大を招くため、スイッチング損失が増えてしまうからである。従って、トレンチＩＧＢＴの特性としては、ゲート抵抗をできるだけ大きくしないで、低いｄＩｃ／ｄｔを実現するのが望ましい。
前述した従来のトレンチ型ＩＧＢＴの一般的な構成について、図１１を用いて説明する。図１１は、シリコン基板表面におけるパターンがストライプ状のトレンチゲート構成を有するｎチャネル型ＩＧＢＴを、シリコン基板面に垂直な方向であって、トレンチゲート構成のストライプ状パターン部分を横切る方向に切断した断面図である。この図において、低濃度のｎ型ベース層１の一方の主面にｐ型で高濃度のｐ型コレクタ層２、同じく他方の主面にｐ型チャネル領域３ａが形成され、このｐ型チャネル領域３ａの表面層に選択的にｎ⁺型エミッタ領域４が形成されている。また、ｎ⁺型エミッタ領域４側の表面からｐ型チャネル領域３ａを貫通してｎ型ベース層１に達するトレンチ５ａが形成される。トレンチ５ａ内には絶縁膜６を介して導電性ポリシリコンからなるゲート電極７ａが形成されている。ただし、製造方法としては、先にｐ型チャネル領域３ａの表面から前記トレンチ５ａが形成され、このトレンチ５ａ内にゲート絶縁膜と、前記ゲート電極７ａが充填された後に、ｎ⁺型エミッタ領域４が形成される。このゲート電極７ａの上部にはこれを覆うように層間絶縁膜８が形成されており、さらにその上部には金属膜からなるエミッタ電極１０がｎ⁺型エミッタ領域４表面とｐ型チャネル領域３ａ表面に共通に接触するように設けられている。多くの場合、トレンチ型ＩＧＢＴには、ラッチアップ耐量の向上を図るためにｐ型チャネル領域３ａ表面層の一部に同導電型で高濃度ｐ型ボディ領域９が設けられる。また、低濃度ｎ型ベース層１と高濃度ｐ型コレクタ層２の間に、Ｓｅ（セレン）をドーパントとする中濃度ｎ型バッファ領域（またはフィールドストップ（ＦＳ）領域）１１が設けられる場合もある。さらに、前記シリコン基板の最上部にパシベーション膜としてチッ化シリコン膜やアモルファスシリコン膜あるいはポリイミド膜が形成されることがあるが、図１１では省略されている。また、ｐ型コレクタ層２表面には金属膜からなるコレクタ電極２０が被覆される。

以下、このトレンチ型ＩＧＢＴをオン状態にする動作について説明する。オフ状態のエミッタ電極１０とコレクタ電極２０間において、エミッタ電極１０をアース接続し、これよりも高い電圧をコレクタ電極２０に印加した場合、ｎ型ベース層１とｐ型チャネル領域３ａ間の逆バイアスｐｎ接合により、その逆耐電圧以下では阻止状態となる。この状態でゲート電極７ａに閾値電圧より高い電圧を印加すると、ゲート駆動回路（図示せず）よりゲート抵抗を介してゲート電極７ａには電荷が蓄積され始める。同時にトレンチ５ａ側壁面に露出するｎ⁺型エミッタ領域４とｎ型ベース層１との間にあって、ゲート絶縁膜６を介してゲート電極７ａに接するｐ型チャネル領域３ａの、トレンチ側壁面に沿った表面領域にはｎ型に反転したｎチャネル（図示せず）が形成される。このｎチャネルが形成されると、このｎチャネルを通る通路では前記逆バイアス接合が消えるので、電子がエミッタ電極１０から、ｎ⁺型エミッタ領域４、ｐ型チャネル領域３ａのｎチャネルを通り、ｎ型ベース層１に注入される。ｎ型ベース層１に電子が注入されると、ｐ型コレクタ層２とｎ型ベース層１との間のｐｎ接合は順バイアスされて、ｐ型コレクタ層２からｎ型ベース層１へ少数キャリアである正孔が注入される。ｎ型ベース層１に正孔が注入されると、ｎ型ベース層１においてキャリアについての中性条件を保つために多数キャリアである電子濃度が高くなるといういわゆる伝導度変調がおきてｎ型ベース層１の抵抗が低くなる。この時のＩＧＢＴのコレクタ電極２０とエミッタ電極１０間に流れる電流による電圧降下は、ｐ型コレクタ層２とｎ⁺型エミッタ領域４よりなるダイオードのオン電圧と同程度になることが理想的なＩＧＢＴのオン電圧である。

次にＩＧＢＴをオン状態からオフ状態にするには、エミッタ電極１０とゲート電極７ａ間の電圧を閾値以下にする。すると、ゲート電極７ａに蓄積されていた電荷はゲート抵抗を介してゲート駆動回路へ放電され、ｎ型に反転していたチャネルがｐ型に戻り、チャネルが無くなるので、電子の供給が止まり、同時にコレクタ層２からの正孔の注入も無くなる。しかし、電流としては、ｎ型ベース層１内に蓄積されていた電子と正孔がそれぞれコレクタ電極２０とエミッタ電極１０に吐き出されるか、互いに再結合することにより消滅するまで流れ、前記蓄積電子と正孔の消滅後に電流はオフ状態となる。
前述の一般的なトレンチ型ＩＧＢＴについて、オン電圧をさらに低減するために、さまざまな改善方法が提案されている。たとえば、ＩＥＧＴ（ＩＮＪＥＣＴＩＯＮ ＥＮＨＡＮＣＥＤ ＧＡＴＥ ＢＩＰＯＬＯＲ ＴＲＡＮＳＩＳＴＯＲ）ではダイオードのオン電圧に近い限界の特性が出せる。このＩＥＧＴでは、図１２の要部断面図に示すように、セルのｎ⁺型エミッタ領域４およびｐ型チャネル領域３ａの主表面の一部を層間絶縁層８により被覆してこれらの領域とエミッタ電極がコンタクトしない構成にされている。このＩＥＧＴの動作は基本的にトレンチ型ＩＧＢＴと同じであるが、ｎ⁺型エミッタ領域４とｐ型チャネル領域３ａとがエミッタ電極１０にコンタクトしていない部分のｐ型チャネル領域３ａ下の正孔は、エミッタ電極１０に吐き出されにくいためにここに蓄積し、ｎ型ベース層１のキャリア濃度分布はダイオードのそれに近くまでになるので、通常のトレンチ型ＩＧＢＴのオン電圧よりも低くなる（特許文献１）。また、オン電圧とスイッチング特性との間のトレードオフ特性を改善する構成として、エミッタ電極側の蓄積キャリアの濃度を増加させるような構成のトレンチ型ＩＧＢＴも知られている（特許文献２）。

さらに、パワーデバイスは、低オン電圧以外にも高速スイッチング特性も同時に要求され、その改善も重要な課題である。ところが、トレンチ型ＩＧＢＴおよび前記ＩＥＧＴは、前述のように低オン電圧とするためにトレンチ構成を高密度に形成するので、ゲート電極とエミッタ電極間の容量も大きくなる。容量が増えると高速スイッチング特性は低下し、スイッチング損失が増加してしまう。すなわち、低オン電圧とスイッチング損失の低減または高速スイッチング特性とは一方を改善すると他方が悪くなるというトレードオフの関係にあるので、低オン電圧と高速スイッチング特性とを共に改善することは通常困難である。
さらに、一般的に高速スイッチング特性のデバイスはスイッチング時の波形がハード（以降ハードスイッチング特性）になりやすく、電磁ノイズが発生しやすい。高速スイッチング特性と電磁ノイズを抑制するソフト波形を有するソフトスイッチング特性とが両立するＩＧＢＴなどのパワーデバイスの作製も困難である。しかし、どうしても解決しなければならない重要な課題でもある。
前述のＩＧＢＴの動作で説明したようにオンおよびオフ動作に移行するときには、ゲート電極とエミッタ電極間の容量について充放電する必要があるが、容量が大きい場合には充放電時間が増加して発生損失が増加するだけでなく、より大きなゲート駆動回路も必要になる。前記パワーデバイスの発生損失はオン電圧で決まる定常損失と、オンおよびオフ動作時のスイッチング損失の和であるので、オン電圧の低減と共にスイッチング損失の低減、すなわち、ゲート電極とエミッタ電極間の容量を低減することも重要である。オン電圧の低減と共にゲート電極とエミッタ電極間の容量についても低減することのできる半導体装置の例として、たとえば、図９に示すような、ｐ型チャネル領域にｎ⁺型エミッタ領域を設けず、エミッタ電極とも接続せずに絶縁され、電位的にフローティング状態のｐ領域を有するＩＥＧＴ構成のトレンチ型半導体装置が提案されている（特許文献３）。さらに、ゲート制御回路を簡略化でき、オン電圧と定常損失の小さいトレンチ型電力用半導体装置にかかる発明も知られている（特許文献４）。また、図１０、図１３、図１４の要部断面図に示すように、オン電圧の低減と、ゲート電極とエミッタ電極間の容量の低減と共に、高耐圧を得られるトレンチ型電力用半導体装置にかかる発明も知られている（特許文献５、６）。
特開平５−２４３５６１号公報（図１０１） 特開２０００−２２８５１９号公報（図７） 特開２００１−３０８３２７号公報（図２） 特開平９−１３９５１０号公報（図１） 特開２００３−１８８３８２号公報（図１６，１９） 特開２００６−４９４５５号公報（図１，５，７）

しかしながら、前述の図９、図１０、図１１、図１２、図１３、図１４に示されるトレンチ型ＩＧＢＴを含めて、前記特許文献１〜６に記載のトレンチ型ＩＧＢＴ，ＩＥＧＴの構成はいずれも、高い耐圧を得にくいという課題あるいはハードスイッチング特性を有しているが故に、電磁ノイズを発生し易いという課題を抱えている。前記特許文献１〜６に記載のトレンチ型ＩＧＢＴ、ＩＥＧＴの構成が高い耐圧を得にくいという理由は、オフ時（印加電圧阻止時）におけるシリコン基板内の電界分布が不均一となり易くトレンチゲート下部への電界集中が起きて設計耐圧より低い電圧でブレイクダウンが起き易いからである。また、これらのデバイス構成がハードスイッチング特性を示すという理由は、ゲート容量の成分のうち、ゲート／コレクタ間容量に対するゲート／エミッタ間の容量の比率が小さいためである。
本発明は、このような問題点に鑑みてなされたものであり、トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、かつ高い耐圧を有し、かつ、ソフトなスイッチング特性が得られるトレンチゲート型絶縁ゲートバイポーラトランジスタを提供することを目的とする。

特許請求の範囲の請求項１記載の発明によれば、一導電型半導体基板の一方の主表面に選択的に形成される他導電型チャネル領域と、該他導電型チャネル領域内の表面層に選択的に形成される一導電型エミッタ領域と、前記他導電型チャネル領域表面から前記一導電型半導体基板に達する複数のトレンチとを有し、該トレンチが、絶縁膜を介して埋め込まれるゲート電極を有する第１トレンチと、絶縁膜を介して埋め込まれるが、前記ゲート電極に非接続の埋設電極を有する第２トレンチとに分けられ、前記他導電型チャネル領域が、前記第１トレンチのみに隣接する第１チャネル領域と前記第２トレンチに隣接する第２チャネル領域に分けられ、さらに、前記第１トレンチ側壁に接する前記一導電型エミッタ領域表面と前記第１チャネル領域表面とには共通に導電接触すると共に、前記ゲート電極表面と、前記埋設電極表面と、前記第２チャネル領域表面とには絶縁膜を介して覆うエミッタ電極を備えるトレンチゲート型絶縁ゲートバイポーラトランジスタにおいて、前記埋設電極は、少なくとも両側を前記第１トレンチと第２トレンチとに挟まれる前記第２チャネル領域表面に導電接続されているトレンチゲート型絶縁ゲートバイポーラトランジスタとする。
特許請求の範囲の請求項２記載の発明によれば、前記埋設電極は、両側を前記第１トレンチと第２トレンチとに挟まれる前記第２チャネル領域表面のみに導電接続される特許請求の範囲の請求項１記載のトレンチゲート型絶縁ゲートバイポーラトランジスタとすることが好ましい。

特許請求の範囲の請求項３記載の発明によれば、前記埋設電極と前記第２チャネル領域表面との導電接続が、それぞれの表面の一部を使って行なわれる特許請求の範囲の請求項１または２に記載のトレンチゲート型絶縁ゲートバイポーラトランジスタとすることが好適である。
特許請求の範囲の請求項４記載の発明によれば、前記埋設電極と前記第２チャネル領域表面との導電接続が、前記第１チャネル領域と前記第１チャネル領域との間毎に個々分離して行われる特許請求の範囲の請求項１ないし３のいずれか一項に記載のトレンチゲート型絶縁ゲートバイポーラトランジスタとすることが好適である。

本発明によれば、トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、かつ高い耐圧を有し、かつ、ソフトなスイッチング特性が得られるトレンチゲート型絶縁ゲートバイポーラトランジスタを提供することができる。

以下、本発明のトレンチゲート型絶縁ゲートバイポーラトランジスタについて、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１−１、図１−２は本発明の実施例１にかかるトレンチ型ＩＧＢＴの要部平面図と要部断面図である。図２は本発明の実施例２にかかるトレンチ型ＩＧＢＴの要部断面図である。図３は埋設電極が電位的にフローティング状態で、埋設電極に電荷を与えた場合のトレンチ型ＩＧＢＴの静的電圧電流特性比較図である。図４は表面構成が相違したトレンチ型ＩＧＢＴの静的電圧電流特性比較図である。図５は表面構成が相違したトレンチ型ＩＧＢＴのターンオフ波形比較図である。図６は、表面構成が相違したトレンチ型ＩＧＢＴの小電流ターンオン時の該トレンチ型ＩＧＢＴに逆並列接続されたフリーホイールダイオード（ＦＷＤ）の逆回復特性比較図である。図７は、表面構成が相違したトレンチ型ＩＧＢＴの大電流ターンオン時の該トレンチ型ＩＧＢＴに逆並列接続されたフリーホイールダイオード（ＦＷＤ）の逆回復特性比較図である。図８は表面構成の相違したトレンチ型ＩＧＢＴのターンオン波形比較図である。
以下、本発明にかかる実施例１のトレンチ型ＩＧＢＴを要部平面図（図１−１）と要部断面図（図１−２）を参照して説明する。図１−２は図１−１のＸ−Ｘ'線における断面図である。図１−２では埋設電極７ｂと第２チャネル領域３ｂとを表面上でフローティング電極Ａ（図１−１）によって導電接続する部分については模式的な配線により示す。この実施例１（図１−２）と前記特許文献５に記載の図面に相当する図１０との相違点は、本発明にかかる実施例１のトレンチ型ＩＧＢＴでは、第２トレンチ５ｂ内に絶縁膜６を介して形成される埋設電極７ｂが、前記第２トレンチ５ｂにより区分される前記第２チャネル領域３ｂのうち、少なくとも絶縁膜６を介してゲート電極７ａの埋設される第１トレンチ５ａに隣接する第２チャネル区分領域３ｂ−１と電気的に接続されているという点にある。そして、第１チャネル領域３aの間毎で、第１トレンチ５a同士が端部で連結され、第２トレンチ５ｂ同士が端部で連結されている。埋設電極７ｂと第２チャネル区分領域３ｂ−１との電気的な接続は、この第１チャネル領域３aの間毎で個々に分離して行われる。図１−１と図１−２において、その他の符号に関し、１はｎ型ベース層、２はｐ型コレクタ層、３ａは第１チャネル領域、３ｂ−２は第２チャネル区分領域、４はｎ⁺型エミッタ領域、８は層間絶縁膜、９は高濃度ｐ型ボディ領域、１０はエミッタ電極、１１はｎ型バッファ領域（またはフィールドストップ（ＦＳ）領域）、２０はコレクタ電極をそれぞれ示す。図２の要部断面図に示す実施例２のトレンチ型ＩＧＢＴでは、埋設電極７ｂが前記第１トレンチ５ａに隣接する第２チャネル区分領域３ｂ−１のみと電気的に接続されている点が実施例１と異なる以外は実施例１と同じ構成であり、前述の実施例１と同様の効果を有する。その他の符号については、前述の図１−１、図１−２と同符号は前述と同様の場所を示す。

このような構成の実施例１と実施例２のトレンチ型ＩＧＢＴの第１の利点は、埋設電極７ｂとゲート電極７ａとが電気的に切り離されていることにより、チャネル電流の供給に関係するゲート容量が小さくなり高速なスイッチングが可能となることである。
第２の利点は、第２トレンチ５ｂと第１トレンチ５ａの両方に接する第２チャネル区分領域３ｂ−１の電位は一定電位に固定されないままで相互に等しくなり、不均一な電界分布が解消される。さらには、埋設電極７ｂに注入された電荷は第２チャネル区分領域３ｂ−１を経由してｎ型ベース層１に流れ込むことができるために、埋設電極７ｂに電荷が蓄積することに起因する耐圧の変動を絶無とすることが可能となることである。図３（横軸に耐圧、縦軸に電流、縦軸の目盛りに１．０Ｅ＋０４とあるは１．０×１０⁴を表す、他の目盛り値も同様）に、埋設電極７ｂが電気的に独立（フローティング）しているため、埋設電極７ｂに電荷が蓄積し易いトレンチ型ＩＧＢＴ（図１０に示すＩＧＢＴ）の場合のコレクタ／エミッタ間のオフ電圧波形を、蓄積電荷量（○、□、△、◇で示す）をパラメーターとしてシミュレーションによって求めた電圧電流特性図を示す。この図３からは前記図１０のトレンチ型ＩＧＢＴ（ＩＥＧＴ）では特に正の蓄積電荷の量によって耐圧が大きく変化し、最悪の場合スイッチング破壊の惧れのあることが分かる。

第３の利点は、静的な耐圧のみならず動的な耐圧の向上がなされることである。図４および図５に、各々静的耐圧（負性抵抗特性）と動的耐圧を、実施例１と実施例２のトレンチ型ＩＧＢＴと、埋設電極が第２チャネル区分領域３ｂ−２のみに接続される比較例１のトレンチ型ＩＧＢＴ（図示せず）および前記図１０、図１４に示す比較例２、３のトレンチ型ＩＧＢＴとを比較したものを示す。図４中の表には前記各実施例１、２と比較例１、２、３の最大測定耐圧（Ｖ_CEｍａｘ）と負性抵抗特性による耐圧低下分（△Ｖ_CE）を示す。図４中の表によれば、図１４に示す比較例３の最大測定耐圧１２６４Ｖは最も大である。図１−１に示す実施例１のトレンチ型ＩＧＢＴの最大測定耐圧１２３２Ｖは、図１−２に示す実施例２のトレンチ型ＩＧＢＴの最大測定耐圧１２２２Ｖとほぼ等しい。さらに、図示しない比較例１のトレンチ型ＩＧＢＴの最大測定耐圧１０８０Ｖは、図１０に示す比較例２のトレンチ型ＩＧＢＴの最大測定耐圧１０９１Ｖとほぼ等しく、かつ、前述した順番に、耐圧が低くなることも示している。負性抵抗による耐圧低下分は、実施例１（図１−１）、実施例２（図１−２）では２００Ｖから１９６Ｖおよび比較例３の図１４に示すＩＧＢＴでは２２５Ｖであるが、比較例１と図１０に示す比較例２のＩＧＢＴではそれぞれ５７０Ｖ以上、２２３Ｖ以上と大きい低下電圧値を有する。

図５は動的な耐圧をターンオフ特性図で示したものである。ターンオフ特性の測定時の条件は、バス電圧Ｖｂｕｓ＝６５０Ｖ、コレクタ電流Ｉｃ＝４００Ａ、測定回路インダクタンスＬｓ＝１２０ｎＨ、ゲート抵抗Ｒｇ（ｏｆｆ）=１５オーム、接合温度４２５Ｋ（１５２℃）である。図５において、▲と△で示す埋設電極を第１トレンチに接しない第２チャネル区分領域３ｂ−２にのみ接続した比較例３のトレンチ型ＩＧＢＴでは、ターンオフが不可能となっていることを示している。これは、動的な耐圧が約３５０Ｖに低下しているためと考えられる。また、○、●、□、■で示すそれぞれ実施例１と実施例２のトレンチ型ＩＧＢＴでは適切にターンオフしていることが分かる。
第４の利点は、ターンオフ時に、高速スイッチングとソフトスイッチング特性が両立されると言う点である。図６および図７に、実施例１のトレンチ型ＩＧＢＴと、耐圧が優れている前記特許文献５に記載の図面に相当する図１４に示す比較例３のトレンチ型ＩＧＢＴ（埋設電極とエミッタ電極とを接続して同電位とするトレンチ型ＩＧＢＴ）とにそれぞれ逆並列接続されたフリーホイールダイオード（ＦＷＤ）の逆回復特性を比較した図を示す。図６は小電流（３０Ａ）からの逆耐圧の回復の場合であり、図７は大電流（４００Ａ）からの逆耐圧の回復の場合である。図６と図７は、（ａ）は比較例３（図１４）のトレンチ型ＩＧＢＴに、（ｂ）は実施例１（図１−１）のトレンチ型ＩＧＢＴに、それぞれ逆並列接続されたフリーホイールダイオードについて測定したものである。これらの図において、縦軸の右側にアノード電流を示し、左側にアノード・カソード間の電圧を示す。図６は、逆回復前の順電流Ｉｃが３０Ａで、電流密度は６０Ａ／ｃｍ²であり、ＤＣバス電圧が６５０Ｖである。また、ＩＧＢＴは、ＦＳ（フィールドストップ型）−ＩＧＢＴであり、そのゲート抵抗は、オン側で５Ωである。主回路の回路浮遊インダクタンスＬｓは６０ｎＨである。

スイッチング速度は、図１−１に示す実施例１にかかるトレンチ型ＩＧＢＴの場合では、ターンオフタイム（ナノ秒）はＣ−Ｃ、Ｃ'−Ｃ'となり、図１４に示す比較例３のトレンチ型ＩＧＢＴの場合では、ターンオフタイムはＢ−Ｂ、Ｂ'−Ｂ'のように、いずれも５００ｎｓ（ナノ秒）と大きな相違は見られないが、比較例３のトレンチ型ＩＧＢＴの場合はターンオフ時の跳ね上がり電圧が、図７（ａ）に示す４００Ａの大電流領域においても、図６（ａ）に示す３０Ａの小電流領域においても、図７（ｂ）、図６（ｂ）に示す実施例１と比較して大きく（すなわち、ハード波形）なっていることが示されている。換言すると実施例１では比較例に比べてスイッチング波形がソフト化されていることを示している。このターンオン時の大きな跳ね上がり電圧は、パワー半導体デバイスの一般的な使用目的であるインバータ動作時にモーターサージに悪影響（線間放電等）を及ぼすので、好ましくないとされている。
前述の実施例１と２にかかるトレンチ型ＩＧＢＴの構成の相違点から、以下のことが言える。図４において、実施例１と２のトレンチ型ＩＧＢＴは耐圧については、極わずかに異なること（実施例１の１２３２Ｖに対して実施例２の１２２２Ｖは１０Ｖ低い）が示されている。一方、図８にターンオン特性に関して前述の実施例１と実施例２と比較例３とを比較した波形を示す。図８では実施例１と実施例２はほとんど同一のターンオン波形となっており、ターンオン波形については、実施例１と実施例２とは同等の特性が得られることが分かる。図８において、縦軸にコレクタ電流Ｉｃ（２０Ａ／ｄｉｖ.）と、コレクタ・エミッタ間の電圧Ｖ_CE（Ｖ）を示す。図８では、オン電流Ｉｃが３０Ａであり、ＤＣバス電圧が６５０Ｖである。また、ＩＧＢＴは、ＦＳ（フィールドストップ型）−ＩＧＢＴであり、そのゲート抵抗は、オン側で１５Ωである。主回路の回路浮遊インダクタンスＬｓは１２０ｎＨである。すなわち、図８は、実施例１と２の構成の相違点である、第２チャネル領域３ｂのうち、埋設電極７ｂが絶縁膜６を介して埋設されている第２トレンチ５ｂに接している第２チャネル区分領域３ｂ−２は、ほとんどスイッチング特性に影響を及ぼさないことを示している。

以上説明したように、本発明によれば、トレンチゲート構成を有するＩＧＢＴ（ＩＥＧＴ）であって、かつ、第２チャネル領域（フローティングｐ層）３ｂにも第２トレンチ５ｂが形成されており、この第２トレンチ５ｂ内に絶縁膜６を介して埋設電極７ｂが形成されている構成のトレンチ型ＩＧＢＴ（ＩＥＧＴ）において、埋設電極７ｂが、前記第２チャネル領域３ｂのうちで、少なくともゲート電極７の形成されている第１トレンチ５ａに隣接する第２チャネル区分領域３ｂ−１に電気的に接続されるように構成するだけの、極めて簡便な方法で、オン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、かつ高い耐圧を有し、かつ、ソフトなスイッチング特性が得られる。

本発明の実施例１にかかるトレンチ型ＩＧＢＴの要部平面図である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴの要部断面図である。 本発明の実施例２にかかるトレンチ型ＩＧＢＴの要部断面図である。 埋設電極が電位的にフローティング状態で、埋設電極に電荷を与えた場合のトレンチ型ＩＧＢＴの静的電圧電流特性比較図である。 表面構成が相違した実施例と比較例のトレンチ型ＩＧＢＴの静的電圧電流特性図である。 表面構成が相違した実施例と比較例のトレンチ型ＩＧＢＴのターンオフ波形比較図である。 表面構成が相違した実施例と比較例の小電流時のトレンチ型ＩＧＢＴに逆並列接続されたＦＷＤの逆回復特性比較図である。 表面構成が相違した実施例と比較例の大電流時のトレンチ型ＩＧＢＴに逆並列接続されたＦＷＤの逆回復特性比較図である。 表面構成が相違した実施例と比較例のトレンチ型ＩＧＢＴのターンオン波形比較図である。 従来構成のＩＧＢＴ（ＩＥＧＴ）の要部断面図である。 比較例２のトレンチ型ＩＧＢＴの要部断面図である。 従来構成のトレンチ型ＩＧＢＴの要部断面図である。 従来構成のトレンチ型ＩＧＢＴの要部断面図である。 従来構成のトレンチ型ＩＧＢＴの要部断面図である。 比較例３のトレンチ型ＩＧＢＴの要部断面図である。

符号の説明

１ ｎ型ベース層
２ ｐ型コレクタ層
３ａ 第１チャネル領域
３ｂ 第２チャネル領域、フローティングｐ層
３ｂ−１ 第２チャネル区分領域
３ｂ−２ 第２チャネル区分領域
４ ｎ⁺型エミッタ領域
５ａ 第１トレンチ
５ｂ 第２トレンチ
６ 絶縁膜、ゲート絶縁膜
７ａ ゲート電極
７ｂ 埋設電極
８ 層間絶縁膜、絶縁膜
９ 高濃度ｐ型ボディ領域
１０ エミッタ電極
１１ ｎ型バッファ領域、フィールドストップ（ＦＳ）領域
２０ コレクタ電極

Claims (4)

1. 一導電型半導体基板の一方の主表面に選択的に形成される他導電型チャネル領域と、該他導電型チャネル領域内の表面層に選択的に形成される一導電型エミッタ領域と、前記他導電型チャネル領域表面から前記一導電型半導体基板に達する複数のトレンチとを有し、該トレンチが、絶縁膜を介して埋め込まれるゲート電極を有する第１トレンチと、絶縁膜を介して埋め込まれるが、前記ゲート電極に非接続の埋設電極を有する第２トレンチとに分けられ、前記他導電型チャネル領域が、前記第１トレンチのみに隣接する第１チャネル領域と前記第２トレンチに隣接する第２チャネル領域に分けられ、さらに、前記第１トレンチ側壁に接する前記一導電型エミッタ領域表面と前記第１チャネル領域表面には共通に導電接触すると共に、前記ゲート電極表面と、前記埋設電極表面と、前記第２チャネル領域表面とには絶縁膜を介して覆うエミッタ電極を備えるトレンチゲート型絶縁ゲートバイポーラトランジスタにおいて、前記埋設電極は、少なくとも両側を前記第１トレンチと第２トレンチとに挟まれる前記第２チャネル領域表面に導電接続されていることを特徴とするトレンチゲート型絶縁ゲートバイポーラトランジスタ。
2. 前記埋設電極は、両側を前記第１トレンチと第２トレンチとに挟まれる前記第２チャネル領域表面のみに導電接続されることを特徴とする請求項１記載のトレンチゲート型絶縁ゲートバイポーラトランジスタ。
3. 前記埋設電極と前記第２チャネル領域表面との導電接続が、それぞれの表面の一部を使って行なわれることを特徴とする請求項１または２に記載のトレンチゲート型絶縁ゲートバイポーラトランジスタ。
4. 前記埋設電極と前記第２チャネル領域表面との導電接続が、前記第１チャネル領域と前記第１チャネル領域との間毎に個々に分離して行われることを特徴とする請求項１ないし３のいずれか一項に記載のトレンチゲート型絶縁ゲートバイポーラトランジスタ。

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