JP2020031224A - トレンチmos型半導体装置 - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
Enhanced Gate Transistor)がある。IEGTは、ドリフト層におけるエミッタ側でのホールの蓄積密度を高めてオン電圧を低減するIE効果(Injection Enhancement効果)を有するトレンチMOSゲート構造を備えたIGBTである(例えば、特許文献7)。IEGTの具体的な例は、例えば、図10に示すように、IE効果を奏するために、エミッタ電極107に対して、絶縁膜108で隔てられ主面に平行な方向ではトレンチ104で電気的に絶縁され主電流の流れないフローティング領域102−2を設けた構造のトレンチゲート型IGBTがある。このIEGT300はトレンチゲート型IGBTのオン電圧をさらに低減するための構造として知られている。
1a n+フィールドストップ層
2 p型コレクタ層
3a p型チャネル領域
4 n+型エミッタ領域
5 並列トレンチ
6 ゲート絶縁膜
7 ゲート電極
8 層間絶縁膜
9、9a、9b エミッタ電極
10 コレクタ電極
11 等電位面
12 p+コンタクト領域
13 等電位面
14 開口部
15 ユニットセル
20 IGBT
21 メインIGBT
22 センスIGBT
23 センス抵抗
24 ツェナーダイオード
25 MOSFET
30 過電流保護回路
31、32 pウェル領域
50 IGBT
60 プレーナー状のゲート電極
61 絶縁膜
62 分離構造
100 IGBT
102−2 フローティング領域
110 トレンチMOSゲート領域
200 トレンチゲート型IGBT
300 IEGT
Im メイン電流
Is センス電流
Igs 変位電流
1a n+フィールドストップ層
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23 センス抵抗
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Im メイン電流
Is センス電流
Igs 変位電流
Claims (7)
- 第1導電型の半導体基板と、
該半導体基板に形成されたメイン半導体素子部と、
該メイン半導体素子部に並列接続され、相対的に面積比の小さい電流検出用のセンス半導体素子部と、を備え、
前記メイン半導体素子部は、
前記半導体基板の一面側に形成された第2導電型のチャネル領域と、
該チャネル領域の表層に設けられる第1導電型のエミッタ領域と、
前記半導体基板の一面側に並列ストライプ状の平面パターンを有し、前記半導体基板の一面から該エミッタ領域に接して前記チャネル領域の下層の前記半導体基板に達する深さのトレンチと、
該トレンチの内面に絶縁膜を介して充填される導電体と、
該導電体上を覆う層間絶縁膜と、
該層間絶縁膜と前記エミッタ領域の表面に共通に接触するエミッタ電極と、
を備え、
前記センス半導体素子部は、
前記半導体基板の一面側に形成された第2導電型の第2のチャネル領域と、
該チャネル領域の表層に設けられる第1導電型のエミッタ領域と、
前記半導体基板の一面側に並列ストライプ状の平面パターンを有し、前記半導体基板の一面から該エミッタ領域に接して前記チャネル領域の下層の前記半導体基板に達する深さのトレンチと、
該トレンチの内面に絶縁膜を介して充填される導電体と、
該導電体上を覆う層間絶縁膜と、
該層間絶縁膜と前記エミッタ領域の表面に共通に接触するエミッタ電極と、
を備え、
前記メイン半導体素子部では、前記並列ストライプ状のトレンチ間の前記半導体基板の表面に、複数の前記エミッタ領域が、前記トレンチの長手方向に所定の間隔で繰り返す構造を有しており、
前記電流検出用のセンス半導体素子部では、前記並列ストライプ状のトレンチ間の前記半導体基板に前記第2のチャネル領域を有し、該第2のチャネル領域を挟んで複数の前記エミッタ領域が前記トレンチの長手方向に所定の間隔で繰り返す構造を有しており、
前記メイン半導体素子部と前記センス半導体素子部とは、前記エミッタ領域の前記トレンチの長手方向に繰り返す前記間隔および該エミッタ領域の平面形状が同じであって、且つ、
前記メイン半導体素子部と前記センス半導体素子部とは、前記トレンチの長手方向における前記並列ストライプ状のトレンチ間の表面パターンに差異を有し、該表面パターンの差異として、前記メイン半導体素子部の表面パターンでは第1導電型の領域が配置されるところに、前記センス半導体素子部では、該第1導電型の領域が配置されるよりもオン電圧が高くなる前記第2のチャネル領域が配置されていて、
前記センス半導体素子部では、前記第2のチャネル領域が前記トレンチの長手方向における前記並列ストライプ状のトレンチ間にわたって設けられていて、
前記センス半導体素子部の帰還容量が前記メイン半導体素子部の帰還容量よりも小さいことを特徴とするトレンチMOS型半導体装置。 - 前記メイン半導体素子部と前記センス半導体素子部の活性領域面積比が100〜10000であることを特徴とする請求項1に記載のトレンチMOS型半導体装置。
- 前記メイン半導体素子部と前記センス半導体素子部とは、前記トレンチの幅方向では、該トレンチを挟んで前記エミッタ領域が該トレンチの長手方向にずれて分散配置されていることを特徴とする請求項1または2に記載のトレンチMOS型半導体装置。
- 前記センス半導体素子部領域を取り囲むように、
前記メイン半導体素子部のエミッタ電極に接続される第2導電型ウェル領域と、
前記センス半導体素子部のエミッタ電極に接続される第2導電型第2のウェル領域と、を備えることを特徴とする請求項1〜3のいずれか一項に記載のトレンチMOS型半導体装置。 - 前記メイン半導体素子部と前記センス半導体素子部が離間する離間部を有し、
該離間部の前記半導体基板の一面側は前記半導体基板が露出することを特徴とする請求項1〜4のいずれか一項に記載のトレンチMOS型半導体装置。 - 前記離間部の長さが25μm以上30μm以下であることを特徴とする請求項5に記載の半導体装置。
- トレンチMOS型半導体装置が絶縁ゲートバイポーラトランジスタまたは電界効果型トランジスタであることを特徴とする請求項1〜6のいずれか一項に記載のトレンチMOS型半導体装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2019193587A JP6791337B2 (ja) | 2019-10-24 | 2019-10-24 | トレンチmos型半導体装置 |
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---|---|---|---|---|
CN116895690A (zh) * | 2023-05-31 | 2023-10-17 | 海信家电集团股份有限公司 | 半导体装置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10107282A (ja) * | 1996-09-30 | 1998-04-24 | Toshiba Corp | 半導体装置 |
JPH10132871A (ja) * | 1996-10-29 | 1998-05-22 | Toshiba Corp | 半導体装置 |
JP2006210547A (ja) * | 2005-01-27 | 2006-08-10 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート型半導体装置とその製造方法 |
JP2008205500A (ja) * | 2008-04-14 | 2008-09-04 | Toshiba Corp | 絶縁ゲート型半導体装置 |
JP2011193016A (ja) * | 2011-05-16 | 2011-09-29 | Renesas Electronics Corp | トレンチゲート型半導体装置 |
JP2012119658A (ja) * | 2010-11-08 | 2012-06-21 | Toshiba Corp | 半導体装置 |
-
2019
- 2019-10-24 JP JP2019193587A patent/JP6791337B2/ja active Active
Patent Citations (6)
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CN116895690A (zh) * | 2023-05-31 | 2023-10-17 | 海信家电集团股份有限公司 | 半导体装置 |
CN116895690B (zh) * | 2023-05-31 | 2024-03-08 | 海信家电集团股份有限公司 | 半导体装置 |
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