JP7131003B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置が知られている（例えば、特許文献１および２参照）。
特許文献１ 特開２０１５－１５６４８９号公報
特許文献２ 再公表２０１１－１２５１５６号公報
半導体装置においては、トランジスタ部の耐量を向上させることが好ましい。
本発明の第１の態様においては、半導体基板と、半導体基板に設けられたトランジスタ部と、半導体基板に設けられ、予め定められた配列方向に沿ってトランジスタ部に隣接するダイオード部と、を備える半導体装置が提供される。トランジスタ部は、ダイオード部に隣接する両端において、半導体基板の下面に設けられたコレクタ領域と、両端よりも内側において、半導体基板の下面側に設けられ、半導体基板の下面側から上面側へのキャリア注入密度が前記コレクタ領域よりも低い第１低注入領域と、を有する。
ダイオード部は、配列方向に沿ってトランジスタ部と交互に配列されてよい。第１低注入領域は、配列方向におけるトランジスタ部の中央を含んでよい。
トランジスタ部は、半導体基板の上面から半導体基板の内部まで設けられ、半導体基板の上面において配列方向に直交する延伸方向に延伸して設けられたゲートトレンチ部を有してよい。第１低注入領域の一部は、半導体基板の上面視においてゲートトレンチ部と重なってよい。
半導体装置は、トランジスタ部とダイオード部とが配置され、半導体基板の上面および下面の間で電流が流れる活性領域と、半導体基板の上面視において、半導体基板の外周端と活性領域との間に設けられた外周領域と、をさらに備えてよい。トランジスタ部において、ゲートトレンチ部および半導体基板の上面に接して、延伸方向にエミッタ領域が複数設けられてよい。半導体基板の上面視において、延伸方向における第１低注入領域の外周領域側の端部は、最も外周領域側に設けられるエミッタ領域から、延伸方向に沿って予め定められた距離を離間して配置されてよい。予め定められた距離は、第１低注入領域から注入されるキャリアの拡散長よりも小さくてよい。
半導体基板の上面視において、延伸方向における第１低注入領域の外周領域側の端部は、外周領域に設けられてよい。コレクタ領域は、延伸方向における第１低注入領域の外周領域側の端部から、外周領域まで、延伸方向に設けられてよい。
半導体装置は、配列方向に延伸し、活性領域に隣り合って設けられた第１ゲート金属層と、配列方向に直交する延伸方向に延伸し、活性領域に隣り合って設けられ、第１ゲート金属層と接続された第２ゲート金属層と、をさらに備えてよい。活性領域は、半導体基板の上面視で、配列方向において第２ゲート金属層と対抗し、且つ、配列方向に直交する延伸方向において第１ゲート金属層と対向する角部を有してよい。トランジスタ部は、角部において、半導体基板の下面側に設けられ、半導体基板の下面側から上面側へのキャリア注入密度がコレクタ領域よりも低い第２低注入領域をさらに有してよい。
配列方向において、第１低注入領域の幅は、トレンチピッチ以上トランジスタ部の幅の１／３以下であってよい。
半導体装置は、配列方向に、ダイオード部からトランジスタ部の一部にわたって設けられ、半導体基板の上面側に設けられた、ライフタイムキラーを含む上面側ライフタイム制御領域をさらに備えてよい。第１低注入領域は、半導体基板の上面視において、上面側ライフタイム制御領域と重ならなくてよい。
第１低注入領域およびコレクタ領域は第２導電型であってよい。第１低注入領域のドーピング濃度を半導体基板の深さ方向に積分した積分濃度が、コレクタ領域のドーピング濃度を半導体基板の深さ方向に積分した積分濃度よりも低くてよい。
第１低注入領域のドーピング濃度は、コレクタ領域のドーピング濃度よりも低くてよい。半導体基板の深さ方向において、第１低注入領域の厚さは、コレクタ領域の厚さよりも小さくてよい。
第１低注入領域は、配列方向に、半導体基板の下面側に設けられた、ライフタイムキラーを含むライフタイム制御領域を含んでよい。第１低注入領域の少なくとも一部は、コレクタ領域の導電型とは反対の導電型の注入抑止領域を含んでよい。
トランジスタ部は、配列方向に直交する延伸方向に複数配置されてよい。延伸方向における両端のトランジスタ部は、半導体基板の下面に設けられたコレクタ領域と第１低注入領域とを有してよい。両端のトランジスタ部以外のトランジスタ部は、半導体基板の下面に設けられたコレクタ領域を有し、半導体基板の下面に第１低注入領域を有さなくてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る半導体装置１００の上面の一例を示す図である。 図１における領域Ａの拡大図である。 図２ａにおけるａ－ａ'断面の一例を示す図である。 幅Ｗｉｎｊとキャリア拡散長Ｌｐとの関係を説明する図である。 比較例の半導体装置１５０の上面を部分的に示す図である。 図４ａにおけるｚ－ｚ'断面を示す図である。 電圧Ｖｃｅを変化させたときの、電圧Ｖｇｅおよび電流Ｉｃの変化を、ゲート抵抗Ｒｇごとに示す図である。 図１における領域Ａの他の拡大図である。 図６ａにおけるｂ－ｂ'断面の一例を示す図である。 図１における領域Ａの他の拡大図である。 図７ａにおけるｃ－ｃ'断面の一例を示す図である。 図７ｂのｓ－ｓ'線における上面側ライフタイム制御領域７２、下面側ライフタイム制御領域７４およびライフタイム制御領域７６の空孔および複空孔濃度分布を示す図である。 図１における領域Ａの他の拡大図である。 図８ａにおけるｄ－ｄ'断面の一例を示す図である。 図１における領域Ａの他の拡大図である。 図９ａにおけるｅ－ｅ'断面の一例を示す図である。 本実施形態に係る半導体装置１００の第１低注入領域２７の配置の一例を示す図である。 図１０におけるｆ－ｆ'断面の一例を示す図である。 本実施形態に係る半導体装置１００の上面の他の一例を示す図である。 図１２におけるｇ－ｇ'断面の一例を示す図である。 本実施形態に係る半導体装置２００の上面の一例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差をドーピング濃度とする場合がある。また、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度とする場合がある。
図１は、本実施形態に係る半導体装置１００の上面の一例を示す図である。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。ダイオード部８０は、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。ダイオード部８０は、予め定められた配列方向（本例においてはＹ軸方向）に沿って、トランジスタ部７０と隣接して設けられる。
半導体基板１０には、活性領域１２０が設けられる。活性領域１２０は、半導体装置１００をオン状態に制御した場合に、半導体基板１０の上面と下面との間で主電流が流れる領域である。即ち、半導体基板１０の上面から下面、または下面から上面に、半導体基板１０の内部を深さ方向に電流が流れる領域である。本明細書では、トランジスタ部７０およびダイオード部８０を、それぞれ素子部または素子領域と称する。素子部が設けられた領域を活性領域１２０としてよい。
なお、半導体基板１０の上面視において、２つの素子部に挟まれた領域も活性領域１２０とする。図１の例では、素子部に挟まれてゲート金属層５０が設けられている領域も活性領域１２０に含めている。活性領域１２０は、半導体基板１０の上面視において、エミッタ電極が設けられた領域、および、エミッタ電極に挟まれた領域とすることもできる。図１の例では、トランジスタ部７０およびダイオード部８０の上方にエミッタ電極が設けられる。
半導体基板１０の上面視において、活性領域１２０と半導体基板１０の外周端１４０との間の領域を外周領域９０とする。外周領域９０は、半導体基板１０の上面視において活性領域１２０を囲んで設けられる。外周領域９０には、半導体装置１００と外部の装置とをワイヤ等で接続するための１つ以上の金属のパッドが配置されてよい。半導体装置１００は、活性領域１２０を囲んでエッジ終端構造部を外周領域９０に有してよい。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
活性領域１２０には、トランジスタ部７０およびダイオード部８０が複数設けられてよい。それぞれのダイオード部８０には、半導体基板１０の下面に第１導電型のカソード領域８２が設けられている。本例のカソード領域８２は、一例としてＮ＋型である。カソード領域８２は、図１の点線の枠に示すように、外周領域９０と接しない範囲または外周領域９０に入らないように設けられてよい。
トランジスタ部７０およびダイオード部８０は、予め定められた配列方向（本例においてはＹ軸方向）に沿って、交互に設けられてよい。本明細書では、トランジスタ部７０およびダイオード部８０が交互に配列される方向を配列方向（Ｙ軸方向）と称する。図１において、Ｙ軸方向における両端、即ちゲート金属層５０と隣り合う領域には、トランジスタ部７０が設けられてよい。トランジスタ部７０およびダイオード部８０は、それぞれＸ軸方向に複数設けられてよい。図１は、トランジスタ部７０がＹ軸方向７つ、Ｘ軸方向に３つ設けられ、ダイオード部８０がＹ軸方向に６つ、Ｘ軸方向に３つ設けられる一例を示している。
幅Ｗｈ１およびＷｈ３は、図１において、Ｘ軸方向の最も正側および最も負側に設けられるトランジスタ部７０およびダイオード部８０のＸ軸方向の幅である。Ｗｈ１とＷｈ３は同じであってよい。
幅Ｗｈ２は、図１において、Ｘ軸方向の中央に設けられるトランジスタ部７０およびダイオード部８０のＸ軸方向の幅である。幅Ｗｈ１は幅Ｗｈ２よりも小さくてよい。本例では、幅Ｗｈ１は幅Ｗｈ２よりも小さい。
幅ＷＩは、トランジスタ部７０のＹ軸方向の幅である。幅ＷＦは、ダイオード部８０のＹ軸方向の幅である。幅ＷＩは、幅ＷＦよりも大きくてよい。幅ＷＩは、幅ＷＦの２倍以上５倍以下であってよい。幅ＷＩは、一例として幅ＷＦの３倍である。
幅ＷＩは、１２００μｍ以上１８００μｍ以下であってよい。幅ＷＩは、一例として１５００μである。幅ＷＦは、１００μｍ以上９００μｍ以下であってよい。幅ＷＦは、一例として５００μｍである。
活性領域１２０には、分割部４６が設けられてよい。分割部４６は、半導体基板１０の上面視で、活性領域１２０を分割する領域である。本例の分割部４６は、Ｘ軸方向において活性領域１２０を複数の領域に分割する。分割部４６は、半導体基板１０の上面視で、エミッタ電極を分割してもよい。分割部４６は、Ｘ軸方向において幅を有する領域であってよい。本例では、一例として分割部４６にはゲート金属層５０－２およびゲートランナー５３が設けられている。
分割部４６により分割された活性領域１２０のそれぞれの領域には、トランジスタ部７０およびダイオード部８０がＹ軸方向に交互に複数設けられてよい。図１に示す例においては、分割部４６はＸ軸方向において異なる位置に２か所設けられる。この場合、分割部４６は、活性領域１２０をＸ軸方向において３分割する。
ゲート金属層５０は、Ｙ軸方向に延伸する２つのゲート金属層５０－１、Ｘ軸方向に延伸する２つのゲート金属層５０－２、および、分割部４６に設けられＹ軸方向に延伸するゲート金属層５０－３を含んでよい。ゲート金属層５０－１およびゲート金属層５０－２は、相互に接続されてよい。ゲート金属層５０－２およびゲート金属層５０－３は、相互に接続されてよい。ゲート金属層５０－１、ゲート金属層５０－２およびゲート金属層５０－３は、一体化していてよい。
ゲート金属層５０は、半導体基板１０の上面視で、活性領域１２０を囲うように設けられてよい。ゲート金属層５０は、活性領域１２０の外に設けられるゲートパッド５５と電気的に接続される。ゲート金属層５０は、半導体基板１０の外周端１４０に沿って設けられてよい。ゲートパッド５５は、Ｘ軸方向において、ゲート金属層５０と活性領域１２０との間に配置されてよい。
ゲート金属層５０は、金属を含む材料で形成される。ゲート金属層５０は、アルミニウムまたはアルミニウム‐シリコン合金で形成されてよい。ゲート金属層５０は、トランジスタ部７０に電気的に接続され、トランジスタ部７０にゲート電圧を供給する。
ゲートランナー５３は、ゲート金属層５０－３と電気的に接続され、活性領域１２０の上方まで延伸する。ゲートランナー５３は、ゲート金属層５０―３と、トランジスタ部７０のゲートトレンチ部（図２ａ参照）のトレンチ内に設けられたポリシリコン等の導電部とを電気的に接続する。
ゲートランナー５３は、ポリシリコン等の導電材料で形成される。ゲートランナー５３の抵抗率は、ゲート金属層５０の抵抗率よりも高い。ゲート金属層５０をアルミニウムで、ゲートランナー５３をポリシリコンで、それぞれ形成した場合、ゲートランナー５３の抵抗率は、ゲート金属層５０の抵抗率よりも１桁から２桁程度高い。
温度センス部７８は、活性領域１２０の上方に設けられる。温度センス部７８は、半導体基板１０の上面視で、活性領域１２０の中央に設けられてよい。温度センス部７８は、活性領域１２０の温度を検知する。温度センス部７８は、単結晶または多結晶のシリコンで形成されるｐｎ型温度センスダイオードであってよい。
温度センス配線９２は、半導体基板１０の上面視で、活性領域１２０の上方に設けられる。温度センス配線９２は、温度センス部７８と接続される。温度センス配線９２は、外周領域９０まで、予め定められた方向に延伸し、外周領域９０に設けられた温度測定用パッド９４と接続される。温度センス配線９２は、ｐｎ型温度センスダイオードのｐ型層に電気的に接続するアノード電極の配線８９と、ｎ型層に電気的に接続するカソード電極の配線９１とを含んでよい。図１においては、温度センス配線９２を長方形の実線で表しているが、温度センス配線９２は、図１において点線で示される配線８９、配線９１のように配置されてよい。配線８９および配線９１は、温度センス配線９２の具体的な引き回しの一例である。
温度測定用パッド９４は、温度測定用カソードパッド９４－１および温度測定用アノードパッド９４－２を含む。温度測定用カソードパッド９４－１から流れる電流は、温度センス配線９２を流れ、温度センス部７８に流れる。温度センス部７８は、温度検知結果に基づく電流を出力し、当該電流が温度センス配線９２を流れ、温度測定用アノードパッド９４－２に入力される。検知部９６は、温度センス部７８の予備として設けられる。
ゲートランナー５３は、分割部４６において、半導体基板１０の上面視で、Ｙ軸方向に延伸するゲート金属層５０－３を接続する。ゲートランナー５３は、一つの分割部４６において、Ｘ軸方向に複数設けられてよい。本例においては、ゲートランナー５３は、Ｘ軸方向に３つ設けられる。ゲートランナー５３により接続されるゲート金属層５０－３同士の接続抵抗を低減するためには、ゲートランナーをＸ軸方向に複数設けることが好ましい。
ゲートランナー５３は、外周領域９０において、ゲートパッド５５と活性領域１２０とのＸ軸方向における間にも、設けられてよい。外周領域９０に設けられたゲートランナー５３は、半導体基板１０の上面視で温度センス配線９２と交差してよい。当該ゲートランナー５３は、温度センス配線９２の下方をＹ軸方向に通過して設けられている。当該ゲートランナー５３の両端は、ゲート金属層５０－３に接続されている。
半導体装置１００は、活性領域１２０の上方にエミッタ電極５２を備える。図１において、エミッタ電極５２が設けられる領域を太線にて示している。外周領域９０には、ケルビンパッド５７が設けられる。ケルビンパッド５７は、エミッタ電極５２と電気的に接続される。
エミッタ電極５２は、金属を含む材料で形成される。エミッタ電極５２は、アルミニウムまたはアルミニウム‐シリコン合金で形成されてよい。エミッタ電極５２は、トランジスタ部７０のエミッタ領域と電気的に接続される。エミッタ領域については、図２ａの説明において後述する。
分割部４６に設けられるゲート金属層５０－３には、エミッタ電極５２－１とエミッタ電極５２－２およびエミッタ電極５２－２とエミッタ電極５２－３を接続するための空隙１７が設けられる。空隙１７には、エミッタブリッジ５２－４が設けられる。エミッタブリッジ５２－４は、エミッタ電極５２－１とエミッタ電極５２－２を接続する。また、エミッタブリッジ５２－４は、エミッタ電極５２－２とエミッタ電極５２－３を接続する。なお、エミッタブリッジ５２－４は、ゲートランナー５３よりも上方に設けられる。エミッタブリッジ５２－４とゲートランナー５３は、接触しない。
外周領域９０には、さらに電流センスパッド５８および電流センス部５９が設けられる。電流センスパッド５８は、電流センス部５９に流れる電流を測定するためのパッドである。電流センス部５９は、ゲートパッド５５に流れる電流を検知する。
図２ａは、図１における領域Ａの拡大図である。図２ａは、トランジスタ部７０と、当該トランジスタ部７０にＹ軸方向正側に隣接するダイオード部８０の一部と、当該トランジスタ部７０にＹ軸方向負側に隣接するダイオード部８０の一部と、を拡大して示している。
本例の半導体装置１００は、半導体基板１０の内部に設けられ、且つ、半導体基板１０の上面に露出するゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
エミッタ電極５２およびゲート金属層５０と、半導体基板１０の上面との間には層間絶縁膜が設けられるが、図２ａでは省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。
エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５と半導体基板１０の上面との間には、酸化膜等の絶縁膜が設けられる。
ゲート金属層５０は、コンタクトホール４９を通って、ゲートランナー４８と接触する。ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。ゲートランナー４８は、半導体基板１０の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。
本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで形成される。ゲートランナー４８と半導体基板１０の上面との間には、酸化膜等の絶縁膜が形成される。
ゲートトレンチ部４０の先端部において、ゲート導電部は半導体基板１０の上面側が露出している。ゲートトレンチ部４０は、ゲート導電部の当該露出した部分にて、ゲートランナー４８と接触する。
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。エミッタ電極５２の少なくとも一部の領域は、アルミニウムまたはアルミニウム‐シリコン合金で形成されてよい。
ゲート金属層５０の少なくとも一部の領域は、アルミニウムまたはアルミニウム‐シリコン合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。また、エミッタ電極５２およびゲート金属層５０は、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。
１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、所定の配列方向（本例ではＹ軸方向）に沿って所定の間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０の上面に平行であって配列方向と垂直な延伸方向（本例ではＸ軸方向）に沿って延伸する２つの延伸部分３９と、２つの延伸部分３９を接続する接続部分４１を有してよい。接続部分４１の少なくとも一部は、曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分３９の端部を接続することで、延伸部分３９の端部における電界集中を緩和することができる。本明細書では、ゲートトレンチ部４０のそれぞれの延伸部分３９を、一つのゲートトレンチ部４０として扱う場合がある。ゲートランナー４８は、ゲートトレンチ部４０の接続部分４１において、ゲート導電部と接続してよい。
本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０の上面においてＵ字形状を有してよい。即ち、本例のダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分２９と、２つの延伸部分２９を接続する接続部分３１を有してよい。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。ウェル領域１１は第２導電型である。ウェル領域１１は、一例としてＰ＋型である。ウェル領域１１は、ゲート金属層５０が設けられる側の活性領域１２０の端部から、予め定められた範囲で形成される。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１１に形成される。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１１に覆われてよい。
半導体基板１０の上面と平行な面内において、Ｙ軸方向には各トレンチ部に隣接してメサ部が設けられる。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分である。メサ部は、半導体基板１０の上面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。隣り合う２つのトレンチ部の延伸部分に挟まれる領域をメサ部としてよい。
トランジスタ部７０においては、各トレンチ部に隣接して第１メサ部６０が設けられる。境界部７１においては、隣り合うダミートレンチ部３０に挟まれた領域に第２メサ部６２が設けられる。ダイオード部８０においては、隣り合うダミートレンチ部３０に挟まれた領域に第３メサ部６４が設けられる。
第１メサ部６０、第２メサ部６２および第３メサ部６４のＸ軸方向における両端部には、一例として、半導体基板１０の上面に露出して、第２導電型のベース領域１４－ｅが設けられる。本例のベース領域１４は、一例としてＰ－型である。なお、図１は、当該ベース領域１４のＸ軸方向の一方の端部のみを示している。
第１メサ部６０の上面には、ゲートトレンチ部４０と接してエミッタ領域１２が設けられる。エミッタ領域１２は、第１メサ部６０を挟んでＸ軸方向に延伸する２本のトレンチ部の一方から他方まで、Ｙ軸方向に設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。
エミッタ領域１２は、ダミートレンチ部３０と接してよく、接しなくてもよい。本例においては、エミッタ領域１２がダミートレンチ部３０と接して設けられる。本例のエミッタ領域１２は第１導電型である。本例のエミッタ領域１２は、一例としてＮ＋型である。
第１メサ部６０の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５が設けられる。本例のコンタクト領域１５は、一例としてＰ＋型である。第１メサ部６０において、エミッタ領域１２およびコンタクト領域１５は、ゲートトレンチ部４０の延伸方向に交互に設けられてよい。コンタクト領域１５は、第１メサ部６０を挟んでＸ軸方向に延伸する２本のトレンチ部の一方から他方まで、Ｙ軸方向に設けられてよい。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。
コンタクト領域１５は、ゲートトレンチ部４０と接してよく、接しなくてもよい。また、コンタクト領域１５は、ダミートレンチ部３０と接してよく、接しなくてもよい。本例においては、コンタクト領域１５が、ダミートレンチ部３０およびゲートトレンチ部４０と接して設けられる。
第２メサ部６２の上面には、コンタクト領域１５が設けられる。一つの第２メサ部６２の上面に設けられるコンタクト領域１５の面積は、一つの第１メサ部６０の上面に設けられるコンタクト領域１５の面積よりも大きい。一つの第２メサ部６２の上面に設けられるコンタクト領域１５の面積は、一つの第３メサ部６４の上面に設けられるコンタクト領域１５の面積よりも大きくてよい。第２メサ部６２において、コンタクト領域１５はコンタクトホール５４の下方にも設けられている。
第２メサ部６２の上面におけるコンタクト領域１５は、第２メサ部６２のＸ軸方向における両端部に設けられるベース領域１４－ｅに挟まれる領域全体に設けられてよい。第２メサ部６２では、第１メサ部６０と比べてターンオフ時のキャリアの引き抜きを効果的に行う。
第３メサ部６４の上面には、Ｘ軸方向における両端部にコンタクト領域１５が設けられる。また、第３メサ部６４の上面において、第３メサ部６４のＸ軸方向における両端部に設けられるコンタクト領域１５に挟まれる領域には、ベース領域１４が設けられる。ベース領域１４は、Ｘ軸方向において当該コンタクト領域１５に挟まれる領域全体に設けられてよい。第３メサ部６４において、ベース領域１４は、コンタクトホール５４の下方にも設けられている。コンタクト領域１５は、コンタクトホール５４の下方にも設けられてよい。
第３メサ部６４には、コンタクト領域１５およびベース領域１４が、第３メサ部６４を挟む一方のダミートレンチ部３０から、他方のダミートレンチ部３０に渡って形成される。即ち、半導体基板１０の上面において、第３メサ部６４のＹ軸方向の幅と、第３メサ部６４に設けられたコンタクト領域１５またはベース領域１４のＹ軸方向の幅は、等しい。
第１メサ部６０、第２メサ部６２および第３メサ部６４それぞれのコンタクト領域１５の、コンタクトホール５４と接する上面には、コンタクト領域１５よりもドーピング濃度が高い第２コンタクト領域（図示せず）が形成されてよい。一例として、第２コンタクト領域はＰ＋＋型である。第２コンタクト領域は、コンタクト領域１５よりも浅くてよい。
第３メサ部６４には、エミッタ領域１２が形成されなくてよく、形成されてもよい。本例においては、第３メサ部６４にエミッタ領域１２が形成されない。
本例の半導体装置１００は、ダイオード部８０において、ダミートレンチ部３０が設けられる。隣接するダミートレンチ部３０のそれぞれの直線状の延伸部分２９は、接続部分３１で接続されてよい。第３メサ部６４は、それぞれのダミートレンチ部３０に挟まれる領域である。
ダイオード部８０は、半導体基板１０の下面側において、第１導電型のカソード領域８２を有する。本例のカソード領域８２は、一例としてＮ＋型である。図１に、半導体基板１０の上面視でカソード領域８２が設けられる領域を破線部で示している。ダイオード部８０は、カソード領域８２を半導体基板１０の上面に投影した領域であってよい。また、カソード領域８２が部分的に設けられた第３メサ部６４全体と、当該第３メサ部６４に隣接するダミートレンチ部３０とをダイオード部８０に含めてもよい。カソード領域８２を半導体基板１０の上面に投影した領域は、コンタクト領域１５からＸ軸方向正側に離れていてよい。
トランジスタ部７０は、Ｙ軸方向における両端において、半導体基板１０の下面側に設けられたコレクタ領域２２を有する。本例のコレクタ領域２２は、第２導電型である。本例のコレクタ領域２２は、一例としてＰ＋型である。コレクタ領域２２は、カソード領域８２に隣接して設けられてよい。図２ａに、半導体基板１０の上面視で、コレクタ領域２２が設けられる領域を一点鎖線部で示している。
トランジスタ部７０は、Ｙ軸方向における両端よりも内側において、半導体基板１０の下面側に設けられた第１低注入領域２７を有する。即ち、第１低注入領域２７は、Ｙ軸方向において、半導体基板１０の下面側に、トランジスタ部７０の両端に設けられるコレクタ領域２２に挟まれて設けられてよい。第１低注入領域２７の半導体基板１０の下面側から上面側へのキャリア注入密度は、コレクタ領域２２の当該キャリア注入密度よりも低い。
トランジスタ部７０におけるキャリア注入密度とは、ゲートがオンして半導体装置が導通しているときの、正孔または電子のキャリア濃度であってよい。特に、半導体基板の深さ方向の中央から下面側のキャリア濃度であってよい。
第１低注入領域２７は、トランジスタ部７０の配列方向（Ｙ軸方向）の中央を含んでよい。即ち、第１低注入領域２７は、配列方向（Ｙ軸方向）において、トランジスタ部７０の一方に隣接するダイオード部８０との境界から、当該トランジスタ部７０の他方に隣接するダイオード部８０との境界までの間における中央を含んでよい。
第１低注入領域２７は、Ｙ軸方向において、トランジスタ部７０の一方に隣接するダイオード部８０との境界から、当該トランジスタ部７０の他方に隣接するダイオード部８０との境界までの間における中心から最も近いゲートトレンチ部４０を含んでよい。当該中心から最も近いゲートトレンチ部４０とは、Ｙ軸方向において、当該中心の位置とゲートトレンチ部４０の位置とが重なる場合も含む。
第１低注入領域２７は、Ｙ軸方向において、トランジスタ部７０の一方に隣接するダイオード部８０との境界から、当該トランジスタ部７０の他方に隣接するダイオード部８０との境界までの間における中心から最も近い第１メサ部６０を含む領域であってよい。当該中心から最も近い第１メサ部６０とは、Ｙ軸方向において、当該中心の位置と第１メサ部６０の位置とが重なる場合も含む。
第１低注入領域２７は、トランジスタ部７０の配列方向（Ｙ軸方向）の中央を含んでよい。即ち、第１低注入領域２７は、Ｘ軸方向において、トランジスタ部７０の一方の端から他方の端までの間における中心から最も近いエミッタ領域１２を含んでよい。当該中心から最も近いエミッタ領域１２とは、Ｘ軸方向において、当該中心の位置とエミッタ領域の位置とが重なる場合も含む。
第１低注入領域２７の一部は、半導体基板１０の上面視において、ゲートトレンチ部４０と重なって設けられてよい。第１低注入領域２７の一部は、半導体基板１０の上面視において、１つのゲートトレンチ部４０と重なって設けられてもよいし、複数のゲートトレンチ部４０と重なって設けられてもよい。図２ａは、第１低注入領域２７が、半導体基板１０の上面視において、複数のゲートトレンチ部４０と重なって設けられる一例を示している。
境界部７１を除くトランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に形成される。境界部７１を除くトランジスタ部７０において、コンタクトホール５４は、図２ａの上面視で、第１メサ部６０のＸ軸方向最も負側に設けられるコンタクト領域１５の上方から、Ｘ軸方向の最も正側に設けられるコンタクト領域１５の上方まで、連続して設けられてよい。コンタクトホール５４は、図２ａの上面視で、第１メサ部６０のＸ軸方向最も負側に設けられるコンタクト領域１５の少なくとも一部と重なるように設けられてよい。コンタクトホール５４は、図２ａの上面視で、第１メサ部６０のＸ軸方向最も正側に設けられるコンタクト領域１５の少なくとも一部と重なるように設けられてよい。
境界部７１において、コンタクトホール５４は、コンタクト領域１５の上方に形成される。第２メサ部６２において、境界部７１において、コンタクトホール５４は、図２ａの上面視で、第２メサ部６２に設けられるコンタクト領域１５の上方に、Ｘ軸方向に連続して設けられてよい。
ダイオード部８０において、コンタクトホール５４は、ベース領域１４およびコンタクト領域１５の上方に形成される。ダイオード部８０において、コンタクトホール５４は、図２ａの上面視で、第３メサ部６４のＸ軸方向最も負側に設けられるコンタクト領域１５の上方から、Ｘ軸方向の最も正側に設けられるコンタクト領域１５の上方まで、連続して設けられてよい。コンタクトホール５４は、図２ａの上面視で、第３メサ部６４のＸ軸方向負側に設けられるコンタクト領域１５の少なくとも一部と重なるように設けられてよい。コンタクトホール５４は、図２ａの上面視で、第３メサ部６４のＸ軸方向正側に設けられるコンタクト領域１５の少なくとも一部と重なるように設けられてよい。
本例の半導体装置１００は、半導体基板１０の内部において、ベース領域１４の下方に第１導電型の蓄積領域１６が設けられてよい。本例の蓄積領域１６は、一例としてＮ＋型である。図１において、蓄積領域１６が形成される範囲を破線で示している。蓄積領域１６は、半導体基板１０の上面視で、－Ｘ軸方向の端のコンタクト領域１５とコンタクトホール５４とが重なる領域から、＋Ｘ軸方向側に形成されてよい。蓄積領域１６とは、ドーパントがドリフト領域１８よりも高濃度に蓄積された領域である。
本例の半導体装置１００は、一例として、１つのゲートトレンチ部４０と１つのダミートレンチ部３０がＹ軸方向に交互に設けられる。即ち、Ｙ軸方向において、２つのゲートトレンチ部４０に挟まれて１つのダミートレンチ部３０が設けられる。また、Ｙ軸方向において、２つのダミートレンチ部３０に挟まれて１つのゲートトレンチ部４０が設けられる。Ｙ軸方向において、２つのゲートトレンチ部４０に挟まれて複数のダミートレンチ部３０が設けられてもよく、２つのダミートレンチ部３０に挟まれて複数のゲートトレンチ部４０が設けられてもよい。
本例の半導体装置１００は、ライフタイムキラーを含む上面側ライフタイム制御領域７２が、半導体基板１０の深さ方向において局所的に設けられる。図２ａにおいて、半導体基板１０の上面視で、上面側ライフタイム制御領域７２が設けられる領域を破線部で示している。図２ａに示す通り、上面側ライフタイム制御領域７２は、ダイオード部８０からトランジスタ部７０の一部まで、Ｙ軸方向に連続して設けられてよい。上面側ライフタイム制御領域７２は、トランジスタ部７０において、ダイオード部８０に最も近いゲートトレンチ部４０と重なる領域まで設けられてよい。
上面側ライフタイム制御領域７２は、Ｙ軸方向においてダイオード部８０の全体にわたって設けられてよい。即ち、上面側ライフタイム制御領域７２は、図２ａにおいて図示されるダイオード部８０の一部から、図２ａにおいて図示されない、当該ダイオード部８０の残りの一部まで、当該ダイオード部８０のＹ軸方向における全体にわたって設けられてよい。
上面側ライフタイム制御領域７２は、Ｙ軸方向において、図２ａにおけるトランジスタ部７０の一部から、当該トランジスタ部７０のＹ軸方向正側に隣接するダイオード部８０を通り、当該ダイオード部８０のＹ軸方向正側で隣接する別のトランジスタ部７０の一部まで、Ｙ軸方向に当該ダイオード部８０の全体を含むように設けられてよい。
上面側ライフタイム制御領域７２は、Ｙ軸方向において、図２ａにおけるトランジスタ部７０の一部から、当該トランジスタ部７０のＹ軸方向負側に隣接するダイオード部８０を通り、当該ダイオード部８０のＹ軸方向負側で隣接する別のトランジスタ部７０の一部まで、Ｙ軸方向に当該ダイオード部８０の全体を含むように設けられてよい。
外周領域９０には、ガードリング９３－１およびガードリング９３－２が設けられてよい。ガードリングは、２つ以上設けられてもよい。
なお、図２ａにおいて、一点鎖線部ｆｆ'は、Ｘ軸方向にコンタクトホール５４を通る線である。一点鎖線部ｆｆ'については、後の図１１の説明において詳細に述べる。
図２ｂは、図２ａにおけるａ－ａ'断面の一例を示す図である。ａ－ａ'断面は、トランジスタ部７０におけるエミッタ領域１２およびコンタクト領域１５、並びにダイオード部８０におけるベース領域１４を通過するＹＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０の上面２１および層間絶縁膜３８の上面に設けられる。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。
半導体基板１０は、第１導電型のドリフト領域１８を備える。本例のドリフト領域１８はＮ－型である。ドリフト領域１８は、半導体基板１０において、他のドーピング領域が設けられずに残存した領域であってよい。
半導体基板１０の上面２１には、１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０が設けられる。各トレンチ部は、上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達して設けられている。
ゲートトレンチ部４０は、上面２１に設けられたゲートトレンチ、並びにゲートトレンチ内に設けられたゲート絶縁膜４２およびゲート導電部４４を有する。ゲートトレンチの上端は、Ｚ軸方向において上面２１と同じ位置であってよい。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。即ち、ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、ゲートトレンチ部４０の内部において、ゲート絶縁膜４２に囲まれて設けられる。ゲート導電部４４は、深さ方向において、ゲート絶縁膜４２を挟んで、少なくとも隣接するベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１側に設けられたダミートレンチ、並びにダミートレンチ内に設けられたダミー絶縁膜３２およびダミー導電部３４を有する。ダミートレンチの上端は、Ｚ軸方向において上面２１と同じ位置であってよい。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチ部３０の内部において、ダミー絶縁膜３２に囲まれて設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。
ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えば、ダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は下方側に凸の曲面状（断面においては曲線状）であってよい。
第１メサ部６０において、ドリフト領域１８の上方には、ゲートトレンチ部４０に接して一つ以上の蓄積領域１６が設けられる。本例においては、蓄積領域１６がＺ軸方向に一つ設けられる。蓄積領域１６がＺ軸方向に複数設けられる場合、それぞれの蓄積領域１６はＺ軸方向に並んで配置される。蓄積領域１６は、一例としてＮ＋型である。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。
蓄積領域１６は、第１メサ部６０において、ダミートレンチ部３０に接していてよいが、離れていてもよい。図２ａは、蓄積領域１６がダミートレンチ部３０と接して設けられる一例を示している。なお、第２メサ部６２および第３メサ部６４には、蓄積領域１６が設けられてよいが、設けられなくてもよい。図２ａは、第２メサ部６２および第３メサ部６４に、蓄積領域１６が設けられる一例を示している。
第１メサ部６０において、蓄積領域１６の上方には、ゲートトレンチ部４０に接して第２導電型のベース領域１４が設けられる。ベース領域１４は、一例としてＮ－型である。第１メサ部６０において、ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。
境界部７１の第２メサ部６２において、ドリフト領域１８の上方には、ダミートレンチ部３０に接して第２導電型のベース領域１４が設けられる。ダイオード部８０の第３メサ部６４において、ドリフト領域１８の上方には、ダミートレンチ部３０に接して第２導電型のベース領域１４が設けられる。第３メサ部６４において、ベース領域１４は上面２１に接して設けられる。
第１メサ部６０には、ａ－ａ'断面において、上面２１に接して、且つ、ゲートトレンチ部４０と接してエミッタ領域１２が設けられる。エミッタ領域１２のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。第１メサ部６０には、当該ａ－ａ'断面のＸ軸方向正側および負側に、上面２１に接して、且つ、ゲートトレンチ部４０と接してコンタクト領域１５が設けられる。
第２メサ部６２において、上面２１にはダミートレンチ部３０と隣接してコンタクト領域１５が設けられる。コンタクト領域１５は、ダミートレンチ部３０と接していてよいが、離れていてもよい。図２ａは、コンタクト領域１５がダミートレンチ部３０と接して設けられる一例を示している。
ドリフト領域１８の下方には、第１導電型のバッファ領域２０が設けられてよい。バッファ領域２０は、一例としてＮ＋型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
ダイオード部８０において、バッファ領域２０の下方には、下面２３に露出するＮ＋型のカソード領域８２が設けられる。トランジスタ部７０において、バッファ領域２０の下方には、下面２３に露出する第１低注入領域２７およびＰ＋型のコレクタ領域２２が設けられる。コレクタ領域２２は、トランジスタ部７０のＹ軸方向における両端に設けられてよい。第１低注入領域２７は、トランジスタ部７０のＹ軸方向における両端に設けられる２つのコレクタ領域２２に挟まれるように設けられてよい。
第１低注入領域２７の半導体基板１０の下面側から上面側へのキャリア注入密度は、コレクタ領域２２の当該キャリア注入密度よりも低い。本例において、第１低注入領域２７は、コレクタ領域２２と同様に第２導電型であってよい。本例の第１低注入領域２７は、一例としてＰ－型である。
第１低注入領域２７のドーピング濃度をＺ軸方向に積分した積分濃度は、コレクタ領域２２のドーピング濃度をＺ軸方向に積分した積分濃度よりも低い。第１低注入領域２７およびコレクタ領域２２のドーピング濃度は、Ｚ軸方向に分布を持っていてもよく、Ｚ軸方向に一様であってもよい。本例において、第１低注入領域２７は、コレクタ領域２２よりもドーピング濃度の低い領域である。
第１低注入領域２７のドーピング濃度は、ピーク濃度で１．０×１０１６［／ｃｍ３］以上１．０×１０１８［／ｃｍ３］以下であってよい。第１低注入領域２７のドーピング濃度は、ピーク濃度で、一例として１．５×１０１７［／ｃｍ３］である。第１低注入領域２７のドーピング濃度は、ドーズ量で１．０×１０１３［／ｃｍ３］以上１．０×１０１５［／ｃｍ３］以下であってよい。第１低注入領域２７のドーピング濃度は、ドーズ量で、一例として３．０×１０１３［／ｃｍ３］である。
コレクタ領域２２のドーピング濃度は、ピーク濃度およびドーズ量ともに、第１低注入領域２７の１．５倍以上２．５倍以下であってよい。コレクタ領域２２のドーピング濃度は、ピーク濃度およびドーズ量ともに、一例として第１低注入領域２７の２．０倍である。
本例において、端部Ｐ１は、図２ｂにおけるＹ軸方向正側のカソード領域８２のＹ軸方向負側の端部である。また、端部Ｐ１は、図２ｂにおけるＹ軸方向正側のコレクタ領域２２のＹ軸方向正側の端部である。また、端部Ｐ１'は、図２ｂにおけるＹ軸方向負側のカソード領域８２のＹ軸方向正側の端部である。また、端部Ｐ１'は、図２ｂにおけるＹ軸方向負側のコレクタ領域２２のＹ軸方向負側の端部である。
本例において、端部Ｐ２は、第１低注入領域２７のＹ軸方向正側の端部である。また、端部Ｐ２は、図２ｂにおけるＹ軸方向正側のコレクタ領域２２のＹ軸方向負側の端部である。また、端部Ｐ２'は、第１低注入領域２７のＹ軸方向負側の端部である。また、端部Ｐ２'は、図２ｂにおけるＹ軸方向負側のコレクタ領域２２のＹ軸方向正側の端部である。
本例において、図２ｂにおけるＹ軸方向正側のコレクタ領域２２は、端部Ｐ１においてＹ軸方向正側のカソード領域８２と接して設けられてよい。図２ｂにおけるＹ軸方向負側のコレクタ領域２２は、端部Ｐ１'においてＹ軸方向負側のカソード領域８２と接して設けられてよい。
本例において、第１低注入領域２７は、端部Ｐ２において図２ｂにおけるＹ軸方向正側のコレクタ領域２２と接して設けられてよい。第１低注入領域２７は、端部Ｐ２'において図２ｂにおけるＹ軸方向負側のコレクタ領域２２と接して設けられてよい。
なお、ダイオード部８０は、下面２３に垂直な方向においてカソード領域８２と重なる領域である。また、トランジスタ部７０は、境界部７１を除き、下面２３に垂直な方向においてコレクタ領域２２と重なる領域のうち、エミッタ領域１２およびコンタクト領域１５を含む所定の単位構成が規則的に配置された領域である。
層間絶縁膜３８は、上面２１の上方、並びにゲートトレンチ部４０およびダミートレンチ部３０の上方に設けられる。層間絶縁膜３８は、ＰＳＧ、ＢＰＳＧ等のシリケートガラスであってよい。また、層間絶縁膜３８は、酸化膜または窒化膜等であってもよい。
ドリフト領域１８には、ライフタイムキラーを含む上面側ライフタイム制御領域７２が、Ｚ軸方向において局所的に設けられてよい。図２ｂに示す通り、上面側ライフタイム制御領域７２は、ダイオード部８０からトランジスタ部７０の一部まで、Ｙ軸方向に連続して設けられてよい。
上面側ライフタイム制御領域７２は、トランジスタ部７０において、ダイオード部８０に最も近いゲートトレンチ部４０と重なる領域まで設けられてよい。即ち、図２ｂに示す上面側ライフタイム制御領域７２の端部ＫＹは、トランジスタ部７０においてダイオード部８０に最も近いゲートトレンチ部４０よりも、Ｙ軸方向においてトランジスタ部７０の中央側（Ｙ軸方向負側）に設けられてよい。同様に、上面側ライフタイム制御領域７２の端部ＫＹ'は、トランジスタ部７０においてダイオード部８０に最も近いゲートトレンチ部４０よりも、Ｙ軸方向においてトランジスタ部７０の中央側（Ｙ軸方向正側）に設けられてよい。
上面側ライフタイム制御領域７２は、Ｙ軸方向においてダイオード部８０の全体にわたって設けられてよい。即ち、上面側ライフタイム制御領域７２は、図２ｂにおいて図示されるダイオード部８０の一部から、図２ｂにおいて図示されない、当該ダイオード部８０の残りの一部まで、当該ダイオード部８０のＹ軸方向における全体にわたって設けられてよい。
上面側ライフタイム制御領域７２は、Ｙ軸方向において、図２ｂにおけるトランジスタ部７０の一部から、当該トランジスタ部７０のＹ軸方向正側に隣接するダイオード部８０を通り、当該ダイオード部８０のＹ軸方向正側で隣接する別のトランジスタ部７０の一部まで、Ｙ軸方向に当該ダイオード部８０の全体を含むように設けられてよい。
上面側ライフタイム制御領域７２は、Ｙ軸方向において、図２ｂにおけるトランジスタ部７０の一部から、当該トランジスタ部７０のＹ軸方向負側に隣接するダイオード部８０を通り、当該ダイオード部８０のＹ軸方向負側で隣接する別のトランジスタ部７０の一部まで、Ｙ軸方向に当該ダイオード部８０の全体を含むように設けられてよい。
バッファ領域２０には、ライフタイムキラーを含む下面側ライフタイム制御領域７４が、Ｚ軸方向において局所的に設けられてよい。下面側ライフタイム制御領域７４は、Ｙ軸方向において、トランジスタ部７０およびダイオード部８０の全体にわたって設けられてよい。
下面側ライフタイム制御領域７４は、半導体基板１０の厚さＴの１／２よりも、半導体基板１０の深さ方向に深い位置に設けられる。下面側ライフタイム制御領域７４が、半導体基板１０の厚さＴの１／２よりも、半導体基板１０の深さ方向に浅い位置に設けられると、トランジスタ部７０のリーク電流が増加し易い。このため、下面側ライフタイム制御領域７４は、半導体基板１０の厚さＴの１／２よりも、半導体基板１０の深さ方向に深い位置に設けられることが望ましい。
なお、本例は、下面側ライフタイム制御領域７４がバッファ領域２０に設けられる一例であるが、下面側ライフタイム制御領域７４は、半導体基板１０の厚さＴの１／２よりも半導体基板１０の深さ方向に深い位置であれば、ドリフト領域１８に設けられてもよい。下面側ライフタイム制御領域７４は、設けられなくてもよい。
上面側ライフタイム制御領域７２および下面側ライフタイム制御領域７４は、半導体基板１０の他の領域に比べ、欠陥密度が高くなっている。ライフタイムキラーの一例は、所定の深さ位置に注入されたヘリウムである。ヘリウムイオンを所定の加速エネルギーで半導体基板１０に注入することで、半導体基板１０の内部に、空孔や複空孔などのトラップ準位を形成する結晶欠陥を、形成することができる。
下面側ライフタイム制御領域７４は、ターンオフや逆回復などのスイッチング終了時のテイル電流を低減する機能を有する。下面側ライフタイム制御領域７４が設けられることで、ドリフト領域１８に生じた少数キャリアの正孔が、短いライフタイムで多数キャリアの電子と再結合し易い。このため、スイッチング時のテイル電流を減少させてスイッチング損失を低減し、トランジスタ部７０のオン電圧とターンオフ損失のトレードオフを良好にすることができる。
また、下面側ライフタイム制御領域７４が、境界部７１からダイオード部８０にわたって設けられることで、ダイオード部８０の動作時に、トランジスタ部７０のコンタクト領域１５からダイオード部８０のカソード領域８２への正孔の過剰な注入を抑制することができる。このため、ダイオード部８０の逆回復特性を改善することができる。
本例において、幅Ｗｍは、第１メサ部６０のメサ幅である。第２メサ部６２および第３メサ部６４のメサ幅も、幅Ｗｍと等しくてよい。
本例において、幅Ｗｇｅは、Ｙ軸方向におけるトレンチピッチである。即ち、幅Ｗｇｅは、トレンチと、Ｙ軸方向正側または負側において当該トレンチと隣り合う他のトレンチとの幅である。本例のトランジスタ部７０においては、ゲートトレンチ部４０とダミートレンチ部３０とが、Ｙ軸方向に１つずつ交互に設けられるので、本例における幅Ｗｇｅは、ゲートトレンチ部４０と、当該ゲートトレンチ部４０にＹ軸方向正側または負側において隣り合うダミートレンチ部３０とのＹ軸方向における幅である。
トランジスタ部７０において、２つのゲートトレンチ部４０に挟まれて複数のダミートレンチ部３０が設けられる場合、または、２つのダミートレンチ部３０に挟まれて１つのゲートトレンチ部４０が設けられる場合は、幅Ｗｇｅは、隣り合う２つのゲートトレンチ部４０のトレンチピッチまたは隣り合う２つのダミートレンチ部３０のトレンチピッチであってもよい。
本例において、幅Ｗｇｇは、ゲートトレンチ部４０のＹ軸方向におけるトレンチピッチである。即ち、幅Ｗｇｇは、ゲートトレンチ部４０と、Ｙ軸方向正側または負側において当該ゲートトレンチ部４０に最も近い他のゲートトレンチ部４０とのＹ軸方向における幅である。このため、幅Ｗｇｇは、２つのゲートトレンチ部に挟まれるダミートレンチ部３０の数により、大きさが異なる。本例においては、２つのゲートトレンチ部４０の間に１つのダミートレンチ部３０が挟まれるので、幅Ｗｇｇは、幅Ｗｇｅの２倍に等しい。
幅Ｗｇｅは、一例として５μｍである。幅Ｗｇｇは、１０μｍ以上３０μｍ以下であってよい。幅Ｗｇｇは、一例として２０μｍである。
本例において、幅Ｗｋは、端部Ｐ１から上面側ライフタイム制御領域７２の端部ＫＹまでのＹ軸方向における幅である。幅Ｗｋ'は、端部Ｐ１'から上面側ライフタイム制御領域７２の端部ＫＹ'までのＹ軸方向における幅である。幅Ｗｋは、幅Ｗｋ'と等しくてよい。また、幅Ｗｋｋは、端部ＫＹから端部ＫＹ'までのＹ軸方向における幅である。
本例において、幅Ｗｉｎｊは、第１低注入領域２７のＹ軸方向における幅である。即ち、幅Ｗｉｎｊは、端部Ｐ２から端部Ｐ２'までのＹ軸方向における幅である。
本例の半導体装置１００において、幅Ｗｉｎｊは、幅Ｗｇｅ以上且つ幅ＷＩの１／３以下であってよい。２つのゲートトレンチ部４０に１つのダミートレンチ部３０が挟まれる場合は、幅Ｗｉｎｊが幅Ｗｇｅ以上の大きさであることで、第１低注入領域２７のＹ軸方向における少なくとも一部は、Ｚ軸方向においてゲートトレンチ部４０の一部と重なる。
端部Ｐ２が、ゲートトレンチ部４０にＹ軸方向正側で隣接する第１メサ部６０のＹ軸方向における中心に配置される場合は、端部Ｐ２'は、当該ゲートトレンチ部４０にＹ軸方向負側で隣接する第１メサ部６０のＹ軸方向における中心に配置される。
２つのゲートトレンチ部４０に複数のダミートレンチ部３０が挟まれる場合は、幅Ｗｉｎｊが幅Ｗｇｇ以上の大きさであることで、第１低注入領域２７のＹ軸方向における少なくとも一部は、Ｚ軸方向においてゲートトレンチ部４０の一部と重なる。
本例の半導体装置１００は、第１低注入領域２７のＹ軸方向における少なくとも一部は、Ｚ軸方向においてゲートトレンチ部４０の一部と重なる。さらに、下面２３側から上面２１側への第１低注入領域２７のキャリア（本例においては正孔）注入密度は、コレクタ領域２２のキャリア注入密度よりも低い。これにより、第１低注入領域２７における上面２１側で、ベース領域１４から蓄積領域１６と蓄積領域１６近傍のドリフト領域１８におけるキャリア濃度は、Ｙ軸方向におけるコレクタ領域２２の位置の上面２１側に配置される、ベース領域１４から蓄積領域１６と、蓄積領域１６近傍のドリフト領域１８とにおけるキャリア濃度よりも低くできる。ターンオフ時には、ベース領域１４と蓄積領域１６とのｐｎ接合から、ベース領域１４と、蓄積領域１６およびドリフト領域１８の両側に空間電荷領域が広がる。このとき、これらの層に蓄積した正孔および電子、とくに正孔が電界強度を増加させる。トランジスタ部７０の中央付近でコレクタ領域２２より注入効率を低く抑えた第１低注入領域２７を備えることで、対応する上面２１側の正孔濃度を低くできるので、電界集中を抑え、Ｙ軸方向におけるコレクタ領域２２の位置の上面２１側と比べてアバランシェ降伏の発生を抑制できる。このため、トランジスタ部７０の耐量を向上させ、キャリアのアバランシェが高い場合に発生し得るトランジスタ部７０の破壊を、抑制することができる。
幅Ｗｉｎｊは、幅ＷＩの１／３以下であることが好ましい。幅Ｗｉｎｊが大きいと、トランジスタ部７０がオンするときに、電流－電圧波形にスナップバックが発生し易くなるので、第１低注入領域２７は、スナップバックが生じない範囲の大きさであることが好ましい。また、第１低注入領域２７は、幅Ｗｉｎｊが大きいほど、トランジスタ部７０のオン電圧が大きくなるので、幅Ｗｉｎｊは、幅ＷＩの１／３以下に抑制することが好ましい。
幅Ｗｉｎｊは、半導体基板１０の厚さＴ以上、且つ幅ＷＩの１／３以下であってもよい。また、幅Ｗｉｎｊは、幅Ｗｇｅ以上、且つ厚さＴ以下であってもよい。
幅Ｗｉｎｊは、幅ＷＩの１／１０以上１／３以下であってもよい。また、幅Ｗｉｎｊは、幅Ｗｇｅ以上幅ＷＩの１／１０以下であってもよい。幅ＷＩの１／１０は、厚さＴより大きくてもよいし、小さくてもよい。
第１低注入領域２７は、半導体基板１０の上面視において、上面側ライフタイム制御領域７２と重ならなくてよい。即ち、端部ＫＹは、端部Ｐ２よりもＹ軸方向正側に配置されてよく、端部ＫＹ'は、端部Ｐ２'よりもＹ軸方向負側に配置されてよい。また、幅Ｗｋｋは幅Ｗｉｎｊよりも大きくてよい。上面側ライフタイム制御領域７２は正孔の上面側への到達を抑制する機能を備え、第１低注入領域２７は正孔のドリフト領域１８への注入そのものを抑制する機能を備える。そのため、上面視でこれらの２層が重なると、コレクタ領域２２からの正孔の注入を過度に抑制することがある。よって、上面視でこれらの２層を重ならないようにすることで、コレクタ領域２２からの正孔の注入を過度に抑えることが無く、オン電圧の増加を抑制できる。
幅Ｗｋおよび幅Ｗｋ'は、５０μｍ以上２５０μｍ以下であってよい。幅Ｗｋおよび幅Ｗｋ'は、一例として１５０μｍである。幅Ｗｋｋは、１０００μｍ以上１４００μｍ以下であってよい。幅Ｗｋｋは、一例として１２００μｍである。
図３は、図２ｂのｐ－ｐ線における、幅Ｗｉｎｊとキャリア拡散長Ｌｐとの関係を説明する図である。横軸は、ｐ－ｐ断面の位置である。縦軸はキャリア濃度で、常用対数表示である。図３においては、便宜上、Ｙ軸の正方向と負方向を図２ａおよび図２ｂの場合と入れ替えて示している。本例において、第１低注入領域２７のドーピング濃度は、コレクタ領域２２のドーピング濃度よりも低いので、コレクタ領域２２から第１低注入領域２７へ、Ｙ軸方向へのキャリアの拡散が生じる。第１低注入領域２７へのキャリアの拡散は、第１低注入領域２７のＹ軸方向における両側のコレクタ領域２２から生じる。
図３において、長さＬｐｍは端部Ｐ２から、キャリア濃度が端部Ｐ２の濃度Ｎｃの、例えば１％に至る距離である。長さＬｐｍ'は、端部Ｐ２'から、キャリア濃度が端部Ｐ２'の濃度Ｎｃの、例えば１％に至る距離である。長さＬｐｍと長さＬｐｍ'は、等しくてよい。また、キャリア拡散長Ｌｐは、端部Ｐ２からの拡散長である。キャリア拡散長Ｌｐ'は、端部Ｐ２'からの拡散長である。キャリア拡散長Ｌｐとキャリア拡散長Ｌｐ'は、等しくてよい。キャリア拡散長は、電子または正孔それぞれについて、拡散係数Ｄとライフタイムτをかけた値の平方根（（Ｄτ）^0.5）で算出される。なお、Ｙ軸方向は導通方向であるＸ軸方向とは直交しているので、Ｙ軸方向のキャリア拡散長は、算出値またはＸ軸方向のキャリア拡散長よりも短くなる。
図３において、（ａ）Ｗｉｎｊ＝２Ｌｐの場合、第１低注入領域２７のＹ軸方向における中心Ｅ、即ち、第１低注入領域２７の中央部において、Ｙ軸方向のキャリア濃度分布は下に曲線状に低下した形状を示す。（ｂ）Ｗｉｎｊ＝２Ｌｐｍ（＞２Ｌｐ）の場合、第１低注入領域２７のＹ軸方向における中心Ｅにおいて、Ｙ軸方向におけるキャリア濃度の分布は、コレクタ領域２２と同様のほぼ平坦な分布が現れる。この平坦なキャリア濃度分布は、第１低注入領域２７のドーピング濃度で決まるキャリア濃度の領域である。（ｃ）Ｗｉｎｊ＞＞２Ｌｐの場合、即ち幅Ｗｉｎｊがキャリア拡散長Ｌｐの２倍よりも遥かに大きい場合、第１低注入領域２７のＹ軸方向における中心Ｅを中心に、第１低注入領域２７のドーピング濃度で決まる平坦なキャリア濃度の領域が、長さＬｅにわたって生じる。この場合、必要以上にキャリア濃度が低下し、オン電圧が増加する場合が生じ得る。以上より、幅Ｗｉｎｊは、キャリア拡散長Ｌｐの２倍以下であることが好ましい。
図４ａは、比較例の半導体装置１５０の上面を部分的に示す図である。図４ａは、図２ａに示す領域Ａに相当する比較例である。図４ａに示す通り、比較例の半導体装置１５０は、第１低注入領域２７が設けられない点で、図２ａに示す半導体装置１００と異なる。
図４ｂは、図４ａにおけるｚ－ｚ'断面を示す図である。図４ｂに示す通り、比較例の半導体装置１５０は、トランジスタ部７０の下面２３に第１低注入領域２７が設けられない。比較例の半導体装置１５０においては、トランジスタ部７０の下面２３には、端部Ｐ１から端部Ｐ１'まで、Ｙ軸方向に連続してコレクタ領域２２が設けられる。
図５は、トランジスタ部７０において、エミッタ電極５２とコレクタ電極２４との間の電圧Ｖｃｅを変化させたときの、ゲート金属層５０とエミッタ電極５２との間の電圧Ｖｇｅおよびコレクタ電極２４に流れ込む電流Ｉｃの変化を、ゲート抵抗Ｒｇごとに示す図である。（ａ）はＲｇ＝１０Ωの場合、（ｂ）はＲｇ＝５Ωの場合、（ｃ）はＲｇ＝１Ωの場合である。（ａ）～（ｃ）において、時間Ｍは、Ｖｃｅが最大となる時間である。なお、本例は、温度が１５０°Ｃの環境下での結果である。
（ａ）Ｒｇ＝１０Ωの場合、時間Ｍにおいて、電圧Ｖｇｅはゼロでない値Ｖｇｅ１を示す。このことは、ゲートトレンチ部４０に接する界面の表層に生じた、電子の反転層によるチャネルは、時間Ｍにおいて開いていることを示している。電子の反転層によるチャネルが開いている場合、トランジスタ部７０は、高電圧状態においてエミッタ領域１２からコレクタ領域２２への電子電流が供給された状態でスイッチングする。このため、その電子電流に呼応して、コレクタ領域２２からエミッタ領域１２へ、正孔電流が流れる。コレクタ領域２２からエミッタ領域１２へ正孔電流が流れると、半導体チップ内で電流が分散されるので、局所的なインパクトイオン化は起こりにくい。このため、インパクトイオン化による正孔のアバランシェが起こりにくく、トランジスタ部７０の破壊が起こりにくい。
（ｂ）Ｒｇ＝５Ωの場合、時間Ｍにおいて、電圧Ｖｇｅはゼロでない値Ｖｇｅ２を示す。このため、（ａ）の場合と同様の作用により、トランジスタ部７０の破壊は起こりにくいが、電圧Ｖｇｅ２は電圧Ｖｇｅ１よりも小さいので、（ａ）の場合よりトランジスタ部７０の破壊が起こり易い。
（ｃ）Ｒｇ＝１Ωの場合、時間Ｍにおいて、電圧Ｖｇｅはゼロとなる。このことは、ゲートトレンチ部４０に接する界面の表層に生じた、電子の反転層によるチャネルは、時間Ｍにおいて閉じていることを示している。電子の反転層によるチャネルが閉じている場合、トランジスタ部７０は、高電圧状態においてエミッタ領域１２からコレクタ領域２２への電子電流が供給されない状態でスイッチングする。このため、トランジスタ部７０は、高電圧状態において、コレクタ領域２２からエミッタ領域１２への正孔電流のみで大電流を流すこととなる。このため、第１メサ部６０には正孔が蓄積され易く、半導体チップ内で電流が分散されないので、局所的なインパクトイオン化が起こり易い。このため、インパクトイオン化による正孔のアバランシェが起こり易く、トランジスタ部７０の破壊が起こり易い。
比較例の半導体装置１５０は、トランジスタ部７０の下面２３にコレクタ領域２２が設けられ、第１低注入領域２７が設けられない。このため、ゲート抵抗Ｒｇを小さくすると、図５における（ｃ）の場合において説明した作用により、ターンオフの速い領域でトランジスタ部７０が破壊し易い。
本例の半導体装置１００は、図１～図２ｂに示した通り、トランジスタ部７０の下面２３に第１低注入領域２７が設けられるので、ゲート抵抗Ｒｇが小さい場合であっても、第１メサ部６０における正孔の蓄積を抑制することができる。このため、局所的なインパクトイオン化による正孔のアバランシェが起こりにくく、ターンオフの速い領域であってもトランジスタ部７０が破壊しにくい。
図６ａは、図１における領域Ａについて、他の例にかかる拡大図である。図６ａに示す半導体装置１００は、図２ａに示す半導体装置１００において、Ｙ軸方向の両端に設けられるカソード領域８２に挟まれて、第１低注入領域２７が設けられる点で、図２ａに示す半導体装置１００と異なる。また、図２ａに示す半導体装置１００において、トランジスタ部７０のＹ軸方向における両端に第２導電型の第２注入領域２６が設けられ、第２注入領域２６がダイオード部８０までＹ軸方向に延伸している点で、図２ａに示す半導体装置１００と異なる。本例の第２注入領域２６は、一例としてＰ－型である。
図６ｂは、図６ａにおけるｂ－ｂ'断面の一例を示す図である。図６ｂに示す通り、本例の半導体装置１００は、トランジスタ部７０の下面２３に第１低注入領域２７が設けられる。本例において、第１低注入領域２７は、端部Ｐ１から端部Ｐ１'まで、Ｙ軸方向に連続して設けられる。
本例の半導体装置１００は、第１低注入領域２７の一部の上方およびカソード領域８２の上方に、第２注入領域２６が設けられる。第２注入領域２６は、第１低注入領域２７およびカソード領域の上方に、接して設けられてよい。本例において、第２注入領域２６は、バッファ領域２０に設けられているが、第２注入領域２６はドリフト領域１８に設けられてもよい。
第２注入領域２６のドーピング濃度は、ピーク濃度およびドーズ量ともに、第１低注入領域２７のドーピング濃度と等しくてよい。第２注入領域２６のドーピング濃度と第１低注入領域２７のドーピング濃度の和は、図２ｂの例におけるコレクタ領域２２のドーピング濃度と等しくてよい。
本例において、幅Ｗｆは、第２注入領域２６のＺ軸方向における幅である。幅Ｗｉは、第１低注入領域２７のＺ軸方向における幅である。幅Ｗｃは、Ｚ軸方向において、第２注入領域２６と第１低注入領域２７とを合わせた領域の幅、即ち、幅Ｗｆと幅Ｗｉの和である。幅Ｗｆは、幅Ｗｉと等しくてよい。幅Ｗｆと幅Ｗｉとが等しい場合、幅Ｗｃは、幅Ｗｆの２倍であり、幅Ｗｃの２倍である。
半導体基板１０の上面視で第２注入領域２６が設けられる領域において、Ｚ軸方向に第２注入領域２６と第１低注入領域２７とを合わせた領域は、コレクタ領域２２であってよい。本例において、第１低注入領域２７のドーピング濃度をＺ軸方向に積分した積分濃度は、当該コレクタ領域２２のドーピング濃度をＺ軸方向に積分した積分濃度よりも低い。第１低注入領域２７および第２注入領域２６のドーピング濃度は、Ｚ軸方向に分布を持っていてもよく、Ｚ軸方向に一様であってもよい。
本例において、幅Ｗｉは、コレクタ領域２２の幅Ｗｃよりも小さい。即ち、本例は、第１低注入領域２７のＺ軸方向における幅をコレクタ領域２２のＺ軸方向の幅よりも小さくすることにより、第１低注入領域２７の半導体基板１０の下面側から上面側へのキャリア注入密度を、コレクタ領域２２の当該キャリア注入密度よりも低くする一例である。
本例において、端部Ｐ３は、図６ｂにおけるＹ軸方向正側の第２注入領域２６のＹ軸方向負側の端部である。端部Ｐ３'は、図６ｂにおけるＹ軸方向負側の第２注入領域２６のＹ軸方向正側の端部である。端部Ｐ３のＹ軸方向における位置は、図２ｂに示す例における端部Ｐ２の位置と等しくてよい。端部Ｐ３'のＹ軸方向における位置は、図２ｂに示す例における端部Ｐ２'の位置と等しくてよい。
本例の半導体装置１００は、トランジスタ部７０のＹ軸方向における両端において下面２３に設けられたコレクタ領域２２よりも内側に、下面２３に設けられた第１低注入領域２７を有する。さらに、下面２３側から上面２１側への第１低注入領域２７のキャリア注入密度は、コレクタ領域２２のキャリア注入密度よりも低い。このため、図２ｂに示す半導体装置１００と同様に、ゲート抵抗Ｒｇが小さく、電子の反転層によるチャネルが閉じている状態でトランジスタ部７０がスイッチングしても、第１メサ部６０の上面２１側における正孔の蓄積を抑制することができる。このため、トランジスタ部７０の耐量を向上させ、キャリアのアバランシェが高い場合に発生し得るトランジスタ部７０の破壊を、抑制することができる。
図７ａは、図１における領域Ａについて、他の例にかかる拡大図である。図７ａに示す半導体装置１００は、図２ａに示す半導体装置１００において、Ｙ軸方向の両端に設けられるカソード領域８２に挟まれて、Ｙ軸方向にコレクタ領域２２が連続的に設けられる点で、図２ａに示す半導体装置１００と異なる。また、図２ａに示す半導体装置１００において、半導体基板１０の内部に、Ｙ軸方向にライフタイムキラーを含むライフタイム制御領域７６が設けられる点で、図２ａに示す半導体装置１００と異なる。
図７ｂは、図７ａにおけるｃ－ｃ'断面の一例を示す図である。図７ｂに示す通り、本例の半導体装置１００は、トランジスタ部７０の下面２３に、コレクタ領域２２が端部Ｐ１から端部Ｐ１'まで、Ｙ軸方向に連続して設けられる。また、ライフタイム制御領域７６が、ドリフト領域１８における下方に、Ｙ軸方向に設けられる。
本例において、ライフタイム制御領域７６は、２つのライフタイム制御領域、即ち、ライフタイム制御領域７６－１およびライフタイム制御領域７６－２からなる。ライフタイム制御領域７６は２つ以上のライフタイム制御領域を含んでもよいし、１つのライフタイム制御領域であってもよい。
本例において、端部Ｐ４は、ライフタイム制御領域７６のＹ軸方向正側の端部である。端部Ｐ４'は、ライフタイム制御領域７６のＹ軸方向負側の端部である。端部Ｐ４は、端部ＫＹよりもＹ軸方向正側に配置されてよい。端部Ｐ４'は、端部ＫＹ'よりもＹ軸方向負側に配置されてよい。
本例においては、第１低注入領域２７は、下面２３側に設けられた、ライフタイムキラーを含むライフタイム制御領域７６を含む。即ち、本例においては、Ｙ軸方向における端部Ｐ４から端部Ｐ４'までの領域において、ライフタイム制御領域７６、下面側ライフタイム制御領域７４およびコレクタ領域２２を合わせて、第１低注入領域２７としてよい。本例において、第１低注入領域２７のＹ軸方向における幅Ｗｉｎｊ'は、図２ｂおよび図６ｂに示す例における幅Ｗｉｎｊよりも大きくてよい。
本例の半導体装置１００は、コレクタ領域２２の上方にライフタイム制御領域７６が設けられる。このため、コレクタ領域２２により、下面２３側から上面２１側へ注入されるキャリア（本例においては正孔）注入密度が、ライフタイム制御領域７６により減少する。このため、端部Ｐ４よりもＹ軸方向正側の領域および端部Ｐ４'よりもＹ軸方向負側の領域、即ち、コレクタ領域２２の上方にライフタイム制御領域７６が設けられない領域よりも、下面２３側から上面２１側へ注入されるキャリア注入密度を低減することができる。
図７ｃは、図７ｂのｓ－ｓ'断面における上面側ライフタイム制御領域７２、下面側ライフタイム制御領域７４およびライフタイム制御領域７６の空孔および複空孔濃度分布を示す図である。コレクタ領域２２の上方に、下面側ライフタイム制御領域７４に加えてライフタイム制御領域７６を設けることで、下面２３側から上面２１側へ注入されるキャリア（本例においては正孔）注入密度が減少する。このため、図２ｂおよび図６ｂに示す半導体装置１００と同様に、ゲート抵抗Ｒｇが小さく、電子の反転層によるチャネルが閉じている状態でトランジスタ部７０がスイッチングしても、第１メサ部６０の上面２１側における正孔の蓄積を抑制することができる。このため、トランジスタ部７０の耐量を向上させ、キャリアのアバランシェが高い場合に発生し得るトランジスタ部７０の破壊を、抑制することができる。
上面側ライフタイム制御領域７２は、ヘリウムイオンを所定の加速エネルギーで上面２１から注入することにより形成してよい。下面側ライフタイム制御領域７４およびライフタイム制御領域７６は、ヘリウムイオンを下面２３から注入することにより形成してよい。ヘリウムを注入することで、半導体基板１０の内部に結晶欠陥を形成することができる。結晶欠陥は、キャリアの再結合中心（センター）となる欠陥であってよく、空孔（Ｖ）および複空孔（ＶＶ）を主体としてよい。
ライフタイム制御領域７６の空孔および複空孔濃度は、下面側ライフタイム制御領域７４の空孔および複空孔濃度よりも低くてよい。ライフタイム制御領域７６の空孔および複空孔濃度は、上面側ライフタイム制御領域７２の空孔および複空孔濃度よりも低くてよい。
図８ａは、図１における領域Ａについて、他の例にかかる拡大図である。図８ａに示す半導体装置１００は、図２ａに示す半導体装置１００において、第１低注入領域２７の少なくとも一部が、コレクタ領域２２とは反対の導電型の注入抑止領域３６を含む点で、図２ａに示す半導体装置１００と異なる。第１低注入領域２７の少なくとも一部が注入抑止領域３６を含むとは、第１低注入領域２７の全部が注入抑止領域３６を含む、即ち、Ｐ－型の第１低注入領域２７に代えて注入抑止領域３６が設けられる形態も含んでよい。本例は、図２ａに示す半導体装置１００において、Ｐ－型の第１低注入領域２７に代えて注入抑止領域３６が設けられる一例である。
注入抑止領域３６のドーピング濃度は、カソード領域８２のドーピング濃度と等しくてよい。注入抑止領域３６のドーピング濃度は、バッファ領域２０のドーピング濃度と等しくてもよい。注入抑止領域３６のドーピング濃度は、ドリフト領域１８のドーピング濃度と等しいＮ－型であってもよい。本例の注入抑止領域３６は、一例としてＮ＋型である。
図８ｂは、図８ａにおけるｄ－ｄ'断面の一例を示す図である。図８ｂに示す通り、本例の半導体装置１００は、トランジスタ部７０の下面２３に、Ｙ軸方向にコレクタ領域２２に挟まれてＮ＋型の注入抑止領域３６が設けられる。端部Ｐ５および端部Ｐ５'のＹ軸方向における位置は、図２ｂに示す半導体装置１００における端部Ｐ２および端部Ｐ２'のＹ軸方向における位置と、それぞれ等しくてよい。
本例の半導体装置１００は、トランジスタ部７０のＹ軸方向における両端において、下面２３に設けられたコレクタ領域２２よりも内側に、下面２３に設けられた第１導電型の注入抑止領域３６を有する。また、本例の注入抑止領域３６はＮ＋型であるので、注入抑止領域３６のから正孔が注入されない。このため、注入抑止領域３６から上面２１に向かう方向のキャリア濃度、特に正孔濃度は、コレクタ領域２２の正孔濃度よりも低い。このため、図２ｂに示す半導体装置１００と同様に、ゲート抵抗Ｒｇが小さく、電子の反転層によるチャネルが閉じている状態でトランジスタ部７０がスイッチングしても、第１メサ部６０の上面２１側における正孔の蓄積を抑制することができる。このため、トランジスタ部７０の耐量を向上させ、キャリアのアバランシェが高い場合に発生し得るトランジスタ部７０の破壊を、抑制することができる。
本例において、第１低注入領域２７のＹ軸方向における幅Ｗｉｎｊは、図２ｂに示す半導体装置１００と同様に、幅Ｗｉｎｊは、幅Ｗｇｅ以上且つ幅ＷＩの１／３以下であってよい。本例の第１低注入領域２７はＮ＋型であるので、幅Ｗｉｎｊが大きいほど第１低注入領域２７を含むトランジスタ部７０がダイオード動作し易い。このため、幅Ｗｉｎｊは、幅Ｗｇｅ以上且つ幅ＷＩの１／３以下の範囲内で、なるべく小さい方が好ましい。
図９ａは、図１における領域Ａについて、他の例にかかる拡大図である。図９ａに示す半導体装置１００は、図２ａに示す半導体装置１００において、第１低注入領域２７が、コレクタ領域２２とは反対の導電型の注入抑止領域３６－１を含む点で、図２ａに示す半導体装置１００と異なる。本例の注入抑止領域３６－１は、一例としてＮ＋型である。注入抑止領域３６－１のＹ軸方向における両端には、それぞれ第１低注入領域２７－１が設けられる。
図９ｂは、図９ａにおけるｅ－ｅ'断面の一例を示す図である。図９ｂに示す通り、本例の半導体装置１００は、トランジスタ部７０の下面２３に、Ｙ軸方向にコレクタ領域２２に挟まれて第１低注入領域２７が設けられる。本例の第１低注入領域２７は、第２導電型の第１低注入領域２７－１および第１導電型の注入抑止領域３６－１を含む。注入抑止領域３６－１は、Ｙ軸方向において、２つの第１低注入領域２７－１に挟まれてよいが、挟まれなくてもよい。
注入抑止領域３６－１のドーピング濃度は、カソード領域８２のドーピング濃度と等しくてよい。注入抑止領域３６－１のドーピング濃度は、バッファ領域２０のドーピング濃度と等しくてもよい。注入抑止領域３６－１のドーピング濃度は、ドリフト領域１８のドーピング濃度と等しいＮ－型であってもよい。本例の注入抑止領域３６－１は、一例としてＮ＋型である。
第１低注入領域２７－１のドーピング濃度は、コレクタ領域２２のドーピング濃度よりも低い。第１低注入領域２７－１のドーピング濃度は、ベース領域１４のドーピング濃度と等しくてもよい。
本例において、端部Ｐ７は、注入抑止領域３６－１のＹ軸方向正側の端部である。また、端部Ｐ７は、注入抑止領域３６－１のＹ軸方向正側に設けられた第１低注入領域２７－１のＹ軸方向負側の端部である。本例において、端部Ｐ７'は、注入抑止領域３６－１のＹ軸方向負側の端部である。また、端部Ｐ７は、注入抑止領域３６－１のＹ軸方向負側に設けられた第１低注入領域２７－１のＹ軸方向正側の端部である。なお、端部Ｐ６および端部Ｐ６'のＹ軸方向における位置は、図２ｂに示す半導体装置１００における端部Ｐ２および端部Ｐ２'のＹ軸方向における位置と、それぞれ等しくてよい。
本例において、幅Ｗｄｍは、注入抑止領域３６－１のＹ軸方向における幅、即ち、端部Ｐ７から端部Ｐ７'までのＹ軸方向における幅である。幅Ｗｄｍは、幅Ｗｉｎｊよりも小さい。
本例の半導体装置１００は、トランジスタ部７０のＹ軸方向における両端において、下面２３に設けられたコレクタ領域２２よりも内側に、下面２３に設けられた第１低注入領域２７を有する。また、第１低注入領域２７は、第２導電型の第１低注入領域２７－１および第１導電型の注入抑止領域３６－１を含む。また、第１低注入領域２７－１の正孔注入密度は、コレクタ領域２２の正孔注入密度よりも低く、注入抑止領域３６－１からは正孔が注入されない。このため、図２ｂに示す半導体装置１００と同様に、ゲート抵抗Ｒｇが小さく、電子の反転層によるチャネルが閉じている状態でトランジスタ部７０がスイッチングしても、第１メサ部６０の上面２１側における正孔の蓄積を抑制することができる。このため、トランジスタ部７０の耐量を向上させ、キャリアのアバランシェが高い場合に発生し得るトランジスタ部７０の破壊を、抑制することができる。
図１０は、本実施形態に係る半導体装置１００の第１低注入領域２７の配置の一例を示す図である。図１０においては、図面の視認性のため、図１において示していたトランジスタ部７０およびダイオード部８０の斜線部、カソード領域８２、並びにエミッタ電極５２およびエミッタブリッジ５２－４を省略して示している。
本例において、延伸方向（Ｘ軸方向）における両端のトランジスタ部７０は、半導体基板１０の下面２３に設けられた第１低注入領域２７を有する。即ち、Ｘ軸方向における幅が幅Ｗｈ１である、Ｘ軸方向の最も正側および最も負側に設けられるトランジスタ部７０は、当該トランジスタ部７０におけるＹ軸方向の中央に、第１低注入領域２７を有する。第１低注入領域２７は、半導体基板１０の下面２３側に設けられる。図１０において、半導体基板１０の上面視で第１低注入領域２７が設けられる領域を、網掛けで示している。
なお、当該トランジスタ部７０は、第１低注入領域２７にＹ軸方向に隣接した領域に、下面２３側にコレクタ領域２２を有する。また、Ｘ軸方向負側のトランジスタ部７０のうち、Ｙ軸方向の中央に設けられ、図１０の上面視で温度センス配線９２と重なるトランジスタ部７０においては、温度センス配線９２の下方に第１低注入領域２７が設けられている。
本例において、Ｘ軸方向における両端のトランジスタ部７０以外のトランジスタ部７０は、半導体基板１０の下面２３に設けられたコレクタ領域２２を有し、第１低注入領域２７を有さない。即ち、Ｘ軸方向における幅が幅Ｗｈ２である、Ｘ軸方向の中央に設けられるトランジスタ部７０は、当該トランジスタ部７０におけるＹ軸方向の中央に第１低注入領域２７を有さない。当該トランジスタ部７０は、半導体基板１０の下面２３にコレクタ領域２２を有する。
なお、本例は、Ｘ軸方向における両端のトランジスタ部７０以外のトランジスタ部７０が、Ｘ軸方向に一つ設けられる一例であるが、Ｘ軸方向における両端のトランジスタ部７０以外のトランジスタ部７０は、複数設けられてもよい。この場合、当該複数のトランジスタ部７０は、下面２３に第１低注入領域２７を有さず、コレクタ領域２２を有してよい。
本例において、幅Ｗｈ１は幅Ｗｈ２よりも小さいので、幅Ｗｈ１のトランジスタ部７０にＸ軸方向において隣り合うゲート金属層５０－１およびゲート金属層５０－３からＸ軸方向中央までの距離は、幅Ｗｈ２のトランジスタ部７０のＸ軸方向両端で隣り合うゲート金属層５０－３からＸ軸方向中央までの距離よりも小さい。このため、幅Ｗｈ１のトランジスタ部７０の方が、幅Ｗｈ２のトランジスタ部７０よりも、ゲート金属層５０からトランジスタ部７０の中央までの抵抗が小さい。このため、幅Ｗｈ１のトランジスタ部７０と幅Ｗｈ２のトランジスタ部７０は、不均一動作し易い。幅Ｗｈ１のトランジスタ部７０におけるＹ軸方向中央部は、幅Ｗｈ２のトランジスタ部７０におけるＹ軸方向中央部よりも大きな電圧が印加され易い。
本例の半導体装置１００は、幅Ｗｈ１のトランジスタ部７０におけるＹ軸方向中央部は、幅Ｗｈ２のトランジスタ部７０におけるＹ軸方向中央部よりも大きな電圧が印加され易いので、トランジスタ部７０のゲート抵抗Ｒｇが小さい場合、局所的なインパクトイオン化による正孔のアバランシェが起こり易く、キャリアのアバランシェが高い場合にトランジスタ部７０が破壊し易い。このため、幅Ｗｈ１のトランジスタ部７０の下面２３に第１低注入領域２７を設け、局所的なインパクトイオン化による正孔のアバランシェを抑制することで、キャリアのアバランシェが高い場合においてもトランジスタ部７０の破壊を抑制することができる。
図１１は、図１０におけるｆ－ｆ'断面の一例を示す図である。トランジスタ部７０において、Ｙ軸方向におけるｆ－ｆ'断面の位置は、図２ａに示す例における一点鎖線部ｆｆ'の位置に相当する。即ち、ｆ－ｆ'断面は、トランジスタ部７０のうち、下面２３側において第１低注入領域２７を通るＸＺ面である。また、ｆ－ｆ'断面は、上面２１側において、チャネルストッパ１７４、ガードリング９３、ウェル領域１１、ゲートトレンチ部４０、ベース領域１４－ｅ、コンタクト領域１５およびエミッタ領域１２を通るＸＺ面である。また、ｆ－ｆ'断面は、上面２１の上方において、コンタクトホール５４を通るＸＺ面である。
本例の半導体装置１００は、ｆ－ｆ'断面において、半導体基板１０、層間絶縁膜３８、ゲートランナー４８、エミッタ電極５２、ゲート金属層５０－１、フィールドプレート９５およびコレクタ電極２４を有する。エミッタ電極５２およびフィールドプレート９５は、半導体基板１０の上面２１および層間絶縁膜３８の上面に設けられる。
Ｘ軸方向において、活性領域１２０と外周領域９０との間には、ウェル領域１１が設けられる。ｆ－ｆ'断面において、ウェル領域１１にはゲートトレンチ部４０が設けられる。ｆ－ｆ'断面におけるゲートトレンチ部４０の断面は、図２ａの上面視におけるゲートトレンチ部４０の接続部分４１の断面である。ゲート導電部は、ゲートランナー４８と接続される。ウェル領域１１は、ゲートトレンチ部４０よりもＺ軸方向に深くまで設けられてよい。
ウェル領域１１は、ｆ－ｆ'断面において、活性領域１２０の中央側、即ち活性領域１２０のＸ軸方向負側にも設けられる。Ｘ軸方向において、活性領域１２０と外周領域９０との間に設けられるウェル領域１１から活性領域１２０の中央側に設けられるウェル領域１１までの間には、上面２１に接してベース領域１４－ｅ、エミッタ領域１２およびコンタクト領域１５が設けられる。ベース領域１４－ｅは、Ｘ軸方向においてウェル領域１１に接して設けられる。Ｘ軸方向の両端に設けられるベース領域１４－ｅの間には、エミッタ領域１２およびコンタクト領域１５が交互に設けられる。なお、コンタクト領域１５は、エミッタ領域１２よりも上面２１からＺ軸方向に深くまで設けられてよい。
エミッタ領域１２およびコンタクト領域１５の下方には、ベース領域１４が設けられる。ベース領域１４は、Ｘ軸方向の両端において上面２１に露出したベース領域１４－ｅと、半導体基板１０の内部においてつながっていてよい。
ベース領域１４の下方には、蓄積領域１６が設けられてよい。蓄積領域１６は、Ｘ軸方向の最も正側に設けられるコンタクト領域１５の下方から、Ｘ軸方向の最も負側に設けられるコンタクト領域１５の下方まで、Ｘ軸方向に連続して設けられてよい。なお、ウェル領域１１の下面のＺ軸方向における位置は、蓄積領域１６の下面のＺ軸方向における位置よりも、下方に配置されてよい。
本例において、外周領域９０には、第２導電型のガードリング９３および第１導電型のチャネルストッパ１７４が設けられる。本例のガードリング９３は、一例としてＰ＋型である。また、本例のチャネルストッパ１７４は、一例としてＮ＋型である。ガードリング９３は、半導体基板１０の上面２１側の電界集中を緩和する。ガードリング９３は、Ｘ軸方向負側から正側に向かって、複数設けられてよい。本例においては、一例として、ガードリング９３－１～ガードリング９３－３の３つが設けられるが、４つ以上設けられてもよい。
ドリフト領域１８の下方には、外周端１４０から活性領域１２０にわたって、バッファ領域２０がＸ軸方向に連続して設けられる。バッファ領域２０の下方には、下面２３に接してコレクタ領域２２および第１低注入領域２７が設けられる。
本例において、端部Ｐ８は、Ｘ軸方向における第１低注入領域２７の外周領域９０側の端部である。端部Ｐ８'は、Ｘ軸方向における第１低注入領域２７の活性領域１２０側の端部である。第１低注入領域２７は、端部Ｐ８から端部Ｐ８'まで、Ｘ軸方向に連続して設けられる。コレクタ領域２２は、端部Ｐ８から外周端１４０まで設けられる。また、コレクタ領域２２は、端部Ｐ８'から活性領域１２０側にも設けられる。
本例において、位置Ｘ１は、エミッタ領域１２のうち、最も外周領域９０側に設けられたエミッタ領域１２の外周領域９０側の端部の位置である。位置Ｘ２は、活性領域１２０と外周領域９０との間に設けられるウェル領域１１の活性領域１２０側の端部の位置である。位置Ｘ３は、当該ウェル領域１１の外周領域９０側の端部の位置である。位置Ｘ４は、外周領域９０に設けられ、最も活性領域１２０側に設けられるガードリング９３－１の活性領域１２０側の端部の位置である。位置Ｘ５は、外周領域９０に設けられ、最も外周端１４０側に設けられるガードリング９３－３の外周端１４０側の端部の位置である。
本例において、位置Ｘ１'は、エミッタ領域１２のうち、最も活性領域１２０側に設けられるエミッタ領域１２の活性領域１２０側の端部の位置である。位置Ｘ２'は、活性領域１２０に設けられるウェル領域１１の外周領域９０側の端部の位置である。
端部Ｐ８は、位置Ｘ１から外周領域９０側に、予め定められた距離を離間して配置されてよい。予め定められた当該距離とは、図１１における幅Ｗｅｉである。幅Ｗｅｉは、キャリア（本例においては正孔）拡散長Ｌｐよりも小さくてよい。幅Ｗｅｉがキャリア拡散長Ｌｐよりも小さいことで、最も外周領域９０側に設けられたエミッタ領域１２の下方において、キャリア注入密度がゼロでない値を示す。幅Ｗｅｉは、１００μｍ以上３００μｍ以下であってよい。幅Ｗｅｉは、一例として２００μｍである。端部Ｐ８は、Ｘ軸方向において活性領域１２０と外周領域９０との間に設けられるウェル領域１１の下方に設けられてよい。
端部Ｐ８は、外周領域９０に配置されてもよい。即ち、端部Ｐ８は、Ｘ軸方向において位置Ｘ３と位置Ｘ４との間に配置されてもよく、位置Ｘ４と位置Ｘ５との間に配置されてもよい。即ち、端部Ｐ８は、ガードリング９３の下方に配置されてもよい。
トランジスタ部７０の動作時において、エミッタ領域１２の下方のベース領域１４には、当該エミッタ領域１２および当該ベース領域１４に接するゲートトレンチ部４０の界面の表層に、電子の反転層によるチャネルが形成される。端部Ｐ８を位置Ｘ１から外周領域９０側に第３距離を離間して配置することで、キャリア（本例においては正孔）注入密度がコレクタ領域２２よりも低い第１低注入領域２７が、当該ゲートトレンチ部４０の下方に配置される。このため、ゲート抵抗Ｒｇが小さく、電子の反転層によるチャネルが閉じた状態でトランジスタ部７０がスイッチング動作をしても、第１メサ部６０の上面２１側における正孔の蓄積を抑制することができる。このため、電界集中を抑え、Ｙ軸方向におけるコレクタ領域２２の位置の上面２１側と比べてアバランシェ降伏の発生を抑制できる。このため、トランジスタ部７０の耐量を向上させ、キャリアのアバランシェが高い場合に発生し得るトランジスタ部７０の破壊を、抑制することができる。
第１メサ部６０の上面２１側における正孔の蓄積を、より良く抑制するためには、幅Ｗｅｉは大きい方が好ましい。即ち、端部Ｐ８は、活性領域１２０と外周領域９０との間に設けられるウェル領域１１の下方に設けられてよく、ガードリング９３の下方に設けられてもよい。
端部Ｐ８'は、位置Ｘ１'から活性領域１２０側に第３距離を離間して配置されてよい。第３距離とは、図１１における幅Ｗｅｉ'である。幅Ｗｅｉ'は、幅Ｗｅｉと等しくてよい。幅Ｗｅｉ'は、幅Ｗｅｉと同様に１００μｍ以上３００μｍ以下であってよい。幅Ｗｅｉ'は、一例として２００μｍである。端部Ｐ８'は、Ｘ軸方向において活性領域１２０のＸ軸方向負側に設けられるウェル領域１１の下方に設けられてよい。
本例において、端部ＫＸＨは、上面側ライフタイム制御領域７２のＸ軸方向正側の端部である。端部ＫＸＬは、下面側ライフタイム制御領域７４のＸ軸方向正側の端部である。端部ＫＸＨおよび端部ＫＸＬは、位置Ｘ４よりも外周領域９０側に配置されてよい。端部ＫＸＨおよび端部ＫＸＬは、Ｘ軸方向において等しい位置に配置されてよく、異なる位置に配置されてもよい。
上面側ライフタイム制御領域７２および下面側ライフタイム制御領域７４は、図１０においてＸ軸方向中央に設けられる幅Ｗｈ２のトランジスタ部７０まで、Ｘ軸方向に連続して設けられてよい。さらに、上面側ライフタイム制御領域７２および下面側ライフタイム制御領域７４は、図１０においてＸ軸方向の最も負側に設けられる幅Ｗｈ１のトランジスタ部７０まで、Ｘ軸方向に連続して設けられてよい。
図１２は、本実施形態に係る半導体装置１００の上面の他の一例を示す図である。図１２に示す半導体装置１００において、角部９８は、Ｘ軸方向の最も正側且つＹ軸方向の最も正側に設けられるトランジスタ部７０において、Ｘ軸方向正側に第１ゲート金属層５０－１と延伸方向に対向し、且つ、Ｙ軸方向正側の第２ゲート金属層５０－２と配列方向に対向する領域である。
また、角部９８は、Ｘ軸方向の最も正側且つＹ軸方向の最も負側に設けられるトランジスタ部７０において、Ｘ軸方向正側の第１ゲート金属層５０－１と延伸方向に対向し、且つ、Ｙ軸方向負側の第２ゲート金属層５０－２と配列方向に対向する領域である。
また、角部９８は、Ｘ軸方向の最も負側且つＹ軸方向の最も正側に設けられるトランジスタ部７０において、Ｘ軸方向負側の第１ゲート金属層５０－１と延伸方向に対向し、且つ、Ｙ軸方向正側の第２ゲート金属層５０－２と配列方向に対向する領域である。
また、角部９８は、Ｘ軸方向の最も負側且つＹ軸方向の最も負側に設けられるトランジスタ部７０において、Ｘ軸方向負側の第１ゲート金属層５０－１と延伸方向に対向し、且つ、Ｙ軸方向負側の第２ゲート金属層５０－２と配列方向に対向する領域である。
本例の半導体装置１００は、図１２に示す通り、角部９８において、半導体基板１０の下面２３側に、第２低注入領域２８が設けられる点で、図１０に示す半導体装置１００と異なる。半導体基板１０の下面２３側から上面２１側へのキャリア（本例においては正孔）注入密度は、コレクタ領域２２よりも第２低注入領域２８の方が低い。
図１３は、図１２におけるｇ－ｇ'断面の一例を示す図である。ｇ－ｇ'断面は、トランジスタ部７０の第２低注入領域２８を通るＹＺ面である。また、ｇ－ｇ'断面は、上面２１側において、チャネルストッパ１７４、ガードリング９３、ウェル領域１１、ゲートトレンチ部４０、ダミートレンチ部３０、ベース領域１４、コンタクト領域１５およびエミッタ領域１２を通るＸＺ面である。
本例の半導体装置１００は、ｇ－ｇ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２、ゲート金属層５０－２、フィールドプレート９５およびコレクタ電極２４を有する。エミッタ電極５２およびフィールドプレート９５は、半導体基板１０の上面２１および層間絶縁膜３８の上面に設けられる。
Ｙ軸方向において、活性領域１２０と外周領域９０との間には、ウェル領域１１が設けられる。位置Ｙ１は、ウェル領域１１のＹ軸方向負側の端部の位置である。位置Ｙ２は、ウェル領域１１のＹ軸方向正側の端部の位置である。
また、位置Ｙ３は、外周領域９０に設けられ、最も活性領域１２０側に設けられるガードリング９３－１の活性領域１２０側の端部の位置である。位置Ｙ４は、外周領域９０に設けられ、最も外周端１４０側に設けられるガードリング９３－３の外周端１４０側の端部の位置である。
本例の半導体装置１００は、ｇ－ｇ'断面において、下面２３に接してコレクタ領域２２、カソード領域８２、第１低注入領域２７および第２低注入領域２８を有する。第２低注入領域２８の下面２３側から上面２１側へのキャリア注入密度は、コレクタ領域の当該キャリア注入密度よりも低い。
本例において、第２低注入領域２８のドーピング濃度をＺ軸方向に積分した積分濃度は、コレクタ領域２２のドーピング濃度をＺ軸方向に積分した積分濃度よりも低い。 第２低注入領域２８およびコレクタ領域２２のドーピング濃度は、Ｚ軸方向に分布を持っていてもよく、Ｚ軸方向に一様であってもよい。
本例において、第２低注入領域２８は 、コレクタ領域２２よりもドーピング濃度の低い領域である。 本例の第２低注入領域２８は、第２導電型である。本例の第２低注入領域２８は、一例としてＰ－型である。第２低注入領域２８のドーピング濃度は、ピーク濃度およびドーズ量の双方において、第１低注入領域２７と等しくてよい。
なお、本例は、第１低注入領域２７および第２低注入領域２８のＺ軸方向の幅を、コレクタ領域２２のＺ軸方向の幅と等しくし、第１低注入領域２７および第２低注入領域２８のドーピング濃度をコレクタ領域２２のドーピング濃度よりも低くすることにより、第１低注入領域２７および第２低注入領域２８のキャリア注入濃度をコレクタ領域２２のキャリア注入密度よりも低くしている。他の例として、図６ｂに示すように、第１低注入領域２７および第２低注入領域２８のＺ軸方向の幅を、コレクタ領域２２のＺ軸方向の幅よりも大きくし、第１低注入領域２７および第２低注入領域２８のドーピング濃度をコレクタ領域２２のドーピング濃度と等しくすることにより、第１低注入領域２７および第２低注入領域２８のキャリア注入濃度をコレクタ領域２２のキャリア注入密度よりも低くしてもよい。
本例において、端部Ｓ１は、コレクタ領域２２のＹ軸方向負側の端部、且つ、第２低注入領域２８のＹ軸方向正側の端部である。端部Ｓ２は、第２低注入領域２８のＹ軸方向負側の端部、且つ、第１低注入領域２７のＹ軸方向正側の端部である。端部Ｓ３は、第１低注入領域２７のＹ軸方向負側の端部、且つ、コレクタ領域２２のＹ軸方向正側の端部である。端部Ｓ４は、コレクタ領域２２のＹ軸方向負側の端部、且つ、カソード領域８２のＹ軸方向正側の端部である。
第２低注入領域２８とコレクタ領域２２は、端部Ｓ１において接してよい。当該コレクタ領域２２は、Ｙ軸方向に外周端１４０まで連続して設けられてよい。また、当該コレクタ領域２２は、Ｙ軸方向正側において外周端１４０と接してよい。
本例において、端部Ｓ１から端部Ｓ２までのＹ軸方向における領域には、コレクタ領域２２が設けられず、第２低注入領域２８が設けられる。即ち、外周端１４０から活性領域１２０側に延伸して設けられるコレクタ領域２２は、端部Ｓ２の位置まで延伸せず、端部Ｓ１の位置において終端する。
第１低注入領域２７と第２低注入領域２８は、端部Ｓ２において接してよい。第１低注入領域２７とコレクタ領域２２は、端部Ｓ３において接してよい。コレクタ領域２２とカソード領域８２は、端部Ｓ４において接してよい。第１低注入領域２７は、端部Ｓ２から端部Ｓ３まで、Ｙ軸方向に連続して設けられてよい。
Ｙ軸方向において、本例における、端部Ｓ４を基準とした端部Ｓ３および端部Ｓ２の位置は、図２ｂに示す例における、端部Ｐ１'を基準とした端部Ｐ２'および端部Ｐ２の位置と、等しくてよい。
本例において、幅Ｗｉｎｊ''は、端部Ｓ１から端部Ｓ２までのＹ軸方向における幅、即ち、第２低注入領域２８のＹ軸方向における幅である。幅Ｗｃｔは、端部Ｓ３から端部Ｓ４までの幅、即ち、Ｙ軸方向において第１低注入領域２７とカソード領域８２とに挟まれるコレクタ領域２２のＹ軸方向における幅である。幅Ｗｉｎｊ''は、幅Ｗｃｔと等しくてよく、異なっていてもよい。
本例において、上面側ライフタイム制御領域７２の端部ＫＹは、端部Ｓ２よりもＹ軸方向正側に配置されてよい。上面側ライフタイム制御領域７２の端部ＫＹ'は、端部Ｓ３よりもＹ軸方向負側に配置されてよい。
本例において、端部ＫＹＨは、上面側ライフタイム制御領域７２のＹ軸方向正側の端部である。端部ＫＹＬは、下面側ライフタイム制御領域７４のＹ軸方向正側の端部である。端部ＫＹＨおよび端部ＫＹＬは、位置Ｙ３よりも外周領域９０側に配置されてよい。端部ＫＹＨおよび端部ＫＹＬは、Ｙ軸方向において等しい位置に配置されてよく、異なる位置に配置されてもよい。
ｇ－ｇ'断面において、下面側ライフタイム制御領域７４は、端部ＫＹＬからダイオード部８０まで、Ｙ軸方向に連続して設けられてよい。下面側ライフタイム制御領域７４は、図１２におけるＹ軸方向負側の外周領域９０まで、Ｙ軸方向に連続して設けられてよい。
本例において、トランジスタ部７０のうち、第１ゲート金属層５０－１および第２ゲート金属層５０－２の双方に対向する角部９８を有するトランジスタ部７０は、第１ゲート金属層５０－１と角部９８との距離と、第２ゲート金属層５０－２と角部９８との距離が、共に小さい。このため、当該トランジスタ部７０においては、角部９８においてゲート金属層５０から印加されるゲート電圧は、角部９８以外で第２ゲート金属層５０－２と対向する領域（図１２においてＹ軸方向正側且つＸ軸方向正側の角部９８の場合は、当該角部９８よりもＸ軸方向負側において第２ゲート金属層５０－２と対向する領域）においてゲート金属層５０から印加されるゲート電圧よりも、大きくなり易い。このため、角部９８においては、トランジスタ部７０のゲート抵抗Ｒｇが小さい場合、局所的なインパクトイオン化による正孔のアバランシェが起こり易く、キャリアのアバランシェが高い場合にトランジスタ部７０が破壊し易い。このため、角部９８の下面２３に第２低注入領域２８を設け、局所的なインパクトイオン化による正孔のアバランシェを抑制することで、キャリアのアバランシェが高い場合に発生し得るトランジスタ部７０の破壊を抑制することができる。
図１４は、本実施形態に係る半導体装置２００の上面の一例を示す図である。本例の半導体装置２００は、図１０に示す半導体装置１００において、半導体基板１０の上面視で、ゲート金属層５０の内側にダミーゲート金属層５１が設けられる点で、図１に示す半導体装置１００と異なる。また、本例の半導体装置２００は、図１に示す半導体装置１００において、半導体基板１０の上面視で、活性領域１２０の上方にゲート金属層５０－３が設けられない点で、図１に示す半導体装置１００と異なる。なお、図１４においては、図面の視認性のため、図１０と同様に、図１においてエミッタ電極５２を示す線として用いた太線を省略して示している。
ダミーゲート金属層５１は、半導体基板１０の上面視で、ゲート金属層５０の内側に、活性領域１２０を囲うように設けられてよい。本例においては、ダミーゲート金属層５１のうち、外周領域９０に配置された部分をダミーゲート金属層５１－１、活性領域１２０の上方に配置された部分をダミーゲート金属層５１－２としている。ダミーゲート金属層５１－２は、分割部４６に設けられる。本例において、空隙１７のＹ軸方向における両端には、ダミーゲート金属層５１－２が設けられる。
ダミーゲート金属層５１はアルミニウムまたはアルミニウム‐シリコン合金で形成されてよい。ダミーゲート金属層５１は、ダイオード部８０に電気的に接続され、ダイオード部８０のダミートレンチ部３０のダミー導電部３４にダミーゲート電圧を供給する。ダミーゲート金属層５１は、外周領域９０に設けられるダミーゲートパッド６１に接続される。
本例において、ゲートランナー５３は、分割部４６において、半導体基板１０の上面視で、Ｘ軸方向に延伸する２本のゲート金属層５０を接続する。また、ゲートランナー５３は、外周領域９０においてゲートパッド５５と活性領域１２０との間にも設けられてよい。外周領域９０に設けられたゲートランナー５３は、半導体基板１０の上面視で温度センス配線９２と交差してよい。当該ゲートランナー５３は、温度センス配線９２の下方をＹ軸方向に通過して設けられている。当該ゲートランナー５３の両端は、ゲート金属層５０に接続されている。
本例において、ダミーゲートランナー６６は、空隙１７のＹ軸方向における両端に配置されるダミーゲート金属層５１－２を接続する。ダミーゲートランナー６６は、不純物が添加されたポリシリコン等の導電材料で形成されてよい。ダミーゲートランナー６６は、半導体基板１０の上面視で、Ｘ軸方向において、活性領域１２０の外であってゲートパッド５５と活性領域１２０との間に設けられてよい。ダミーゲートランナー６６は、半導体基板１０の内部に形成されたトレンチ型のランナーであってよい。
ダミーゲート金属層５１は、トランジスタ部７０のダミートレンチ部３０にもダミーゲート電圧を供給してよい。ダミートレンチ部３０のダミー導電部３４にダミーゲート電圧を印加することで、ダミー絶縁膜３２の絶縁性を試験するスクリーニング試験を行うことができる。
また、ダミーゲートパッド６１にゲート電圧信号を印加してもよい。即ち、ダミーゲート金属層５１を、ゲート金属層５０以外の２つめのゲート金属層として用いてもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１７・・・空隙、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２６・・・第２注入領域、２７・・・第１低注入領域、２７－１・・・第１低注入領域、２７－２・・・ダミー注入領域、２８・・・第２低注入領域、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・接続部分、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３６・・・注入抑止領域、３６－１・・・注入抑止領域、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・・接続部分、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４６・・・分割部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５０－１・・・ゲート金属層、５０－２・・・ゲート金属層、５０－３・・・ゲート金属層、５１・・・ダミーゲート金属層、５１－１・・・ダミーゲート金属層、５１－２・・・ダミーゲート金属層、５２・・・エミッタ電極、５２－１・・・エミッタ電極、５２－２・・・エミッタ電極、５２－３・・・エミッタ電極、５２－４・・・エミッタブリッジ、５３・・・ゲートランナー、５４・・・コンタクトホール、５５・・・ゲートパッド、５６・・・コンタクトホール、５７・・・ケルビンパッド、５８・・・電流センスパッド、５９・・・電流センス部、６０・・・第１メサ部、６１・・・ダミーゲートパッド、６２・・・第２メサ部、６４・・・第３メサ部、６６・・・ダミーゲートランナー、７０・・・トランジスタ部、７１・・・境界部、７２・・・上面側ライフタイム制御領域、７４・・・下面側ライフタイム制御領域、７６・・・ライフタイム制御領域、７８・・・温度センス部、８０・・・ダイオード部、８２・・・カソード領域、８９・・・配線、９０・・・外周領域、９１・・・配線、９２・・・温度センス配線、９３・・・ガードリング、９３－１・・・ガードリング、９３－２・・・ガードリング、９３－３・・・ガードリング、９４・・・温度測定用パッド、９５・・・フィールドプレート、９６・・・検知部、９８・・・角部、９９・・・ダミーゲート金属層、１００・・・半導体装置、１２０・・・活性領域、１４０・・・外周端、１５０・・・半導体装置、２００・・・半導体装置

Claims (19)

  1. 半導体基板と、
    前記半導体基板に設けられたトランジスタ部と、
    前記半導体基板に設けられ、予め定められた配列方向において前記トランジスタ部を挟む２つのダイオード部と、
    を備え、
    前記トランジスタ部は、
    前記ダイオード部に隣接する前記配列方向の両端において、前記半導体基板の下面に設けられた２つのコレクタ領域と、
    前記両端に設けられた２つの前記コレクタ領域の間において前記配列方向の前記トランジスタ部の中央を含み、前記半導体基板の下面と接して設けられ、前記半導体基板の下面側から上面側へのキャリア注入密度が前記コレクタ領域よりも低い第１低注入領域と、
    を有し、
    前記第１低注入領域の前記配列方向における幅は、前記第１低注入領域における前記配列方向のキャリア拡散長の２倍以下であり、
    前記キャリア拡散長は、前記第１低注入領域における正孔の拡散係数Ｄとライフタイムτをかけた値の平方根（Ｄτ）^ 0.5 で算出される
    半導体装置。
  2. それぞれの前記ダイオード部は、前記半導体基板の下面に設けられた第１導電型のカソード領域を有し、
    前記トランジスタ部の前記コレクタ領域は前記カソード領域に接している
    請求項１に記載の半導体装置。
  3. 前記第１低注入領域は、２つの前記コレクタ領域と接している
    請求項１または２に記載の半導体装置。
  4. 半導体基板と、
    前記半導体基板に設けられたトランジスタ部と、
    前記半導体基板に設けられ、予め定められた配列方向に沿って前記トランジスタ部に隣接するダイオード部と、
    を備え、
    前記ダイオード部は、前記半導体基板の下面に設けられた第１導電型のカソード領域を有し、
    前記トランジスタ部は、前記半導体基板の下面に設けられ、且つ、前記カソード領域と接する第２導電型の第１領域を有し、
    前記カソード領域の上方および前記第１領域の上方に第２導電型の第２領域が設けられ、
    前記第１領域は、前記カソード領域に接する両端よりも内側の一部において、上方に前記第２領域が設けられていない領域を有し、
    前記トランジスタ部は、
    前記ダイオード部に隣接する両端において、前記半導体基板の下面に設けられたコレクタ領域と、
    前記両端よりも内側において、前記半導体基板の下面側に設けられ、前記半導体基板の下面側から上面側へのキャリア注入密度が前記コレクタ領域よりも低い第１低注入領域と、
    を有し、
    前記トランジスタ部において重なって設けられた前記第１領域および前記第２領域が前記コレクタ領域であり、前記第２領域が上方に設けられていない前記第１領域が前記第１低注入領域である
    半導体装置。
  5. 半導体基板と、
    前記半導体基板に設けられたトランジスタ部と、
    前記半導体基板に設けられ、予め定められた配列方向に沿って前記トランジスタ部に隣接するダイオード部と、
    前記トランジスタ部と前記ダイオード部とが配置され、前記半導体基板の上面および下面の間で電流が流れる活性領域と、
    前記半導体基板の上面視において、前記半導体基板の外周端と前記活性領域との間に設けられた外周領域と、
    を備え、
    前記トランジスタ部は、
    前記ダイオード部に隣接する両端において、前記半導体基板の下面に設けられたコレクタ領域と、
    前記両端よりも内側において、前記半導体基板の下面側に設けられ、前記半導体基板の下面側から上面側へのキャリア注入密度が前記コレクタ領域よりも低い第１低注入領域と、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記半導体基板の上面において前記配列方向に直交する延伸方向に延伸して設けられたゲートトレンチ部を有し、
    前記第１低注入領域の一部は、前記半導体基板の上面視において前記ゲートトレンチ部と重なり、
    前記トランジスタ部において、前記ゲートトレンチ部および前記半導体基板の上面に接して、前記延伸方向にエミッタ領域が複数設けられ、
    前記半導体基板の上面視において、前記延伸方向における前記第１低注入領域の前記外周領域側の端部は、最も前記外周領域側に設けられる前記エミッタ領域から、前記延伸方向に沿って予め定められた距離を離間して配置され、
    予め定められた前記距離は、前記第１低注入領域から注入されるキャリアの拡散長よりも小さい、
    半導体装置。
  6. 前記ダイオード部は、前記配列方向に沿って前記トランジスタ部と交互に配列された、
    請求項４または５に記載の半導体装置。
  7. 前記第１低注入領域は、前記配列方向における前記トランジスタ部の中央を含む
    請求項４から６のいずれか一項に記載の半導体装置。
  8. 前記半導体基板の上面視において、前記延伸方向における前記第１低注入領域の前記外周領域側の端部は、前記外周領域に設けられる、請求項５に記載の半導体装置。
  9. 前記コレクタ領域が、前記延伸方向における前記第１低注入領域の前記外周領域側の端部から、前記外周領域まで、前記延伸方向に設けられる、
    請求項５または８に記載の半導体装置。
  10. 前記配列方向に延伸し、前記活性領域に隣り合って設けられた第１ゲート金属層と、
    前記配列方向に直交する延伸方向に延伸し、前記活性領域に隣り合って設けられ、前記第１ゲート金属層と接続された第２ゲート金属層と、
    をさらに備え、
    前記活性領域は、前記半導体基板の上面視で、前記配列方向において前記第２ゲート金属層と対抗し、且つ、前記配列方向に直交する延伸方向において前記第１ゲート金属層と対向する角部を有し、
    前記トランジスタ部は、前記角部において、前記半導体基板の下面側に設けられ、前記半導体基板の下面側から上面側へのキャリア注入密度が前記コレクタ領域よりも低い第２低注入領域をさらに有する、
    請求項５、８および９のいずれか一項に記載の半導体装置。
  11. 半導体基板と、
    前記半導体基板に設けられたトランジスタ部と、
    前記半導体基板に設けられ、予め定められた配列方向に沿って前記トランジスタ部に隣接するダイオード部と、
    を備え、
    前記トランジスタ部は、
    前記ダイオード部に隣接する両端において、前記半導体基板の下面に設けられたコレクタ領域と、
    前記両端よりも内側において、前記半導体基板の下面側に設けられ、前記半導体基板の下面側から上面側へのキャリア注入密度が前記コレクタ領域よりも低い第１低注入領域と、
    を有し、
    前記配列方向において、前記第１低注入領域の幅は、トレンチピッチ以上前記トランジスタ部の幅の１／３以下である、
    半導体装置。
  12. 半導体基板と、
    前記半導体基板に設けられたトランジスタ部と、
    前記半導体基板に設けられ、予め定められた配列方向に沿って前記トランジスタ部に隣接するダイオード部と、
    を備え、
    前記トランジスタ部は、
    前記ダイオード部に隣接する両端において、前記半導体基板の下面に設けられたコレクタ領域と、
    前記両端よりも内側において、前記半導体基板の下面側に設けられ、前記半導体基板の下面側から上面側へのキャリア注入密度が前記コレクタ領域よりも低い第１低注入領域と、
    を有し、
    前記配列方向に、前記ダイオード部から前記トランジスタ部の一部にわたって設けられ、前記半導体基板の上面側に設けられた、ライフタイムキラーを含む上面側ライフタイム制御領域をさらに備え、
    前記第１低注入領域は、前記半導体基板の上面視において、前記上面側ライフタイム制御領域と重ならない、
    半導体装置。
  13. 前記第１低注入領域および前記コレクタ領域は第２導電型であり、
    前記第１低注入領域のドーピング濃度を前記半導体基板の深さ方向に積分した積分濃度が、前記コレクタ領域のドーピング濃度を前記半導体基板の深さ方向に積分した積分濃度よりも低い、
    請求項４から１２のいずれか一項に記載の半導体装置。
  14. 前記第１低注入領域のドーピング濃度は、前記コレクタ領域のドーピング濃度よりも低い、請求項１３に記載の半導体装置。
  15. 前記半導体基板の深さ方向において、前記第１低注入領域の厚さは、前記コレクタ領域の厚さよりも小さい、請求項１３または１４に記載の半導体装置。
  16. 前記第１低注入領域は、前記配列方向に、前記半導体基板の下面側に設けられた、ライフタイムキラーを含むライフタイム制御領域を含む、請求項４から１５のいずれか一項に記載の半導体装置。
  17. 前記第１低注入領域の少なくとも一部は、前記コレクタ領域の導電型とは反対の導電型の注入抑止領域を含む、請求項４から１６のいずれか一項に記載の半導体装置。
  18. 半導体基板と、
    前記半導体基板に設けられたトランジスタ部と、
    前記半導体基板に設けられ、予め定められた配列方向に沿って前記トランジスタ部に隣接するダイオード部と、
    を備え、
    前記トランジスタ部は、
    前記ダイオード部に隣接する両端において、前記半導体基板の下面に設けられたコレクタ領域と、
    前記両端よりも内側において、前記半導体基板の下面側に設けられ、前記半導体基板の下面側から上面側へのキャリア注入密度が前記コレクタ領域よりも低い第１低注入領域と、
    を有し、
    前記トランジスタ部は、前記配列方向に直交する延伸方向に複数配置され、
    前記延伸方向における両端の前記トランジスタ部は、前記半導体基板の下面に設けられた前記コレクタ領域と前記第１低注入領域とを有し、
    前記両端の前記トランジスタ部以外の前記トランジスタ部は、前記半導体基板の下面に設けられた前記コレクタ領域を有し、前記半導体基板の下面に前記第１低注入領域を有さない、
    半導体装置。
  19. 半導体基板と、
    前記半導体基板に設けられたトランジスタ部と、
    前記半導体基板に設けられ、予め定められた配列方向に沿って前記トランジスタ部に隣接するダイオード部と、
    を備え、
    前記トランジスタ部は、
    前記ダイオード部に隣接する両端において、前記半導体基板の下面に設けられた、第２導電型のコレクタ領域と、
    前記両端よりも内側において、前記半導体基板の下面側に設けられ、前記半導体基板の下面側から上面側へのキャリア注入密度が前記コレクタ領域よりも低い第１低注入領域と、
    を有し、
    前記第１低注入領域は、
    前記半導体基板の下面において前記コレクタ領域よりも内側に設けられ、前記コレクタ領域よりもドーピング濃度が低い第２導電型の第１領域と、
    前記半導体基板の下面において前記第１領域に挟まれた第１導電型の注入抑止領域と
    を含む
    半導体装置。
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