CN117413361A - 半导体装置 - Google Patents

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Abstract

半导体装置(1)具备在平面视图中为矩形的半导体层(40)、形成在半导体层(40)的第1区域(A1)中的第1纵型MOS晶体管(10)以及在平面视图中形成在与第1区域(A1)邻接的第2区域(A2)中的第2纵型MOS晶体管(20)，在平面视图中，第1区域(A1)和第2区域(A2)是将半导体层(40)在面积上二等分的一方和另一方，第1区域(A1)中具备的第1栅极电极(19)和第1栅极布线(114)所成的形状与第2区域(A2)中具备的第2栅极电极(29)和第2栅极布线(124)所成的形状不处于以第1区域(A1)和第2区域(A2)的边界线为对称轴的线对称关系，并且不处于以半导体层(40)的中心为对称中心的点对称关系。

Description

半导体装置
技术领域
本公开涉及半导体装置，特别涉及芯片尺寸封装型的半导体装置。
背景技术
以将锂离子电池从过充电或/及过放电加以保护为目的，使用能够用1个芯片控制双向的导通的双重(dual)结构的纵型MOS晶体管。在专利文献1及专利文献2中，公开了双重结构的纵型MOS晶体管的构造，表示了1个芯片所具备的两个纵型MOS晶体管分别在平面视图中为线对称或点对称的配置的构造。
现有技术文献
专利文献
专利文献1：日本特开2002－368217号公报
专利文献2：日本特开2002－368219号公报
发明内容
发明要解决的课题
对于以将锂离子电池从过充电或/及过放电加以保护为目的而使用的、能够控制双向导通的双重结构的纵型MOS晶体管，存在要求一边维持ESD(Electro StaticDischarge：静电放电)耐性一边提高开关响应性的情况。
用来解决课题的手段
为了解决上述课题，本公开的半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，其特征在于，具备：半导体衬底；半导体层，形成在上述半导体衬底上；第1纵型MOS晶体管，形成在上述半导体层的第1区域，具有多个第1栅极沟槽；第2纵型MOS晶体管，在上述半导体层的平面视图中形成在与上述第1区域邻接的第2区域，具有多个第2栅极沟槽；以及金属层，与上述半导体衬底的背面接触而形成；上述半导体衬底是上述第1纵型MOS晶体管及上述第2纵型MOS晶体管的共通漏极区域；在上述平面视图中，上述半导体层是矩形，上述第1区域和上述第2区域是以使上述半导体层的长边的长度与形成上述第1区域的外周的边中的最长边的长度一致的方式将上述半导体层在面积上二等分的一方和另一方；在上述第1区域，具备对上述第1纵型MOS晶体管的导通进行控制的第1栅极电极、以及与上述第1栅极电极连接的第1栅极布线；在上述第2区域，具备对上述第2纵型MOS晶体管的导通进行控制的第2栅极电极、以及与上述第2栅极电极连接的第2栅极布线；在上述平面视图中，上述第1栅极电极和上述第1栅极布线所成的形状、以及上述第2栅极电极和上述第2栅极布线所成的形状，不处于以上述第1区域和上述第2区域的边界线为对称轴的线对称关系；在上述平面视图中，上述第1栅极电极和上述第1栅极布线所成的形状、以及上述第2栅极电极和上述第2栅极布线所成的形状，不处于以上述半导体层的中心为对称中心的点对称关系。
根据上述结构，在能够控制双向的导通的双重结构的纵型MOS晶体管中，能够在一方的纵型MOS晶体管中提高开关响应性，在另一方的纵型MOS晶体管中提高ESD耐性，并且能够比较容易地从表面侧(焊盘面侧)区分第1纵型MOS晶体管和第2纵型MOS晶体管。
此外，本公开的半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，其特征在于，具备：半导体衬底；半导体层，形成在上述半导体衬底上；第1纵型MOS晶体管，形成在上述半导体层的第1区域，具有多个第1栅极沟槽；第2纵型MOS晶体管，在上述半导体层的平面视图中形成在与上述第1区域邻接的第2区域，具有多个第2栅极沟槽；以及金属层，与上述半导体衬底的背面接触而形成；上述半导体衬底是上述第1纵型MOS晶体管及上述第2纵型MOS晶体管的共通漏极区域；在上述平面视图中，上述第1区域和上述第2区域是将上述半导体层在面积上二等分的一方和另一方；在上述平面视图中，上述第1区域包括形成有上述第1纵型MOS晶体管的导通沟道的第1有源区域、以及与上述第1有源区域邻接并将上述第1有源区域包围的第1周边区域；在上述平面视图中，上述第2区域包括形成有上述第2纵型MOS晶体管的导通沟道的第2有源区域、以及与上述第2有源区域邻接并将上述第2有源区域包围的第2周边区域；在上述平面视图中，上述第1有源区域中具备的第1构造体的形状相比于第2构造体的形状而言具有不处于以上述第1区域和上述第2区域的边界线为对称轴的线对称关系并且不处于以上述半导体层的中心为对称中心的点对称关系的部位，上述第2构造体是在上述第2纵型MOS晶体管中具有与上述第1构造体在上述第1纵型MOS晶体管中具有的功能相同的功能的构造体，并且是上述第2有源区域中具备的构造体；在上述平面视图中，上述第1构造体的形状具有的上述部位设在上述第1构造体中的与面向上述第2有源区域的一侧相反的位置。
根据上述结构，在能够控制双向的导通的双重结构的纵型MOS晶体管中，能够抑制关于双向的导通发生的偏倚，并且能够比较容易地从表面侧(焊盘面侧)区分第1纵型MOS晶体管和第2纵型MOS晶体管。
发明效果
根据本公开，在能够控制双向的导通的双重结构的纵型MOS晶体管中，能够比较容易地从表面侧(焊盘面侧)区分第1纵型MOS晶体管和第2纵型MOS晶体管。
附图说明
图1是表示实施方式1的半导体装置的构造的一例的剖视示意图。
图2A是表示实施方式1的典型例的半导体装置的构造的一例的平面示意图。
图2B是表示在实施方式1的半导体装置中流动的主电流的剖视示意图。
图3A是表示实施方式1的典型例的半导体装置的构造的一例的平面示意图。
图3B是表示实施方式1的典型例的半导体装置的构造的一例的平面示意图。
图4A是实施方式1的第1晶体管的大致单位结构的平面示意图。
图4B是实施方式1的第1晶体管的大致单位结构的立体示意图。
图5A是表示实施方式1的变形例1的半导体装置的构造的一例的平面示意图。
图5B是表示实施方式1的变形例1的半导体装置的构造的一例的平面示意图。
图6是表示实施方式1的变形例2的半导体装置的构造的一例的平面示意图。
图7A是表示实施方式1的变形例3的半导体装置的构造的一例的平面示意图。
图7B是表示实施方式1的变形例3的半导体装置的构造的一例的平面示意图。
图8是表示实施方式2的半导体装置的构造的一例的平面示意图。
图9A是表示实施方式3的半导体装置的构造的一例的平面示意图。
图9B是表示实施方式3的半导体装置的构造的一例的平面示意图。
图9C是表示实施方式3的半导体装置的构造的一例的平面示意图。
图9D是表示实施方式3的比较例的半导体装置的构造的平面示意图。
图9E是表示实施方式3的半导体装置的构造的一例的平面示意图。
图9F是表示实施方式3的半导体装置的构造的一例的平面示意图。
图9G是表示实施方式3的半导体装置的构造的一例的平面示意图。
图9H是表示实施方式3的半导体装置的构造的一例的平面示意图。
具体实施方式
以下，参照附图对本公开的一技术方案的半导体装置的具体例进行说明。这里表示的实施方式均表示本公开的一具体例。因而，在以下的实施方式中所表示的数值、形状、构成要素、构成要素的配置及连接形态作为一例而并不意欲限定本公开。此外，各图是示意图，并不一定严格地图示。在各图中，对于实质上相同的结构赋予相同的标号，将重复的说明省略或简化。
(实施方式1)
[1.半导体装置的构造]
图1是表示半导体装置的构造的一例的剖视图。图2A是作为其典型例的平面图，半导体装置除了是矩形以外，其大小、形状是一例。此外，焊盘的大小、形状及配置也是一例。图2B是示意地表示在半导体装置中流动的主电流的剖视图。图1及图2B是沿着图2A的I－I切断时的切断面。此外，在本公开中，定义为在长方形这一用语中不包括正方形。在既可以是长方形也可以是正方形的情况下，使用矩形这一用语来区别。
如图1及图2A所示，半导体装置1具有半导体衬底32、金属层30、在形成在半导体衬底32上的低浓度杂质层33内的第1区域A1中形成的第1纵型MOS晶体管10(以下也称作“晶体管10”)、和形成在低浓度杂质层33内的第2区域A2中的第2纵型MOS晶体管20(以下也称作“晶体管20”)。
这里，如图2A所示，第1区域A1和第2区域A2在半导体层40的平面视图中相互邻接，是在面积上将半导体层40二等分的一方和另一方。在图2A中，将第1区域A1和第2区域A2的假想边界线90用虚线表示(为了容易理解，表示边界线90的虚线延长到半导体层40的外部而表示)。在本实施方式1中，在平面视图中，边界线90在与半导体层40的长边平行的方向上是一直线状。另外，在图2A及后述的图5A中，表示第1区域A1和第2区域A2的虚线为了容易理解而不与半导体层40及边界线90严格地一致，而是留有稍稍的空白而表示在内侧，但实质上第1区域A1的外周和第2区域A2的外周与半导体层40的外周及边界线90一致。
在本公开中，将半导体衬底32和低浓度杂质层33一起称作半导体层40。半导体衬底32配置在半导体层40的背面侧，由含有第1导电型的杂质的第1导电型的硅构成。低浓度杂质层33配置在半导体层40的表面侧，与半导体衬底32接触而形成，含有比半导体衬底32的第1导电型的杂质的浓度低浓度的第1导电型的杂质，是第1导电型。
低浓度杂质层33例如可以通过外延生长而形成在半导体衬底32上。另外，低浓度杂质层33还是对于晶体管10及晶体管20共通的漂移层，在本说明书中有时也称作漂移层。
金属层30与半导体层40(半导体衬底32)的背面侧接触而形成，由银(Ag)或铜(Cu)构成。另外，在金属层30中，可以微量地含有在金属材料的制造工序中作为杂质混入的金属以外的元素。此外，金属层30既可以形成在半导体层40(半导体衬底32)的背面侧的整面上，也可以并非如此。
如图1及图2A所示，在低浓度杂质层33的第1区域A1中，形成有含有与第1导电型不同的第2导电型的杂质的第1体(body)区域18。在第1体区域18中，形成有含有第1导电型的杂质的第1源极区域14、第1栅极导体15及第1栅极绝缘膜16。第1栅极绝缘膜16形成在从半导体层40的上表面将第1源极区域14及第1体区域18贯通而形成到直至低浓度杂质层33的一部分为止的深度的多个第1栅极沟槽17的内部，第1栅极导体15在第1栅极沟槽17的内部中形成在第1栅极绝缘膜16上。
第1源极电极11由部分12和部分13构成，部分12经由部分13而与第1源极区域14及第1体区域18连接。第1栅极导体15是被埋入在半导体层40的内部中的埋入栅极电极，与第1栅极焊盘119电连接。
第1源极电极11的部分12是在面朝下安装的回流时与焊料接合的层，作为非限定性的一例，可以由含有镍、钛、钨、钯中的某一种以上的金属材料构成。对于部分12的表面，可以施以金等的镀层。
第1源极电极11的部分13是将部分12与半导体层40连接的层，作为非限定性的一例，可以由含有铝、铜、金、银中的某一种以上的金属材料构成。
在低浓度杂质层33的第2区域A2中，形成有含有第2导电型的杂质的第2体区域28。在第2体区域28中，形成有含有第1导电型的杂质的第2源极区域24、第2栅极导体25及第2栅极绝缘膜26。第2栅极绝缘膜26形成在从半导体层40的上表面将第2源极区域24及第2体区域28贯通而形成到直至低浓度杂质层33的一部分为止的深度的多个第2栅极沟槽27的内部，第2栅极导体25在第2栅极沟槽27的内部中形成在第2栅极绝缘膜26上。
第2源极电极21由部分22和部分23构成，部分22经由部分23而与第2源极区域24及第2体区域28连接。第2栅极导体25是被埋入在半导体层40的内部中的埋入栅极电极，与第2栅极焊盘129电连接。
第2源极电极21的部分22是在面朝下安装的回流时与焊料接合的层，作为非限定性的一例，可以由含有镍、钛、钨、钯中的某一种以上的金属材料构成。对于部分22的表面，可以施以金等的镀层。
第2源极电极21的部分23是将部分22与半导体层40连接的层，作为非限定性的一例，可以由含有铝、铜、金、银中的某一种以上的金属材料构成。
通过晶体管10及晶体管20的上述结构，半导体衬底32作为将晶体管10的第1漏极区域及晶体管20的第2漏极区域共通化了的共通漏极区域发挥功能。低浓度杂质层33的与半导体衬底32相接的一侧的一部分也有作为共通漏极区域发挥功能的情况。此外，金属层30作为将晶体管10的漏极电极及晶体管20的漏极电极共通化了的共通漏极电极发挥功能。
如图1所示，第1体区域18被具有开口的层间绝缘层34覆盖，设有经由层间绝缘层34的开口而与第1源极区域14连接的第1源极电极11的部分13。层间绝缘层34及第1源极电极的部分13被具有开口的钝化层35覆盖，设有经由钝化层35的开口而与第1源极电极的部分13连接的部分12。
第2体区域28被具有开口的层间绝缘层34覆盖，设有经由层间绝缘层34的开口而与第2源极区域24连接的第2源极电极21的部分23。层间绝缘层34及第2源极电极的部分23被具有开口的钝化层35覆盖，设有经由钝化层35的开口而与第2源极电极的部分23连接的部分22。
因而，多个第1源极焊盘111及多个第2源极焊盘121分别是指第1源极电极11及第2源极电极21在半导体装置1的表面局部地露出的区域、所谓的端子的部分。同样，1个以上的第1栅极焊盘119及1个以上的第2栅极焊盘129分别是指第1栅极电极19(在图1、图2A、图2B中未图示)及第2栅极电极29(在图1、图2A、图2B中未图示)在半导体装置1的表面局部地露出的区域、所谓的端子的部分。
在半导体装置1中，例如可以是，将第1导电型设为N型，将第2导电型设为P型，第1源极区域14、第2源极区域24、半导体衬底32及低浓度杂质层33是N型半导体，并且，第1体区域18及第2体区域28是P型半导体。
此外，在半导体装置1中，例如可以是，将第1导电型设为P型，将第2导电型设为N型，第1源极区域14、第2源极区域24、半导体衬底32及低浓度杂质层33是P型半导体，并且，第1体区域18及第2体区域28是N型半导体。
图3A是表示半导体装置1的构成要素中的第1体区域18和第2体区域28以及第1有源区域112和第2有源区域122的、半导体层40(低浓度杂质层33)的平面视图中的形状的典型例的平面图。在图3A和后述的图3B、图5B、图6、图7B中，为了能够将实际上无法目视识别的半导体层40的上表面的构造容易理解地图示，钝化层35、第1源极电极11及第2源极电极21、层间绝缘层34如同是透明的那样省略而进行了图示。此外，还省略了第1源极区域14和第2源极区域24的图示。
第1有源区域112是指将对晶体管10的第1栅极电极19(第1栅极导体15)施加了阈值以上的电压时形成导通沟道的部分全部包含在内的最小范围。所谓形成导通沟道的部分，是多个第1栅极沟槽17的各自与第1源极区域14邻接的部分。在半导体层40的平面视图中，第1有源区域112包含在第1体区域18内。
第2有源区域122是指将对晶体管20的第2栅极电极29(第2栅极导体25)施加了阈值以上的电压时形成导通沟道的部分全部包含在内的最小范围。所谓形成导通沟道的部分，是多个第2栅极沟槽27的各自与第2源极区域24邻接的部分。在半导体层40的平面视图中，第2有源区域122包含在第2体区域28内。
在第1区域A1中，将处于第1有源区域112的外侧并将第1有源区域112包围的区域称作第1周边区域113，在第2区域A2中，将处于第2有源区域122的外侧并将第2有源区域122包围的区域称作第2周边区域123。如图3B所示，在第1周边区域113中，具备第1栅极电极19以及与第1栅极电极19直接连接并将第1有源区域112包围的第1栅极布线(第1栅极流道(runner))114。在第2周边区域123中，具备第2栅极电极29以及串联地经由第2栅极电阻元件125而与第2栅极电极29连接并将第2有源区域122包围的第2栅极布线(第2栅极流道)124。
另外，如图3B所示，可以在第1栅极电极19与第1栅极布线(第1栅极流道)114之间的位置设置第1栅极电阻元件115，但应注意的是，第1栅极电极19和第1栅极布线(第1栅极流道)114不经由第1栅极电阻元件115电连接而是直接连接。因此，第1栅极布线(第1栅极流道)114和第2栅极布线(第2栅极流道)124在平面视图中不是对称的形状，也并不对称地配置。
期待保护功能而设置栅极电阻元件，保护功能在栅极电极被施加了过剩的电压时防止晶体管的损坏。即，为了提高ESD耐性而进行设置。即使如本实施方式1那样设置有第1栅极电阻元件115，如果没有电连接在第1栅极电极19与第1栅极布线(第1栅极流道)114之间，则在晶体管10中就不起到保护功能。另外，可以是，第1栅极电阻元件115及第2栅极电阻元件125是被注入了掺杂剂的多晶硅，与第1栅极导体15及第2栅极导体25同时形成。
第1栅极布线(第1栅极流道)114及第2栅极布线(第2栅极流道)124由被注入了掺杂剂的多晶硅或者与第1栅极电极19及第2栅极电极29相同的金属材料形成，成为分别与第1栅极导体15及第2栅极导体25连接的构造。
在第1周边区域113中，可以在第1栅极布线(第1栅极流道)114的更外周侧具备第1EQR(EQui Potential Ring：等势环)116，同样，在第2周边区域123中，可以在第2栅极布线(第2栅极流道)124的更外周侧具备第2EQR126。
第1EQR116在第1区域A1的最外周以将第1有源区域112包围的方式设置，第2EQR126在第2区域A2的最外周以将第2有源区域122包围的方式设置。第1EQR116、第2EQR126分别由金属材料形成，不与第1栅极电极19及第2栅极电极29、或者第1源极电极11及第2源极电极21连接，形成为与漏极区域32同电位。在第1区域A1和第2区域A2的边界，第1EQR116和第2EQR126可以是共通的。
期待对于晶体管10阻止在外部与第1有源区域112之间流过漏电流的功能而设置第1EQR116。此外，期待对于晶体管20阻止在外部与第2有源区域122之间流过漏电流的功能而设置第2EQR126。
在图3B中示意地表示第1栅极沟槽17(第1栅极导体15)和第2栅极沟槽27(第2栅极导体25)。在本实施方式1中，第1栅极沟槽17(第1栅极导体15)和第2栅极沟槽27(第2栅极导体25)都在平面视图中在与半导体装置1的短边平行的方向上延伸。
在图3B中，表示第1栅极沟槽17(第1栅极导体15)的黑线的两端的圆形标记示意地表示了第1栅极沟槽17(第1栅极导体15)与第1栅极布线114连接的情况。同样，表示第2栅极沟槽27(第2栅极导体25)的黑线的两端的圆形标记示意地表示了第2栅极沟槽27(第2栅极导体25)与第2栅极布线124连接的情况。
为了简单，在图3B及后述的图5B、图6、图7B中，第1栅极沟槽17(第1栅极导体15)及第2栅极沟槽27(第2栅极导体25)仅表示了一部分。实际上，第1栅极沟槽17(第1栅极导体15)及第2栅极沟槽27(第2栅极导体25)都分别遍及第1有源区域112及第2有源区域122的内部反复整面地形成。
[2.双重结构的纵型MOS晶体管的动作]
在以下的说明中，假设晶体管10和晶体管20是以N型为第1导电型、以P型为第2导电型的所谓N沟道型晶体管的情况，对半导体装置1的导通动作进行说明。
图4A及图4B是分别在半导体装置1的X方向及Y方向上反复形成的晶体管10(或晶体管20)的大致单位结构的平面图及立体图。在图4A及图4B中，为了容易理解，没有图示半导体衬底32和金属层30，还没有图示钝化层35和第1源极电极11(或第2源极电极21)、层间绝缘层34。
另外，Y方向是与半导体层40的上表面平行并且第1栅极沟槽17延伸的方向。此外，X方向是指与半导体层40的上表面平行并与Y方向正交的方向。Z方向是指与X方向和Y方向都正交、表示半导体装置的高度方向的方向。在本公开中，有时也将Y方向表示为第1方向，将X方向表示为第2方向，将Z方向表示为第3方向。
如图4A及图4B所示，在晶体管10中，具备将第1体区域18与第1源极电极11电连接的第1连接部18a。第1连接部18a是第1体区域18中的没有形成第1源极区域14的区域，含有与第1体区域18相同的第2导电型的杂质。第1源极区域14和第1连接部18a沿着Y方向交替地且周期性地反复配置。关于晶体管20也是同样的。
在半导体装置1中，如果对第1源极电极11施加高电压并对第2源极电极21施加低电压，以第2源极电极21为基准对第2栅极电极29(第2栅极导体25)施加阈值以上的电压，则在第2体区域28中的第2栅极绝缘膜26的附近形成导通沟道。结果，以第1源极电极11－第1连接部18a－第1体区域18－低浓度杂质层33－半导体衬底32－金属层30－半导体衬底32－低浓度杂质层33－形成在第2体区域28中的导通沟道－第2源极区域24－第2源极电极21这样的路径流过主电流，半导体装置1成为导通状态。另外，在该导通路径中的第2体区域28与低浓度杂质层33的接触面存在PN结，作为体二极管发挥功能。此外，由于该主电流流过金属层30，所以通过使金属层30较厚，主电流路径的截面积扩大，能够减小半导体装置1的导通电阻。
同样，在半导体装置1中，如果对第2源极电极21施加高电压并对第1源极电极11施加低电压，以第1源极电极11为基准对第1栅极电极19(第1栅极导体15)施加阈值以上的电压，则在第1体区域18中的第1栅极绝缘膜16的附近形成导通沟道。结果，以第2源极电极21－第2连接部28a－第2体区域28－低浓度杂质层33－半导体衬底32－金属层30－半导体衬底32－低浓度杂质层33－形成在第1体区域18中的导通沟道－第1源极区域14－第1源极电极11这样的路径流过主电流，半导体装置1成为导通状态。另外，在该导通路径中的第1体区域18与低浓度杂质层33的接触面存在PN结，作为体二极管发挥功能。
[3.本实施方式1的半导体装置的效果]
在以后的说明中，对本实施方式1的半导体装置1起到的效果进行说明。
如图2A所示，在本实施方式1的典型例中表示的半导体装置1在平面视图中是矩形，晶体管10和晶体管20分别是长方形。进而，晶体管10配置为，使得在平面视图中半导体层40的长边的长度与形成第1区域A1的外周的边中的最长的边的长度一致。同样，晶体管20配置为，使得在平面视图中半导体层40的长边的长度与形成第2区域A2的外周的边中的最长的边的长度一致。
此外，如图3B所示，第1栅极沟槽17(第1栅极导体15)和第2栅极沟槽27(第2栅极导体25)在平面视图中在与半导体层40的短边平行的方向上延伸。即，晶体管10和晶体管20都形成为使插指(finger)长尽可能短，能够降低晶体管10和晶体管20各自的栅极电阻。
进而，在晶体管10中，由于第1栅极电极19和第1栅极布线114不经由第1栅极电阻元件115地直接连接，所以能够使栅极电阻进一步变低。因此，成为能够提高晶体管10的开关响应性的构造。
在晶体管20中，由于第2栅极电极29和第2栅极布线124串联地经由第2栅极电阻元件125连接，所以通过适当地设定第2栅极电阻元件125的电阻率，成为能够针对过剩的施加电压而防止晶体管20的损坏的构造。即，成为能够提高ESD耐性的构造。
在以将锂离子电池从过充电或/及过放电加以保护的目的使用的双重结构的纵型MOS晶体管中，如由晶体管10控制过充电、由晶体管20控制过放电那样，各个晶体管承担的作用不同。根据电池保护电路的设计方式，存在要求仅对双重结构的纵型MOS晶体管的某一方提高开关响应性的情况。此时，在本实施方式1的半导体装置1中只要将晶体管10应用于该用途，就能够应对提高开关响应性的要求。同时，在不特别需要提高开关响应性的晶体管20中，通过使第2栅极电阻元件125介于第2栅极电极29与第2栅极布线124之间，能够针对过剩的施加电压而防止晶体管20的损坏。
这是考虑到双重结构的纵型MOS晶体管中的晶体管10和晶体管20各自的用途，对于一方的晶体管10和另一方的晶体管20将构造分开制作，从而半导体装置1兼顾本来处于权衡的关系的开关响应性和ESD耐性。所谓将构造分开制作，是指晶体管10和晶体管20刻意地形成非对称的构造。
但是，在本来要求控制双向的导通的双重结构的纵型MOS晶体管中，在一方的晶体管10和另一方的晶体管20中各自的总栅极宽度变化并不好。因而，优选的是，在晶体管10和晶体管20中设置的非对称构造仅形成在第1周边区域113及第2周边区域123中。此外，优选的是，第1有源区域112及第2有源区域122中具备的构造是对称的。
即，本公开的半导体装置1是能够面朝下安装的芯片尺寸封装型的半导体装置1，其特征在于，具备：半导体衬底32；低浓度杂质层33，形成在半导体衬底32上；第1纵型MOS晶体管10，在将半导体衬底32和低浓度杂质层33一起称作半导体层40时，形成在半导体层40的第1区域A1中，具有多个第1栅极沟槽17；第2纵型MOS晶体管20，在半导体层40的平面视图中，形成在与第1区域A1邻接的第2区域A2中，具有多个第2栅极沟槽27；以及金属层30，与半导体衬底32的背面接触而形成；半导体衬底32是第1纵型MOS晶体管10及第2纵型MOS晶体管20的共通漏极区域；在平面视图中，半导体层40是矩形，第1区域A1和第2区域A2是以使半导体层40的长边的长度与形成第1区域A1的外周的边中的最长的边的长度一致的方式将半导体层40在面积上二等分的一方和另一方；在第1区域A1中，具备对第1纵型MOS晶体管10的导通进行控制的第1栅极电极19、以及与第1栅极电极19连接的第1栅极布线114；在第2区域A2中，具备对第2纵型MOS晶体管20的导通进行控制的第2栅极电极29、以及与第2栅极电极29连接的第2栅极布线124；在平面视图中，第1栅极电极19和第1栅极布线114所成的形状以及第2栅极电极29和第2栅极布线124所成的形状不是以第1区域A1与第2区域A2的边界线90为对称轴的线对称的关系；在平面视图中，第1栅极电极19和第1栅极布线114所成的形状以及第2栅极电极29和第2栅极布线124所成的形状不是以半导体层40的中心为对称中心的点对称的关系。
晶体管10与晶体管20的边界线90可以理解为是在半导体层40的平面视图中沿着第1源极电极11的部分13与第2源极电极21的部分23的间隔的中央位置的假想线，也可以理解为是有时设在该中央位置的EQR(第1EQR116和第2EQR126共通的部分)，虽然为有限的宽度但可以理解为该间隔本身。即使在该间隔的情况下，在肉眼或低倍率的外观下也能够识别为线。
此外，半导体层40的中心是指在平面视图中为矩形的半导体层40的两个对角线的交点。
在本实施方式1中，在平面视图中，由第1栅极电极19和第1栅极布线114构成的形状以及由第2栅极电极29和第2栅极布线124构成的形状由于其一方被直接连接而另一方不被直接连接所以为非对称的构造。非对称是指，在平面视图中，不是以第1区域A1和第2区域A2的边界线90为对称轴的线对称的关系，并且不是以半导体层40的中心为对称中心的点对称的关系。
在本实施方式1的结构中，除了能够通过一方的晶体管10提高开关响应性并且通过另一方的晶体管20提高ESD耐性以外，还有两个优点。一个是，由于非对称的构造是在第1周边区域113和第2周边区域123中具备的构造，所以在一方的晶体管10和另一方的晶体管20中能够使总栅极宽度相同。或者，是在第1有源区域112和第2有源区域122中具备的构造能够做成对称的构造。因而，在双重结构的纵型MOS晶体管的双向导通中，能够防止根据导通的方向而发生偏倚。
另一个优点是，能够通过肉眼或低倍率的显微镜观察，将一方的晶体管10与另一方的晶体管20区分。在以往的双重结构的纵型MOS晶体管中，通常一方的晶体管10和另一方的晶体管20具有对称的构造，在不良状况发生时等故障情况下，难以从表面侧(焊盘面侧)区分一方的晶体管10和另一方的晶体管20。在本公开中，由于产生能分辨一方的晶体管10和另一方的晶体管20的一些差异，所以从焊盘面侧的区分变得容易。
在图5A、图5B中表示本实施方式1的变形例1的半导体装置1。在图5A、图5B所示的变形例1中，与图3A、图3B所示的本实施方式1的典型例相比，在平面视图中第1区域A1和第2区域A2的形状不同。特征在于，第1区域A1和第2区域A2的边界线90不是一直线状，而是具有曲折的部位的形状。
如图5A所示，在本实施方式1的变形例1中，第1区域A1及第2区域A2是多边形。因而，晶体管10的形状和晶体管20的形状也在平面视图中是多边形。但是，在变形例1中，不变的点也在于，在平面视图中，半导体层40是矩形，第1区域A1和第2区域A2是以使半导体层40的长边的长度与形成第1区域A1的外周的边中的最长的边的长度一致的方式将半导体层40在面积上二等分的一方和另一方。因此，即使是变形例1那样的结构也能够起到本公开的效果。
另外，沿着图5A的I－I切断时的切断面与图1是同等的。
在本实施方式1的典型例(图3A、图3B)中表示的半导体装置1中，在平面视图中，第1区域A1和第2区域A2分别是长方形。此外，具有的特征在于，在平面视图中，多个第1栅极沟槽17(第1栅极导体15)延伸的方向与半导体层40的短边方向平行，同时也与第1区域A1(即晶体管10)的短边平行。因而，至少在晶体管10中，插指长被尽可能缩短，有利于尽可能降低栅极电阻。
另外，当半导体层40是正方形时，由于在半导体层40中没有长边和短边的区分，所以将哪个边理解为长边都可以。即使在该情况下，也只要如图3A所示那样使得晶体管10和晶体管20的边界线90成为一直线状而配置晶体管10和晶体管20，在平面视图中晶体管10和晶体管20就成为长方形，所以能够起到本公开的效果。
进而，为了在晶体管10中减小栅极电阻，第1栅极沟槽17(第1栅极导体15)优选的是在其两端与第1栅极布线114连接。因而，优选的是，在平面视图中，不论半导体层40是长方形还是正方形，第1区域A1和第2区域A2都分别是长方形，在形成第1区域A1的外周的4边中，如果设与边界线90重复的边为第1边301，设与第1边301对置的边为第2边302，设与第1边301及第2边302正交并相互对置的一方为第3边303，设另一方为第4边304(参照图2A)，则第1栅极布线114至少沿着第1边301、第2边302、第3边303的大致全长连续地设置，多个第1栅极沟槽17(第1栅极导体15)设置为，使其与第1栅极布线114在沿着第1边301的部分及沿着第2边302的部分中连接处最多。
另外，所谓形成第1区域A1的外周的各个边的大致全长，是指如下长度，即：在平面视图中，在第1栅极布线114在其更外周具有第1EQR116等构造体的情况下，从形成第1区域A1的外周的各个边的长度中，减去了用来设置该构造体的宽度、在第1栅极布线114与该构造体之间需要的设置空白、以及在该构造体与形成第1区域A1的外周的各个边之间需要的设置空白等之后的长度。
在图6中表示本实施方式1的变形例2的半导体装置1。在图6所示的变形例2中，与图3B所示的本实施方式1的典型例相比，在平面视图中第2栅极沟槽27(第2栅极导体25)延伸的方向不同。特征在于，在平面视图中，多个第1栅极沟槽17(第1栅极导体15)在与第1区域A1的短边平行的方向上延伸，而多个第2栅极沟槽27(第2栅极导体25)在与第2区域A2的长边平行的方向上延伸。即，与本实施方式1的典型例(图3B)相比，晶体管20的插指长比晶体管10的插指长更长，晶体管20的栅极电阻相比晶体管10的栅极电阻进一步增大。
在本实施方式1中，由于目的在于提高晶体管10的开关响应性并且在晶体管20中提高ESD耐性，所以本实施方式1的变形例2(图6)的构造更适合于实现该目的。另外，在变形例2中，还有在晶体管10和晶体管20中无法使总栅极宽度同等的情况。此外，沿着图6的I－I切断时的切断面与图1是同等的。
如本实施方式1的典型例(图3B)所示，在平面视图中，第1栅极布线114优选的是在沿着第3边303的部分中与第1栅极电极19连接。在这样的构造的情况下，第1栅极电极19的电位向沿着第1边301和第2边302的部分分别均等地传递，能够防止在各个第1栅极导体15中的来自各自的两端的电位的传递中发生偏倚。
相对于此，在图7A、图7B中表示本实施方式1的变形例3的半导体装置1。如图7A、图7B所示，也可以是，第1栅极电极19与第1栅极布线114相连接的是沿着第1边301的部分或沿着第2边302的部分。在这样的构造的情况下，第1栅极电极19的电位向各个第1栅极导体15，从其两端连接的沿着第1边301的部分或沿着第2边302的部分中的某个最快地传递，能够进一步促进栅极电阻的减小。
另外，沿着图7A的I－I切断时的切断面与图1是同等的。
在到此为止说明的本实施方式1的典型例(图3B)及变形例1(图5B)、变形例2(图6)、变形例3(图7B)中表示的半导体装置1中，在平面视图中，第1栅极电极19与第1栅极布线114连续，第2栅极电极29与第2栅极布线124不连续，第2栅极电极29与第2栅极布线124串联地经由第2栅极电阻元件125连接。通过这样的构造，能够通过一方的晶体管10提高开关响应性并且通过另一方的晶体管20提高ESD耐性。
(实施方式2)
以下，对从实施方式1的半导体装置1中将一部分变更而构成的实施方式2的半导体装置1A进行说明。关于本实施方式2的半导体装置1A，对于与半导体装置1同样的构成要素，设为已说明的构成要素而分配相同的标号，省略其详细的说明，以与半导体装置1的不同点为中心进行说明。
在图8中表示平面视图中的有关实施方式2的半导体装置1A。沿着图8的I－I切断时的切断面与图1是同等的。另外，在图8中，为了能够将实际上无法目视识别的半导体层40的上表面的构造容易理解地图示，钝化层35、第1源极电极11及第2源极电极21、层间绝缘层34如同是透明的那样进行省略而表示。此外，还省略了第1源极区域14和第2源极区域24的图示。此外，为了简单，在图8中，第1栅极沟槽17(第1栅极导体15)及第2栅极沟槽27(第2栅极导体25)仅表示了一部分。实际上，第1栅极沟槽17(第1栅极导体15)及第2栅极沟槽27(第2栅极导体25)都分别遍及第1有源区域112A及第2有源区域122的内部反复整面地形成。
与图3B所示的作为实施方式1的典型例的第1纵型MOS晶体管10相比，实施方式2的第1纵型MOS晶体管10A(也简称晶体管10A)如图8所示，第1栅极电极19A串联地经由第1栅极电阻元件115而与第1栅极布线114A连接。因此，在本实施方式2中，第1纵型MOS晶体管10A成为能将ESD耐性提高到与第2纵型MOS晶体管20接近的程度的构造。
此外，关于第1晶体管10A，在平面视图中，第1栅极布线114A沿着形成第1区域A1的外周的4边中的第1边301、第2边302、第3边303的大致全长连续地设置，但没有设置在沿着第4边304的部分。此外，在平面视图中，第1栅极布线114A除了沿着第3边303的部分以外，还具有将沿着第1边301的部分与沿着第2边302的部分最短地连接的部分(以下称作连接部分114b)。因此，第1有源区域112A与实施方式1的第1有源区域112相比，成为在连接部分114b处被截断了的形状。
关于图8所示的本实施方式2的构造，在平面视图中，对于由第1栅极电极19A和第1栅极布线114A构成的形状以及由第2栅极电极29和第2栅极布线124构成的形状而言，仅第1栅极布线114A不具有沿着第1区域A1的第4边304的部分，或者仅第1栅极布线114A具备连接部分114b，既不是对称的形状，也没有被对称地配置。
另外，在第1区域A1中，为了将不是第1有源区域112A的区域与第1周边区域113A区分，将连接部分114b设置在第1周边区域113A中。此外，在图8中表示了仅设置1处连接部分114b的例子，但也可以将连接部分114b在晶体管10A中设置在多个部位。
在具备连接部分114b的情况下，与不具备连接部分114b的实施方式1的典型例(图3B)所示的构造相比，在第1纵型MOS晶体管10A中，施加于第1栅极电极19A的电压容易迅速地向第1栅极布线114A的整体传递。因此，能够降低第1纵型MOS晶体管10A的栅极电阻。因而，能够做成提高了晶体管10A的开关响应性的构造。
进而，在平面视图中，在第1晶体管10A中，第1EQR116A沿着形成第1区域A1的外周的4边中的第1边301、第2边302、第3边303的大致全长连续地设置，但没有设置在沿着第4边304的部分。因而，第1晶体管10A中，在沿着第1区域A1中的第4边304的部分，既没有设置第1栅极布线114A也没有设置第1EQR116A。因此，第1有源区域112A向沿着第1区域A1的第4边304的部分扩大。
由于第1有源区域112A向第4边304侧扩大，所以在平面视图中，在晶体管10A中成为如下配置，即：多个第1栅极沟槽17中的最接近于第4边304的第1栅极沟槽17与第4边304之间的距离小于多个第1栅极沟槽17中的最接近于第3边303的第1栅极沟槽17与第3边303之间的距离。
在这样的构造下，能够将为了在第1区域A1中设置连接部分114b而将第1有源区域112A削减的量通过第1有源区域112A向第4边304侧的扩大来补偿。优选的是，即使形状不同，第1有源区域112A和第2有源区域122的面积也是同等的。进一步讲，优选的是，第1纵型MOS晶体管10A的总栅极宽度与第2纵型MOS晶体管20的总栅极宽度是同等的。在这样的构造的情况下，能够防止作为双重结构的纵型MOS晶体管的半导体装置1A的双向的导通在一方的晶体管10A与另一方的晶体管20之间根据导通的方向而发生偏倚的情况。
因而，在本实施方式2的构造中，能够不使双向的导通产生偏倚地，通过一方的晶体管10A提高开关响应性并且通过另一方的晶体管20提高ESD耐性。但是，在本实施方式2的构造(图8)中，晶体管10A与晶体管20的开关响应性及ESD耐性的差异相比实施方式1的典型例的构造(图3B)变小。
(实施方式3)
在实施方式1中，言及了以下优点，即：在能够控制双向的导通的双重结构的纵型MOS晶体管中，能够将一方的纵型MOS晶体管和另一方的纵型MOS晶体管从表面侧(焊盘面侧)区分。在本实施方式3中，记载对于上述优点而特定化时的构造特征。
即，在本实施方式3中，不考虑通过第1纵型MOS晶体管提高开关响应性并且通过第2纵型MOS晶体管提高ESD耐性。因此，不需要如实施方式1及实施方式2的晶体管10(晶体管10A)那样注意将插指长缩短。因而，在本实施方式3的半导体装置1B中，第1纵型MOS晶体管10B和第2纵型MOS晶体管20B只要是将半导体层40在面积上二等分的一方和另一方即可。
以下，对从实施方式1的半导体装置1变更了一部分而构成的实施方式3的半导体装置1B进行说明。关于本实施方式3的半导体装置1B，对于与半导体装置1同样的构成要素，设为已说明的构成要素并分配相同的标号，省略其详细的说明，以与半导体装置1的不同点为中心进行说明。
在图9A至图9C及图9E至图9H中表示平面视图中的本实施方式3的半导体装置1B的例子。图9D是表示本实施方式3的比较例的图，这在后面叙述。
在图9B、图9C中，为了容易理解半导体装置1B的上表面构造，省略了本来设置的层间绝缘层34及钝化层35的图示。此外，在图9B中，还省略了第1源极电极11B、第2源极电极21B及第1栅极电极19B、第1栅极布线114B、第2栅极电极29B、第2栅极布线124B等的图示。
在图9D至图9H中，为了能够将半导体层40的上表面的构造容易理解地图示，如同钝化层35和层间绝缘层34是透明的那样而进行了图示，以能够明确地目视识别第1源极电极11B和第2源极电极21B的形状的方式进行了图示。
如图9A所示，半导体装置1B(半导体层40)是长方形，与实施方式1的半导体装置1(图2A)相比，晶体管10B和晶体管20B的边界线90B在与半导体层40的短边平行的方向上是一直线状。此外，第1区域A1B和第2区域A2B是将半导体层40在面积上二等分的一方和另一方，在平面视图中分别是长方形。
另外，在图9A中，表示第1区域A1B和第2区域A2B的虚线为了容易理解而不与半导体层40及边界线90B严格地一致，而是留有稍稍的空白而表示在内侧，但实质上第1区域A1B的外周和第2区域A2B的外周与半导体层40的外周及边界线90B一致。
在图9B中例示半导体装置1B(半导体层40)中的第1有源区域112B和第1周边区域113B、以及第2有源区域122B和第2周边区域123B的配置。进而，相对于图9B的配置，在图9C中例示半导体装置1B(半导体层40)中的第1栅极电极19B和第1栅极布线114B、以及第2栅极电极29B和第2栅极布线124B的配置。此外，在图9C中还例示了第1源极电极11B(部分13B)和第2源极电极21B(部分23B)的配置。如图9B和图9C所示那样，在平面视图中，第1有源区域112B和第1源极电极11B以几乎一致而重叠的方式配置，第2有源区域122B和第2源极电极21B以几乎一致而重叠的方式配置。
虽然在图9A、图9B、图9C中没有表示，但在平面视图中，第1栅极沟槽17(第1栅极导体15)在与半导体层40的短边平行的方向上延伸，将该方向设为Y方向。在图9A至图9C所示的例子中，第1区域A1B和第2区域A2B在平面视图中是分别以与边界线90B平行的方向为长边的长方形，所以第1栅极沟槽17(第1栅极导体15)在与晶体管10B的长边平行的方向上延伸。因而，在图9A至图9C所示的例子中，晶体管10B的插指长并不必须配置为最短。
但是，第1栅极沟槽17(第1栅极导体15)也可以在与半导体层40的长边平行的方向、即在平面视图中与晶体管10B的短边平行的方向上延伸。在本实施方式3中，并不注重于第1栅极沟槽17(第1栅极导体15)延伸的方向。
此外，在图9D中表示了本实施方式3的比较例。图9D相对于图9C的配置，例示了第1栅极焊盘119B和第2栅极焊盘129B以及第1源极焊盘111B和第2源极焊盘121B的配置。在图9D中，在平面视图中，图示的全部的构成物被配置为以边界线90B为对称轴的线对称，难以从表面侧(焊盘面侧)区分晶体管10B和晶体管20B。
相对于此，在图9E及图9F中表示本实施方式3的半导体装置1B的实施例。另外，图9E及图9F所示的半导体装置1B的例子是基于图9C所示的半导体装置1B的配置的例子。以下说明其特征。
为了从表面侧(焊盘面侧)区分晶体管10B和晶体管20B，优选的是物理性地设置在平面视图中成为记号的某种差异。在图9E及图9F所示的半导体装置1B的例子中，分别设有成为记号的部位X，为了容易理解，将设有记号的部位X分别在图中用虚线围住。
优选的是，成为记号的部位X是设置在第1区域A1B中具备的第1构造体上、在第2区域A2B中不设置在与第1构造体处于对应关系的第2构造体上的形状，以使得在平面视图中将第1区域A1B与第2区域A2B对比而能够瞬间做出判断。
这里所述的对应关系，是指第1构造体在第1纵型MOS晶体管10B中起到的功能和第2构造体在第2纵型MOS晶体管20B中起到的功能相同的关系。例如，在第1构造体是第1源极电极的情况下，第2构造体是第2源极电极。在第1构造体是第1栅极布线的情况下，第2构造体是第2栅极布线。
如果成为记号的部位X过小或设置在难以发现的地方则区分变得不容易，所以优选的是设置在有源区域的内部，以使得尽可能以肉眼、至少只要进行低倍率的显微镜观察就能够瞬间发现。因而，在本实施方式3中，作为对象的成为记号的部位X是使第1有源区域112B与第2有源区域122B对比而能够发现的部位。即，设置在第1周边区域113B和第2周边区域123B中的构造体可以是对称的。
但是，在将成为记号的部位X设置在有源区域的内部的情况下，由于在平面视图中使第1有源区域112B中具备的第1构造体和第2有源区域122B中具备的第2构造体刻意地成为非对称的形状，所以成为在双重结构的纵型MOS晶体管的双向的导通中产生方向差异的偏倚的原因。为了尽可能缩小双向的导通的偏倚，优选的是使成为记号的部位X具备以下两点特征。
第1点是，根据在成为记号的部位X处具备的形状的差异，在平面视图中的第1构造体和第2构造体的面积上呈现差别，但该面积的差别限制在小于5％。如果由形状的差异所带来的面积差小于5％，则能够防止双向导通的偏倚的大小带来达到某种副作用之程度的影响。
第2点是，以不接近于晶体管10B与晶体管20B的边界线90B的方式设置成为记号的部位X。换言之，优选的是，在平面视图中，设在第1构造体上的成为记号的部位X设置于该第1构造体上的、在与面向第2有源区域122B的一侧相反的位置。所谓设置于第1构造体上的、在与面向第2有源区域122B的一侧相反的位置是指，在平面视图中，当仅单独观察第1构造体时，设置在比其中心或中央线更远离第2有源区域122B的范围中。
如果成为记号的部位X设置在面向第2有源区域122B的一侧，则成为记号的部位X处的形状的差异有可能设置于在平面视图中接近于边界线90B的区域中。接近于边界线90B的区域由于成为在双向的导通中电流密度最高的区域，所以如果设置有成为记号的部位X处的形状的差异，则双向的导通的偏倚有可能变大。
因而，在本实施方式3中，优选的是，一种半导体装置1B，是能够面朝下安装的芯片尺寸封装型的半导体装置1B，具备：半导体衬底32；低浓度杂质层33，形成在半导体衬底32上；第1纵型MOS晶体管10B，在将半导体衬底32和低浓度杂质层33一起称作半导体层40时，形成在半导体层40的第1区域A1B中，具有多个第1栅极沟槽17；第2纵型MOS晶体管20B，在半导体层40的平面视图中，形成在与第1区域A1B邻接的第2区域A2B中，具有多个第2栅极沟槽27；以及金属层30，与半导体衬底32的背面接触而形成；半导体衬底32是第1纵型MOS晶体管10B及第2纵型MOS晶体管20B的共通漏极区域；在平面视图中，第1区域A1B和第2区域A2B是将半导体层40在面积上二等分的一方和另一方；在平面视图中，第1区域A1B包括形成有第1纵型MOS晶体管10B的导通沟道的第1有源区域112B以及与第1有源区域112B邻接并将第1有源区域112B包围的第1周边区域113B；在平面视图中，第2区域A2B包括形成有第2纵型MOS晶体管20B的导通沟道的第2有源区域122B以及与第2有源区域122B邻接并将第2有源区域122B包围的第2周边区域123B；在平面视图中，第1有源区域112B中具备的第1构造体的形状，与在第2纵型MOS晶体管20B中具有与第1构造体在第1纵型MOS晶体管10B中具有的功能相同的功能的第2构造体的形状相比，具有不处于以第1区域A1B和第2区域A2B的边界线90B为对称轴的线对称的关系并且不处于以半导体层40的中心为对称中心的点对称的关系的部位X，上述第2构造体是在第2有源区域122B中具备的构造体；在平面视图中，第1构造体的形状所具有的部位X位于上述第1构造体，并且设在与面向第2有源区域122B的一侧相反的位置。
与没有设置成为记号的部位X的比较例(图9D)相比，在图9E中，在平面视图中，在存在多个的第1源极焊盘111B中的1个源极焊盘中，设有端部形状不同的部位X。另一方面，在第2源极焊盘121B，没有设置这样的部位。
此外，在图9F中，在平面视图中，在存在多个的第1源极焊盘111B中的1个第1源极焊盘中，设有朝向内侧的切入部位X。另一方面，在第2源极焊盘121B，没有设置这样的部位。
即，在平面视图中，第1构造体是第1纵型MOS晶体管10B的第1源极焊盘111B，第2构造体是第2纵型MOS晶体管20B的第2源极焊盘121B，在平面视图中，第1纵型MOS晶体管10B的第1源极焊盘111B的外周所具备的角部的个数的合计与第2纵型MOS晶体管20B的第2源极焊盘121B的外周所具备的角部的个数的合计不同。
此外，在平面视图中，第1构造体是第1纵型MOS晶体管10B的第1源极焊盘111B，第2构造体是第2纵型MOS晶体管20B的第2源极焊盘121B，在平面视图中，第1纵型MOS晶体管10B的第1源极焊盘111B的面积的合计与第2纵型MOS晶体管20B的第2源极焊盘121B的面积的合计不同。
成为记号的部位X在图9E、图9F中都在平面视图中位于与半导体层40的长边端部接近的一侧，没有设置在与边界线90B接近的一侧。此外，第1源极焊盘111B的面积的合计与第2源极焊盘121B的面积的合计由于设置了成为记号的部位X而具有差异，但该面积差是与第2源极焊盘121B的面积的合计相比小于5％的大小。
因而，如图9E及图9F所示，通过具备成为记号的部位X，能够容易从表面侧(焊盘面侧)区分晶体管10B和晶体管20B，另一方面，能够尽可能地抑制在作为双重结构的纵型MOS晶体管的半导体装置1B的双向导通中产生方向差异的偏倚。
作为本实施方式3的半导体装置1B的其他实施例而表示图9G及图9H。图9G及图9H所示的半导体装置1B的例子是基于图9B所示的半导体装置1B的配置的例子。
在图9G及图9H中，在平面视图中，仅第1源极电极11B设有在角部的1处被倒角的部位X。另一方面，在第2源极电极21B，没有设置这样的部位。即，在平面视图中，第1构造体是第1纵型MOS晶体管10B的第1源极电极11B，第2构造体是第2纵型MOS晶体管20B的第2源极电极21B，第1纵型MOS晶体管10B的第1源极电极11B的外周所具备的角部的个数与第2纵型MOS晶体管20B的第2源极电极21B的外周所具备的角部的个数不同。
此外，第1构造体是第1纵型MOS晶体管10B的第1源极电极11B，第2构造体是第2纵型MOS晶体管20B的第2源极电极21B，在平面视图中，第1纵型MOS晶体管10B的第1源极电极11B的面积与第2纵型MOS晶体管20B的第2源极电极21B的面积不同。
被倒角的部位X在图9G、图9H中都在平面视图中位于与半导体层40的长边端部接近的一侧，没有设置在与边界线90B接近的一侧。此外，在被倒角的部位X中去除的第1源极电极11B的面积小于第2源极电极21B的面积的5％。进而，如图9B所示，关于第1源极电极11B被倒角的部位X，只是仅没有设置第1源极电极11B，处于原本的第1有源区域112B的范围。
因而，如图9G及图9H所示，通过具备成为记号的部位X，能够容易从表面侧(焊盘面侧)区分晶体管10B和晶体管20B，另一方面，能够尽可能地抑制在作为双重结构的纵型MOS晶体管的半导体装置1B的双向导通中产生方向差异的偏倚。
此外，在图9E至图9G所示的例子中，在平面视图中，第1栅极焊盘119B和第2栅极焊盘129B分别设置在与半导体层40的一方和另一方的长边端部分别接近的位置。此外，在平面视图中，多个第1源极焊盘111B和多个第2源极焊盘121B分别是端部为半圆形的大致长方形，全部以与半导体层40的长边平行的方向为较长方向而设置为等间隔的条状。但是，在本实施方式3(本公开)中，关于第1栅极焊盘119B、第2栅极焊盘129B以及第1源极焊盘111B、第2源极焊盘121B的数量、形状、大小、配置方式并不设置任何限制，图9E至图9H所示的不过是它们的例示。
工业实用性
本发明的具备纵型MOS晶体管的半导体装置能够作为对电流路径的导通状态进行控制的装置而广泛地利用。
标号说明
1、1A、1B 半导体装置
10、10A、10B 晶体管(第1纵型MOS晶体管)
11、11B 第1源极电极
12、13、13B 部分
14 第1源极区域
15 第1栅极导体
16 第1栅极绝缘膜
17 第1栅极沟槽
18 第1体区域
18a 第1连接部
19、19A、19B 第1栅极电极
20、20B 晶体管(第2纵型MOS晶体管)
21、21B 第2源极电极
22、23、23B 部分
24 第2源极区域
25 第2栅极导体
26 第2栅极绝缘膜
27 第2栅极沟槽
28 第2体区域
28a 第2连接部
29、29B 第2栅极电极
30 金属层
32 半导体衬底
33 低浓度杂质层或漂移层
34 层间绝缘层
35 钝化层
40 半导体层
90、90B 边界线
111、111B 第1源极焊盘
112、112A、112B 第1有源区域
113、113A、113B 第1周边区域
114、114A、114B 第1栅极布线(第1栅极流道)
114b 连接部分
115 第1栅极电阻元件
116、116A 第1EQR
119、119B 第1栅极焊盘
121、121B 第2源极焊盘
122、122B 第2有源区域
123、123B 第2周边区域
124、124B 第2栅极布线(第2栅极流道)
125 第2栅极电阻元件
126 第2EQR
129、129B 第2栅极焊盘
301 第1边
302 第2边
303 第3边
304 第4边
A1、A1B 第1区域
A2、A2B 第2区域
X 记号、成为记号的部位

Claims (18)

1.一种半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，其特征在于，
具备：
半导体衬底；
半导体层，形成在上述半导体衬底上；
第1纵型MOS晶体管，形成在上述半导体层的第1区域，具有多个第1栅极沟槽；
第2纵型MOS晶体管，在上述半导体层的平面视图中形成在与上述第1区域邻接的第2区域，具有多个第2栅极沟槽；以及
金属层，与上述半导体衬底的背面接触而形成；
上述半导体衬底是上述第1纵型MOS晶体管及上述第2纵型MOS晶体管的共通漏极区域；
在上述平面视图中，上述半导体层是矩形，上述第1区域和上述第2区域是以使上述半导体层的长边的长度与形成上述第1区域的外周的边中的最长边的长度一致的方式将上述半导体层在面积上二等分的一方和另一方；
在上述第1区域，具备对上述第1纵型MOS晶体管的导通进行控制的第1栅极电极、以及与上述第1栅极电极连接的第1栅极布线；
在上述第2区域，具备对上述第2纵型MOS晶体管的导通进行控制的第2栅极电极、以及与上述第2栅极电极连接的第2栅极布线；
在上述平面视图中，上述第1栅极电极和上述第1栅极布线所成的形状、以及上述第2栅极电极和上述第2栅极布线所成的形状，不处于以上述第1区域和上述第2区域的边界线为对称轴的线对称关系；
在上述平面视图中，上述第1栅极电极和上述第1栅极布线所成的形状、以及上述第2栅极电极和上述第2栅极布线所成的形状，不处于以上述半导体层的中心为对称中心的点对称关系。
2.如权利要求1所述的半导体装置，其特征在于，
在上述平面视图中，上述第1区域和上述第2区域分别是长方形；
在上述平面视图中，上述多个第1栅极沟槽延伸的方向是与上述第1区域的短边平行的方向。
3.如权利要求2所述的半导体装置，其特征在于，
在上述平面视图中，在形成上述第1区域的外周的4边中，设与上述边界线重叠的边为第1边，设与上述第1边对置的边为第2边，设与上述第1边及上述第2边正交并相互对置的一方为第3边而另一方为第4边，
上述第1栅极布线至少沿着上述第1边、上述第2边、上述第3边的大致全长而连续地设置；
在上述第1栅极布线中的沿着上述第1边的部分及沿着上述第2边的部分这双方，上述多个第1栅极沟槽与上述第1栅极布线相连接之处最多。
4.如权利要求3所述的半导体装置，其特征在于，
在上述平面视图中，上述第1栅极布线在沿着上述第3边的部分与上述第1栅极电极连接。
5.如权利要求2所述的半导体装置，其特征在于，
在上述平面视图中，上述多个第2栅极沟槽延伸的方向是与上述第2区域的长边平行的方向。
6.如权利要求1或2所述的半导体装置，其特征在于，
上述第1栅极电极和上述第1栅极布线相连续；
上述第2栅极电极和上述第2栅极布线不连续，上述第2栅极电极串联地经由栅极电阻元件而与上述第2栅极布线连接。
7.如权利要求3所述的半导体装置，其特征在于，
上述第1栅极布线不设置在沿着上述第4边的部分。
8.如权利要求3所述的半导体装置，其特征在于，
还在上述第1区域中具备第1EQR；
上述第1EQR沿着上述第1边、上述第2边、上述第3边的大致全长而连续地设置，不设置在沿着上述第4边的部分。
9.如权利要求7或8所述的半导体装置，其特征在于，
在上述平面视图中，上述多个第1栅极沟槽中的最接近于上述第4边的第1栅极沟槽与上述第4边之间的距离小于上述多个第1栅极沟槽中的最接近于上述第3边的第1栅极沟槽与上述第3边之间的距离。
10.如权利要求9所述的半导体装置，其特征在于，
在上述平面视图中，上述第1栅极布线，除了沿着上述第3边的部分或沿着上述第4边的部分以外，还具有将沿着上述第1边的部分与沿着上述第2边的部分最短地连接的部分。
11.如权利要求10所述的半导体装置，其特征在于，
上述第1纵型MOS晶体管的总栅极宽度与上述第2纵型MOS晶体管的总栅极宽度是同等的。
12.一种半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，其特征在于，
具备：
半导体衬底；
半导体层，形成在上述半导体衬底上；
第1纵型MOS晶体管，形成在上述半导体层的第1区域，具有多个第1栅极沟槽；
第2纵型MOS晶体管，在上述半导体层的平面视图中形成在与上述第1区域邻接的第2区域，具有多个第2栅极沟槽；以及
金属层，与上述半导体衬底的背面接触而形成；
上述半导体衬底是上述第1纵型MOS晶体管及上述第2纵型MOS晶体管的共通漏极区域；
在上述平面视图中，上述第1区域和上述第2区域是将上述半导体层在面积上二等分的一方和另一方；
在上述平面视图中，上述第1区域包括形成有上述第1纵型MOS晶体管的导通沟道的第1有源区域、以及与上述第1有源区域邻接并将上述第1有源区域包围的第1周边区域；
在上述平面视图中，上述第2区域包括形成有上述第2纵型MOS晶体管的导通沟道的第2有源区域、以及与上述第2有源区域邻接并将上述第2有源区域包围的第2周边区域；
在上述平面视图中，上述第1有源区域中具备的第1构造体的形状相比于第2构造体的形状而言具有不处于以上述第1区域和上述第2区域的边界线为对称轴的线对称关系并且不处于以上述半导体层的中心为对称中心的点对称关系的部位，上述第2构造体是在上述第2纵型MOS晶体管中具有与上述第1构造体在上述第1纵型MOS晶体管中具有的功能相同的功能的构造体，并且是上述第2有源区域中具备的构造体；
在上述平面视图中，上述第1构造体的形状具有的上述部位设在上述第1构造体中的与面向上述第2有源区域的一侧相反的位置。
13.如权利要求12所述的半导体装置，其特征在于，
上述第1构造体是上述第1纵型MOS晶体管的源极电极，上述第2构造体是上述第2纵型MOS晶体管的源极电极；
在上述平面视图中，在上述第1纵型MOS晶体管的源极电极的外周具备的角部的个数与在上述第2纵型MOS晶体管的源极电极的外周具备的角部的个数不同。
14.如权利要求12所述的半导体装置，其特征在于，
上述第1构造体是上述第1纵型MOS晶体管的源极电极，上述第2构造体是上述第2纵型MOS晶体管的源极电极；
在上述平面视图中，上述第1纵型MOS晶体管的源极电极的面积与上述第2纵型MOS晶体管的源极电极的面积不同。
15.如权利要求14所述的半导体装置，其特征在于，
在上述平面视图中，上述第1纵型MOS晶体管的源极电极的面积比上述第2纵型MOS晶体管的源极电极的面积大；
在上述平面视图中，上述第1纵型MOS晶体管的源极电极的面积与上述第2纵型MOS晶体管的源极电极的面积的差异小于上述第1纵型MOS晶体管的源极电极的面积的5％。
16.如权利要求12所述的半导体装置，其特征在于，
上述第1构造体是上述第1纵型MOS晶体管的源极焊盘，上述第2构造体是上述第2纵型MOS晶体管的源极焊盘；
在上述平面视图中，上述第1纵型MOS晶体管的源极焊盘的外周所具备的角部的个数的合计与上述第2纵型MOS晶体管的源极焊盘的外周所具备的角部的个数的合计不同。
17.如权利要求12所述的半导体装置，其特征在于，
上述第1构造体是上述第1纵型MOS晶体管的源极焊盘，上述第2构造体是上述第2纵型MOS晶体管的源极焊盘；
在上述平面视图中，上述第1纵型MOS晶体管的源极焊盘的面积的合计与上述第2纵型MOS晶体管的源极焊盘的面积的合计不同。
18.如权利要求17所述的半导体装置，其特征在于，
在上述平面视图中，上述第1纵型MOS晶体管的源极焊盘的面积的合计比上述第2纵型MOS晶体管的源极焊盘的面积的合计大；
在上述平面视图中，上述第1纵型MOS晶体管的源极焊盘的面积的合计与上述第2纵型MOS晶体管的源极焊盘的面积的合计的差异小于上述第1纵型MOS晶体管的源极焊盘的面积的合计的5％。
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