CN113314527A - 半导体装置 - Google Patents

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Abstract

半导体装置(1)具有在平面视中在矩形状的半导体层(40)的第一区域(A1)中形成的晶体管(10)和在第二区域(A2)中形成的晶体管(20)，在半导体层(40)的表面具有第一源极焊盘(111)、第一栅极焊盘(119)、第二源极焊盘(121)以及第二栅极焊盘(129)，在平面视中，晶体管(10)和晶体管(20)在第一方向上排列，第一栅极焊盘(119)配置为，在与半导体层(40)的第一方向的一方的长边或另一方的长边之间、以及与第一区域(A1)和第二区域(A2)的边界之间，完全没有夹着第一源极焊盘(111)，第二栅极焊盘(129)配置为，在与一方的长边或另一方的长边之间、以及与边界之间，完全没有夹着第二源极焊盘(121)。

Description

半导体装置
本申请是申请日为2019/12/11、申请号为“201980011535.X”、发明名称为“半导体装置”的中国专利申请的分案申请。
技术领域
本发明涉及半导体装置，尤其涉及芯片尺寸封装型的半导体装置。
背景技术
以往，已知被安装于安装基板、对安装基板中的电流路径的导通状态和非导通状态进行切换的半导体装置(例如，参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2019－129308号公报
发明内容
通常，在安装基板中流过大电流的电流路径被设计成使导通电阻降低。因此，安装于安装基板的、对流过大电流的电流路径的导通状态和非导通状态进行切换的半导体装置被希望具有适于该电流路径的导通电阻的降低的特征。
因此，本发明的目的在于，提供具有适于所安装的安装基板中的电流路径的导通电阻的降低的特征的半导体装置。
本发明的一形态的半导体装置，是能够进行倒装的芯片尺寸封装型的半导体装置，具有：半导体层；金属层，与上述半导体层的背面接触而形成，厚度为10μm以上；第一纵型MOS晶体管，形成在上述半导体层内的第一区域；以及第二纵型MOS晶体管，在上述半导体层的平面视图中形成在上述半导体层内的邻接于上述第一区域的第二区域。上述第一区域和上述第二区域是将上述半导体层按面积进行二等分的一方和另一方，上述第一纵型MOS晶体管的构成部分设置在上述第一区域，上述第二纵型MOS晶体管的构成部分设置在上述第二区域。在上述平面视图中，上述半导体层的上述第一纵型MOS晶体管和上述第二纵型MOS晶体管在第一方向上排列，上述半导体层是以上述第一方向为长边的长方形，上述第一区域与上述第二区域的边界包括与上述第一方向正交的一个以上的部分和与上述第一方向平行的一个以上的部分。上述半导体层具有半导体基板，上述第一纵型MOS晶体管在上述半导体层的表面具有当上述倒装时被与安装基板相接合的多个第一源极焊盘以及第一栅极焊盘，上述第二纵型MOS晶体管在上述半导体层的表面具有当上述倒装时被与安装基板相接合的多个第二源极焊盘以及第二栅极焊盘，上述半导体基板作为上述第一纵型MOS晶体管以及上述第二纵型MOS晶体管的共通漏极区域发挥功能。在上述平面视图中，在上述第一方向上流动主电流。上述第一栅极焊盘被配置为，在与上述半导体层的4个边中的平行于上述第一方向且最接近的第一边之间完全没有夹着上述多个第一源极焊盘，进而，上述第一栅极焊盘被配置为，在与上述第一方向上的上述边界之间完全没有夹着上述多个第一源极焊盘，上述第二栅极焊盘被配置为，在与上述半导体层的4个边中的平行于上述第一方向且最接近的第二边之间完全没有夹着上述多个第二源极焊盘，进而，上述第二栅极焊盘被配置为，在与上述第一方向上的上述边界之间完全没有夹着上述多个第二源极焊盘。上述第二边是与上述第一边对置的边。在上述平面视图中，相对于将上述半导体层在上述第一方向上二等分的中央线，上述第一栅极焊盘以及上述第二栅极焊盘分别被配置为与上述中央线接触。上述多个第一源极焊盘的每一个以及上述多个第二源极焊盘的每一个是长度方向与上述第一方向平行的大致长方形，上述多个第一源极焊盘以条状配置，上述多个第二源极焊盘以条状配置。
根据本发明的一形态的半导体装置，能够提供具有适于所安装的安装基板中的电流路径的导通电阻的降低的特征的半导体装置。
附图说明
图1是表示实施方式的半导体装置的构造的一例的剖面图。
图2A是表示实施方式的半导体装置的电极结构的一例的俯视图。
图2B是表示实施方式的半导体装置中流动的主电流的剖面图。
图3是表示实施方式的半导体装置的向充放电电路的应用例的电路图。
图4A是表示实施方式的半导体装置与实施方式的印刷布线基板以及印刷布线基板上的布线图案之间的关系的示意图其1。
图4B是表示实施方式的半导体装置与实施方式的印刷布线基板以及印刷布线基板上的布线图案之间的关系的示意图其2。
图5A是表示第一比较例的半导体装置与第一比较例的印刷布线基板以及印刷布线基板上的布线图案之间的关系的示意图其1。
图5B是表示第一比较例的半导体装置与第一比较例的印刷布线基板以及印刷布线基板上的布线图案之间的关系的示意图其2。
图6A是表示实施方式的印刷布线基板中流过电流的形态的示意图。
图6B是表示第二比较例的印刷布线基板中流过电流的形态的示意图。
图7A是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图7B是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图7C是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图7D是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图7E是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图7F是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图7G是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图8A是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图8B是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图8C是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图8D是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图9A是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图9B是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图10是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图11是表示实施方式的半导体装置的一例的电路图。
图12是表示实施方式的半导体装置的构造的一例的剖面图。
图13是表示实施方式的双向齐纳二极管的俯视透视图。
图14是表示实施方式的双向齐纳二极管的剖面图。
图15是表示实施方式的半导体装置中流过的浪涌电流的典型路径的示意图。
图16是表示实施方式的半导体装置翘曲的形态的剖面图。
图17是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图18A是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图18B是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图18C是表示实施方式1的半导体装置的源极电极的配置例的示意图。
图18D是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图18E是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图19是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图20A是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
图20B是表示实施方式1的半导体装置的电极焊盘的配置例的示意图。
具体实施方式
以下说明的实施方式均用来表示本发明的一具体例。以下的实施方式中所示的数值、形状、材料、构成要素、构成要素的配置位置以及连接形态等作为一例而并不意欲限定本发明。
本发明中，所谓“A与B被电连接”，包括A与B经由布线而直接连接的情况、A与B不经由布线而直接连接的情况、以及A与B经由电阻成分(电阻元件、电阻布线)而间接连接的情况。
(实施方式)
[1.半导体装置的构造]
以下，说明实施方式的半导体装置的构造。实施方式的半导体装置，是在半导体基板上形成了2个纵型MOS(Metal Oxide Semiconductor)晶体管的能够进行倒装的芯片尺寸封装(Chip Size Package：CSP)型的半导体器件。上述2个纵型MOS晶体管是功率晶体管，是所谓沟槽MOS型FET(Field Effect Transistor)。
图1是表示实施方式的半导体装置1的构造的一例的剖面图。图2A是表示半导体装置1的电极结构的一例的俯视图。图2B是表示流过半导体装置1的主电流的剖面图。主电流是成为电路中流动的电流的主成分的电流，是在设计的方向上流过设计的电流路径的电流，并且将漏电流及浪涌电流除外。虽然后述，但在半导体装置1的内部进行理解的情况下是指图2B中双向箭头所示的路径中流动的电流，当在平面视图中观察半导体装置1时是指在半导体装置1的内部沿水平方向流动的电流(即在图2B的金属层30或半导体基板32内部沿水平方向流动的电流)。此外，如果利用后述的图4B来表示，则在平面视图中理解包括所安装的半导体装置1的印刷布线基板50以及布线图案51～53的情况下，是指从左向右或从右向左流动的电流。图1及图2B表示图2A的I－I处的剖切面。
如图1及图2A所示，半导体装置1具有半导体层40、金属层30、在半导体层40内的第一区域A1形成的第一纵型MOS晶体管10(以下也称作“晶体管10”)、以及在半导体层40内的第二区域A2形成的第二纵型MOS晶体管20(以下也称作“晶体管20”)。这里，如图2A所示，第一区域A1和第二区域A2在半导体层40的平面视中相互邻接。
半导体层40由半导体基板32与低浓度杂质层33层叠而构成。
半导体基板32配置在半导体层40的背面侧，由包含第1导电型的杂质的硅构成。
低浓度杂质层33配置在半导体层40的表面侧，与半导体基板32接触而形成，包括与半导体基板32的第1导电型的杂质浓度相比为低浓度的第1导电型的杂质。低浓度杂质层33例如可以通过外延生长而形成在半导体基板32上。
金属层30与半导体层40的背面侧接触而形成，由银(Ag)或铜(Cu)构成。另外，在金属层30中，也可以微量地含有在金属材料的制造工序中作为杂质而混入的金属以外的元素。此外，金属层30形成或不形成于半导体层40的背面侧的整个面都可以。
此外，如图1及图2A所示，晶体管10中，在半导体层40的表面(即，低浓度杂质层33的表面)，具有在倒装时经由接合材料而与安装基板相接合的多个(这里是6个)第一源极焊盘111(这里是第一源极焊盘111a，111b，111c，111d，111e以及111f)、以及第一栅极焊盘119。此外，晶体管20中，在半导体层40的表面(即，低浓度杂质层33的表面)，具有在倒装时经由接合材料而与安装基板相接合的多个(这里是6个)第二源极焊盘121(这里是第二源极焊盘121a，121b，121c，121d，121e以及121f)、以及第二栅极焊盘129。
如图1、图2A以及图2B所示，在平面视中，半导体层40是矩形形状，晶体管10和晶体管20在第一方向上排列，在第一方向上流过主电流。这里，在平面视中，半导体层40是具有与第一方向平行的一方的长边91和另一方的长边92、以及与第一方向正交的方向的一方的短边93和另一方的短边94的长方形。即，这里，半导体层40是以第一方向为长边的长方形。
图2A中，中央线90是在半导体层40的平面视图中将长方形的半导体层40在第一方向上进行二等分的线。因而，中央线90在半导体层40的平面视图中是与第一方向正交的方向的直线。如后述那样，在将半导体装置1向印刷布线基板上进行倒装时，中央线90在半导体层40的平面视图中与在印刷布线基板上布线图案一度中断的部位(间隙)大致一致。
边界90C是第一区域A1与第二区域A2的边界。边界90C在半导体层40的平面视图中将半导体层40按面积进行2等分，但并不必须是一直线。在半导体层40的平面视图中，中央线90与边界90C既有一致的情况也有不一致的情况。
如图2A所示，第一栅极焊盘119配置为，在半导体层40的平面视图中，在与一方的长边91之间、以及与第一方向上的边界90C之间，完全没有夹着多个第一源极焊盘111。
多个第一源极焊盘111在半导体层40的平面视图中包括多个大致长方形的第一源极焊盘111(这里是全部的第一源极焊盘111)，这些多个大致长方形的第一源极焊盘111以条状配置，并且各自的长度方向平行于一方的长边91以及另一方的长边92。
第二栅极焊盘129配置为，在半导体层40的平面视图中，在与另一方的长边92之间、以及与第一方向上的边界90C之间，完全没有夹着多个第二源极焊盘121。
多个第二源极焊盘121在半导体层40的平面视图中包括多个大致长方形的第二源极焊盘121(这里是全部的第二源极焊盘121)，这些多个大致长方形的第二源极焊盘121以条状配置，并且各自的长度方向平行于一方的长边91以及另一方的长边92。
另外，第一栅极焊盘119的数量以及第二栅极焊盘129的数量分别并不必须限定于图2A所例示的1个，也可以是2以上的多个。此外，第一栅极焊盘119以及第二栅极焊盘129分别可以如图2A所例示的那样为大致圆形，也可以不是大致圆形。
另外，多个第一源极焊盘111的数量以及多个第二源极焊盘121的数量分别并不必须限定于图2A所例示的6个，也可以是6个以外的多个。此外，多个大致长方形的第一源极焊盘111不限于图2A那样的配置，也可以平行于一方的短边93以及另一方的短边94且以条状配置，此外，多个大致长方形的第二源极焊盘121不限于图2A那样的配置，也可以平行于一方的短边93以及另一方的短边94且以条状配置。
如图1及图2A所示，在低浓度杂质层33的第一区域A1，形成有包含与第1导电型不同的第2导电型的杂质的第一体(body)区域18。在第一体区域18，形成有包含第1导电型的杂质的第一源极区域14、第一栅极导体15以及第一栅极绝缘膜16。第一源极电极11包括部分12和部分13，部分12经由部分13而与第一源极区域14以及第一体区域18连接。第一栅极导体15与第一栅极焊盘119电连接。
第一源极电极11的部分12是在倒装中的回流时与焊料相接合的层，作为不被限定的一例，可以由包括镍、钛、钨、钯中的任一个以上的金属材料构成。在部分12的表面，可以施以金等的镀覆。
第一源极电极11的部分13是将部分12与半导体层40连接的层，作为不被限定的一例，可以由包括铝、铜、金、银中的任一个以上的金属材料构成。
在低浓度杂质层33的第二区域A2，形成有包含第2导电型的杂质的第二体区域28。在第二体区域28，形成有包含第1导电型的杂质的第二源极区域24、第二栅极导体25以及第二栅极绝缘膜26。第二源极电极21包括部分22和部分23，部分22经由部分23而与第二源极区域24以及第二体区域28连接。第二栅极导体25与第二栅极焊盘129电连接。
第二源极电极21的部分22是在倒装中的回流时与焊料相接合的层，作为不被限定的一例，可以由包含镍、钛、钨、钯中的任一个以上的金属材料构成。在部分22的表面，可以施以金等的镀覆。
第二源极电极21的部分23是将部分22与半导体层40连接的层，作为不被限定的一例，可以由包含铝、铜、金、银中的任一个以上的金属材料构成。
通过晶体管10以及晶体管20的上述结构，低浓度杂质层33和半导体基板32作为将晶体管10的第一漏极区域以及晶体管20的第二漏极区域共通化的共通漏极区域发挥功能。
此外，如图2B所示，半导体装置1以从第一源极电极11经由第一漏极区域、金属层30以及第二漏极区域的直到第二源极电极21的双向路径为主电流路径。
如图1所示，第一体区域18被具有开口的层间绝缘层34覆盖，并设有穿过层间绝缘层34的开口而与第一源极区域14连接的第一源极电极11的部分13。层间绝缘层34以及第一源极电极的部分13被具有开口的钝化层35覆盖，并设有穿过钝化层35的开口而与第一源极电极的部分13连接的部分12。
第二体区域28被具有开口的层间绝缘层34覆盖，并设有穿过层间绝缘层34的开口而与第二源极区域24连接的第二源极电极21的部分23。层间绝缘层34以及第二源极电极的部分23被具有开口的钝化层35覆盖，并设有穿过钝化层35的开口而与第二源极电极的部分23连接的部分22。
因而，多个第一源极焊盘111以及多个第二源极焊盘121分别是指，第一源极电极11以及第二源极电极21在半导体装置1的表面局部地露出的区域、所谓的端子的部分。同样，第一栅极焊盘119以及第二栅极焊盘129分别是指，第一栅极电极19(图1、图2A、图2B中未图示。参照后述的图3。)以及第二栅极电极29(图1、图2A、图2B中未图示。参照后述的图3。)在半导体装置1的表面局部地露出的区域、所谓的端子的部分。在本说明书中，将源极焊盘和栅极焊盘总称为“电极焊盘”。
此外，半导体装置1中的各构造体的标准设计例是，半导体层40的厚度为10―90μm，金属层30的厚度为10―90μm，层间绝缘层34与钝化层35的厚度之和为3－13μm。
[2.半导体装置的动作]
在半导体装置1中，例如可以是，将第1导电型设为N型，将第2导电型设为P型，第一源极区域14、第二源极区域24、半导体基板32以及低浓度杂质层33是N型半导体，并且，第一体区域18以及第二体区域28是P型半导体。
此外，在半导体装置1中，例如可以是，将第1导电型设为P型，将第2导电型设为N型，第一源极区域14、第二源极区域24、半导体基板32以及低浓度杂质层33是P型半导体，并且，第一体区域18以及第二体区域28是N型半导体。
在以下的说明中，假设晶体管10和晶体管20是将第1导电型设为N型且将第2导电型设为P型的所谓N沟道型晶体管的情况，对半导体装置1的导通动作进行说明。
在半导体装置1中，如果向第一源极电极11施加高电压且向第二源极电极21施加低电压、以第二源极电极21为基准向第二栅极电极29(第二栅极导体25)施加阈值以上的电压，则在第二体区域28中的第二栅极绝缘膜26的附近形成导通沟道。结果，在第一源极电极11－第一体区域18－低浓度杂质层33－半导体基板32－金属层30－半导体基板32－低浓度杂质层33－形成于第二体区域28的导通沟道－第二源极区域24－第二源极电极21这样的路径中流过主电流，半导体装置1成为导通状态。另外，在该主电流路径中的、第一体区域18与低浓度杂质层33的接触面存在PN结，作为体二极管(body diode)发挥功能。此外，该主电流主要流过金属层30，所以通过使金属层30较厚，主电流路径的剖面积扩大，半导体装置1的接通电阻(on resistance)能够降低。该导通状态是与后述的图3中的充电对应的状态。
同样，在半导体装置1中，如果向第二源极电极21施加高电压且向第一源极电极11施加低电压、以第一源极电极11为基准向第一栅极电极19(第一栅极导体15)施加阈值以上的电压，则在第一体区域18中的第一栅极绝缘膜16的附近形成导通沟道。结果，在第二源极电极21－第二体区域28－低浓度杂质层33－半导体基板32－金属层30－半导体基板32－低浓度杂质层33－形成于第一体区域18的导通沟道－第一源极区域14－第一源极电极11这样的路径中流过主电流，半导体装置1成为导通状态。另外，在该主电流路径中的、第二体区域28与低浓度杂质层33的接触面存在PN结，作为体二极管发挥功能。该导通状态是与后述的图3中的放电对应的状态。
[3.兼顾半导体装置的翘曲降低与低接通电阻的结构]
图3是表示半导体装置1向智能手机、平板电脑等的锂离子电池组所使用的充放电电路的应用例的电路图。该应用例中，半导体装置1根据从控制IC2向第一栅极电极19以及第二栅极电极29提供的控制信号，控制从电池3向负载4的放电动作以及从负载4向电池3的充电动作。这样，在作为智能手机、平板电脑等的锂离子电池组所使用的充放电电路而应用半导体装置1的情况下，从缩短充电时间及实现急速充电的制约出发，作为一例，作为20V耐压规格，半导体装置1的接通电阻被要求在2.2～2.4mΩ以下。
[4.半导体装置的安装、电路设计和导通电阻降低]
此外，半导体装置1在作为安装基板的印刷布线基板上以倒装方式被安装而使用。
图4A、图4B是表示在将半导体装置1向印刷布线基板50安装时的半导体装置1与印刷布线基板50以及在印刷布线基板50上配置的布线图案51～53之间的关系的示意图。图4A、图4B以及后述的图5B、6A、6B中，将第一晶体管以及第二晶体管分别记载为FET1以及FET2。
在印刷布线基板50中基于任意的设计而配置布线图案51～53，但在主要使用锂离子电池组的智能手机、平板电脑等的充放电中，根据电流的通断(on off)来控制从电池的放电动作和向电池的充电动作，因此在印刷布线基板50上配置的布线图案51～53以夹着间隙(分离)54且半导体装置1跨间隙54的方式而被安装。在图4B中，在图的中央位置，布线图案51、53夹着间隙54。
在进行倒装的半导体装置1中，多个第一源极焊盘111a～111f的每一个、和与它们对应而配置在布线图案51上的多个第一安装源极焊盘511a～511f的每一个经由焊料等导电性接合材料而被接合。以下，有时将多个第一安装源极焊盘511a～511f简称“多个第一安装源极焊盘511”。同样，多个第二源极焊盘121a～121f的每一个、和与它们对应而配置在布线图案53上的多个第二安装源极焊盘521a～521f的每一个经由焊料等导电性接合材料而被接合。以下，有时将多个第二安装源极焊盘521a～521f简称“多个第二安装源极焊盘521”。此外，第一栅极焊盘119以及第二栅极焊盘129的每一个、和与它们对应而配置在布线图案52上的第一安装栅极焊盘519以及第二安装栅极焊盘529的每一个经由焊料等导电性接合材料而被接合。以后，以使用焊料作为导电性接合材料的情况为例。在将焊料用作接合材料的情况下，进行回流安装并进行250℃左右的热处理。
这里，为了方便，关于流过印刷布线基板50上的布线图案51、53的主电流，设想图4B的从左向右流动(对应于图3中的充电)的状况，对图4B与图3的关联进行叙述。在图4B以及后述的图5B、6A、6B中，将主电流用空白箭头示意性表示。图3中，将电池3与半导体装置1的第一源极电极11相连的布线相当于图4B的布线图案51。布线图案51经由多个第一安装源极焊盘511、焊料、多个第一源极焊盘111，向第一源极电极11连接。图3中从控制IC2向半导体装置1的第一栅极电极19(第二栅极电极29)相连的布线相当于图4B的布线图案52。布线图案52经由第一安装栅极焊盘519(第二安装栅极焊盘529)、焊料、第一栅极焊盘119(第二栅极焊盘129)，向第一栅极电极19(第二栅极电极29)连接。图3中，从半导体装置1的第二源极电极21向负载4相连的布线相当于图4B的布线图案53。布线图案53从第二源极电极21经由多个第二源极焊盘121、焊料、多个第二安装源极焊盘521，向负载4连接。
返回到半导体装置1、以及与安装半导体装置1的印刷布线基板50及布线图案51～53相关的内容。半导体装置1以跨越夹着间隙54的布线图案51、53的形态而被安装。半导体装置1只要不向第二栅极电极29(第二栅极焊盘129)施加阈值电压以上的电压就不流过电流。
如果向第二栅极电极29施加阈值电压以上的电压，则半导体装置1的主电流路径开启，在印刷布线基板50上的布线图案51、53中流过电流。一旦主电流路径开启，则半导体装置1在功能上与电阻体及发热体相同。因而，如在智能手机、平板电脑等的锂离子电池组中使用的情况那样，在向预计长时间使导通状态持续的电路的应用中，电路的主电流路径的导通电阻的降低从电路的低耗电、散热性提高的观点来看是重要的。因此，希望的是，使电路的主电流路径中尽量不存在成为妨碍的电阻体。
此外，将包括半导体装置1的电路整体的导通时的电阻称作导通电阻，另一方面，将导通状态下的仅半导体装置1内部的电阻称作接通电阻。此外，在将印刷布线基板50进行平面观察时，将在印刷布线基板50上流动电流的区域称作电力线(power line)。以图4B来说，电力线当电流流过布线图案51、53时是具有与布线图案51、53大致相同宽度的直线状，当电流越过间隙54(在半导体装置1中流动主电流)时成为具有与半导体装置1的短边长(平行于与主电流流动的方向正交的方向的边长)大致相同宽度的直线状。为了降低导通电阻，要求设计为，电力线的宽度尽量宽，并且在电力线中尽量不配置电阻体等妨碍物。
优选将器件设计成，在具有跨越间隙54的功能的半导体装置1中，在电力线中主电流流动的方向上晶体管10(或者第一区域A1)与晶体管20(或者第二区域A2)在平面视中邻接。因而，边界90C是与流动主电流的方向大致正交的方向，即使不与中央线90完全一致，具有重叠部分的情况也较多。
利用图5A、图5B说明上述内容。图5A、图5B是表示在将第一比较例的半导体装置向第一比较例的印刷布线基板进行安装时的第一比较例的半导体装置、与第一比较例的印刷布线基板以及第一比较例的印刷布线基板上配置的布线图案1051、1053之间的关系的示意图。
如果图5A所示那样，在第一比较例的半导体装置中，在与从左向右流动的主电流的朝向正交的方向上，晶体管1010(或第一区域A1001)与晶体管1020(或第二区域A1002)以邻接的方式配置，则如图5B所示，仅形成以下路径：从左侧流过布线图案1051的电流在第一比较例的半导体装置中一度向90°正交的方向弯折流动、并再次改变90°朝向而向右方流过布线图案1053。与图4B对比是明确的，但图5B那样的情况下，必须将有限的第一比较例的印刷布线基板的宽度分为2份而形成布线图案1051、1053，因此无法使布线图案的宽度即电力线的宽度足够大。因而，优选的是，晶体管10(或第一区域A1)与晶体管20(或第二区域A2)在平面视中在主电流流动的方向上邻接。
关于在电力线中尽量不配置电阻体这一点，形成本发明的主旨，利用图6A、图6B，将半导体装置1与第二比较例的半导体装置进行比较，对半导体装置1的效果进行说明。第二比较例是以往例的典型的1个。
图6A是表示安装半导体装置1的印刷布线基板50中流过主电流的形态的示意图。这里，为了方便，设想流过印刷布线基板50上的布线图案51、53的主电流从图6A的左向右流动的情况。
图6B是表示安装第二比较例的半导体装置的第二比较例的印刷布线基板中流过主电流的形态的示意图。这里，为了方便，设想流过第二比较例的印刷基板上的布线图案1151、1153的主电流从图6B的左向右流动的情况。
半导体装置1和第二比较例的半导体装置都是同一芯片尺寸。
半导体装置1中，在半导体层40的平面视中，第一栅极焊盘119以及第二栅极焊盘129分别配置在一方的长边91以及另一方的长边92附近，相对于此，第二比较例的半导体装置中，不同点在于，在半导体层的平面视中，第一栅极焊盘1119以及第二栅极焊盘1129分别配置在一方的短边1193以及另一方的短边1194的中央附近。
半导体装置1与第二比较例的半导体装置中，多个第一源极焊盘111的总面积与多个第一源极焊盘1111的总面积相等，多个第二源极焊盘121的总面积与多个第二源极焊盘1121的总面积相等。因此，在半导体装置1与第二比较例的半导体装置中，不存在多个源极焊盘的总面积的差异对接通电阻带来的影响。此外，不存在对器件的功能、特性带来影响的构造的差异及不同点。
原本在半导体装置1以及第二比较例的半导体装置(以下，在不区分它们的情况下，作为它们的总称，也简称“半导体装置”)的栅极电极(或栅极焊盘)及其附近区域，具备在半导体装置中的主电流路径中流过电流的控制功能。为了降低半导体装置的接通电阻，要求尽可能宽地确保主电流路径(有源区域(半导体装置1中是图1中的虚线内))，但是栅极电极及其附近区域作为控制功能部分而必须视为侵占主电流路径(有源区域(半导体装置1中是图1中的虚线内))的导通妨碍区域。即，对于栅极电极及其附近区域而言，在半导体装置的功能方面是必要不可欠缺的区域，但是另一方面，成为为了降低接通电阻而希望尽量缩小的区域。
基于上述那样的考量，如果将半导体装置与第二比较例的半导体装置相比较，则在第二比较例的半导体装置中，第一栅极焊盘1119以及第二栅极焊盘1129被配置在电力线的中央，成为妨碍导通的部分。
此外，在第二比较例的半导体装置中，在以电路整体来理解的情况下，从附图的左侧起在布线图案1151的宽度整体中流动的主电流由于第一栅极焊盘1119配置在电力线的宽度的中央，所以为了避开它从而流动被切断(参照图6B)。被切断了的主电流在第二比较例的半导体装置的中央附近进行合流，但由于第二栅极焊盘1129配置在电力线的宽度的中央，因此再度切断而流动，并朝向附图右侧。
相对于此，半导体装置1中，第一栅极焊盘119以及第二栅极焊盘129靠近电力线的端部而配置，不易成为导通的妨碍。
此外，在半导体装置1中，在以电路整体来理解的情况下，从附图的左侧起在布线图案51的宽度整体中流动的主电流由于第一栅极焊盘119以及第二栅极焊盘129靠近电力线的端部而配置，由此流动不会被切断(参照图6A)。主电流除了半导体装置1的短边侧的宽度的限制以外不受任何妨碍，在将其流动大体维持的状态下，从附图左侧向右侧流动。
由此，半导体装置1相比于第二比较例的半导体装置，主电流的流动被妨碍的作用较少，可以说在抑制导通电阻的增大方面更有效果。
另外，所谓第一栅极焊盘119以及第二栅极焊盘129靠近电力线的端部是指，第一栅极焊盘119以及第二栅极焊盘129分别配置成，在与半导体装置1的平行于第一方向的一方的长边91以及另一方的长边92之间，完全没有夹着多个第一源极焊盘111以及多个第二源极焊盘121。
此外，在半导体装置1中，第一栅极焊盘119不仅靠近电力线的端部，还被配置于在与第一方向上的边界90C之间不夹着其他多个第一源极焊盘111的位置。同样，第二栅极焊盘129不仅靠近电力线的端部，还被配置于在与第一方向上的边界90C之间不夹着多个第二源极焊盘121的位置。即，在半导体装置1的平面视中，第一栅极焊盘119以及第二栅极焊盘129分别配置在边界90C附近。如果是这样的配置，则与在其他位置配置栅极焊盘的情况相比，妨碍主电流的直线流动的作用几何学地进一步较少。因而得到抑制导通电阻的增大的效果。
发明者通过进行仔细研究、实验从而得到了上述认识。并且，基于上述认识，想到了在整体电路中在导通电阻的降低方面具有效果的半导体装置1。
半导体装置1是能够进行倒装的芯片尺寸封装型的半导体装置，具有半导体层、与上述半导体层的背面接触地形成的金属层、在上述半导体层内的第一区域中形成的第一纵型MOS晶体管、以及在上述半导体层的平面视中在上述半导体层内邻接于上述第一区域的第二区域中形成的第二纵型MOS晶体管，上述半导体层具有半导体基板，上述第一纵型MOS晶体管和上述第二纵型MOS晶体管分别在上述半导体层的表面具有当上述倒装时被接合于安装基板的多个第一源极焊盘及第一栅极焊盘、以及多个第二源极焊盘及第二栅极焊盘，上述半导体基板作为上述第一纵型MOS晶体管以及上述第二纵型MOS晶体管的共通漏极区域发挥功能，在上述平面视中，上述半导体层为矩形形状，上述第一纵型MOS晶体管和上述第二纵型MOS晶体管在第一方向上排列，在上述第一方向上流动主电流，上述第一栅极焊盘配置成，在与上述半导体层的4个边中的平行于上述第一方向且最接近的第一边之间、以及与上述第一方向上的上述第一区域与上述第二区域的边界之间，完全没有夹着上述多个第一源极焊盘，上述第二栅极焊盘配置成，在与上述半导体层的4个边中的平行于上述第一方向且最接近的第二边之间、以及与上述第一方向上的上述边界之间，完全没有夹着上述多个第二源极焊盘。
根据上述结构的半导体装置1，在电力线中成为妨碍物的作为电流的控制功能部分的第一栅极焊盘119以及第二栅极焊盘129靠近电力线的端部而配置，因此不会有主电流被切断而流动的情况，对于抑制导通电阻的增大是有效的。
此外，第一栅极焊盘119以及第二栅极焊盘129由于分别配置在边界90C附近，所以与在其他位置具备栅极焊盘的情况相比，妨碍主电流的直线流动的作用几何学地进一步较少，使导通电阻不必要增大的隐患进一步较少。
图7A～图7G、图8A～图8D、图9A、9B是表示满足上述结构的半导体装置1的条件的电极焊盘的配置例的示意图。
半导体装置1的形状例如如图9A、图9B所示那样，半导体层40可以是大致正方形。此时半导体层40不成立长边、短边这样的表现，但利用作为晶体管10(或第一区域A1)和晶体管20(或第二区域A2)的排列方向的第一方向、以及与第一方向正交的方向这样的表现，来描述与半导体装置1的电极焊盘的配置的关系性。
作为第一栅极焊盘119以及第二栅极焊盘129不成为电力线的妨碍的结构，半导体装置1优选的是使上述第二边成为与上述第一边对置的边。
通过这样构成，能够提高半导体装置1的主电流的流动被第一栅极焊盘119以及第二栅极焊盘129妨碍的影响的对称性。如果考虑半导体装置1的主电流在双向上具有路径的情况，则如果晶体管10与晶体管20是线对称或点对称的电极焊盘的配置，则得到主电流方向的正反的差异中的导通特性以及发热特性的偏倚不易产生的效果，从而上述结构是优选的。例如如果搭载智能手机、平板电脑等的锂离子电池组利用半导体装置1的电路，则充电、放电均不需要特别设置任何处理的差异。
此外，根据上述结构的半导体装置1，还能够将作为主电流的控制功能部分的第一栅极焊盘119以及第二栅极焊盘129配置在中央线90的附近(特别是中央线的正上方)。作为配置第一栅极焊盘119以及第二栅极焊盘129的区域，通过利用半导体装置1的中央线90附近，从而能够将原本没有形成主电流路径(有源区域，图1中的虚线内)的区域以某种程度活用作配置栅极焊盘的区域，从而与在其他位置配置栅极焊盘的情况相比，能够抑制有源区域被侵占的比例。由于该效果，接通电阻的降低成为可能。此外，还能够期待通过接通电阻的降低而抑制发热的效果。
进而，根据上述结构的半导体装置1，具有半导体装置1的进一步的接通电阻降低的效果。原本在第一区域A1与第二区域A2的边界90C，为了避免多个第一源极焊盘111与多个第二源极焊盘121的短路，当然设计空出稍大间隔的配置。比较图6A和图6B则是明确的，但上述结构的半导体装置1中，为了将原本什么都没设置的该间隔有效利用于设置栅极焊盘，源极焊盘能够占有的面积在其他部分增加。因而，相应地，能够使多个第一源极焊盘111以及多个第二源极焊盘121的总面积增大。即，能够享受接通电阻降低的效果。
此外，如图7C所示，多个第一源极焊盘111以及多个第二源极焊盘121也可以在长度方向上进一步分离为多个。这样的情况下，减轻在安装时焊料露出等安装上的不良情况的效果提高。此外，得到后述的底部填充(underfill)材料的浸透容易进行的效果。但是，如果使多个第一源极焊盘111的总面积以及多个第二源极焊盘121的总面积过小则出现接通电阻增大的副作用。因此，是否将多个第一源极焊盘111以及多个第二源极焊盘121在长度方向上进一步分离为多个成为接通电阻降低与安装不良情况减轻的折中关系。
另外，图7A～图7D中，图示了在与中央线90不一致的位置存在边界90C的结构的例子，但边界90C的位置不需要一定限制在图7A～图7D中图示那样的位置。
此外，如图7D所示，第一栅极焊盘119以及第二栅极焊盘129可以分别存在多个。1个以上的第一栅极焊盘119(图7D中是2个，即第一栅极焊盘119A与第一栅极焊盘119B)以及1个以上的第二栅极焊盘129(图7D中是2个，即第二栅极焊盘129A与第二栅极焊盘129B)各自的形状不需要限定为大致圆形，进而，该形状也不需要在栅极焊盘间统一。
在第一栅极焊盘119有多个的情况下，重要的是，将多个第一栅极焊盘119分别配置为，在与半导体层40的平行于第一方向的边之间、或者在与第一方向上的边界90C之间完全没有夹着多个第一源极焊盘111，但其他第一栅极焊盘119可以被夹着配置。同样，重要的是，在第二栅极焊盘129有多个的情况下，将多个第二栅极焊盘129分别配置为，在与半导体层40的平行于第一方向的边之间、或者在与第一方向上的边界90C之间完全没有夹着多个第二源极焊盘121，但其他第二栅极焊盘129可以被夹着配置。
进而，多个第一源极焊盘111以及多个第二源极焊盘121分别不限于大致长方形，如图7E所示，也可以是大致圆形的群。但是，各群优选在第一方向上以带状配置。这里，以带状配置意味着对象物在某方向上限制在一定宽度之中而配置。在是如图7E所示那样各源极焊盘为大致圆形的群的情况下，将各群称为第一源极焊盘111a等。
如图9B所示，半导体层40为大致正方形的情况下，也可以是源极焊盘的形状为大致圆形的群。
进而，半导体装置1优选的是，在上述平面视中，相对于将上述半导体层在上述第一方向上二等分的中央线，上述第一栅极焊盘以及上述第二栅极焊盘分别配置为与上述中央线接触。
通过这样的结构，能够使半导体装置1的主电流的流动被第一栅极焊盘119以及第二栅极焊盘129妨碍的影响的对称性进一步提高。
上述结构的半导体装置1例如在图7B中图示。图7B中图示的半导体装置1中，若着眼于半导体装置1的局部区域，则第一局部区域191例如与图8D中图示的半导体装置1的第一局部区域291相比，考虑从晶体管10侧向晶体管20侧的主电流的流动的情况、与考虑从晶体管20侧向晶体管10侧的主电流的流动的情况的对称性进一步变高。同样，图7B中图示的半导体装置1中，第二局部区域192例如与在图8D中图示的半导体装置1的第二局部区域292相比，考虑从晶体管10侧向晶体管20侧的主电流的流动的情况、与考虑从晶体管20侧向晶体管10侧的主电流的流动的情况的对称性进一步变高。
这样，根据上述结构的半导体装置1，局部地理解半导体装置1的情况下的、半导体装置1的主电流的流动被第一栅极焊盘119以及第二栅极焊盘129妨碍的影响的对称性进一步提高。
此外，由于能够进一步抑制栅极电极侵占有源区域的比例，所以能够期待由该效果带来的导通电阻的降低以及进一步抑制发热的效果。进而，在第一区域A1与第二区域A2的边界90C附近，能够更有效地利用原本什么都没设置的间隔，因此能够进一步增大多个第一源极焊盘111以及多个第二源极焊盘121的总面积。即，能够进一步享受接通电阻降低的效果。
进而，半导体装置1如图8A、图8B中图示的那样，上述第二边可以是与上述第一边相同的边。
通过这样构成，在半导体装置1中，能够将作为晶体管10的控制功能部分的第一栅极焊盘119、和作为晶体管20的控制功能部分的第二栅极焊盘129集中在1处。此时，在印刷基板上的布线图案中也能够将控制系统集中配置在单侧，因此上述结构的半导体装置1能够有助于提高电路设计的自由度。
如以上说明的那样，发明者认为，对于提高半导体装置1的接通电阻降低的效果而言，使第一栅极焊盘119以及第二栅极焊盘129的配置满足以下两个条件是重要的。即(1)配置在与第一方向平行的边的附近，(2)配置在中央线90的附近。其思想在于，使成为主电流路径的妨碍的控制功能部分(1)靠近电力线的端部、(2)充当原本没有设置有效区域的部分。
其中，若着眼于(2)，则可以说最优选的是，在上述平面视中，上述边界设为曲柄(crank)状。
这是因为，根据上述结构的半导体装置1，能够将作为主电流的控制功能部分的第一栅极焊盘119以及第二栅极焊盘129配置在中央线90的附近(特别是，中央线90的正上方)。如上述那样，作为配置第一栅极焊盘119以及第二栅极焊盘129的区域，通过利用半导体装置1的中央线90附近，能够将原本没有形成主电流路径(有源区域，图1中的虚线内)的区域在某种程度上活用作配置栅极焊盘的区域，因此与在其他位置配置栅极焊盘的情况相比，活性区域被侵占的比例得以抑制。基于该效果，接通电阻的降低成为可能。此外，还能够期待通过接通电阻的降低而抑制发热的效果。
例如，如图7A所示那样将第一栅极焊盘119的中心和第二栅极焊盘129的中心都配置在中央线90上优于在图8D所示的位置即不与中央线90接触的位置配置第一栅极焊盘119和第二栅极焊盘129。
优选的是，在图10所示的位置配置第一栅极焊盘119、第二栅极焊盘129和边界90C的情况下，在属于第一区域A1的区域901，配置针对晶体管10的浪涌电流迂回用的第三纵型MOS晶体管(以下也称“晶体管60”)，在属于第二区域A2的区域902，配置针对晶体管20的浪涌电流迂回用的第四纵型MOS晶体管(以下也称“晶体管70”)。
即，半导体装置1还具有形成于上述第一区域的针对上述第一纵型MOS晶体管的浪涌电流迂回用的第三纵型MOS晶体管、和形成于上述第二区域的针对上述第二纵型MOS晶体管的浪涌电流迂回用的第四纵型MOS晶体管，在上述平面视中，上述第三纵型MOS晶体管和上述第四纵型MOS晶体管分别优选被配置在上述第一栅极焊盘与上述第二栅极焊盘之间。
图11是表示上述结构的半导体装置1的一例的电路图。
如图11所示，上述结构的半导体装置1的一例，相对于图3中例示的结构的半导体装置1，追加了晶体管60和晶体管70而构成。此外，图11中，图示了在图3中省略了图示的第一双向齐纳二极管ZD1、和第二双向齐纳二极管ZD2。
图12是表示上述结构的半导体装置1的构造的一例的剖面图。图12表示图10的A－A处的剖切面。
如图11、图12所示，上述结构的半导体装置1具备形成于第一区域A1的针对晶体管10的浪涌电流迂回用的晶体管60、和形成于第二区域A2的针对晶体管20的浪涌电流迂回用的晶体管70。这里，晶体管60和晶体管70分别如图10所示那样配置为，至少一部分被夹在第一栅极焊盘119与第二栅极焊盘129之间。理由后述。
如图10及图12所示，在属于第一区域A1的区域901，形成有包含第2导电型的杂质的第三体区域1018。在第三体区域1018，形成有包含第1导电型的杂质的第三源极区域1014、第三栅极导体1015以及第三栅极绝缘膜1016。第三栅极导体1015与第一源极电极11的部分13电连接。此外，在属于第二区域A2的区域902，形成有包含第2导电型的杂质的第四体区域2018。在第四体区域2018，形成有包含第1导电型的杂质的第四源极区域2014、第四栅极导体2015以及第四栅极绝缘膜2016。第四栅极导体2015与第二源极电极21的部分23电连接。
通过晶体管60以及晶体管70的上述结构，低浓度杂质层33和半导体基板32作为晶体管10的第一漏极区域、晶体管20的第二漏极区域、晶体管60的第三漏极区域以及晶体管70的第四漏极区域被共通化了的共通漏极区域发挥功能。
图13是第一双向齐纳二极管ZD1(第二双向齐纳二极管ZD2)的俯视透视图，图14是图13所示的B0－B1面处的剖面图。
如图13及图14所示，第一双向齐纳二极管ZD1具备在水平方向上排列配置的、作为第1导电型的多晶硅层的层171A、层173A及层175A、以及作为第2导电型的多晶硅层的层172A及层174A。在层171A～层175A之上形成有层间绝缘层34，层171A经由连接部176A而与第一源极电极11接触连接，层175A经由连接部177A而与第一栅极电极19接触连接。
此外，第二双向齐纳二极管ZD2也是与上述的第一双向齐纳二极管ZD1相同的结构，层171B经由连接部176B而与第二源极电极21接触连接，层175B经由连接部177B而与第二栅极电极29接触连接。
以下，对晶体管60以及晶体管70进行说明。晶体管60以及晶体管70相比于形成主电流路径的晶体管10以及晶体管20而言，被设计为，在器件的构造上当然地具备的寄生双极型晶体管容易工作导通。具体而言，在晶体管10及晶体管20、和晶体管60及晶体管70中，使以与栅极导体延伸的方向正交的形态交替设置的源极区域和体区域的占有面积比(平面视)变化。在沿着栅极导体延伸的方向的一定宽度内，与体区域相比，越是增大源极区域出现的比例，则越是能够构成寄生双极型晶体管容易工作导通的晶体管。如果寄生双极型晶体管容易工作导通，则浪涌电流容易通过寄生双极型晶体管而流动，因此通过特别具备容易工作导通的晶体管，能够操作浪涌电流的路径。
如果在属于第一区域A1的区域901设置寄生双极型晶体管容易工作导通的晶体管60，则在从晶体管20的多个第二源极焊盘121向第一区域A1流过浪涌电流的情况下，浪涌电流在向晶体管10到达之前，会先经过在边界90C附近的晶体管60。进而，由于晶体管60相比于晶体管10而言是寄生双极型晶体管容易工作导通的结构，所以浪涌电流通过晶体管60的寄生双极型晶体管而被放电。因而，形成主电流路径的晶体管10随着浪涌电流的导通而损坏的可能性较小，能够降低半导体装置1的主功能受损的可能性。在图11及图15中图示浪涌电流流动的典型路径。
同样地，如果在属于第二区域A2的区域902设置寄生双极型晶体管容易工作导通的晶体管70，则在浪涌电流从晶体管10的多个第一源极焊盘111流向第二区域A2的情况下，浪涌电流在向晶体管20到达之前，会先经过在边界90C附近的晶体管70。进而，由于晶体管70相比于晶体管20而言是寄生双极型晶体管容易工作导通的构造，所以浪涌电流通过晶体管70的寄生双极型晶体管而被放电。因而，形成主电流路径的晶体管20伴随浪涌电流的导通而损坏的可能性较小，能够降低半导体装置1的主功能受损的可能性。
这样，根据上述结构的半导体装置1，能够避免浪涌电流流过晶体管10以及晶体管20，因此能够提高ESD耐性。
此外，为了降低导通电阻，使半导体装置1的接通电阻降低特别重要。这是因为，在把握导通时的电路整体的情况下，半导体装置1相当于电阻最大的部分。此外，在导通时的半导体装置1中，还产生伴随接通电阻的大小的发热，还需要尽可能抑制发热并效率良好地发散。
对于半导体装置1的接通电阻降低以及散热性提高而言，多个第一源极焊盘111以及多个第二源极焊盘121的总面积较大是有用的。这是因为，焊料接触的面积越大，主电流路径也扩大并且能够经由焊料使产生的热发散。因此，半导体装置1，在上述平面视中，将上述多个第一源极焊盘的至少一部分和上述多个第二源极焊盘的至少一部分配置为夹在上述第一栅极焊盘与上述第二栅极焊盘之间是有用的。
通过这样的结构，能够一边使第一栅极焊盘119以及第二栅极焊盘129靠近电力线的端部而避免成为导通的妨碍、一边尽可能地使多个第一源极焊盘111以及多个第二源极焊盘121的总面积较大，从而能够实现接通电阻降低和高散热性。
作为半导体装置1的接通电阻降低的手段，鉴于半导体装置1的器件构造内部的主电流路径(参照图2B)，可以举出在图2B中的垂直方向上流动的主电流的电阻成分即半导体层40的薄膜化。此外，使作为共通漏极电极的金属层30厚膜化对于接通电阻的降低也是有用的。即，在半导体装置1中使半导体层40薄膜化并使金属层30厚膜化对于接通电阻降低是有效的。但是，已知的是，如果半导体层40和金属层30各自的厚度接近，则起因于半导体与金属之间的热膨胀系数、杨氏模量等物理参数的差异，在高温时半导体装置1产生的翘曲增大。
半导体装置1产生的翘曲主要在焊料的回流安装中进行250℃左右的热处理时的高温环境下发生。在倒装片安装中，想要将金属层30以朝向从印刷基板远离的方向的倒装方式来安装，但是在高温时金属层30比半导体层40更加膨胀，因此以朝向从印刷基板远离的方向凸起的形态发生翘曲。
如图16所示，若半导体装置1翘曲，则进行半导体装置1的安装时不方便。在对应于凸部的半导体装置1的中央附近，有可能焊料不足而发生接合不良(焊料漫延不足)，相反，在由于翘曲从而被向印刷布线基板方向推压的力增强的半导体装置1的外周区域，多见焊料从本来应容纳的区域露出的现象(焊料露出)。
针对为了接通电阻降低而涉及的器件构造(半导体层40的薄膜化以及金属层30的厚膜化)，为了减轻因半导体装置1的翘曲而导致的安装不良，能够通过适当地配置多个第一源极焊盘111以及多个第二源极焊盘121来进行应对。发明者进行仔细研究、实验等的结果是，如以下那样得到了一些改善结果。
半导体装置1如图17所示，也可以是，在上述平面视中，上述半导体层是以上述第一方向为长边的长方形，上述多个第一源极焊盘的每一个以及上述多个第二源极焊盘的每一个是长度方向与上述第一方向平行的大致长方形，上述多个第一源极焊盘以条状配置，上述多个第二源极焊盘以条状配置。
在半导体层40是以第一方向为长边的长方形的情况下，回流安装中的高温时出现的半导体装置1的翘曲成为在与半导体层40的长边平行的方向上弯曲的翘曲。此时在距半导体层40的一方的短边较近的区域以及距另一方的短边较近的区域中，如图16中示意性所示那样，焊料向比半导体装置1的中央部分更靠安装基板侧被较强地压入。但是，如果上述形状的多个第一源极焊盘111的每一个和多个第二源极焊盘121的每一个如上述那样配置，则在距半导体层40的2个短边较近的区域中被压入的焊料能够沿半导体层40的长边向半导体装置1的中央部分(边界90C附近)流动。
因此，在图17所示那样的电极焊盘的配置下，即使在半导体装置1的翘曲较大的情况下，焊料也难以从电极焊盘的规定的区域露出。
此外，也可以是，半导体装置1如图18A所示，在上述平面视中，上述半导体层是以与上述第一方向正交的方向为长边的长方形，上述多个第一源极焊盘的每一个以及上述多个第二源极焊盘的每一个是长度方向与上述第一方向正交的大致长方形，上述多个第一源极焊盘以条状配置，上述多个第二源极焊盘以条状配置。
在半导体层40是以与第一方向正交的方向为长边的长方形的情况下，在回流安装中的高温时出现的半导体装置1的翘曲成为在与半导体层40的长边平行的方向上弯曲的翘曲。通过使半导体装置1为上述结构，在半导体层40是以与第一方向正交的方向为长边的长方形的情况下，能够减轻在回流安装中的高温时出现的半导体装置1的翘曲对安装不良的影响。另外，此时，由于边界90C是与第一方向正交的方向，所以多个第一源极焊盘111的某个、多个第二源极焊盘121的某个也可以是从半导体层40的一方的短边附近开始到另一方的短边附近为止、沿半导体层40的长边大致以与长边的长度同等程度而长度方向较长的源极焊盘。
此外，也可以是，半导体装置1如图18B所示，进一步地，上述第一纵型MOS晶体管和上述第二纵型MOS晶体管分别具有在上述多个第一源极焊盘之下被连接于上述多个第一源极焊盘的第一源极电极、和在上述多个第二源极焊盘之下被连接于上述多个第二源极焊盘的第二源极电极，在上述平面视中，上述半导体层的上述第一方向的边长不到与上述第一方向正交的方向的边长的2倍，上述第一源极电极以及上述第二源极电极分别是大致长方形，上述多个第一源极焊盘的每一个以及上述多个第二源极焊盘的每一个是长度方向与上述第一源极电极的长边方向平行的大致长方形，上述多个第一源极焊盘以条状配置，上述多个第二源极焊盘以条状配置。
在半导体装置1的第一方向的边的长度不到与第一方向正交的方向的边的长度的2倍的情况下，也能够减轻在回流安装中的高温时出现的半导体装置1的翘曲对安装不良的影响。关于理由，以下，参照图18C来说明。
图18C中表示在将半导体装置1进行平面观察的情况下的、半导体装置1中具备的第一源极电极11、第二源极电极21的配置。第一源极电极11以及第二源极电极21分别占据第一区域A1以及第二区域A2的大半的面积，被配置为大致长方形。
在半导体装置1的第一方向的边的长度不到与第一方向正交的方向的边的长度的2倍的情况下，关于第一源极电极11，与第一方向正交的方向的边的长度大于第一方向的边的长度。在这样的情况下，由于有可能沿着第一源极电极11的长边方向发生半导体层40的翘曲，所以通过使多个第一源极焊盘111全部为大致长方形、并配置为使长度方向平行于第一源极电极11的长边方向的条状，能够减轻半导体层40发生了翘曲时的安装不良。同样地，由于第二源极电极21的与第一方向正交的方向的边的长度大于第一方向的边的长度，所以通过使多个第二源极焊盘121全部为大致长方形、并配置为使长度方向平行于第二源极电极21的长边方向的条状，能够减轻半导体层40发生翘曲时的安装不良。
进而，也可以是，半导体装置1如图18D、图18E所示，上述多个第一源极焊盘的每一个以及上述多个第二源极焊盘的每一个配置为，在将上述半导体层在与上述第一方向正交的方向上分为2个的区域的附近被2分割。
通过采用图18D所例示的结构，可以认为，在半导体层40的距2个短边较近的区域中向印刷布线基板侧被较强的推压的焊料朝向在半导体装置1的中央附近没有形成电极焊盘的区域流动，并最终导致露出。焊料露出等不良情况有可能成为使不能被电连接之处例如多个第一源极焊盘111和多个第二源极焊盘121短路等使器件功能丧失的原因从而应该防止。
但是，如果使多个第一源极焊盘111以及第二源极焊盘121各自的长度方向平行于半导体层40的长边而配置，则即使各源极焊盘通过在半导体层40的长度方向中央附近露出的焊料而电连接，也不使器件功能产生任何问题。
此外，通过采用图18E所例示的结构，可以认为，在距第一源极电极11以及第二源极电极21的2个短边较近的区域中被向印刷布线基板侧较强地推压的焊料朝向在第一源极电极11以及第二源极电极21的长边方向的中央附近没有形成电极焊盘的区域流动，并最终导致露出。焊料露出等不良情况有可能成为使不能被电连接之处例如多个第一源极焊盘111和多个第二源极焊盘121短路等使器件功能丧失的原因，从而应该防止。
但是，如果使多个第一源极焊盘111以及多个第二源极焊盘121各自的长度方向平行于第一源极电极11以及第二源极电极21的长边而设置，则即使各源极焊盘通过在第一源极电极11以及第二源极电极21的长边方向的中央附近露出的焊料而电连接，也不使器件功能产生任何问题。
但是，如果多个第一源极焊盘111、多个第二源极焊盘121的面积总体变小则有可能对接通电阻带来不良影响。
进而，也可以是，半导体装置1如图19所示，在上述平面视中，上述半导体层是大致正方形，上述多个第一源极焊盘的每一个以及上述多个第二源极焊盘的每一个是长度方向成为从上述半导体层的中心以放射状延伸的方向的大致长方形。
在半导体层40是大致正方形的情况下，在回流安装中的高温时出现的半导体装置1的翘曲成为以半导体装置1的中心为基点而点对称的弯曲形状。由于半导体层40不存在长边也不存在短边，所以不会向某方向偏倚地翘曲。在这样的情况下，为了防止焊料漫延不足或焊料露出等安装不良，将所有源极焊盘配置为以半导体装置1的中心为基点以放射状具有长度方向是有效的。
此外，近年来，盛行对以智能手机、手表为代表的可佩带终端附加防水功能的动向。对应于这样的动向，在作为锂离子电池组的一部分而使用的半导体装置1中，也研究了进行加工以使得在以倒装进行安装时向安装基板与半导体装置1的间隙注入底部填充材料、避免水分浸入安装基板与半导体装置1的间隙。底部填充材料的注入有各种各样的方法，作为代表性方法，多采用在首先如通常那样进行了安装后向安装基板与半导体装置1的间隙注入底部填充材料的对策。
此时，可以认为，由于底部填充材料有一定的粘性，所以若上述间隙较小，则底部填充材料不会充分地浸透以达到所要求的填充度。浸透的现象不会仅简单地被安装基板与半导体装置1之间的高度(即焊料的高度、半导体装置1的翘曲量等)限定，还必须验证想要浸透的底部填充材料是否一边二维地避开或绕行成为障碍的焊料一边向必要的区域整体充分地漫延。
若多个第一源极焊盘111以及多个第二源极焊盘121如图7A～图7D、图7F、图7G、图8A～图8D、图9A所示那样是具有长度方向的大致长方形的长圆形，则底部填充材料有可能不能充分进入到里侧的空隙、仅能达到不充分的填充度的底部填充材料浸透。为了应对这样的问题，将多个第一源极焊盘111以及多个第二源极焊盘121较细地分离、使底部填充材料容易浸透的空隙较多是有效的。
因此，也可以是，半导体装置1如图20A所示，在上述平面视中，上述多个第一源极焊盘是大致圆形，等间隔地配置为以上述第一方向和与该方向正交的方向分别作为行方向和列方向的矩阵状，上述多个第二源极焊盘是大致圆形，等间隔地配置为以上述第一方向和与该方向正交的方向分别作为行方向和列方向的矩阵状。
通过这样构成，在多个第一源极焊盘111之间以及多个第二源极焊盘121之间规则地具备空隙，底部填充材料的浸透也变得容易。但是，接通电阻由于依赖于源极焊盘的总面积，所以若过多地设置空隙则接通电阻会超过必要地增大。
此外，也可以是，半导体装置1如图20B所示，在上述平面视中，上述多个第一源极焊盘是大致圆形，等间隔地配置为以上述第一方向和与该方向正交的方向分别作为行方向和列方向的交错状，上述多个第二源极焊盘是大致圆形，等间隔地配置为以上述第一方向和与该方向正交的方向分别作为行方向和列方向的交错状。
这里，多个源极焊盘以交错状等间隔配置的状态是指，从多个源极焊盘以矩阵状等间隔配置的状态、将配置于奇数行(或偶数行)的各源极焊盘的位置在行方向上各错开1/2间隔而配置的状态。
通过这样构成，在多个第一源极焊盘111之间以及多个第二源极焊盘121之间规则地具备空隙，底部填充材料的浸透也变得容易。但是，接通电阻由于依赖于源极焊盘的总面积，所以若过多地设置空隙则接通电阻超过必要地增大。
以上，关于本发明的一个或多个形态的半导体装置，基于实施方式进行了说明，但本发明不由该实施方式限定。只要不脱离本发明的主旨，对本实施方式施以本领域技术人员想到的各种变形而得到的形态、将不同的实施方式中的构成要素组合而构建的形态也可以包含在本发明的一个或多个形态的范围内。
本发明的半导体装置能够作为芯片尺寸封装型的半导体装置广泛利用。
标记说明
1 半导体装置
2 控制IC
3 电池
4 负载
10 晶体管(第一纵型MOS晶体管)
11 第一源极电极
12，13，22，23 部分
14 第一源极区域
15 第一栅极导体
16 第一栅极绝缘膜
18 第一体区域
20 晶体管(第二纵型MOS晶体管)
21 第二源极电极
24 第二源极区域
25 第二栅极导体
26 第二栅极绝缘膜
28 第二体区域
30 金属层
32 半导体基板
33 低浓度杂质层
34 层间绝缘层
35 钝化层
40 半导体层
50 印刷布线基板(安装基板)
51，52，53，1051，1053，1151，1153 布线图案
54 间隙
60 晶体管(第三纵型MOS晶体管)
70 晶体管(第四纵型MOS晶体管)
90 中央线
90C 边界
91 一方的长边
92 另一方的长边
93 一方的短边
94 另一方的短边
111，111a，111b，111c，111d，111e，111f，1111 第一源极焊盘
119，119A，119B 第一栅极焊盘
121，121a，121b，121c，121d，121e，121f，1121 第二源极焊盘
129，129A，129B 第二栅极焊盘
171A，171B，172A，172B，173A，173B，174A，174B，175A，175B 层
176A，176B，177A，177B 连接部
191，291 第一局部区域
192，292 第二局部区域
511，511a，511b，511c，511d，511e，511f 第一安装源极焊盘
519 第一安装栅极焊盘
521，521a，521b，521c，521d，521e，521f 第二安装源极焊盘
529 第二安装栅极焊盘
901，902 区域
1014 第三源极区域
1015 第三栅极导体
1016 第三栅极绝缘膜
1018 第三体区域
2014 第四源极区域
2015 第四栅极导体
2016 第四栅极绝缘膜
2018 第四体区域
A1，A1001 第一区域
A2，A1002 第二区域
ZD1 第一双向齐纳二极管
ZD2 第二双向齐纳二极管

Claims (10)

1.一种半导体装置，是能够进行倒装的芯片尺寸封装型的半导体装置，其特征在于，
具有：
半导体层；
金属层，与上述半导体层的背面接触而形成，厚度为10μm以上；
第一纵型MOS晶体管，形成在上述半导体层内的第一区域；以及
第二纵型MOS晶体管，在上述半导体层的平面视图中形成在上述半导体层内的邻接于上述第一区域的第二区域，
上述第一区域和上述第二区域是将上述半导体层按面积进行二等分的一方和另一方，
上述第一纵型MOS晶体管的构成部分设置在上述第一区域，上述第二纵型MOS晶体管的构成部分设置在上述第二区域，
在上述平面视图中，
上述半导体层的上述第一纵型MOS晶体管和上述第二纵型MOS晶体管在第一方向上排列，上述半导体层是以上述第一方向为长边的长方形，
上述第一区域与上述第二区域的边界包括与上述第一方向正交的一个以上的部分和与上述第一方向平行的一个以上的部分，
上述半导体层具有半导体基板，
上述第一纵型MOS晶体管在上述半导体层的表面具有当上述倒装时被与安装基板相接合的多个第一源极焊盘以及第一栅极焊盘，上述第二纵型MOS晶体管在上述半导体层的表面具有当上述倒装时被与安装基板相接合的多个第二源极焊盘以及第二栅极焊盘，
上述半导体基板作为上述第一纵型MOS晶体管以及上述第二纵型MOS晶体管的共通漏极区域发挥功能，
在上述平面视图中，在上述第一方向上流动主电流，
上述第一栅极焊盘被配置为，在与上述半导体层的4个边中的平行于上述第一方向且最接近的第一边之间完全没有夹着上述多个第一源极焊盘，进而，上述第一栅极焊盘被配置为，在与上述第一方向上的上述边界之间完全没有夹着上述多个第一源极焊盘，
上述第二栅极焊盘被配置为，在与上述半导体层的4个边中的平行于上述第一方向且最接近的第二边之间完全没有夹着上述多个第二源极焊盘，进而，上述第二栅极焊盘被配置为，在与上述第一方向上的上述边界之间完全没有夹着上述多个第二源极焊盘，
上述第二边是与上述第一边对置的边，
在上述平面视图中，相对于将上述半导体层在上述第一方向上二等分的中央线，上述第一栅极焊盘以及上述第二栅极焊盘分别被配置为与上述中央线接触，
上述多个第一源极焊盘的每一个以及上述多个第二源极焊盘的每一个是长度方向与上述第一方向平行的大致长方形，
上述多个第一源极焊盘以条状配置，上述多个第二源极焊盘以条状配置。
2.一种半导体装置，是能够进行倒装的芯片尺寸封装型的半导体装置，其特征在于，
具有：
半导体层；
金属层，与上述半导体层的背面接触而形成；
第一纵型MOS晶体管，形成在上述半导体层内的第一区域；以及
第二纵型MOS晶体管，在上述半导体层的平面视图中形成在上述半导体层内的邻接于上述第一区域的第二区域，
上述第一区域和上述第二区域是将上述半导体层按面积进行二等分的一方和另一方，
上述第一纵型MOS晶体管的构成部分设置在上述第一区域，上述第二纵型MOS晶体管的构成部分设置在上述第二区域，
在上述平面视图中，
上述半导体层的上述第一纵型MOS晶体管和上述第二纵型MOS晶体管在第一方向上排列，上述半导体层是以上述第一方向为长边的长方形，
上述第一区域与上述第二区域的边界包括与上述第一方向正交的一个以上的部分和与上述第一方向平行的一个以上的部分，
上述半导体层具有半导体基板，
上述第一纵型MOS晶体管在上述半导体层的表面具有当上述倒装时被与安装基板相接合的多个第一源极焊盘以及第一栅极焊盘，上述第二纵型MOS晶体管在上述半导体层的表面具有当上述倒装时被与安装基板相接合的多个第二源极焊盘以及第二栅极焊盘，
上述半导体基板作为上述第一纵型MOS晶体管以及上述第二纵型MOS晶体管的共通漏极区域发挥功能，
在上述平面视图中，在上述第一方向上流动主电流，
上述第一栅极焊盘被配置为，在与上述半导体层的4个边中的平行于上述第一方向且最接近的第一边之间完全没有夹着上述多个第一源极焊盘，进而，上述第一栅极焊盘被配置为，在与上述第一方向上的上述边界之间完全没有夹着上述多个第一源极焊盘，
上述第二栅极焊盘被配置为，在与上述半导体层的4个边中的平行于上述第一方向且最接近的第二边之间完全没有夹着上述多个第二源极焊盘，进而，上述第二栅极焊盘被配置为，在与上述第一方向上的上述边界之间完全没有夹着上述多个第二源极焊盘，
上述第二边是与上述第一边对置的边，
在上述平面视图中，相对于将上述半导体层在上述第一方向上二等分的中央线，上述第一栅极焊盘以及上述第二栅极焊盘分别被配置为与上述中央线接触，
上述多个第一源极焊盘的每一个以及上述多个第二源极焊盘的每一个是长度方向与上述第一方向平行的大致长方形，
上述多个第一源极焊盘以条状配置，上述多个第二源极焊盘以条状配置，
上述多个第一源极焊盘的至少某一个与上述多个第二源极焊盘的至少某一个配置在上述第一方向上的带状区域，
在上述带状区域，不配置上述第一栅极焊盘及上述第二栅极焊盘。
3.一种半导体装置，是能够进行倒装的芯片尺寸封装型的半导体装置，其特征在于，
具有：
半导体层；
金属层，与上述半导体层的背面接触而形成，厚度为10μm以上；
第一纵型MOS晶体管，形成在上述半导体层内的第一区域；以及
第二纵型MOS晶体管，在上述半导体层的平面视图中形成在上述半导体层内的邻接于上述第一区域的第二区域，
上述第一区域和上述第二区域是将上述半导体层按面积进行二等分的一方和另一方，
上述第一纵型MOS晶体管的构成部分设置在上述第一区域，上述第二纵型MOS晶体管的构成部分设置在上述第二区域，
在上述平面视图中，
上述半导体层的上述第一纵型MOS晶体管和上述第二纵型MOS晶体管在第一方向上排列，上述半导体层是上述第一方向的边长不到与上述第一方向正交的方向的边长的2倍的长方形，
上述第一区域与上述第二区域的边界包括与上述第一方向正交的一个以上的部分和与上述第一方向平行的一个以上的部分，
上述半导体层具有半导体基板，
上述第一纵型MOS晶体管在上述半导体层的表面具有当上述倒装时被与安装基板相接合的多个第一源极焊盘以及第一栅极焊盘，上述第二纵型MOS晶体管在上述半导体层的表面具有当上述倒装时被与安装基板相接合的多个第二源极焊盘以及第二栅极焊盘，
上述半导体基板作为上述第一纵型MOS晶体管以及上述第二纵型MOS晶体管的共通漏极区域发挥功能，
在上述平面视图中，在上述第一方向上流动主电流，
上述第一栅极焊盘被配置为，在与上述半导体层的4个边中的平行于上述第一方向且最接近的第一边之间完全没有夹着上述多个第一源极焊盘，进而，上述第一栅极焊盘被配置为，在与上述第一方向上的上述边界之间完全没有夹着上述多个第一源极焊盘，
上述第二栅极焊盘被配置为，在与上述半导体层的4个边中的平行于上述第一方向且最接近的第二边之间完全没有夹着上述多个第二源极焊盘，进而，上述第二栅极焊盘被配置为，在与上述第一方向上的上述边界之间完全没有夹着上述多个第二源极焊盘，
上述第二边是与上述第一边对置的边，
在上述平面视图中，相对于将上述半导体层在上述第一方向上二等分的中央线，上述第一栅极焊盘以及上述第二栅极焊盘分别被配置为与上述中央线接触，
上述第一纵型MOS晶体管在上述多个第一源极焊盘之下具有与上述多个第一源极焊盘连接的第一源极电极，
上述第二纵型MOS晶体管在上述多个第二源极焊盘之下具有与上述多个第二源极焊盘连接的第二源极电极，
上述多个第一源极焊盘的每一个是长度方向平行于与上述第一方向正交的方向的大致长方形，上述多个第二源极焊盘的每一个是长度方向平行于与上述第一方向正交的方向的大致长方形，
上述多个第一源极焊盘以条状配置，上述多个第二源极焊盘以条状配置。
4.一种半导体装置，是能够进行倒装的芯片尺寸封装型的半导体装置，其特征在于，
具有：
半导体层；
金属层，与上述半导体层的背面接触而形成；
第一纵型MOS晶体管，形成在上述半导体层内的第一区域；以及
第二纵型MOS晶体管，在上述半导体层的平面视图中形成在上述半导体层内的邻接于上述第一区域的第二区域，
上述第一区域和上述第二区域是将上述半导体层按面积进行二等分的一方和另一方，
上述第一纵型MOS晶体管的构成部分设置在上述第一区域，上述第二纵型MOS晶体管的构成部分设置在上述第二区域，
在上述平面视图中，
上述半导体层的上述第一纵型MOS晶体管和上述第二纵型MOS晶体管在第一方向上排列，上述半导体层是上述第一方向的边长不到与上述第一方向正交的方向的边长的2倍的长方形，
上述第一区域与上述第二区域的边界包括与上述第一方向正交的一个以上的部分和与上述第一方向平行的一个以上的部分，
上述半导体层具有半导体基板，
上述第一纵型MOS晶体管在上述半导体层的表面具有当上述倒装时被与安装基板相接合的多个第一源极焊盘以及第一栅极焊盘，上述第二纵型MOS晶体管在上述半导体层的表面具有当上述倒装时被与安装基板相接合的多个第二源极焊盘以及第二栅极焊盘，
上述半导体基板作为上述第一纵型MOS晶体管以及上述第二纵型MOS晶体管的共通漏极区域发挥功能，
在上述平面视图中，在上述第一方向上流动主电流，
上述第一栅极焊盘被配置为，在与上述半导体层的4个边中的平行于上述第一方向且最接近的第一边之间完全没有夹着上述多个第一源极焊盘，进而，上述第一栅极焊盘被配置为，在与上述第一方向上的上述边界之间完全没有夹着上述多个第一源极焊盘，
上述第二栅极焊盘被配置为，在与上述半导体层的4个边中的平行于上述第一方向且最接近的第二边之间完全没有夹着上述多个第二源极焊盘，进而，上述第二栅极焊盘被配置为，在与上述第一方向上的上述边界之间完全没有夹着上述多个第二源极焊盘，
上述第二边是与上述第一边对置的边，
在上述平面视图中，相对于将上述半导体层在上述第一方向上二等分的中央线，上述第一栅极焊盘以及上述第二栅极焊盘分别被配置为与上述中央线接触，
上述第一纵型MOS晶体管在上述多个第一源极焊盘之下具有与上述多个第一源极焊盘连接的第一源极电极，
上述第二纵型MOS晶体管在上述多个第二源极焊盘之下具有与上述多个第二源极焊盘连接的第二源极电极，
上述多个第一源极焊盘的每一个是长度方向平行于与上述第一方向正交的方向的大致长方形，上述多个第二源极焊盘的每一个是长度方向平行于与上述第一方向正交的方向的大致长方形，
上述多个第一源极焊盘以条状配置，上述多个第二源极焊盘以条状配置，
上述多个第一源极焊盘的至少某一个与上述多个第二源极焊盘的至少某一个配置在上述第一方向上的带状区域，
在上述带状区域，不配置上述第一栅极焊盘及上述第二栅极焊盘。
5.如权利要求3或4所述的半导体装置，其特征在于，
上述多个第一源极焊盘的每一个以及上述多个第二源极焊盘的每一个在将上述半导体层在与上述第一方向正交的方向上分为两个的区域中被分为两个而配置。
6.如权利要求1～4中任一项所述的半导体装置，其特征在于，
在上述平面视图中，
上述边界中的正交于上述第一方向且朝向上述第一边的部分与上述第一栅极焊盘之间没有形成主电流流动的区域，
上述边界中的正交于上述第一方向且朝向上述第二边的部分与上述第二栅极焊盘之间没有形成主电流流动的区域。
7.如权利要求1～4中任一项所述的半导体装置，其特征在于，
在上述平面视图中，
将上述第一栅极焊盘与上述第一边的间隔设为第一间隔，将上述第一栅极焊盘与上述第二边的间隔设为第二间隔，
将上述第二栅极焊盘与上述第一边的间隔设为第三间隔，将上述第二栅极焊盘与上述第二边的间隔设为第四间隔时，
上述第一间隔与上述第二间隔不同，上述第三间隔与上述第四间隔不同。
8.如权利要求1～4中任一项所述的半导体装置，其特征在于，
在上述平面视图中，
在与上述第一方向正交的方向上，上述中央线与上述边界一致的部分被上述第一栅极焊盘与上述第二栅极焊盘夹着。
9.如权利要求1～4中任一项所述的半导体装置，其特征在于，
还具有：
在上述第一区域中形成的针对上述第一纵型MOS晶体管的浪涌电流迂回用的第三纵型MOS晶体管；以及
在上述第二区域中形成的针对上述第二纵型MOS晶体管的浪涌电流迂回用的第四纵型MOS晶体管，
在上述平面视图中，上述第三纵型MOS晶体管和上述第四纵型MOS晶体管分别被配置在上述第一栅极焊盘与上述第二栅极焊盘之间。
10.如权利要求1～4中任一项所述的半导体装置，其特征在于，
在上述平面视图中，上述多个第一源极焊盘的至少一部分和上述多个第二源极焊盘的至少一部分被配置为，夹在上述第一栅极焊盘与上述第二栅极焊盘之间。
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