JP2021005732A - 半導体装置および実装基板 - Google Patents

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Abstract

【課題】導通抵抗を低減する。【解決手段】半導体装置１は、平面視において矩形状の半導体層４０の第１の領域Ａ１に形成されたトランジスタ１０と第２の領域Ａ２に形成されたトランジスタ２０とを有し、半導体層４０の表面に、第１のソースパッド１１１、第１のゲートパッド１１９、第２のソースパッド１２１、および、第２のゲートパッド１２９を有し、平面視において、トランジスタ１０とトランジスタ２０とが第１の方向に並び、第１のゲートパッド１１９は、半導体層４０の、第１の方向の一方の長辺もしくは他方の長辺との間に、および、第１の領域Ａ１と第２の領域Ａ２との境界との間に、第１のソースパッド１１１の一部でも挟まれないように配置され、第２のゲートパッド１２９は、一方の長辺もしくは他方の長辺との間に、および、境界との間に、第２のソースパッド１２１の一部でも挟まれないように配置される。【選択図】図２Ａ

Description

本開示は、半導体装置に関し、特には、チップサイズパッケージ型の半導体装置に関する。
従来、実装基板に実装され、実装基板における電流経路の導通状態と非導通状態とを切り替える半導体装置が知られている（例えば、特許文献１参照）。
特開２０１９−１２９３０８号公報
一般に、実装基板において大電流が流れる電流経路は、導通抵抗が低減されるように設計される。このため、実装基板に実装される、大電流が流れる電流経路の導通状態と非導通状態とを切り替える半導体装置には、その電流経路の導通抵抗の低減に適した特徴を有することが望まれる。
そこで、本開示は、実装される実装基板における電流経路の導通抵抗の低減に適した特徴を有する半導体装置を提供することを目的とする。
本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層の裏面に接触して形成された金属層と、前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記半導体層の平面視において、前記半導体層内で前記第１の領域に隣接した第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、前記半導体層は、半導体基板を有し、前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとのそれぞれは、前記半導体層の表面に、前記フェイスダウン実装時に実装基板に接合される、複数の第１のソースパッドおよび第１のゲートパッドと、複数の第２のソースパッドおよび第２のゲートパッドとを有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記平面視において、前記半導体層は矩形形状であり、前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとが第１の方向に並び、前記第１の方向に主電流が流れ、前記第１のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第１の辺との間に、および、前記第１の方向における前記第１の領域と前記第２の領域との境界との間に、前記複数の第１のソースパッドが一部でも挟まれないように配置され、前記第２のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第２の辺との間に、および、前記第１の方向における前記境界との間に、前記複数の第２のソースパッドが一部でも挟まれないように配置された、半導体装置である。
本開示の一態様に係る半導体装置によると、実装される実装基板における電流経路の導通抵抗の低減に適した特徴を有する半導体装置を提供することができる。
図１は、実施の形態に係る半導体装置の構造の一例を示す断面図である。 図２Ａは、実施の形態に係る半導体装置の電極構成の一例を示す上面図である。 図２Ｂは、実施の形態に係る半導体装置に流れる主電流を示す断面図である。 図３は、実施の形態に係る半導体装置の、充放電回路への応用例を示す回路図である。 図４Ａは、実施の形態に係る半導体装置と、実施の形態に係るプリント配線基板およびプリント配線基板上の配線パターンとの関係を示す模式図その１である。 図４Ｂは、実施の形態に係る半導体装置と、実施の形態に係るプリント配線基板およびプリント配線基板上の配線パターンとの関係を示す模式図その２である。 図５Ａは、第１の比較例に係る半導体装置と、第１の比較例に係るプリント配線基板およびプリント配線基板上の配線パターンとの関係を示す模式図その１である。 図５Ｂは、第１の比較例に係る半導体装置と、第１の比較例に係るプリント配線基板およびプリント配線基板上の配線パターンとの関係を示す模式図その２である。 図６Ａは、実施の形態に係るプリント配線基板に電流が流れる様子を示す模式図である。 図６Ｂは、第２の比較例に係るプリント配線基板に電流が流れる様子を示す模式図である。 図７Ａは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図７Ｂは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図７Ｃは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図７Ｄは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図７Ｅは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図７Ｆは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図７Ｇは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図８Ａは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図８Ｂは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図８Ｃは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図８Ｄは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図９Ａは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図９Ｂは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図１０は、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図１１は、実施の形態に係る半導体装置の一例を示す回路図である。 図１２は、実施の形態に係る半導体装置の構造の一例を示す断面図である。 図１３は、実施の形態に係る双方向ツェナーダイオードの上面透視図である。 図１４は、実施の形態に係る双方向ツェナーダイオードの断面図である。 図１５は、実施の形態に係る半導体装置に流れるサージ電流の典型的な経路を示す模式図である。 図１６は、実施の形態に係る半導体装置が反っている様子を示す断面図である。 図１７は、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図１８Ａは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図１８Ｂは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図１８Ｃは、実施の形態１に係る半導体装置のソース電極の配置例を示す模式図である。 図１８Ｄは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図１８Ｅは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図１９は、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図２０Ａは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図２０Ｂは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。
以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。
本開示において、「ＡとＢとが電気的に接続される」とは、ＡとＢとが配線を介して直接的に接続される場合と、ＡとＢとが配線を介さず直接的に接続される場合と、ＡとＢとが抵抗成分（抵抗素子、抵抗配線）を介して間接的に接続される場合と、を含む。
（実施の形態）
［１．半導体装置の構造］
以下、実施の形態に係る半導体装置の構造について説明する。実施の形態に係る半導体装置は、半導体基板に２つの縦型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成した、フェイスダウン実装が可能なチップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ：ＣＳＰ）型の半導体デバイスである。上記２つの縦型ＭＯＳトランジスタは、パワートランジスタであり、いわゆる、トレンチＭＯＳ型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
図１は、実施の形態に係る半導体装置１の構造の一例を示す断面図である。図２Ａは、半導体装置１の電極構成の一例を示す上面図である。図２Ｂは、半導体装置１に流れる主電流を示す断面図である。主電流とは、回路に流れる電流の主成分を成すもので、設計した電流経路を設計した方向に流れる電流であり、リーク電流やサージ電流を除外する。後述するが、半導体装置１の内部で捉える場合は図２Ｂにて双方向矢印で示す経路で流れる電流のことをいい、半導体装置１を平面視で見るときは半導体装置１の内部を水平方向に流れる電流（すなわち図２Ｂでいうところの金属層３０または半導体基板３２内部を水平方向に流れる電流）のことをいう。また後述する図４Ｂを用いて示すと、実装された半導体装置１を含むプリント配線基板５０および配線パターン５１〜５３を平面視で捉えた場合は、左から右あるいは右から左へ流れる電流のことをいう。図１および図２Ｂは、図２ＡのＩ−Ｉにおける切断面を示す。
図１および図２Ａに示すように、半導体装置１は、半導体層４０と、金属層３０と、半導体層４０内の第１の領域Ａ１に形成された第１の縦型ＭＯＳトランジスタ１０（以下、「トランジスタ１０」とも称する。）と、半導体層４０内の第２の領域Ａ２に形成された第２の縦型ＭＯＳトランジスタ２０（以下、「トランジスタ２０」とも称する。）と、を有する。ここで、図２Ａに示すように、第１の領域Ａ１と第２の領域Ａ２とは、半導体層４０の平面視において互いに隣接する。
半導体層４０は、半導体基板３２と低濃度不純物層３３とが積層されて構成される。
半導体基板３２は、半導体層４０の裏面側に配置され、第１導電型の不純物を含むシリコンからなる。
低濃度不純物層３３は、半導体層４０の表面側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。
金属層３０は、半導体層４０の裏面側に接触して形成され、銀（Ａｇ）もしくは銅（Ｃｕ）からなる。なお、金属層３０には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。また、金属層３０は半導体層４０の裏面側の全面に形成されていてもいなくてもどちらでもよい。
また、図１および図２Ａに示すように、トランジスタ１０は、半導体層４０の表面（すなわち、低濃度不純物層３３の表面）に、フェイスダウン実装時に実装基板に接合材を介して接合される、複数（ここでは６つ）の第１のソースパッド１１１（ここでは、第１のソースパッド１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、および、１１１ｆ）、および、第１のゲートパッド１１９を有する。また、トランジスタ２０は、半導体層４０の表面（すなわち、低濃度不純物層３３の表面）に、フェイスダウン実装時に実装基板に接合材を介して接合される、複数（ここでは６つ）の第２のソースパッド１２１（ここでは、第２のソースパッド１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅ、および、１２１ｆ）、および、第２のゲートパッド１２９を有する。
図１、図２Ａ、および、図２Ｂに示すように、平面視において、半導体層４０は矩形形状であり、第１の方向にトランジスタ１０とトランジスタ２０とが第１の方向に並び、第１の方向に主電流が流れる。ここでは、半導体層４０は、平面視において、第１の方向に平行な一方の長辺９１と他方の長辺９２と、第１の方向に直交する方向の一方の短辺９３と他方の短辺９４とを有する長方形状であるとする。すなわち、ここでは、半導体層４０は、第１の方向を長辺とする長方形状であるとする。
図２Ａにおいて、中央線９０は、半導体層４０の平面視において、長方形状である半導体層４０を、第１の方向に二等分する線である。従って、中央線９０は、半導体層４０の平面視において、第１の方向に直交する方向の直線である。後述するように、半導体装置１をプリント配線基板上へフェイスダウン実装する際には、中央線９０は、半導体層４０の平面視において、プリント配線基板上において配線パターンが一旦途切れる箇所（クリアランス）に略一致することとなる。
境界９０Ｃは、第１の領域Ａ１と第２の領域Ａ２との境界である。境界９０Ｃは、半導体層４０の平面視において、半導体層４０を面積で２等分するが、必ずしも一直線である必要はない。半導体層４０の平面視において、中央線９０と境界９０Ｃとは、一致する場合も一致しない場合もあり得る。
図２Ａに示すように、第１のゲートパッド１１９は、半導体層４０の平面視において、一方の長辺９１との間に、および、第１の方向における境界９０Ｃとの間に、複数の第１のソースパッド１１１が一部でも挟まれないように配置される。
複数の第１のソースパッド１１１は、半導体層４０の平面視において、略長方形状のものを複数（ここでは、全ての第１のソースパッド１１１）含み、これら複数の略長方形状の第１のソースパッド１１１は、それぞれの長手方向が、一方の長辺９１および他方の長辺９２と平行であり、ストライプ状に配置されている。
第２のゲートパッド１２９は、半導体層４０の平面視において、他方の長辺９２との間に、および、第１の方向における境界９０Ｃとの間に、複数の第２のソースパッド１２１が一部でも挟まれないように配置される。
複数の第２のソースパッド１２１は、半導体層４０の平面視において、略長方形状のものを複数（ここでは、全ての第２のソースパッド１２１）含み、これら複数の略長方形状の第２のソースパッド１２１は、それぞれの長手方向が、一方の長辺９１および他方の長辺９２と平行であり、ストライプ状に配置されている。
なお、第１のゲートパッド１１９の数、および、第２のゲートパッド１２９の数は、それぞれ、必ずしも図２Ａに例示された１つに限定される必要はなく、２以上の複数であっても構わない。また、第１のゲートパッド１１９および第２のゲートパッド１２９のそれぞれは、図２Ａに例示されたように略円形状であってもよいし、略円形状でなくてもよい。
なお、複数の第１のソースパッド１１１の数、および、複数の第２のソースパッド１２１の数は、それぞれ、必ずしも図２Ａに例示された６つに限定される必要はなく、６つ以外の複数であっても構わない。また複数の略長方形状の第１のソースパッド１１１は、図２Ａのような配置に限定されず、一方の短辺９３および他方の短辺９４と平行であり、ストライプ状に配置されていてもよく、また複数の略長方形状の第２のソースパッド１２１は、図２Ａのような配置に限定されず、一方の短辺９３および他方の短辺９４と平行であり、ストライプ状に配置されていてもよい。
図１および図２Ａに示すように、低濃度不純物層３３の第１の領域Ａ１には、第１導電型と異なる第２導電型の不純物を含む第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の不純物を含む第１のソース領域１４、第１のゲート導体１５、および第１のゲート絶縁膜１６が形成されている。第１のソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介して第１のソース領域１４および第１のボディ領域１８に接続されている。第１のゲート導体１５は、第１のゲートパッド１１９に電気的に接続される。
第１のソース電極１１の部分１２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。
第１のソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
低濃度不純物層３３の第２の領域Ａ２には、第２導電型の不純物を含む第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の不純物を含む第２のソース領域２４、第２のゲート導体２５、および第２のゲート絶縁膜２６が形成されている。第２のソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介して第２のソース領域２４および第２のボディ領域２８に接続されている。第２のゲート導体２５は、第２のゲートパッド１２９に電気的に接続される。
第２のソース電極２１の部分２２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の表面には、金などのめっきが施されてもよい。
第２のソース電極２１の部分２３は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
トランジスタ１０およびトランジスタ２０の上記構成により、低濃度不純物層３３と半導体基板３２とは、トランジスタ１０の第１のドレイン領域およびトランジスタ２０の第２のドレイン領域が共通化された、共通ドレイン領域として機能する。
また、図２Ｂに示すように、半導体装置１は、第１のソース電極１１から第１のドレイン領域、金属層３０および第２のドレイン領域を経由した第２のソース電極２１までの双方向経路を主電流経路とする。
図１に示すように、第１のボディ領域１８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、第１のソース領域１４に接続される第１のソース電極１１の部分１３が設けられている。層間絶縁層３４および第１のソース電極の部分１３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第１のソース電極の部分１３に接続される部分１２が設けられている。
第２のボディ領域２８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、第２のソース領域２４に接続される第２のソース電極２１の部分２３が設けられている。層間絶縁層３４および第２のソース電極の部分２３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第２のソース電極の部分２３に接続される部分２２が設けられている。
従って、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１は、それぞれ、第１のソース電極１１および第２のソース電極２１が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。同様に、第１のゲートパッド１１９および第２のゲートパッド１２９は、それぞれ、第１のゲート電極１９（図１、図２Ａ、図２Ｂには図示せず。後述の図３参照。）および第２のゲート電極２９（図１、図２Ａ、図２Ｂには図示せず。後述の図３参照。）が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。本明細書において、ソースパッドとゲートパッドとを総称して「電極パッド」と称する。
また、半導体装置１における各構造体の標準的な設計例は、半導体層４０の厚さが１０―９０μｍであり、金属層３０の厚さが１０―９０μｍであり、層間絶縁層３４とパッシベーション層３５の厚さの和が３−１３μｍである。
［２．半導体装置の動作］
半導体装置１において、例えば、第１導電型をＮ型、第２導電型をＰ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＮ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＰ型半導体であってもよい。
また、半導体装置１において、例えば、第１導電型をＰ型、第２導電型をＮ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＰ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＮ型半導体であってもよい。
以下の説明では、トランジスタ１０とトランジスタ２０とが、第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として、半導体装置１の導通動作について説明する。
半導体装置１において、第１のソース電極１１に高電圧および第２のソース電極２１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９（第２のゲート導体２５）にしきい値以上の電圧を印加すると、第２のボディ領域２８中の第２のゲート絶縁膜２６の近傍に導通チャネルが形成される。その結果、第１のソース電極１１−第１のボディ領域１８−低濃度不純物層３３−半導体基板３２−金属層３０−半導体基板３２−低濃度不純物層３３−第２のボディ領域２８に形成された導通チャネル−第２のソース領域２４−第２のソース電極２１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この主電流経路における、第１のボディ領域１８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能している。また、この主電流は主に金属層３０を流れるため、金属層３０を厚くすることで、主電流経路の断面積が拡大し、半導体装置１のオン抵抗は低減できる。この導通状態は、後述の図３における充電に対応する状態である。
同様に、半導体装置１において、第２のソース電極２１に高電圧および第１のソース電極１１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９（第１のゲート導体１５）にしきい値以上の電圧を印加すると、第１のボディ領域１８中の第１のゲート絶縁膜１６の近傍に導通チャネルが形成される。その結果、第２のソース電極２１−第２のボディ領域２８−低濃度不純物層３３−半導体基板３２−金属層３０−半導体基板３２−低濃度不純物層３３−第１のボディ領域１８に形成された導通チャネル−第１のソース領域１４−第１のソース電極１１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この主電流経路における、第２のボディ領域２８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能している。この導通状態は、後述の図３における放電に対応する状態である。
［３．半導体装置の反り低減と低オン抵抗とを両立させる構成］
図３は、半導体装置１の、スマートホン、タブレット等のリチウムイオン電池パックで用いられる充放電回路への応用例を示す回路図である。この応用例において、半導体装置１は、制御ＩＣ２から、第１のゲート電極１９および第２のゲート電極２９に与えられる制御信号に応じて、電池３から負荷４への放電動作および負荷４から電池３への充電動作を制御する。このようにスマートホン、タブレット等のリチウムイオン電池パックで用いられる充放電回路として、半導体装置１が適用される場合、充電時間短縮や急速充電実現の制約から、半導体装置１のオン抵抗は、一例として、２０Ｖ耐圧仕様として、２．２〜２．４ｍΩ以下が求められる。
［４．半導体装置の実装と回路設計と導通抵抗低減］
ところで半導体装置１は、実装基板であるプリント配線基板上にフェイスダウンで実装されて使用される。
図４Ａ、図４Ｂは、半導体装置１をプリント配線基板５０に実装する際における、半導体装置１と、プリント配線基板５０およびプリント配線基板５０上に配置される配線パターン５１〜５３との関係を示す模式図である。図４Ａ、図４Ｂおよび後述の図５Ｂ、６Ａ、６Ｂにおいて、第１のトランジスタおよび第２のトランジスタのことを、それぞれ、ＦＥＴ１およびＦＥＴ２と記載する。
プリント配線基板５０には任意の設計に基づいて配線パターン５１〜５３が配置されるが、主にリチウムイオン電池パックが用いられるスマートホン、タブレット等の充放電においては、電池からの放電動作と電池への充電動作を電流のオンオフで制御するため、プリント配線基板５０上に配置される配線パターン５１〜５３は、クリアランス（分離）５４を挟んでおり、クリアランス５４に半導体装置１が橋渡しするように実装される。図４Ｂにおいては、図の中央位置にて配線パターン５１、５３がクリアランス５４を挟んでいる。
フェイスダウン実装する半導体装置１では、複数の第１のソースパッド１１１ａ〜１１１ｆのぞれぞれと、これらに対応して配線パターン５１上に配置される、複数の第１の実装ソースパッド５１１ａ〜５１１ｆのそれぞれとが、はんだ等による導電性接合材を介して接合される。以下では、複数の第１の実装ソースパッド５１１ａ〜５１１ｆのことを、単に「複数の第１の実装ソースパッド５１１」と称することもある。同様に、複数の第２のソースパッド１２１ａ〜１２１ｆのぞれぞれと、これらに対応して配線パターン５３上に配置される、複数の第２の実装ソースパッド５２１ａ〜５２１ｆのそれぞれとが、はんだ等による導電性接合材を介して接合される。以下では、複数の第２の実装ソースパッド５２１ａ〜５２１ｆのことを、単に「複数の第２の実装ソースパッド５２１」と称することもある。また、第１のゲートパッド１１９および第２のゲートパッド１２９のそれぞれと、これらに対応して配線パターン５２上に配置される、第１の実装ゲートパッド５１９および第２の実装ゲートパッド５２９のそれぞれとが、はんだ等による導電性接合材を介して接合される。以降、導電性接合材としてはんだを用いる場合を引例する。はんだを接合材として用いる場合、リフロー実装をおこなって２５０℃程度の熱処理をおこなう。
ここでは、便宜的に、プリント配線基板５０上の配線パターン５１、５３を流れる主電流は、図４Ｂの左から右に向かって流れる（図３における充電に対応する）状況を想定して、図４Ｂと図３との関連を述べておく。図４Ｂおよび後述の図５Ｂ、６Ａ、６Ｂにおいて、主電流を、白抜きの矢印で模式的に示す。図３にて、電池３と半導体装置１の第１のソース電極１１を繋ぐ配線が、図４Ｂの配線パターン５１に相当する。配線パターン５１は、複数の第１の実装ソースパッド５１１、はんだ、複数の第１のソースパッド１１１を経由して、第１のソース電極１１へ接続される。図３にて制御ＩＣ２から半導体装置１の第１のゲート電極１９（第２のゲート電極２９）へ繋がる配線は、図４Ｂの配線パターン５２に相当する。配線パターン５２は、第１の実装ゲートパッド５１９（第２の実装ゲートパッド５２９）、はんだ、第１のゲートパッド１１９（第２のゲートパッド１２９）を経由して、第１のゲート電極１９（第２のゲート電極２９）へ接続される。図３にて、半導体装置１の第２のソース電極２１から負荷４へ繋がる配線が、図４Ｂの配線パターン５３に相当する。配線パターン５３は、第２のソース電極２１から複数の第２のソースパッド１２１、はんだ、複数の第２の実装ソースパッド５２１を経由して、負荷４へ接続される。
半導体装置１と、半導体装置１が実装されるプリント配線基板５０および配線パターン５１〜５３に関する内容に戻る。半導体装置１はクリアランス５４を挟んでいる配線パターン５１、５３の橋渡しをする形で実装される。半導体装置１は、第２のゲート電極２９（第２のゲートパッド１２９）にしきい値電圧以上の電圧を印加しない限り、電流は流れない。
第２のゲート電極２９にしきい値電圧以上の電圧を印加すると、半導体装置１の主電流経路が開いてプリント配線基板５０上の配線パターン５１、５３に電流が流れるようになる。いったん主電流経路が開けば、半導体装置１は、機能的には抵抗体および発熱体と同じになる。従って、スマートホン、タブレット等のリチウムイオン電池パックで使用される場合のように、長時間オン状態を継続することが見込まれる回路への用途においては、回路の主電流経路の導通抵抗の低減が、回路の低消費電力、放熱性向上の観点から重要になる。このため、回路の主電流経路には障害となる抵抗体をなるべく介在させないことが望ましい。
ところで、半導体装置１を含む回路全体の導通時の抵抗を、導通抵抗とよび、一方、オン状態にある半導体装置１内部の抵抗に限ったものは、オン抵抗とよぶことにする。また、プリント配線基板５０を平面視したとき、プリント配線基板５０上において電流が流れる領域をパワーラインとよぶことにする。図４Ｂでいえば、パワーラインは、電流が配線パターン５１、５３を流れる際には配線パターン５１、５３とほぼ同じ幅をもった直線状であり、電流がクリアランス５４を越える（半導体装置１に主電流が流れる）際には半導体装置１の短辺長（主電流が流れる方向と直交する方向に平行な辺長）とほぼ同じ幅をもった直線状になる。導通抵抗を低減するには、パワーラインの幅はなるべく広く、かつパワーラインには抵抗体などの障害物をなるべく配置しないように設計することが求められる。
クリアランス５４を橋渡しする機能をもつ半導体装置１では、パワーラインにおいて主電流が流れる方向にトランジスタ１０（あるいは第１の領域Ａ１）とトランジスタ２０（あるいは第２の領域Ａ２）が平面視で隣接するようにデバイスを設計することが望ましい。従って、境界９０Ｃは、主電流が流れる方向に概ね直交する方向であり、中央線９０と完全には一致せずとも、重なる部分があることが多い。
上述したことを図５Ａ、図５Ｂを用いて説明する。図５Ａ、図５Ｂは、第１の比較例に係る半導体装置を第１の比較例に係るプリント配線基板に実装する際における、第１の比較例に係る半導体装置と、第１の比較例に係るプリント配線基板および第１の比較例に係るプリント配線基板上に配置される配線パターン１０５１、１０５３との関係を示す模式図である。
もし図５Ａに示すように、第１の比較例に係る半導体装置において、左から右に流れる主電流の向きに直交する方向に、トランジスタ１０１０（あるいは第１の領域Ａ１００１）とトランジスタ１０２０（あるいは第２の領域Ａ１００２）とが隣接するように配置されると、図５Ｂに示すように、配線パターン１０５１を左から流れてきた電流は、第１の比較例に係る半導体装置において一旦９０°直交する方向へ折れて流れ、再度９０°向きを変えて配線パターン１０５３を右方向へ流れる経路を形成するしかない。図４Ｂと比べると明らかだが、図５Ｂのような場合、限られた第１の比較例に係るプリント配線基板の幅を二分して配線パターン１０５１、１０５３を形成せねばならないために配線パターンの幅、すなわちパワーラインの幅を十分に大きくできない。したがってトランジスタ１０（あるいは第１の領域Ａ１）とトランジスタ２０（あるいは第２の領域Ａ２）は、平面視で主電流が流れる方向に隣接することが望ましい。
パワーラインに抵抗体をなるべく配置しない点については、本開示の主意をなすところであり、図６Ａ、図６Ｂを用いて、半導体装置１と第２の比較例に係る半導体装置を比較し、半導体装置１の効果について説明する。第２の比較例は、従来例の典型の１つである。
図６Ａは、半導体装置１を実装するプリント配線基板５０に主電流が流れる様子を示す模式図である。ここでは、便宜的に、プリント配線基板５０上の配線パターン５１、５３を流れる主電流は、図６Ａの左から右に向かって流れる状況を想定する。
図６Ｂは、第２の比較例に係る半導体装置を実装する第２の比較例に係るプリント配線基板に主電流が流れる様子を示す模式図である。ここでは、便宜的に、第２の比較例に係るプリント基板上の配線パターン１１５１、１１５３を流れる主電流は、図６Ｂの左から右に向かって流れる状況を想定する。
半導体装置１、第２の比較例に係る半導体装置共に、同一のチップサイズである。
半導体装置１では、半導体層４０の平面視において、第１のゲートパッド１１９および第２のゲートパッド１２９が、それぞれ、一方の長辺９１および他方の長辺９２近傍に配置されているのに対して、第２の比較例に係る半導体装置では、半導体層の平面視において、第１のゲートパッド１１１９および第２のゲートパッド１１２９が、それぞれ、一方の短辺１１９３および他方の短辺１１９４の中央近傍に配置されている点が異なる。
半導体装置１と第２の比較例に係る半導体装置とで、複数の第１のソースパッド１１１の総面積と複数の第１のソースパッド１１１１の総面積とが等しく、複数の第２のソースパッド１２１の総面積と複数の第２のソースパッド１１２１の総面積とが等しい。このため、半導体装置１と第２の比較例に係る半導体装置とで、複数のソースパッドの総面積の違いがオン抵抗に及ぼす影響はない。その他に、デバイスの機能、特性に影響を与える構造の違いや異なる点はない。
もともと、半導体装置１および第２の比較例に係る半導体装置（以下、これらを区別しない場合には、これらの総称として、単に「半導体装置」とも称する）のゲート電極（あるいはゲートパッド）およびその近傍領域には、半導体装置における主電流経路に電流を流す制御機能が備わる。半導体装置のオン抵抗を低減するためには主電流経路（活性領域（半導体装置１においては、図１中の破線内））を可能な限り広く確保することが求められるが、ゲート電極およびその近傍領域は制御機能部分として主電流経路（活性領域（半導体装置１においては、図１中の破線内））を侵食している導通の障害領域と見なければならない。つまりゲート電極およびその近傍領域は、半導体装置の機能上、必要不可欠な領域である反面、オン抵抗の低減のためにはなるべく縮小したい領域ということになる。
上記のような考えで、半導体装置と第２の比較例に係る半導体装置とを比べると、第２の比較例に係る半導体装置では、第１のゲートパッド１１１９および第２のゲートパッド１１２９がパワーラインの中央に配置されており、導通の障害を成すものとなっている。
また、第２の比較例に係る半導体装置では、回路全体で捉えた場合、図面の左から配線パターン１１５１の幅全体で流れてくる主電流は、第１のゲートパッド１１１９がパワーラインの幅の中央に配置されるため、これを避けるように流れが分断される（図６Ｂ参照）。分断された主電流は、第２の比較例に係る半導体装置の中央付近では合流するが、第２のゲートパッド１１２９がパワーラインの幅の中央に配置されるために、再度、分断して流れ、図面右側へ向かっていくことになる。
これに対して、半導体装置１では、第１のゲートパッド１１９および第２のゲートパッド１２９がパワーラインの端に寄って配置されており、導通の障害になりにくくなっている。
また、半導体装置１では、回路全体で捉えた場合、図面の左から配線パターン５１の幅全体で流れてくる主電流は、第１のゲートパッド１１９および第２のゲートパッド１２９がパワーラインの端に寄って配置されるため、これが原因で流れが分断されることはない（図６Ａ参照）。主電流は半導体装置１の短辺側の幅の制限以外に何ら障害を受けることなく、その流れを大筋で維持したまま、図面左側から右側へ向かって流れていくことになる。
これらのことから、半導体装置１は、第２の比較例に係る半導体装置と比べて、主電流の流れが妨げられる作用が少なく、導通抵抗の増大を抑制する上でより効果的であるといえる。
なお、第１のゲートパッド１１９および第２のゲートパッド１２９がパワーラインの端に寄っているとは、第１のゲートパッド１１９および第２のゲートパッド１２９が、それぞれ、半導体装置１の第１の方向に平行な一方の長辺９１および他方の長辺９２との間に、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１を一部でも挟まずに配置されていることを指す。
また、半導体装置１では、第１のゲートパッド１１９は、パワーラインの端に寄っているだけでなく、さらに、第１の方向における、境界９０Ｃとの間に、他の複数の第１のソースパッド１１１を挟まない位置に配置されている。同様に、第２のゲートパッド１２９は、パワーラインの端に寄っているだけでなく、さらに、第１の方向における、境界９０Ｃとの間に、複数の第２のソースパッド１２１を挟まない位置に配置されている。すなわち、半導体装置１の平面視において、第１のゲートパッド１１９および第２のゲートパッド１２９は、それぞれ、境界９０Ｃ近傍に配置されている。このような配置であれば、他の位置にゲートパッドが配置される場合に比べて、主電流の直線的な流れを妨げる作用が幾何学的にさらに少ない。従って導通抵抗の増大を抑制する効果が得られる。
発明者は、鋭意検討、実験を行うことで上記知見を得た。そして、上記知見に基づいて、回路全体を通して導通抵抗の低減に効果がある半導体装置１に想到した。
半導体装置１は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層の裏面に接触して形成された金属層と、前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記半導体層の平面視において、前記半導体層内で前記第１の領域に隣接した第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、前記半導体層は、半導体基板を有し、前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとのそれぞれは、前記半導体層の表面に、前記フェイスダウン実装時に実装基板に接合される、複数の第１のソースパッドおよび第１のゲートパッドと、複数の第２のソースパッドおよび第２のゲートパッドとを有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記平面視において、前記半導体層は矩形形状であり、前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとが第１の方向に並び、前記第１の方向に主電流が流れ、前記第１のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第１の辺との間に、および、前記第１の方向における前記第１の領域と前記第２の領域との境界との間に、前記複数の第１のソースパッドが一部でも挟まれないように配置され、前記第２のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第２の辺との間に、および、前記第１の方向における前記境界との間に、前記複数の第２のソースパッドが一部でも挟まれないように配置された、半導体装置である。
上記構成の半導体装置１によれば、パワーラインにおいては障害物となってしまう、主電流の制御機能部分である第１のゲートパッド１１９および第２のゲートパッド１２９が、パワーラインの端に寄って配置されるので、主電流が分断されて流れるようなことがなく、導通抵抗の増大を抑制するに効果的である。
また、第１のゲートパッド１１９および第２のゲートパッド１２９はそれぞれ、境界９０Ｃ近傍に配置されるため、他の位置にゲートパッドを備える場合に比べて、主電流の直線的な流れを妨げる作用が幾何学的にさらに少なく、導通抵抗を不要に増大させるおそれがさらに少ない。
図７Ａ〜図７Ｇ、図８Ａ〜図８Ｄ、図９Ａ、９Ｂは、上記構成の半導体装置１の条件を満たす電極パッドの配置例を示す模式図である。
半導体装置１の形状は、例えば、図９Ａ、図９Ｂに示すように、半導体層４０が、略正方形状であってもよい。このとき半導体層４０には長辺、短辺という表現が成立しないが、トランジスタ１０（あるいは第１の領域Ａ１）とトランジスタ２０（あるいは第２の領域Ａ２）が並ぶ方向である第１の方向、および第１の方向に直交する方向という表現を用いて、半導体装置１の電極パッドの配置との関係性を述べることにする。
第１のゲートパッド１１９および第２のゲートパッド１２９がパワーラインの障害にならない構成としては、半導体装置１は、前記第２の辺は前記第１の辺と対向する辺であるとすることが好ましい。
このような構成にすることで、半導体装置１の主電流の流れが、第１のゲートパッド１１９および第２のゲートパッド１２９によって妨げられる影響の対称性を高めることができる。半導体装置１の主電流は双方向で経路を持つことを考えると、トランジスタ１０とトランジスタ２０とが線対称あるいは点対称な電極パッドの配置であれば、主電流方向の順逆の違いにおける導通特性および発熱特性の偏りが生じにくくなる効果を得られるため、上記構成が好ましい。例えばスマートホン、タブレット等のリチウムイオン電池パックが半導体装置１を利用する回路を搭載するならば、充電、放電いずれにおいても何ら特別に取り扱いの差異を設ける必要はない。
また、上記構成の半導体装置１によれば、主電流の制御機能部分である第１のゲートパッド１１９および第２のゲートパッド１２９を、中央線９０の近傍（特に、中央線の直上）に配置することも可能になる。第１のゲートパッド１１９および第２のゲートパッド１２９を配置する領域として、半導体装置１の中央線９０近傍を利用することで、もともと主電流経路（活性領域、図１中の破線内）が形成されていない領域を、ゲートパッドを配置する領域として幾分か活用できるため、他の位置にゲートパッドが配置される場合に比べて、活性領域が侵食される割合を抑えられる。その効果によってオン抵抗の低減が可能となる。また、オン抵抗の低減によって発熱を抑える効果も期待できる。
さらに、上記構成の半導体装置１によれば、半導体装置１のさらなるオン抵抗低減の効果がある。もともと、第１の領域Ａ１と第２の領域Ａ２との境界９０Ｃにおいては、複数の第１のソースパッド１１１と複数の第２のソースパッド１２１との短絡を避けるために、やや広めの間隔を空ける配置を設計することが自然である。図６Ａと図６Ｂとを比較すると明らかだが、上記構成の半導体装置１では、もともと何も設けないこの間隔を、ゲートパッドを設けるのに有効利用するために、ソースパッドが占有できる面積が他の部分で増えることになる。従ってその分、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１の総面積を増大させることができる。すなわち、オン抵抗低減の効果を享受できる。
ところで、図７Ｃに示すように、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１は、長手方向にさらに複数に分離していてもよい。このような場合、実装の際にはんだはみ出し等の実装上の不具合を軽減する効果が高まる。また、後述するアンダーフィル材の浸透が進行しやすくなる効果を得られる。ただし、複数の第１のソースパッド１１１の総面積および複数の第２のソースパッド１２１の総面積を過度に小さくするとオン抵抗増大の副作用が現れる。このため、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１を、長手方向にさらに複数に分離するか否かは、オン抵抗低減と実装不具合軽減のトレードオフの関係となる。
なお、図７Ａ〜図７Ｄでは、中央線９０と一致しない位置に境界９０Ｃが存在する構成の例が図示されているが、境界９０Ｃの位置は、かならずしも、図７Ａ〜図７Ｄに図示された通りの位置に限定される必要はない。
また、図７Ｄに示すように、第１のゲートパッド１１９および第２のゲートパッド１２９は、それぞれ、複数存在していてもよい。１以上の第１のゲートパッド１１９（図７Ｄにおいては、第１のゲートパッド１１９Ａと第１のゲートパッド１１９Ｂとの２つ。）および１以上の第２のゲートパッド１２９（図７Ｄにおいては、第２のゲートパッド１２９Ａと第２のゲートパッド１２９Ｂとの２つ。）のそれぞれは、その形状が略円形状に限定される必要はなく、さらには、その形状がゲートパッド間で統一されている必要もない。
第１のゲートパッド１１９が複数ある場合には、複数の第１のゲートパッド１１９は、それぞれ、半導体層４０の第１の方向に平行な辺との間に、あるいは、第１の方向における、境界９０Ｃとの間に、複数の第１のソースパッド１１１が一部でも挟まれないように配置されることが重要であるが、他の第１のゲートパッド１１９が挟まれるように配置されていても構わない。同様に、第２のゲートパッド１２９が複数ある場合には、複数の第２のゲートパッド１２９は、それぞれ、半導体層４０の第１の方向に平行な辺との間に、あるいは、第１の方向における、境界９０Ｃとの間に、複数の第２のソースパッド１２１が一部でも挟まれないように配置されることが重要であるが、他の第２のゲートパッド１２９が挟まれるように配置されていても構わない。
さらに、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１のそれぞれは、略長方形状に限定されず、図７Ｅに示すように、略円形状の群であってもよい。但し、各群は、第１の方向において帯状に配置されることが望ましい。ここで、帯状に配置されるというのは、対象物が、ある方向において、一定の幅の中に納まって配置されることを意味する。図７Ｅに示すように各ソースパッドが略円形状の群である場合、各群を、第１のソースパッド１１１ａなどと称す。
図９Ｂに示すように、半導体層４０が略正方形状の場合も、ソースパッドの形状が略円形状の群であっても構わない。
さらに、半導体装置１は、前記平面視において、前記半導体層を、前記第１の方向に二等分する中央線に対して、前記第１のゲートパッドおよび前記第２のゲートパッドは、それぞれ前記中央線に接触するように配置されたとすることが好ましい。
このような構成にすることで、半導体装置１の主電流の流れが、第１のゲートパッド１１９および第２のゲートパッド１２９によって妨げられる影響の対称性をさらに高めることができる。
上記構成の半導体装置１は、例えば、図７Ｂに図示される。図７Ｂに図示される半導体装置１において、半導体装置１の局所領域に着目すると、第１の局所領域１９１は、例えば、図８Ｄに図示される半導体装置１の第１の局所領域２９１に比べて、トランジスタ１０側からトランジスタ２０側への主電流の流れを考える場合と、トランジスタ２０側からトランジスタ１０側への主電流の流れを考える場合との対称性が、より高くなっている。同様に、図７Ｂに図示される半導体装置１において、第２の局所領域１９２は、例えば、図８Ｄに図示される半導体装置１の第２の局所領域２９２に比べて、トランジスタ１０側からトランジスタ２０側への主電流の流れを考える場合と、トランジスタ２０側からトランジスタ１０側への主電流の流れを考える場合との対称性が、より高くなっている。
このように、上記構成の半導体装置１によると、半導体装置１を局所的に捉えた場合における、半導体装置１の主電流の流れが、第１のゲートパッド１１９および第２のゲートパッド１２９によって妨げられる影響の対称性をさらに高められる。
また、ゲート電極が活性領域を侵食する割合をさらに抑えることができるため、この効果による導通抵抗の低減および発熱をさらに抑える効果が期待できる。さらに、第１の領域Ａ１と第２の領域Ａ２との境界９０Ｃ付近において、もともと何も設けない間隔をより有効に利用することができるため、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１の総面積をさらに増大させることができる。すなわち、オン抵抗低減の効果をさらに享受できる。
さらに、半導体装置１は、図８Ａ、図８Ｂに図示されるように、前記第２の辺は前記第１の辺と同一の辺であるとしてもよい。
このような構成にすることで、半導体装置１において、トランジスタ１０の制御機能部分である第１のゲートパッド１１９と、トランジスタ２０の制御機能部分である第２のゲートパッド１２９とを、１カ所に集約することができる。このとき、プリント基板上の配線パターンにおいても制御系を片側に集約配置することができるため、上記構成の半導体装置１は、回路設計の自由度を高めることに寄与することができる。
ここまで説明してきたように、発明者は、半導体装置１のオン抵抗低減の効果を高めるのは、第１のゲートパッド１１９および第２のゲートパッド１２９の配置を、以下の２条件を満たすことが重要であると考えている。すなわち（１）第１の方向に平行な辺の近傍に配置する、（２）中央線９０の近傍に配置する、である。主電流経路の障害となる制御機能部分を、（１）パワーラインの端に寄せる、（２）もともと有効領域が設けられていない部分に充てる、というのがその思想である。
このうち（２）を突き詰めていくと、最も望ましいのは、前記平面視において、前記境界は、クランク状であるとすることであると言える。
なぜなら、上記構成の半導体装置１によれば、主電流の制御機能部分である第１のゲートパッド１１９および第２のゲートパッド１２９を、中央線９０の近傍（特に、中央線９０の直上）に配置することが可能になるからである。前述したように、第１のゲートパッド１１９および第２のゲートパッド１２９を配置する領域として、半導体装置１の中央線９０近傍を利用することで、もともと主電流経路（活性領域、図１中の破線内）が形成されていない領域を、ゲートパッドを配置する領域として幾分か活用できるため、他の位置にゲートパッドが配置される場合に比べて、活性領域が侵食される割合を抑えられる。その効果によってオン抵抗の低減が可能となる。また、オン抵抗の低減によって発熱を抑える効果も期待できる。
例えば、図７Ａに示されるように、第１のゲートパッド１１９の中心と第２のゲートパッド１２９の中心とが共に中央線９０上に配置される方が、図８Ｄに示される位置に、すなわち、中央線９０に接触しない位置に、第１のゲートパッド１１９と第２のゲートパッド１２９が配置されるよりも好ましい。
図１０に示される位置に、第１のゲートパッド１１９と、第２のゲートパッド１２９と、境界９０Ｃとが配置される場合には、第１の領域Ａ１に属する領域９０１に、トランジスタ１０に対するサージ電流迂回用の第３の縦型ＭＯＳトランジスタ（以下、「トランジスタ６０」とも称する。）を配置し、第２の領域Ａ２に属する領域９０２に、トランジスタ２０に対するサージ電流迂回用の第４の縦型ＭＯＳトランジスタ（以下、「トランジスタ７０」とも称する。）を配置することが好ましい。
すなわち、半導体装置１は、さらに、前記第１の領域に形成された、前記第１の縦型ＭＯＳトランジスタに対するサージ電流迂回用の第３の縦型ＭＯＳトランジスタと、前記第２の領域に形成された、前記第２の縦型ＭＯＳトランジスタに対するサージ電流迂回用の第４の縦型ＭＯＳトランジスタと、を有し、前記平面視において、前記第３の縦型ＭＯＳトランジスタと前記第４の縦型ＭＯＳトランジスタとのそれぞれは、前記第１のゲートパッドと前記第２のゲートパッドとの間に配置されたとすることが好ましい。
図１１は、上記構成の半導体装置１の一例を示す回路図である。
図１１に示すように、上記構成の半導体装置１の一例は、図３に例示される構成の半導体装置１に対して、トランジスタ６０と、トランジスタ７０とが追加されて構成される。また、図１１には、図３において図示が省略されていた第１の双方向ツェナーダイオードＺＤ１と、第２の双方向ツェナーダイオードＺＤ２を図示している。
図１２は、上記構成の半導体装置１の構造の一例を示す断面図である。図１２は、図１０のＡ−Ａにおける切断面を示す。
図１１、図１２に示すように、上記構成の半導体装置１は、第１の領域Ａ１に形成された、トランジスタ１０に対するサージ電流迂回用のトランジスタ６０と、第２の領域Ａ２に形成された、トランジスタ２０に対するサージ電流迂回用のトランジスタ７０とを備える。ここで、トランジスタ６０とトランジスタ７０とのそれぞれは、図１０に示すように、第１のゲートパッド１１９と第２のゲートパッド１２９との間に少なくとも一部が挟まれるように配置される。その理由は後述する。
図１０および図１２に示すように、第１の領域Ａ１に属する領域９０１には、第２導電型の不純物を含む第３のボディ領域１０１８が形成されている。第３のボディ領域１０１８には、第１導電型の不純物を含む第３のソース領域１０１４、第３のゲート導体１０１５、および第３のゲート絶縁膜１０１６が形成されている。第３のゲート導体１０１５は、第１のソース電極１１の部分１３に電気的に接続される。また、第２の領域Ａ２に属する領域９０２には、第２導電型の不純物を含む第４のボディ領域２０１８が形成されている。第４のボディ領域２０１８には、第１導電型の不純物を含む第４のソース領域２０１４、第４のゲート導体２０１５、および第４のゲート絶縁膜２０１６が形成されている。第４のゲート導体２０１５は、第２のソース電極２１の部分２３に電気的に接続される。
トランジスタ６０およびトランジスタ７０の上記構成により、低濃度不純物層３３と半導体基板３２とは、トランジスタ１０の第１のドレイン領域、トランジスタ２０の第２のドレイン領域、トランジスタ６０の第３のドレイン領域、および、トランジスタ７０の第４のドレイン領域が共通化された、共通ドレイン領域として機能する。
図１３は、第１の双方向ツェナーダイオードＺＤ１（第２の双方向ツェナーダイオードＺＤ２）の上面透視図であり、図１４は、図１３に示すＢ０−Ｂ１面における断面図である。
図１３および図１４に示すように、第１の双方向ツェナーダイオードＺＤ１は、水平方向に並んで配置された、第１導電型のポリシリコン層である層１７１Ａ、層１７３Ａおよび層１７５Ａと、第２導電型のポリシリコン層である層１７２Ａおよび層１７４Ａとからなる。層１７１Ａ〜層１７５Ａの上には層間絶縁層３４が形成されており、層１７１Ａは接続部１７６Ａを介して第１のソース電極１１と、層１７５Ａは接続部１７７Ａを介して第１のゲート電極１９と、それぞれ接触接続されている。
また、第２の双方向ツェナーダイオードＺＤ２も上記の第１の双方向ツェナーダイオードＺＤ１と同様の構成であり、層１７１Ｂは接続部１７６Ｂを介して第２のソース電極２１と、層１７５Ｂは接続部１７７Ｂを介して第２のゲート電極２９と、それぞれ接触接続されている。
以下、トランジスタ６０およびトランジスタ７０について説明する。トランジスタ６０およびトランジスタ７０は、主電流経路を成すトランジスタ１０およびトランジスタ２０と比べると、デバイスの構造上自然に備わることになる寄生バイポーラトランジスタが、動作オンしやすくなるように設計される。具体的には、トランジスタ１０およびトランジスタ２０と、トランジスタ６０およびトランジスタ７０とで、ゲート導体が延伸する方向に直交する形で交互に設置するソース領域とボディ領域との占有面積比（平面視）を変化させる。ゲート導体が延伸する方向に沿った一定の幅内において、ボディ領域に比べてソース領域の出現する割合を大きくするほど、寄生バイポーラトランジスタが動作オンしやすいトランジスタを構成することができる。寄生バイポーラトランジスタが動作オンしやすければサージ電流は、寄生バイポーラトランジスタを通って流れやすくなるため、敢えて動作オンしやすいトランジスタを備えることでサージ電流の経路を操作することが可能になる。
第１の領域Ａ１に属する領域９０１に寄生バイポーラトランジスタが動作オンしやすいトランジスタ６０を設置すると、トランジスタ２０の複数の第２のソースパッド１２１から第１の領域Ａ１へサージ電流が流れてきた場合、サージ電流はトランジスタ１０へ到達する前に、境界９０Ｃ近傍に備わっているトランジスタ６０を先に経過することになる。さらにトランジスタ６０はトランジスタ１０よりも寄生バイポーラトランジスタが動作オンしやすい造りになっているため、サージ電流はトランジスタ６０の寄生バイポーラトランジスタを通って放電される。従って主電流経路を成すトランジスタ１０がサージ電流の導通に伴って破壊するおそれが少なく、半導体装置１の主機能が失われる可能性を低めることができる。図１１および図１５に、サージ電流が流れる典型的な経路を図示する。
同様に、第２の領域Ａ２に属する領域９０２に寄生バイポーラトランジスタが動作オンしやすいトランジスタ７０を設置すると、トランジスタ１０の複数の第１のソースパッド１１１から第２の領域Ａ２へサージ電流が流れてきた場合、サージ電流はトランジスタ２０へ到達する前に、境界９０Ｃ近傍に備わっているトランジスタ７０を先に経過することになる。さらにトランジスタ７０はトランジスタ２０よりも寄生バイポーラトランジスタが動作オンしやすい造りになっているため、サージ電流はトランジスタ７０の寄生バイポーラトランジスタを通って放電される。従って主電流経路を成すトランジスタ２０がサージ電流の導通に伴って破壊するおそれが少なく、半導体装置１の主機能が失われる可能性を低めることができる。
このように、上記構成の半導体装置１によると、サージ電流が、トランジスタ１０およびトランジスタ２０に流れることを回避できるので、ＥＳＤ耐性を向上させることがきる。
さて、導通抵抗を低減するためには、半導体装置１のオン抵抗を低減することが特に重要である。なぜなら導通時の回路全体を捉えた場合、半導体装置１が最も抵抗の大きい部分に該当することになるからである。また、導通時の半導体装置１には、オン抵抗の大きさに伴う発熱も生じており、発熱をなるべく抑制し、効率よく放散することも必要である。
半導体装置１のオン抵抗低減および放熱性向上には、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１の総面積が大きいことが有用である。はんだが接触する面積が大きければ、主電流経路も拡大する上にはんだを通して、生じた熱を放散できるからである。そこで、半導体装置１は、前記平面視において、前記複数の第１のソースパッドの少なくとも一部と、前記複数の第２のソースパッドの少なくとも一部とは、前記第１のゲートパッドと前記第２のゲートパッドとの間に挟まれるように配置されたとすることが有用である。
このような構成にすることで、第１のゲートパッド１１９および第２のゲートパッド１２９をパワーラインの端に寄せて導通の障害になることを避けながら、可能な限り、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１の総面積を大きくすることができるため、オン抵抗低減と高放熱性とを実現することができる。
半導体装置１のオン抵抗低減の手段として、半導体装置１のデバイス構造内部の主電流経路（図２Ｂ参照）を鑑み、図２Ｂ中の垂直方向に流れる主電流の抵抗成分である半導体層４０の薄膜化が挙げられる。また共通ドレイン電極である金属層３０を厚膜化することもオン抵抗を低減することに有用である。すなわち半導体装置１では半導体層４０を薄膜化し、金属層３０を厚膜化することがオン抵抗低減に効果的である。しかしながら半導体層４０と金属層３０のそれぞれの厚さが接近してくると、半導体と金属との、熱膨張係数、ヤング率等の物性値の差異に起因して、高温時に半導体装置１に生じる反りが増大することが知られている。
半導体装置１に生じる反りは主に、はんだのリフロー実装において２５０℃程度の熱処理をおこなう際の高温環境で発生する。フリップチップ実装では金属層３０を、プリント基板から遠ざかる方向に向けたフェイスダウンで実装をおこなうが、高温時には金属層３０の方が半導体層４０に比べて膨張するためにプリント基板から遠ざかる方向に向けて凸な様子で反りが生じる。
図１６に示すように、半導体装置１が反ってしまうと、半導体装置１の実装を行う際に都合が悪い。凸部にあたる半導体装置１の中央付近でははんだが不足して接合不良（はんだ行き渡り不足）を生じる可能性がある反面、反りによってプリント配線基板方向へ押し付けられる力が強まる半導体装置１の外周領域では、はんだが本来おさまるべき領域からはみ出す現象（はんだはみ出し）が散見される。
オン抵抗低減のために追及するデバイス構造（半導体層４０の薄膜化および金属層３０の厚膜化）に対して、半導体装置１の反りによる実装不具合を軽減するためには、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１の配置を適正化することで対処が可能である。発明者は、鋭意検討、実験等をおこなった結果、以下のようにいくつかの改善結果を得た。
半導体装置１は、図１７に示すように、前記平面視において、前記半導体層は、前記第１の方向を長辺とする長方形状であり、前記複数の第１のソースパッドのそれぞれ、および、前記複数の第２のソースパッドのそれぞれは、長手方向が前記第１の方向と平行な略長方形状であり、前記複数の第１のソースパッドは、ストライプ状に配置され、前記複数の第２のソースパッドは、ストライプ状に配置されたとしてもよい。
半導体層４０が、第１の方向を長辺とする長方形状である場合、リフロー実装での高温時に現れる半導体装置１の反りは、半導体層４０の長辺と平行な方向に湾曲する反りとなる。このとき半導体層４０の一方の短辺に近い領域および他方の短辺に近い領域では、図１６に模式的に示すように、はんだが、半導体装置１の中央部分よりも実装基板側に強く押し込まれる。しかし、上記形状の、複数の第１のソースパッド１１１のそれぞれと複数の第２のソースパッド１２１のそれぞれとが、上記のように配置されていれば、半導体層４０の２つの短辺に近い領域にて押し込まれたはんだは、半導体層４０の長辺に沿って半導体装置１の中央部分（境界９０Ｃ付近）の方へ流れてくることができる。
このため、図１７に示すような電極パッドの配置においては、半導体装置１の反りが大きい状況においても、電極パッドの規定の領域からはんだがはみ出しにくい。
また、半導体装置１は、図１８Ａに示すように、前記平面視において、前記半導体層は、前記第１の方向と直交する方向を長辺とする長方形状であり、前記複数の第１のソースパッドのそれぞれ、および、前記複数の第２のソースパッドのそれぞれは、長手方向が前記第１の方向と直交する略長方形状であり、前記複数の第１のソースパッドは、ストライプ状に配置され、前記複数の第２のソースパッドは、ストライプ状に配置された、としてもよい。
半導体層４０が、第１の方向と直交する方向を長辺とする長方形状である場合、リフロー実装での高温時に現れる半導体装置１の反りは、半導体層４０の長辺と平行な方向に湾曲する反りとなる。半導体装置１を上記構成にすることで、半導体層４０が、第１の方向と直交する方向を長辺とする長方形状である場合に、リフロー実装での高温時に現れる半導体装置１の反りが実装不具合に及ぼす影響を軽減できる。なお、このとき、境界９０Ｃが第１の方向に直交する方向であるため、複数の第１のソースパッド１１１のいずれか、複数の第２のソースパッド１２１のいずれかは、半導体層４０の一方の短辺近傍から、他方の短辺近傍まで半導体層４０の長辺に沿ってほぼ長辺の長さと同等程度まで、長手方向の長いソースパッドであってもよい。
また、半導体装置１は、図１８Ｂに示すように、さらに、前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとのそれぞれは、前記複数の第１のソースパッドの下に前記複数の第１のソースパッドに接続された第１のソース電極と前記複数の第２のソースパッドの下に前記複数の第２のソースパッドに接続された第２のソース電極と、を有し、前記平面視において、前記半導体層の前記第１の方向の辺長は、前記第１の方向と直交する方向の辺長の２倍未満であり、前記第１のソース電極および前記第２のソース電極は、それぞれ略長方形状であり、前記複数の第１のソースパッドのそれぞれ、および、前記複数の第２のソースパッドのそれぞれは、長手方向が前記第１のソース電極の長辺方向と平行な略長方形状であり、前記複数の第１のソースパッドは、ストライプ状に配置され、前記複数の第２のソースパッドは、ストライプ状に配置されたとしてもよい。
半導体装置１の第１の方向の辺の長さが、第１の方向と直交する方向の辺の長さの２倍未満である場合にも、リフロー実装での高温時に現れる半導体装置１の反りが実装不具合に及ぼす影響を軽減できる。その理由について、以下、図１８Ｃを参照しながら説明する。
図１８Ｃに、半導体装置１を平面視した場合の、半導体装置１に備わる第１のソース電極１１、第２のソース電極２１の配置を示す。第１のソース電極１１および第２のソース電極２１はそれぞれ第１の領域Ａ１および第２の領域Ａ２の大半の面積を占め、略長方形状に配置される。
半導体装置１の第１の方向の辺の長さが、第１の方向と直交する方向の辺の長さの２倍未満である場合、第１のソース電極１１について、第１の方向に直交する方向の辺の長さが、第１の方向の辺の長さよりも大きい。このような場合、第１のソース電極１１の長辺方向に沿って半導体層４０の反りが生じる可能性があるため、複数の第１のソースパッド１１１をすべて略長方形状とし、その長手方向を第１のソース電極１１の長辺方向と平行にしたストライプ状に配置することで、半導体層４０に反りが生じた際の実装不具合を軽減できる。同様に、第２のソース電極２１は第１の方向に直交する方向の辺の長さが第１の方向の辺の長さよりも大きいため、複数の第２のソースパッド１２１をすべて略長方形状とし、その長手方向を第２のソース電極２１の長辺方向と平行にしたストライプ状に配置することで、半導体層４０に反りが生じた際の実装不具合を軽減できる。
さらに、半導体装置１は、図１８Ｄ、図１８Ｅに示すように、前記複数の第１のソースパッドのそれぞれおよび前記複数の第２のソースパッドのそれぞれは、前記半導体層を前記第１の方向と直交する方向で二分する領域の近傍で２分割されて配置されたとしてもよい。
図１８Ｄで例示する構成にすることで、半導体層４０の２つの短辺に近い領域でプリント配線基板側に強く押し付けられたはんだが、半導体装置１の中央付近で電極パッドが形成されていない領域へ向かって流動し、ついにはみ出しに至ることが考えられる。はんだはみ出し等の不具合は、電気的に接続されてはならないところ、例えば複数の第１のソースパッド１１１と複数の第２のソースパッド１２１とを短絡させるなど、デバイス機能を喪失させる原因になる可能性があるため防止すべきものである。
しかし、複数の第１のソースパッド１１１および第２のソースパッド１２１のそれぞれの長手方向を半導体層４０の長辺に平行に配置していれば、半導体層４０の長手方向中央付近ではみだしたはんだによって各ソースパッドが電気的に接続したとしても、デバイス機能になんら問題を生じさせない。
また、図１８Ｅで例示する構成にすることで、第１のソース電極１１および第２のソース電極２１の２つの短辺に近い領域でプリント配線基板側に強く押し付けられたはんだが、第１のソース電極１１および第２のソース電極２１の長辺方向の中央付近で電極パッドが形成されていない領域へ向かって流動し、ついにはみ出しに至ることが考えられる。はんだはみ出し等の不具合は、電気的に接続されてはならないところ、例えば複数の第１のソースパッド１１１と複数の第２のソースパッド１２１とを短絡させるなど、デバイス機能を喪失させる原因になる可能性があるため防止すべきものである。
しかし、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１のそれぞれの長手方向を第１のソース電極１１および第２のソース電極２１の長辺に平行に設置していれば、第１のソース電極１１および第２のソース電極２１の長辺方向の中央付近ではみ出したはんだによって各ソースパッドが電気的に接続したとしても、デバイス機能に何ら問題を生じさせない。
ただし、複数の第１のソースパッド１１１、複数の第２のソースパッド１２１の面積が総合的に小さくなるとオン抵抗に悪影響を及ぼす可能性がある。
さらに、半導体装置１は、図１９に示すように、前記平面視において、前記半導体層は、略正方形状であり、前記複数の第１のソースパッドのそれぞれ、および、前記複数の第２のソースパッドのそれぞれは、長手方向が前記半導体層の中心から放射状に伸びる方向となる略長方形状であるとしてもよい。
半導体層４０が、略正方形状である場合、リフロー実装での高温時に現れる半導体装置１の反りは、半導体装置１の中心を基点に点対称な湾曲形状になる。半導体層４０には長辺も短辺も存在しないため、どちらかの方向に偏って反るといったことが生じない。このような場合、はんだ行き渡り不足やはんだはみ出しなどの実装不具合を防ぐには、全てのソースパッドが、半導体装置１の中心を基点に放射状に長手方向を有するように配置することが効果的である。
ところで近年、スマートホンや、ウォッチをはじめとするウェアラブル端末に防水機能を付与する動きが盛んである。このような動きに対応して、リチウムイオン電池パックの一部として使用する半導体装置１においても、フェイスダウンで実装する際に実装基板と半導体装置１との隙間にアンダーフィルを注入し、実装基板と半導体装置１との隙間に水分が侵入しないように加工を施すことが検討されている。アンダーフィルの注入には様々な方法があるが、代表的な方法としては、まず実装を通常通り行った後で実装基板と半導体装置１との隙間にアンダーフィル材を注入する施策がとられることが多い。
このとき、アンダーフィル材には一定の粘性があるために、上記隙間が小さいと、求められる充填度まで十分にアンダーフィル材の浸透が進行しないことが考えられる。浸透は単に実装基板と半導体装置１との間の高さ（すなわちはんだの高さや半導体装置１の反り量など）だけに現象が限定されず、浸透しようとするアンダーフィル材が、２次元的に障壁となるはんだを回避したり回り込んだりしながら、必要な領域全体に十分に行き渡るかどうかも検証せねばならない。
複数の第１のソースパッド１１１および複数の第２のソースパッド１２１が、図７Ａ〜図７Ｄ、図７Ｆ、図７Ｇ、図８Ａ〜図８Ｄ、図９Ａに示すように長手方向を持つ略長方形の長円形状であると、アンダーフィルは奥まった空隙にまで進入しきらず、不十分な充填度のアンダーフィル浸透にしか至らない可能性がある。こうした問題に対処するには、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１を細かく分離して、アンダーフィル材が浸透しやすい空隙を多くすることが効果的である。
そこで、半導体装置１は、図２０Ａに示すように、前記平面視において、前記複数の第１のソースパッドは、略円形状であり、前記第１の方向と当該方向に直交する方向とを、それぞれ行方向と列方向とする行列状に、等間隔に配置され、前記複数の第２のソースパッドは、略円形状であり、前記第１の方向と当該方向に直交する方向とを、それぞれ行方向と列方向とする行列状に、等間隔に配置されたとしてもよい。
このような構成にすることで、複数の第１のソースパッド１１１の間、および、複数の第２のソースパッド１２１の間には規則的に空隙が備えられることになり、アンダーフィル材の浸透も容易になる。ただし、オン抵抗はソースパッドの総面積に依存するため、過度に空隙を多く設けるとオン抵抗が必要以上に増大することになる。
また、半導体装置１は、図２０Ｂに示すように、前記平面視において、前記複数の第１のソースパッドは、略円形状であり、前記第１の方向と当該方向に直交する方向とを、それぞれ行方向と列方向とする千鳥状に、等間隔に配置され、前記複数の第２のソースパッドは、略円形状であり、前記第１の方向と当該方向に直交する方向とを、それぞれ行方向と列方向とする千鳥状に、等間隔に配置されたとしてもよい。
ここで、複数のソースパッドが、千鳥状に、等間隔に配置されるという状態は、複数のソースパッドが、行列状に、等間隔に配置されている状態から、奇数行（または、偶数行）に配置される各ソースパッドの位置を、行方向において１／２間隔ずつずらして配置されている状態のことを言う。
このような構成にすることで、複数の第１のソースパッド１１１の間、および、複数の第２のソースパッド１２１の間には規則的に空隙が備えられることになり、アンダーフィル材の浸透も容易になる。ただし、オン抵抗はソースパッドの総面積に依存するため、過度に空隙を多く設けるとオン抵抗が必要以上に増大することになる。
以上、本開示の１つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
本願発明に係る半導体装置は、チップサイズパッケージ型の半導体装置として広く利用可能である。
１ 半導体装置
２ 制御ＩＣ
３ 電池
４ 負荷
１０ トランジスタ（第１の縦型ＭＯＳトランジスタ）
１１ 第１のソース電極
１２、１３、２２、２３ 部分
１４ 第１のソース領域
１５ 第１のゲート導体
１６ 第１のゲート絶縁膜
１８ 第１のボディ領域
２０ トランジスタ（第２の縦型ＭＯＳトランジスタ）
２１ 第２のソース電極
２４ 第２のソース領域
２５ 第２のゲート導体
２６ 第２のゲート絶縁膜
２８ 第２のボディ領域
３０ 金属層
３２ 半導体基板
３３ 低濃度不純物層
３４ 層間絶縁層
３５ パッシベーション層
４０ 半導体層
５０ プリント配線基板（実装基板）
５１、５２、５３、１０５１、１０５３、１１５１、１１５３ 配線パターン
５４ クリアランス
６０ トランジスタ（第３の縦型ＭＯＳトランジスタ）
７０ トランジスタ（第４の縦型ＭＯＳトランジスタ）
９０ 中央線
９０Ｃ 境界
９１ 一方の長辺
９２ 他方の長辺
９３ 一方の短辺
９４ 他方の短辺
１１１、１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、１１１ｆ、１１１１ 第１のソースパッド
１１９、１１９Ａ，１１９Ｂ 第１のゲートパッド
１２１、１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅ、１２１ｆ、１１２１ 第２のソースパッド
１２９、１２９Ａ、１２９Ｂ 第２のゲートパッド
１７１Ａ、１７１Ｂ、１７２Ａ、１７２Ｂ、１７３Ａ、１７３Ｂ、１７４Ａ、１７４Ｂ、１７５Ａ、１７５Ｂ 層
１７６Ａ、１７６Ｂ、１７７Ａ、１７７Ｂ 接続部
１９１、２９１ 第１の局所領域
１９２、２９２ 第２の局所領域
５１１、５１１ａ、５１１ｂ、５１１ｃ、５１１ｄ、５１１ｅ、５１１ｆ 第１の実装ソースパッド
５１９ 第１の実装ゲートパッド
５２１、５２１ａ、５２１ｂ、５２１ｃ、５２１ｄ、５２１ｅ、５２１ｆ 第２の実装ソースパッド
５２９ 第２の実装ゲートパッド
９０１、９０２ 領域
１０１４ 第３のソース領域
１０１５ 第３のゲート導体
１０１６ 第３のゲート絶縁膜
１０１８ 第３のボディ領域
２０１４ 第４のソース領域
２０１５ 第４のゲート導体
２０１６ 第４のゲート絶縁膜
２０１８ 第４のボディ領域
Ａ１、Ａ１００１ 第１の領域
Ａ２、Ａ１００２ 第２の領域
ＺＤ１ 第１の双方向ツェナーダイオード
ＺＤ２ 第２の双方向ツェナーダイオード

Claims (11)

  1. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    半導体層と、前記半導体層の裏面に接触して形成された金属層と、前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記半導体層の平面視において、前記半導体層内で前記第１の領域に隣接した第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、
    前記半導体層は、半導体基板を有し、
    前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとのそれぞれは、前記半導体層の表面に、前記フェイスダウン実装時に実装基板に接合される、複数の第１のソースパッドおよび第１のゲートパッドと、複数の第２のソースパッドおよび第２のゲートパッドとを有し、
    前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、
    前記平面視において、
    前記半導体層は矩形形状であり、
    前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとが第１の方向に並び、前記第１の方向に主電流が流れ、
    前記平面視において、前記第１の方向における前記第１の領域と前記第２の領域との境界線はクランクしており、
    前記第１のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に並行かつ最近接する第１の辺との間に、および、前記境界線のうち、前記第１の方向と直交する方向の部分との間に、前記複数の第１のソースパッドが一部でも挟まれないように配置され、
    前記第２のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に並行かつ最近接する第２の辺との間に、および、前記境界線のうち、前記第１の方向と直交する方向の部分との間に、前記複数の第２のソースパッドが一部でも挟まれないように配置された、
    半導体装置。
  2. 前記第２の辺は前記第１の辺と対向する辺である
    請求項１に記載の半導体装置。
  3. 前記平面視において、前記半導体層を、前記第１の方向に二等分する中央線に対して、前記第１のゲートパッドおよび前記第２のゲートパッドは、それぞれ前記中央線に接触するように配置された、
    請求項２に記載の半導体装置。
  4. 前記第２の辺は前記第１の辺と同一の辺である
    請求項１に記載の半導体装置。
  5. 前記平面視において、
    前記半導体層は、前記第１の方向を長辺とする長方形状であり、
    前記複数の第１のソースパッドのそれぞれ、および、前記複数の第２のソースパッドのそれぞれは、長手方向が前記第１の方向と並行な長方形状又は長円形状であり、
    前記複数の第１のソースパッドは、ストライプ状に配置され、
    前記複数の第２のソースパッドは、ストライプ状に配置された、
    請求項１に記載の半導体装置。
  6. さらに、前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとのそれぞれは、前記複数の第１のソースパッドの下に前記複数の第１のソースパッドに接続された第１のソース電極と前記複数の第２のソースパッドの下に前記複数の第２のソースパッドに接続された第２のソース電極と、を有し、
    前記平面視において、
    前記半導体層の前記第１の方向の辺長は、前記第１の方向と直交する方向の辺長の２倍未満であり、
    前記複数の第１のソースパッドのそれぞれ、および、前記複数の第２のソースパッドのそれぞれは、長手方向が前記第１の方向と直交する方向と並行な長方形状又は長円形状であり、
    前記複数の第１のソースパッドは、ストライプ状に配置され、
    前記複数の第２のソースパッドは、ストライプ状に配置された、
    請求項１に記載の半導体装置。
  7. 前記複数の第１のソースパッドのそれぞれおよび前記複数の第２のソースパッドのそれぞれは、前記半導体層を前記第１の方向と直交する方向に二分する領域で二分割されて配置された、
    請求項１に記載の半導体装置。
  8. 表面にチップサイズパッケージ型の半導体装置がフェイスダウン実装される実装領域を有する実装基板であって、
    互いに電気的に分離された第１の配線パターンと第２の配線パターンとを有し、
    前記実装領域は、前記実装基板の平面視において、第１の領域と、前記第１の領域に隣接した第２の領域と、を有し、
    前記第１の領域と前記第２の領域とのそれぞれは、前記フェイスダウン実装時に前記半導体装置に接合される、複数の第１の実装ソースパッドおよび第１の実装ゲートパッドと、複数の第２の実装ソースパッドおよび第２の実装ゲートパッドとを有し、
    前記第１の配線パターンは、前記複数の第１の実装ソースパッドと電気的に接続され、
    前記第２の配線パターンは、前記複数の第２の実装ソースパッドと電気的に接続され、
    前記平面視において、
    前記実装領域は矩形形状であり、
    前記第１の領域と前記第２の領域とが第１の方向に並び、
    前記第１の実装ゲートパッドは、前記実装領域の４つの辺のうち、前記第１の方向に並行かつ最近接する第１の辺との間に、および、前記第１の方向における前記第１の領域と前記第２の領域との境界線のうち、前記第１の方向と直交する方向の部分との間に、前記複数の第１の実装ソースパッドが一部でも挟まれないように配置され、
    前記第２の実装ゲートパッドは、前記実装領域の４つの辺のうち、前記第１の方向に並行かつ最近接する第２の辺との間に、および、前記境界線のうち、前記第１の方向と直交する方向の部分との間に、前記複数の第２の実装ソースパッドが一部でも挟まれないように配置された、
    実装基板。
  9. 前記第２の辺は前記第１の辺と対向する辺である
    請求項８に記載の実装基板。
  10. 前記平面視において、前記実装領域を、前記第１の方向に二等分する中央線に対して、前記第１の実装ゲートパッドおよび前記第２の実装ゲートパッドは、それぞれ前記中央線に接触するように配置された、
    請求項９に記載の実装基板。
  11. 前記第２の辺は前記第１の辺と同一の辺である
    請求項８に記載の実装基板。
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