JP6728519B2 - 半導体装置、および半導体パッケージ装置 - Google Patents

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Description

本開示は、半導体装置および半導体モジュールに関し、特にはマルチトランジスタチップおよびマルチトランジスタチップを実装したモジュールに関する。
シリコン基板上にトランジスタを形成した半導体装置には、オン抵抗の低減と、熱によってチップに生じる反りの抑制が求められる。低いオン抵抗および小さいチップ反りによって、回路の動作効率および実装の歩留まりをそれぞれ向上させることができる。
例えば、特許文献１には、半導体装置の使用時の熱による反りを抑制すべく、表面電極と裏面電極とを、同じ線膨張係数を有した金属からなり、各厚さも互いに同じか略同じに構成した半導体装置が開示されている。特許文献２には、表面電極および裏面電極の厚さを、一例として、１０μｍ〜２０μｍとすることが示されている。なお、特許文献１では、オン抵抗の低減については検討されていない。
また、特許文献２には、シリコン基板の裏面側に形成する裏面電極の反り量、およびオン抵抗値を改善可能な半導体装置、およびその製造方法が開示されている。特許文献２によれば、裏面電極の厚さが２μｍ程度でオン抵抗が３ｍΩ程度の半導体装置が得られる。
特開２０１０−９２８９５号公報 特開２０１１−１５１３５０号公報
本発明者は、単一のシリコン基板上に２つの縦型ＭＯＳ（金属酸化物半導体）トランジスタを形成し、双方のトランジスタのドレイン同士を装置内の裏面電極で接続した半導体装置（以下、マルチトランジスタチップという）を検討している。
しかしながら、先行技術文献において検討されている半導体装置は、いずれも単一の縦型ＭＯＳトランジスタであり、マルチトランジスタチップにおけるオン抵抗の低減およびチップ反りの抑制については、検討されていない。
そこで、本開示は、オン抵抗の低減およびチップ反りの抑制に優れたマルチトランジスタチップを提供することを目的とする。
上記課題を解決するため、本開示に係る半導体装置の一態様は、シリコンからなり第１導電型の不純物を含む半導体基板と、前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、前記半導体基板の裏面上に接して形成された金属材料で構成された裏面電極と、前記低濃度不純物層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記低濃度不純物層内の前記第１の領域に隣接する第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、前記第１の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第１のソース電極と第１のゲート電極を有し、前記第２の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第２のソース電極と第２のゲート電極を有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として働き、前記裏面電極の厚さは２５μｍ以上３５μｍ以下であり、前記裏面電極の前記半導体基板と前記低濃度不純物層とを含む半導体層に対する厚さの比は０．３２以上である。
この構成によれば、実施の形態に係るモデルＡ、Ｂ、およびＣのいずれのマルチトランジスタチップであっても、オン抵抗Ｒが、当該モデルのオン抵抗規格最大値以下に収まる。
本開示に係る半導体装置によれば、オン抵抗の低減およびチップ反りの抑制に優れたマルチトランジスタチップが得られる。
図１は、実施の形態に係るマルチトランジスタチップの積層構造の一例を示す断面図である。 図２は、実施の形態に係るマルチトランジスタチップの応用回路の一例を示す回路図である。 図３は、実施の形態に係るマルチトランジスタチップの製品規格および設計例を示す図である。 図４Ａは、モデルＡのサンプルのオン抵抗およびチップ反りの測定値を示す図である。 図４Ｂは、モデルＢのサンプルのオン抵抗およびチップ反りの測定値を示す図である。 図４Ｃは、モデルＣのサンプルのオン抵抗およびチップ反りの測定値を示す図である。 図５は、チップ反りＷの比Ｑ依存性およびオン抵抗Ｒの比Ｑ依存性を示すグラフである。 図６は、比Ｑの対角長Ｌ依存性を示すグラフである。 図７は、エピ厚または対角長の寸法ばらつきを補償する比Ｑの導出を説明するグラフである。 図８Ａは、モデルＢのマルチトランジスタチップの電極形状の一例を示す上面図である。 図８Ｂは、モデルＣのマルチトランジスタチップの電極形状の一例を示す上面図である。 図９Ａは、実施の形態に係る半導体装置の実装構造の一例を示す斜視図である。 図９Ｂは、比較例に係る半導体装置の実装構造の一例を示す斜視図である。 図１０は、実施の形態に係るマルチトランジスタチップの応用回路の一例を示す回路図である。
（本開示の基礎となった知見）
マルチトランジスタチップにおけるオン抵抗の低減およびチップ反りの抑制について検討する。
先行技術文献において検討されている単一の縦型ＭＯＳトランジスタでは、ドレイン電流は、裏面電極を厚さ方向に貫通して流れるので、オン抵抗を低減するために、裏面電極を薄くする必要がある。これに対し、マルチトランジスタチップでは、ドレイン電流がトランジスタ間で裏面電極内を流れるので、裏面電極を厚くすることにより、２つのトランジスタ間での電流経路の断面積を増やして、全体的なオン抵抗を下げることができる。つまり、オン抵抗が低いマルチトランジスタチップを得るために、裏面電極の厚さを従来よりも厚くすることが有効である。
ただし、裏面電極は、一般的に、銀などの金属材料で構成され、金属材料はシリコンと比べて熱膨張係数が大きい。そのため、裏面電極を厚くすると半導体装置は反りやすくなる。したがって、低いオン抵抗を得ようとして裏面電極を厚くする場合、反りの抑制についても十分に検討される必要がある。
単一の縦型ＭＯＳトランジスタにおいて裏面電極を厚くすることは、オン抵抗の低減に逆行するため、先行技術文献では、２０μｍを超える厚い裏面電極を有する半導体装置に関して反りを抑制するための好適な構造は検討されていない。また、先行技術文献に開示されているオン抵抗の具体例も、３ｍΩ程度にとどまる。
そこで、本発明者は、鋭意検討の結果、従来よりも厚い厚さ３０μｍ前後の裏面電極を有するマルチトランジスタチップについて、オン抵抗を所定の目標値以下に低減する第１の寸法要件および電極形状、およびチップ反りを所定の目標値以下に抑制する第２の寸法要件を見出すに至った。オン抵抗の目標値は、３ｍΩ未満の極めて低い値に設定され、第１および第２の寸法要件は、裏面電極の半導体基板に対する厚さの比に関する規定を含む。
（開示される半導体装置の態様）
本開示に係る半導体装置の一態様は、シリコンからなり第１導電型の不純物を含む半導体基板と、前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、前記半導体基板の裏面上に接して形成された金属材料で構成された裏面電極と、前記低濃度不純物層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記低濃度不純物層内の前記第１の領域に隣接する第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、前記第１の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第１のソース電極と第１のゲート電極を有し、前記第２の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第２のソース電極と第２のゲート電極を有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として働き、前記裏面電極の厚さは２５μｍ以上３５μｍ以下であり、前記裏面電極の前記半導体基板と前記低濃度不純物層とを含む半導体層に対する厚さの比は０．３２以上である。
この構成によれば、実施の形態に係るモデルＡ、Ｂ、およびＣのいずれのマルチトランジスタチップであっても、オン抵抗Ｒが、当該モデルのオン抵抗規格最大値以下に収まる。
また、前記比は０．５６以下であってもよい。
この構成によれば、実施の形態に係るモデルＡ、Ｂ、およびＣのいずれのマルチトランジスタチップであっても、オン抵抗Ｒが、当該モデルのオン抵抗規格最大値以下に収まり、かつチップ反りがチップ反り規格最大値以下に収まる。
また、前記低濃度不純物層の厚さは２．７５μｍ以上であってもよい。
この構成によれば、実施の形態に係るモデルＡ、Ｂ、およびＣのマルチトランジスタチップにおいて、２０Ｖのドレイン耐圧が得られる。
また、本開示に係る半導体装置の一態様は、シリコンからなり第１導電型の不純物を含む半導体基板と、前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、前記半導体基板の裏面上に接して形成された金属材料で構成された裏面電極と、前記低濃度不純物層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記低濃度不純物層内の前記第１の領域に隣接する第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、前記第１の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第１のソース電極と第１のゲート電極を有し、前記第２の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第２のソース電極と第２のゲート電極を有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として働き、前記裏面電極の厚さは２５μｍ以上３５μｍ以下であり、前記半導体基板の平面視における対角寸法をＬｍｍとするとき、前記裏面電極の前記半導体基板と前記低濃度不純物層とを含む半導体層に対する厚さの比は（−０．４８×Ｌ＋２．４５）以下である。
この構成によれば、実施の形態に係る対角長Ｌなるマルチトランジスタチップにおいて、チップ反りがチップ反り規格最大値以下に収まる。
また、本開示に係る半導体装置の一態様は、シリコンからなり第１導電型の不純物を含む半導体基板と、前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、前記半導体基板の裏面上に接して形成された金属材料で構成された裏面電極と、前記低濃度不純物層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記低濃度不純物層内の前記第１の領域に隣接する第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、前記第１の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第１のソース電極と第１のゲート電極を有し、前記第２の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第２のソース電極と第２のゲート電極を有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として働き、前記裏面電極の厚さは２５μｍ以上３５μｍ以下であり、前記半導体基板の平面視における対角寸法をＬｍｍとするとき、前記裏面電極の前記半導体基板と前記低濃度不純物層とを含む半導体層に対する厚さの比は（−０．４８×Ｌ＋２．０７）以上である。
この構成によれば、実施の形態に係る対角長Ｌなるマルチトランジスタチップにおいて、オン抵抗Ｒがオン抵抗規格標準値以下に収まる。
また、前記比は（−０．４８×Ｌ＋２．０７）以上かつ（−０．４８×Ｌ＋２．４５）以下であってもよい。
この構成によれば、実施の形態に係る対角長Ｌなるマルチトランジスタチップにおいて、オン抵抗がオン抵抗規格標準値以下に収まり、かつチップ反りがチップ反り規格最大値以下に収まる。
また、前記低濃度不純物層の厚さが２．１８μｍ以下であり、かつ、前記半導体基板の平面視における対角寸法が２．６９ｍｍ以上である場合に、前記比は０．７８以上であってもよい。
この構成によれば、実施の形態に係るモデルＡのマルチトランジスタチップにおいて、オン抵抗規格標準値が達成される。
また、前記低濃度不純物層の厚さが２．１８μｍ以下でありかつ前記対角寸法が２．６１ｍｍ以上２．６９ｍｍ以下であるか、または、前記低濃度不純物層の厚さが２．１８μｍ以上２．２４μｍ以下でありかつ前記対角寸法が２．６９ｍｍ以上である場合に、前記厚さの比は０．９４以上であってもよい。
この構成によれば、実施の形態に係るモデルＡのマルチトランジスタチップで所定の寸法誤差があっても、オン抵抗Ｒが、モデルＡのオン抵抗規格標準値以下に収まる。
また、前記低濃度不純物層の厚さが２．１８μｍ以下であり、かつ、前記半導体基板の平面視における対角寸法が３．６３ｍｍ以上である場合に、前記厚さの比は０．３３以上であってもよい。
この構成によれば、実施の形態に係るモデルＣのマルチトランジスタチップにおいて、オン抵抗規格標準値が達成される。
また、前記低濃度不純物層の厚さが２．１８μｍ以下でありかつ前記対角寸法が３．５５ｍｍ以上３．６３ｍｍ以下であるか、または、前記低濃度不純物層の厚さが２．１８μｍ以上２．２４μｍ以下でありかつ前記対角寸法が３．６３ｍｍ以上である場合に、前記比は０．４３以上であってもよい。
この構成によれば、実施の形態に係るモデルＣのマルチトランジスタチップで所定の寸法誤差があっても、オン抵抗Ｒが、モデルＣのオン抵抗規格標準値以下に収まる。
また、前記比は０．７０以下であってもよい。
この構成によれば、実施の形態に係るモデルＣのマルチトランジスタチップにおいて、チップ反り規格最大値が達成される。
また、前記低濃度不純物層の厚さが２．７５μｍ以下であり、かつ、前記半導体基板の平面視における対角寸法が３．９２ｍｍ以上である場合に、前記比が０．２５以上であってもよい。
この構成によれば、実施の形態に係るモデルＢのマルチトランジスタチップにおいて、オン抵抗規格標準値が達成される。
また、前記低濃度不純物層の厚さが２．７５μｍ以下でありかつ前記対角寸法が３．８４ｍｍ以上３．９２ｍｍ以下であるか、または、前記低濃度不純物層の厚さが２．７５μｍ以上２．８１μｍ以下でありかつ前記対角寸法が３．９２ｍｍ以上である場合に、前記比が０．３３以上であってもよい。
この構成によれば、実施の形態に係るモデルＢのマルチトランジスタチップで所定の寸法誤差があっても、オン抵抗Ｒが、モデルＢのオン抵抗規格標準値以下に収まる。
また、前記比は０．５６以下であってもよい。
この構成によれば、実施の形態に係るモデルＢのマルチトランジスタチップにおいて、チップ反り規格最大値が達成される。
また、本開示に係る半導体装置の一態様は、シリコンからなり第１導電型の不純物を含む半導体基板と、前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、前記半導体基板の裏面上に接して形成された金属材料で構成された裏面電極と、前記低濃度不純物層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記低濃度不純物層内の前記第１の領域に隣接する第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、前記第１の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第１のソース電極と第１のゲート電極を有し、前記第２の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第２のソース電極と第２のゲート電極を有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として働き、前記第１のソース電極の前記裏面電極に対する厚さの比は０．２８以下であり、前記第２のソース電極の前記裏面電極に対する厚さの比は０．２８以下である。
この構成によれば、裏面電極の厚さに対して第１および第２のソース電極の好適な厚さが規定されるので、導電性接合材との接合性、より低いオン抵抗、およびコスト削減をバランスよく達成したマルチトランジスタチップが得られる。
また、本開示に係る半導体装置の一態様は、シリコンからなり第１導電型の不純物を含む半導体基板と、前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、前記半導体基板の裏面上に接して形成された金属材料で構成された裏面電極と、前記低濃度不純物層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記低濃度不純物層内の前記第１の領域に隣接する第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、前記第１の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第１のソース電極と第１のゲート電極を有し、前記第２の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第２のソース電極と第２のゲート電極を有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として働き、前記第１のソース電極と前記第２のソース電極とは、前記第１の領域と前記第２の領域との境界の全域に沿って配置されている。
この構成によれば、２つの縦型ＭＯＳトランジスタ間を流れる電流の経路がより広くかつより短くなるので、マルチトランジスタチップのオン抵抗を低減できる。
また、前記第１のソース電極と前記第２のソース電極との間隔が、前記第１のソース電極の幅および前記第２のソース電極の幅の何れよりも狭くてもよい。
この構成によれば、２つの縦型ＭＯＳトランジスタ間を流れる電流の経路をさらに広くかつ短くできるので、マルチトランジスタチップのオン抵抗をより効果的に低減できる。
また、前記第１のソース電極と前記第２のソース電極との間隔が、前記第１のソース電極の幅および前記第２のソース電極の幅の何れよりも広くてもよい。
この構成によれば、はんだを配置しない領域を広く取ることができるので、２つの縦型ＭＯＳトランジスタ間を流れる電流の経路をより広くかつより短くしつつ、パターンショートを回避できる。
また、本開示に係る半導体装置の一態様は、シリコンからなり第１導電型の不純物を含む半導体基板と、前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、前記半導体基板の裏面上に接して形成された金属材料で構成された裏面電極と、前記低濃度不純物層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記低濃度不純物層内の前記第１の領域に隣接する第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、前記第１の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第１のソース電極と第１のゲート電極を有し、前記第２の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第２のソース電極と第２のゲート電極を有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として働き、前記第１のソース電極は、前記第１の領域と前記第２の領域との境界と、前記第１の領域の前記境界の対向端である第１の対向端との間に、前記境界と交差する方向に並ぶ複数の第１のソース電極を含み、前記第１のゲート電極の中心点は、前記第１の領域の、前記境界から最遠の第１のソース電極の、前記境界に対する近端より前記第１の対向端側にあり、前記第２のソース電極は、前記境界と、前記第２の領域の前記境界の対向端である第２の対向端との間に、前記境界と交差する方向に並ぶ複数の第２のソース電極を含み、前記第２のゲート電極の中心点は、前記第２の領域の、前記境界から最遠の第２のソース電極の、前記境界に対する近端より前記第２の対向端側にある。
この構成によれば、第１のゲート電極および第２のゲート電極が、境界からより遠くに配置されることとなるので、半導体基板にチップ反りが生じて境界の付近が実装基板から浮いた場合でも、第１のゲート電極および第２のゲート電極と実装基板との間ではんだオープンが起きにくい。
また、本開示に係る半導体モジュールの一態様は、プリント配線基板と、前記プリント配線基板上に帯状に設けられ、長手方向に交差するギャップで第１の部分と第２の部分とに分離されている配線パターンと、前記ギャップ上に配置された前述の半導体装置と、を備え、前記半導体装置は、第１の領域と第２の領域とが前記配線パターンの長手方向に並ぶ向きで配置され、第１のソース電極および第２のソース電極は、前記配線パターンの前記第１の部分および前記第２の部分にそれぞれ接続されている。
この構成によれば、配線幅を太くでき、配線抵抗を低減できる。また、電流経路が直線状となり、損失を低減できる。その結果、電力効率に優れた実装構造を有する半導体モジュールが得られる。
また、本開示に係る半導体パッケージ装置の一態様は、前述の半導体装置が、第１のソース外部端子、第１のゲート外部端子、第２のソース外部端子、及び第２のゲート外部端子を有するパッケージに封止され、前記第１のソース外部端子、前記第１のゲート外部端子、前記第２のソース外部端子、及び前記第２のゲート外部端子は、前記半導体装置の前記第１のソース電極、前記第１のゲート電極、前記第２のソース電極、及び前記第２のゲート電極に、それぞれ電気的に接続されているものである。
この構成によれば、オン抵抗の低減とチップ反りの抑制に優れたマルチトランジスタチップを有し、環境条件に対する耐久性の高い半導体パッケージ装置が得られる。
また、本開示に係る半導体パッケージ装置の一態様は、前述の半導体装置が、第１のソース外部端子、第１のゲート外部端子、第２のソース外部端子、第２のゲート外部端子、及び共通ドレイン外部端子を有するパッケージに封止され、前記第１のソース外部端子、前記第１のゲート外部端子、前記第２のソース外部端子、前記第２のゲート外部端子、及び前記共通ドレイン外部端子は、前記半導体装置の前記第１のソース電極、前記第１のゲート電極、前記第２のソース電極、前記第２のゲート電極、及び前記裏面電極に、それぞれ電気的に接続されているものである。
この構成によれば、オン抵抗の低減とチップ反りの抑制に優れたマルチトランジスタチップを有し、環境条件に対する耐久性が高く、かつ、共通ドレイン外部端子を、例えば、マルチトランジスタチップにおける第１および第２の縦型ＭＯＳトランジスタの共通のドレインの電圧モニタに利用可能な半導体パッケージ装置が得られる。
以下、本開示に係る半導体装置について、図面を参照しながら具体的に説明する。
なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（半導体装置の基本構造）
まず、準備として、本開示に係る半導体装置の基本的な構造について説明する。本開示に係る半導体装置は、半導体基板に２つの縦型ＭＯＳトランジスタを形成した、ＣＳＰ（チップサイズパッケージ）型のマルチトランジスタチップである。
図１は、マルチトランジスタチップ１の構造の一例を示す断面図である。図１に示すように、マルチトランジスタチップ１は、半導体基板３２と、低濃度不純物層３３と、裏面電極３１と、第１の縦型ＭＯＳトランジスタ１０（以下、トランジスタ１０）と、第２の縦型ＭＯＳトランジスタ２０（以下、トランジスタ２０）と、を有する。
図２は、スマートホンなどの充放電回路であり、マルチトランジスタチップ１をこの充放電回路のローサイド側に挿入して、双方向の電流の導通を制御する充放電スイッチとして使用する場合を一応用例として示している。
この場合、マルチトランジスタチップ１は、制御ＩＣ２から与えられる制御信号に応じて、電池３から負荷４への放電電流および負荷４から電池３への充電電流を制御する双方向トランジスタとして用いられ、放電電流は、トランジスタ１０をオフ状態にすることにより遮断され、充電電流は、トランジスタ２０をオフ状態にすることにより遮断される。
ＭＯＳトランジスタには、そのデバイス構成上、ドレイン端子とソース端子の間に寄生素子としてボディダイオードが存在するため（例えば図２でのトランジスタ１０におけるＢＤ１やトランジスタ２０におけるＢＤ２）、単一のＭＯＳトランジスタではドレイン−ソース端子間の双方向の電流を遮断する事ができない。よって双方向の電流を遮断する時には２つのＭＯＳトランジスタをドレイン端子かソース端子を向かい合わせに接続して使用するのが一般的である。
図１に示すマルチトランジスタチップ１において、半導体基板３２は、シリコンからなり、第１導電型の不純物を含む。
低濃度不純物層３３は、半導体基板３２上に接して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。低濃度不純物層３３は、一例として、エピタキシャル成長により半導体基板３２上に形成されてもよい。
半導体基板３２と低濃度不純物層３３とを含む半導体層の厚さ（Ｓｉ厚とも言う）をｂと表記し、低濃度不純物層３３のみの厚さ（エピ厚とも言う）をｃと表記する。
裏面電極３１は、半導体基板３２の裏面（図１での上側主面）に接して形成された金属材料で構成されている。裏面電極３１は、限定されない一例として、銀、銅、金、アルミニウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。裏面電極３１の厚さ（Ａｇ厚とも言う）をａと表記する。
トランジスタ１０は、低濃度不純物層３３内の第１の領域（図１での右側半分領域）に形成され、低濃度不純物層３３の表面（図１での下側主面）に第１のソース電極１１および別断面にある第１のゲート電極１９を有する。
低濃度不純物層３３の第１の領域には、第１導電型と異なる第２導電型の不純物を含む第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の不純物を含む第１のソース領域１４、第１のゲート導体１５、および第１のゲート絶縁膜１６が形成されている。第１のソース電極１１は第１の部分１２と第２の部分１３とからなり、第１の部分１２は、第２の部分１３を介して第１のソース領域１４及び第１のボディ領域１８に接続されている。第１のゲート電極１９は、第１のゲート導体１５に接続される。
第１のソース電極１１の第１の部分１２は、実装時にはんだなどの導電性接合材と良好な接合性を示す層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。第１の部分１２の表面には、金などのめっきが施されてもよい。
第１のソース電極１１の第２の部分１３は、第１の部分１２と半導体層とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
第１のソース電極１１の厚さをｄ１と表記する。第１のソース電極１１の厚さｄ１には、第１のソース電極１１の第１の部分１２の厚さと第２の部分１３の厚さとが含まれる。
トランジスタ２０は、低濃度不純物層３３内の第２の領域（図１での左側半分領域）に形成され、低濃度不純物層３３の表面（図１での下側主面）に第２のソース電極２１および別断面にある第２のゲート電極２９を有する。
低濃度不純物層３３の第２の領域には、第１導電型と異なる第２導電型の不純物を含む第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の不純物を含む第２のソース領域２４、第２のゲート導体２５、および第２のゲート絶縁膜２６が形成されている。第２のソース電極２１は第１の部分２２と第２の部分２３とからなり、第１の部分２２は、第２の部分２３を介して第２のソース領域２４及び第２のボディ領域２８に接続されている。第２のゲート電極２９は、第２のゲート導体２５に接続される。
第２のソース電極２１の第１の部分２２は、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよく、第１の部分２２の表面には、金などのめっきが施されてもよい。第２のソース電極２１の第２の部分２３は、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
第２のソース電極２１の厚さをｄ２と表記する。第２のソース電極２１の厚さｄ２には、第２のソース電極２１の第１の部分２２の厚さと第２の部分２３の厚さとが含まれる。第１のソース電極１１の厚さｄ１と第２のソース電極２１の厚さｄ２とは、等しくてもよい。
半導体基板３２は、トランジスタ１０の第１のドレイン領域およびトランジスタ２０の第２のドレイン領域の共通ドレイン領域として働く。
図１に示すマルチトランジスタチップ１において、例えば第１導電型をＮ型、第２導電型をＰ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および低濃度不純物層３３はＮ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＰ型半導体であってもよい。
また、例えば、第１導電型をＰ型、第２導電型をＮ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および低濃度不純物層３３はＰ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＮ型半導体であってもよい。
以下の説明では断りのない限り、図１に示すマルチトランジスタチップ１において、第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として説明する。
まずマルチトランジスタチップ１のオン状態について説明する。
図１に示すマルチトランジスタチップ１において、第１のソース電極１１に高電圧、第２のソース電極２１に低電圧を印加し、第２のソース電極２１を基準として第１のゲート電極１９（第１のゲート導体１５）および第２のゲート電極２９（第２のゲート導体２５）にしきい値以上の電圧を印加すると、第１のゲート絶縁膜１６および第２のゲート絶縁膜２６の近傍にチャネルが形成され、図１の矢印で示す経路で第１のソース電極１１−第２のソース電極２１間に電流が流れる。
これは図２における充電電流の場合であり、トランジスタ１０、２０が導通してオン電流が流れるマルチトランジスタチップ１のオン状態である。
トランジスタ１０、２０間でのオン電流は、図１の矢印で示すように、裏面電極３１を流れる。そのため、裏面電極３１の厚さａを大きくすることで、オン電流の経路の断面積は拡大し、マルチトランジスタチップ１のオン抵抗は低下する。
次に、マルチトランジスタチップ１のオフ状態について説明する。
図１に示すマルチトランジスタチップ１において、第１導電型がＮ型、第２導電型がＰ型の場合、第１のボディ領域１８−低濃度不純物層３３間及び第２のボディ領域２８−低濃度不純物層３３間のＰＮジャンクションが各々、図１にダイオード記号で示す極性方向のボディダイオードＢＤ１、ＢＤ２となる。
図１に示すマルチトランジスタチップ１において、第２のソース電極２１を基準として第２のゲート電極２９（第２のゲート導体２５）の電圧がしきい値未満であれば、第１のソース電極１１に高電圧、第２のソース電極２１に低電圧を印加してもトランジスタ２０のゲート絶縁膜２６の近傍にチャネルは形成されず、オン電流が流れないオフ状態になる。このときトランジスタ１０におけるバイアス状態は、ボディダイオードＢＤ１に対して順方向のバイアス状態なので、第１のゲート電極１９（第１のゲート導体１５）に印加される電圧に依存せずトランジスタ１０は導通状態となる。
なお、第１のソース電極１１と第２のソース電極２１への電圧印加条件が逆の、第２のソース電極２１に高電圧、第１のソース電極１１に低電圧を印加した場合も、第１のソース電極１１を基準として第１のゲート電極１９（第１のゲート導体１５）の電圧がしきい値未満であれば、トランジスタ１０のゲート絶縁膜１６の近傍にチャネルは形成されず、マルチトランジスタチップ１はオン電流が流れないオフ状態になる。
（マルチトランジスタチップのソース−ソース間耐圧）
ここで、マルチトランジスタチップ１のソース−ソース間耐圧（ソース−ソース間ブレークダウン電圧とも言いＢＶＳＳと略記する）について説明する。
マルチトランジスタチップ１のソース−ソース間耐圧とは、オフ状態のマルチトランジスタチップ１の第１のソース電極１１と第２のソース電極２１との間に、マルチトランジスタチップ１がブレークダウンしない範囲で印加することのできる最大電圧を言う。これは、ボディダイオードＢＤ１、ＢＤ２がブレークダウンしない範囲で印加することのできる最大電圧であり、トランジスタ１０、２０単体でのドレイン耐圧と同義である。以下の説明では、簡潔のため、マルチトランジスタチップ１のソース−ソース間耐圧を、マルチトランジスタチップ１のドレイン耐圧と言うことがある。
マルチトランジスタチップ１のドレイン耐圧について、より詳細に説明する。マルチトランジスタチップ１の第１のソース電極１１に高電圧、第２のソース電極２１へ低電圧を印加したときのドレイン耐圧は、トランジスタ２０に内包されるボディダイオードＢＤ２のＰＮジャンクションの境界両側に存在する空乏層と関係する。
第１のソース電極１１に高電圧、第２のソース電極２１へ低電圧を印加したとき、トランジスタ２０においては低濃度不純物層３３（Ｎ型半導体）と第２のボディ領域２８（Ｐ型半導体）とのＰＮジャンクションに対して逆方向電圧が印加されることになる。
この場合、逆方向電圧なので、低濃度不純物層３３から第２のボディ領域２８へは電流が流れないが、印加電圧を徐々に大きくすると、ＰＮジャンクションで雪崩降伏（アヴァランシェ・ブレークダウン、本明細書では単にブレークダウンと言う）が起こって一気に電流が流れる。この雪崩降伏が起こる直前の印加電圧がドレイン耐圧である。
ドレイン耐圧を大きくしようとする場合、低濃度不純物層３３と第２のボディ領域２８の境界両側にできる空乏層厚を大きくして雪崩降伏が起こりにくくなるようにする。このために十分に空乏層が広がることのできるデバイス構造を設計する。
空乏層は低濃度不純物層３３と第２のボディ領域２８の境界を挟んで両側に広がるが、通常、低濃度不純物層３３の不純物濃度を第２のボディ領域２８の不純物濃度よりも低く設定するために、空乏層は低濃度不純物層３３の側に大きく広がる。したがって、低濃度不純物層３３は空乏層の広がりを考慮して余裕を持った厚さで設計する。
また、半導体基板３２からは、デバイス作成過程で生じる熱履歴のためにＮ型不純物が低濃度不純物層３３へ拡散することが知られている。これは、低濃度不純物層３３の実効的な膜厚が薄くなることを意味する。空乏層の十分な広がりを確保するためには、実効的な膜厚の減少も考慮して、低濃度不純物層３３の層厚を設計する必要がある。
なお、第１のソース電極１１に低電圧、第２のソース電極２１に高電圧を印加した場合、トランジスタ１０の低濃度不純物層３３と第１のボディ領域１８について、同じ説明が成り立つ。
以上を勘案して、マルチトランジスタチップ１では、次の設計例を採用することで、設計マージンを持って１２Ｖまたは２０Ｖのドレイン耐圧を確保する。
半導体基板３２における不純物（例えば、ヒ素またはリン）の濃度を３×１０２０／ｃｍ３とし、低濃度不純物層３３における不純物（例えば、リン）の濃度を３．４×１０１６／ｃｍ３とする。また、第１のボディ領域１８および第２のボディ領域２８の不純物（例えば、ボロン）の濃度を５×１０１７／ｃｍ３とする。
ドレイン耐圧を１２Ｖとする場合、低濃度不純物層３３の厚さｃを２．１８μｍ以上とする。ドレイン耐圧を２０Ｖとする場合、低濃度不純物層３３の厚さｃを２．７５μｍ以上とする。
（マルチトランジスタチップの製品規格と設計例）
図３は、実施の形態に係るマルチトランジスタチップのモデルごとの仕様および設計例を示す図である。
まず、本発明者は、図３に示すように、実施の形態に係るマルチトランジスタチップの３つのモデルについて、ドレイン耐圧ＢＶＳＳ、オン抵抗Ｒ、およびチップ反りＷに関する製品規格を設定した。ここで、ドレイン耐圧ＢＶＳＳは、前述したマルチトランジスタチップ１のソース−ソース間耐圧である。オン抵抗Ｒとは、３．８Ｖのゲート−ソース間電圧の印加時の、マルチトランジスタチップ１のソース−ソース間の抵抗値である。チップ反りＷとは、最高温度２５０℃の熱負荷印加により、マルチトランジスタチップ１のベアチップの対角線に沿って生じる最大の高低差である。
モデルＡは、ドレイン耐圧ＢＶＳＳが１２Ｖ、オン抵抗規格最大値Ｒ ｍａｘが２．８５ｍΩ、チップ反り規格最大値Ｗ ｍａｘが４０μｍのノーマルモデルである。オン抵抗規格標準値Ｒ ｔｙｐの２．１９〜２．３８ｍΩは、オン抵抗規格最大値Ｒ ｍａｘを設計マージン係数１．３〜１．２で除した計算値である。
モデルＢは、ドレイン耐圧ＢＶＳＳが２０Ｖ、オン抵抗規格最大値Ｒ ｍａｘが２．８５ｍΩ、チップ反り規格最大値Ｗ ｍａｘが４０μｍの高耐圧モデルである。オン抵抗規格標準値Ｒ ｔｙｐの２．１９〜２．３８ｍΩは、オン抵抗規格最大値Ｒ ｍａｘを設計マージン係数１．３〜１．２で除した計算値である。
モデルＣは、ドレイン耐圧ＢＶＳＳが１２Ｖ、オン抵抗規格最大値Ｒ ｍａｘが１．９５ｍΩ、チップ反り規格最大値Ｗ ｍａｘが４０μｍの低抵抗モデルである。オン抵抗規格標準値Ｒ ｔｙｐの１．５０〜１．６３ｍΩは、オン抵抗規格最大値Ｒ ｍａｘを設計マージン係数１．３〜１．２で除した計算値である。
図３に示すドレイン耐圧ＢＶＳＳおよびオン抵抗規格最大値Ｒ ｍａｘは、応用回路（例えば、モバイル機器に搭載されるバッテリーの充放電回路）からの要求に基づいて規定した。
また、チップ反り規格最大値Ｗ ｍａｘは、電子情報技術産業協会規格ＪＥＩＴＡ ＥＤ−７３０６「記載の昇温によるパッケージの反りの測定方法と最大許容値」（非特許文献１）に基づいて、次のように規定した。
マルチトランジスタチップ１では、裏面電極３１の熱膨張係数が半導体基板３２の熱膨張係数より大きいから、昇温により、裏面電極３１側に凸となるチップ反りが生じる。チップ反りが大きいと、マルチトランジスタチップ１の中央部は、実装時のリフロー加熱によって実装基板から浮き、実装の歩留まりが悪化する。
非特許文献１では、例えばＦＬＧＡ（フラットランドグリッドアレイ）パッケージの反り最大許容値を、溶融後のはんだペーストの高さとしている。実装工程において、一例として、厚さ８０μｍのステンシルを用いた印刷により高さ８０μｍのはんだペーストを配置する場合、溶融後のはんだペーストの高さは、面心立方格子の充填率である７４％に相当する５９μｍまで低下すると見積もられる。そこで、本開示では、さらに設計マージン係数を約２／３とした４０μｍを、チップ反り規格最大値とする。
次に、本発明者は、図３の製品規格に基づき、モデルごとのマルチトランジスタチップの寸法要件および電極形状を、以下の方針で検討した。
ドレイン耐圧ＢＶＳＳは、低濃度不純物層３３の厚さであるエピ厚ｃに応じて達成する。例えば、エピ厚ｃを２．１８μｍ以上とすることで、ドレイン耐圧１２Ｖを達成する。また、エピ厚ｃを２．７５μｍ以上とすることで、ドレイン耐圧２０Ｖを達成する。
オン抵抗Ｒは、裏面電極３１を厚く設けることで低減する。一例として、裏面電極３１の厚さであるＡｇ厚を３０μｍとし、裏面電極内の電流経路の断面積を増やすことによって、オン抵抗Ｒを低減する。半導体層の半導体基板３２と低濃度不純物層３３とを含む半導体層の厚さであるＳｉ厚ｂは、一例として、モデルＡ、Ｃで、４３μｍとし、モデルＢで７８μｍとする。このとき、Ａｇ厚ａのＳｉ厚ｂに対する比Ｑは、モデルＡ、Ｃで、０．７０であり、モデルＢで０．３８である。これらの比Ｑは、モデルＡ、Ｂ、Ｃのそれぞれで、オン抵抗Ｒおよびチップ反りＷに関する製品規格を達成する代表的な一例である。
パッケージサイズは、従来モデル（図示せず）と同等以下とする。面積抵抗率Ｒｏｎ・Ａが低減するので、従来モデルと同等のオン抵抗Ｒをより小さいパッケージサイズで実現でき、また従来モデルと同等のパッケージサイズでより低いオン抵抗Ｒを実現できる。
具体的に、モデルＡのパッケージサイズは、平面視で縦１．９６ｍｍ横１．８４ｍｍの矩形とした。モデルＡのパッケージの対角線の長さ、つまり対角長Ｌは２．６９ｍｍである。モデルＡでは、図３において縦方向に示されている辺が長辺である。
モデルＢのパッケージサイズは、平面視で縦１．９６ｍｍ横３．４０ｍｍの矩形とした。モデルＢのパッケージの対角線の長さ、つまり対角長Ｌは３．９２ｍｍである。モデルＢでは、図３において横方向に示されている辺が長辺である。
モデルＣのパッケージサイズは、平面視で縦１．９６ｍｍ横３．０５ｍｍの矩形とした。モデルＣのパッケージの対角線の長さ、つまり対角長Ｌは３．６３ｍｍである。モデルＣでは、図３において横方向に示されている辺が長辺である。
なお、マルチトランジスタチップ１がチップサイズパッケージであることから、パッケージサイズ、マルチトランジスタチップ１のサイズ、および半導体基板３２のサイズは、全て同一である。つまり、パッケージの対角長は、半導体基板３２の平面視における対角寸法によって表される。
図３には、チップ概観として、パッケージを平面視したときのソースパッド（Ｓパッドと表記する）およびゲートパッド（Ｇパッドと表記する）の配置を示している。ここで、Ｓパッドとは、第１のソース電極１１および第２のソース電極１２のチップ表面への露出部であり、Ｇパッドとは、第１のゲート電極１９および第２のゲート電極２９のチップ表面への露出部である。
モデルＡでは、Ｇパッドはチップ長辺に対して中央寄りに配置され、Ｓパッドは、トランジスタ境界に沿って２つの部分に分離して配置されている。モデルＢおよびモデルＣでは、Ｇパッドはチップ長辺に対して端寄りに配置され、Ｓパッドは、トランジスタ境界に対して全域で近接して配置されている。パッケージの実装工程においては、ＳパッドおよびＧパッドが、はんだなどの導電性接合材を用いて、実装基板に取り付けられる。
なお、図３に示されているＳパッドおよびＧパッドの配置の技術的な意義については、後ほど詳しく説明する。
次に、オン抵抗Ｒの低減とチップ反りＷの抑制とがトレードオフの関係にあることを考慮し、裏面電極３１の厚さ（Ａｇ厚）ａの半導体基板３２と低濃度不純物層３３とを含む半導体層の厚さ（Ｓｉ厚）ｂに対する比Ｑの好適範囲を詳細に検討する。
（比Ｑの好適条件を求める実験）
本発明者は、比Ｑの好適範囲を実験により求めた。実験では、モデルごとに、図３に示すエピ厚ｃおよびパッケージサイズ（対角長Ｌ）で、かつＡｇ厚ａおよびＳｉ厚ｂが異なる複数のサンプルを作製した。そして、個々のサンプルのオン抵抗とチップ反りとを実測し、製品規格を満たすか否かを確認した。
オン抵抗Ｒは、サンプルごとに、サンプルを評価基板に実装した状態で測定する第１の方法、およびベアチップの状態のサンプルにプローブを当てて行う第２の方法の何れかで行った。測定方法の違いで生じる測定値の差異は、適宜補正した。
チップ反りＷについては、ベアチップの状態のサンプルを、リフロー工程を模した最高温度２５０℃の熱負荷サイクル下に置き、モアレ法によりベアチップの形状を測定し、測定されたチップ反りの最大値を記録した。
図４Ａは、モデルＡのサンプルのオン抵抗および反りの測定値を示す図である。モデルＡでは、Ａｇ厚ａが２５μｍ、３０μｍ、および３５μｍのそれぞれについて、Ｓｉ厚ｂが２８μｍから９３μｍの間にある複数のサンプルを作製した。モデルＡの何れのサンプルも、エピ厚ｃは２．１８μｍであり、対角長Ｌは２．６９ｍｍである。
サンプルごとに、オン抵抗Ｒとチップ反りＷの両方を測定するか、またはチップ反りＷのみを測定した。図４Ａには、サンプルのＡｇ厚ａ、Ｓｉ厚ｂ、比Ｑとともに、オン抵抗Ｒおよびチップ反りＷの測定値を示している。
図４Ｂは、モデルＢのサンプルのオン抵抗およびチップ反りの測定値を示す図である。モデルＢでは、Ａｇ厚ａが２５μｍ、３０μｍ、および３５μｍのそれぞれについて、Ｓｉ厚ｂが２８μｍから９３μｍの間にある複数のサンプルを作製した。モデルＢの何れのサンプルも、エピ厚ｃは２．７５μｍであり、対角長Ｌは３．９２ｍｍである。
サンプルごとに、オン抵抗Ｒとチップ反りＷの両方を測定するか、またはチップ反りＷのみを測定した。図４Ｂには、サンプルのＡｇ厚ａ、Ｓｉ厚ｂ、比Ｑとともに、オン抵抗Ｒおよびチップ反りＷの測定値を示している。
図４Ｃは、モデルＣのサンプルのオン抵抗およびチップ反りの測定値を示す図である。モデルＣでは、Ａｇ厚ａが２５μｍ、３０μｍ、および３５μｍのそれぞれについて、Ｓｉ厚ｂが２８μｍから９３μｍの間にある複数のサンプルを作製した。モデルＣの何れのサンプルも、エピ厚ｃは２．１８μｍであり、対角長Ｌは３．６３ｍｍである。
サンプルごとに、オン抵抗Ｒとチップ反りＷの両方を測定するか、またはチップ反りＷのみを測定した。図４Ｃには、サンプルのＡｇ厚ａ、Ｓｉ厚ｂ、比Ｑとともに、オン抵抗Ｒおよびチップ反りＷの測定値を示している。
以下、図４Ａ〜図４Ｃに示す測定結果に基づき、異なる複数の視点から、比Ｑの様々な好適条件を規定する。
（全モデルでのオン抵抗規格最大値およびチップ反り規格最大値達成条件）
図５は、チップ反りＷの比Ｑ依存性およびオン抵抗Ｒの比Ｑ依存性を示すグラフである。図５の左側の縦軸はチップ反りＷを表し、右側の縦軸はオン抵抗Ｒを表し、横軸は比Ｑを表している。
図５には、図４Ａ〜図４Ｃに示される全ての測定結果がプロットされている。
モデルＡ、Ｂ、Ｃのいずれにおいても、比Ｑが同じサンプルのなかではＡｇ厚ａが薄いサンプルほどチップ反りＷが大きく、Ａｇ厚ａ＝２５μｍのサンプルが、チップ反りＷの分布の上限（最悪値）に位置している。これは、Ａｇ厚ａが薄いサンプルではＳｉ厚ｂも薄いため、チップ反りＷが大きくなるものと考えられる。そこで、モデルごとのＡｇ厚２５μｍのサンプルのチップ反りＷの回帰曲線を求め、チップ反りＷの最悪値を表す曲線Ｗ（Ａ）ｗｏｒｓｔ、Ｗ（Ｂ）ｗｏｒｓｔ、およびＷ（Ｃ）ｗｏｒｓｔとして利用する。各曲線を表す数式がグラフ中に記載されている。
また、モデルＡ、Ｂ、Ｃのいずれにおいても、比Ｑが同じサンプルのなかではＡｇ厚ａが厚いサンプルほどオン抵抗Ｒが大きく、Ａｇ厚ａ＝３５μｍのサンプルが、オン抵抗Ｒの分布の上限（最悪値）に位置している。これは、Ａｇ厚ａが厚いサンプルではＳｉ厚ｂも厚いため、オン抵抗Ｒが大きくなるものと考えられる。そこで、モデルごとのＡｇ厚３５μｍのサンプルのオン抵抗Ｒの回帰曲線を求め、オン抵抗Ｒの最悪値を表す曲線Ｒ（Ａ）ｗｏｒｓｔ、Ｒ（Ｂ）ｗｏｒｓｔ、およびＲ（Ｃ）ｗｏｒｓｔとして利用する。各曲線を表す数式がグラフ中に記載されている。
図５には、さらに、モデルＡ、Ｂのオン抵抗規格最大値を示す直線Ｒ（Ａ，Ｂ）ｍａｘおよびオン抵抗規格標準値を示す直線Ｒ（Ａ，Ｂ）ｔｙｐを表示している。また、モデルＣのオン抵抗規格最大値を示す直線Ｒ（Ｃ）ｍａｘおよびオン抵抗規格標準値を示す直線Ｒ（Ｃ）ｔｙｐを表示している。また、全モデルのチップ反り規格最大値を示す直線Ｗ（ＡＬＬ）ｍａｘを表示している。
ここで、曲線Ｒ（Ａ）ｗｏｒｓｔと直線Ｒ（Ａ，Ｂ）ｍａｘとの交点Ｐ１に着目する。交点Ｐ１における比Ｑ＝０．３２は、モデルＡのマルチトランジスタチップがオン抵抗規格最大値２．８５ｍΩを達成する比Ｑの最小値である。すなわち、比Ｑ≧０．３２を満たすモデルＡのマルチトランジスタチップは、オン抵抗規格最大値２．８５ｍΩを達成する。
比Ｑ≧０．３２において、曲線Ｒ（Ｂ）ｗｏｒｓｔは直線Ｒ（Ａ，Ｂ）ｍａｘの下方にあり、曲線Ｒ（Ｃ）ｗｏｒｓｔは直線Ｒ（Ｃ）ｍａｘの下方にある。したがって、比Ｑ≧０．３２を満たすモデルＢおよびＣのマルチトランジスタチップのオン抵抗Ｒは、それぞれのオン抵抗規格最大値２．８５ｍΩおよび１．９５ｍΩを達成する。
このことから、本開示に係る半導体装置の一態様は、実施の形態に係るマルチトランジスタチップであって、裏面電極の半導体基板と低濃度不純物層とを含む半導体層に対する厚さの比Ｑは０．３２以上のものとする。
この構成によれば、実施の形態に係るモデルＡ、Ｂ、およびＣのいずれのマルチトランジスタチップであっても、オン抵抗Ｒが、当該モデルのオン抵抗規格最大値以下に収まる。
次に、曲線Ｗ（Ｂ）ｗｏｒｓｔと直線Ｗ（ＡＬＬ）ｍａｘとの交点Ｐ２に着目する。交点Ｐ２における比Ｑ＝０．５６は、モデルＢのマルチトランジスタチップがチップ反り規格最大値４０μｍを達成する比Ｑの最大値である。すなわち、比Ｑ≦０．５６を満たすモデルＢのマルチトランジスタチップは、チップ反り規格最大値４０μｍを達成する。
比Ｑ≦０．５６において、曲線Ｗ（Ａ）ｗｏｒｓｔおよびＷ（Ｃ）ｗｏｒｓｔのいずれも直線Ｗ（ＡＬＬ）ｍａｘの下方にある。したがって、比Ｑ≦０．５６を満たすモデルＡ、Ｃの何れのマルチトランジスタチップのチップ反りＷも、チップ反り規格最大値４０μｍを達成する。
このことから、前述した比Ｑの下限０．３２に加えて、比Ｑの上限０．５６を設けてもよい。すなわち、本開示に係る半導体装置の一態様は、実施の形態に係るマルチトランジスタチップであって、裏面電極の半導体基板と低濃度不純物層とを含む半導体層に対する厚さの比Ｑは０．３２以上０．５６以下としてもよい。
この構成によれば、実施の形態に係るモデルＡ、Ｂ、およびＣのいずれのマルチトランジスタチップであっても、オン抵抗Ｒが、当該モデルのオン抵抗規格最大値以下に収まり、かつチップ反りがチップ反り規格最大値以下に収まる。
本開示に係る半導体装置の一態様では、さらに、低濃度不純物層の厚さｃを２．７５μｍ以上としてもよい。
この構成によれば、先に説明したとおり、マルチトランジスタチップ１のドレイン耐圧を２０Ｖとすることができる。ドレイン耐圧は、その発生原理から、低濃度不純物層３３の厚さｃで決まり、パッケージサイズ（対角長Ｌ）には依存しない。そのため、低濃度不純物層３３の厚さｃを２．７５μｍ以上とする限定は、対角長Ｌが互いに異なるモデルＡ、Ｂ、およびＣのいずれのマルチトランジスタチップにも適用され、当該マルチトランジスタチップのドレイン耐圧を２０Ｖに引き上げることができる。
（対角長Ｌ依存の比Ｑの好適条件）
上記では、全モデルでのオン抵抗規格最大値を達成する比Ｑの下限値およびチップ反り規格最大値を達成する比Ｑの上限値を、定数で規定した。これに対し、以下では、比Ｑの下限値および上限値を、対角長Ｌに依存して（つまり、対角長Ｌの関数で）規定することを検討する。
先に説明したとおり、図５において、曲線Ｗ（Ｂ）ｗｏｒｓｔと直線Ｗ（ＡＬＬ）ｍａｘとの交点Ｐ２における比Ｑ＝０．５６は、モデルＢのマルチトランジスタチップがチップ反り規格最大値４０μｍを達成する比Ｑの最大値である。同様に、曲線Ｗ（Ｃ）ｗｏｒｓｔと直線Ｗ（ＡＬＬ）ｍａｘとの交点Ｐ５における比Ｑ＝０．７０は、モデルＣのマルチトランジスタチップがチップ反り規格最大値４０μｍを達成する比Ｑの最大値である。
ここで、モデルＢ、Ｃのマルチトランジスタチップの対角長Ｌが、それぞれ３．９２ｍｍ、３．６３ｍｍであることから、交点Ｐ２、Ｐ５での０．５６および０．７０なる比Ｑを、対角長Ｌについて線形補間（比例配分）する。モデルＢ、Ｃのマルチトランジスタチップではエピ厚が互いに異なり、それぞれ２．７５μｍ、２．１８μｍであるが、エピ厚はチップ反りには実質的に影響しないので、この補間は有効である。
図６は、比Ｑの対角長Ｌ依存性を示すグラフである。図６において、縦軸は比Ｑを表し、横軸は対角長Ｌを表している。図６の上側に示される直線Ｑｍａｘは、図５の交点Ｐ２および交点Ｐ５のそれぞれでの比Ｑおよび対応するサンプルの対角長Ｌからなる座標点を線形補間して得た直線であり、Ｑｍａｘ＝−０．４８Ｌ＋２．４５と表される。Ｑｍａｘの外挿部分は、破線で示されている。
直線Ｑｍａｘ上の点は、対角長Ｌのマルチトランジスタチップがチップ反り規格最大値４０μｍを達成する比Ｑの最大値である。すなわち、比Ｑ≦−０．４８Ｌ＋２．４５を満たす対角長Ｌのマルチトランジスタチップは、チップ反り規格最大値４０μｍを達成する。
このことから、本開示に係る半導体装置の一態様は、実施の形態に係るマルチトランジスタチップであって、半導体基板の対角寸法をＬｍｍとするとき、裏面電極の半導体基板と低濃度不純物層とを含む半導体層に対する厚さの比が（−０．４８Ｌ＋２．４５）以下のものとする。
この構成によれば、実施の形態に係る対角長Ｌなるマルチトランジスタチップにおいて、チップ反りがチップ反り規格最大値４０μｍ以下に収まる。
なお、チップ反りは、半導体の導電型には依存しない。したがって、チップ反り規格最大値を達成する上述の構成は、マルチトランジスタチップがＮチャネル型およびＰチャネル型のいずれであっても適用される。
次に、比Ｑの対角長Ｌ依存の下限値を規定する。ここでは、オン抵抗規格標準値を達成する視点から、図５の曲線Ｒ（Ｃ）ｗｏｒｓｔと直線Ｒ（Ｃ）ｔｙｐとの交点Ｐ４、および曲線Ｒ（Ａ）ｗｏｒｓｔと直線Ｒ（Ａ）ｔｙｐとの交点Ｐ６に着目する。交点Ｐ４における比Ｑ＝０．３３は、モデルＣのマルチトランジスタチップがオン抵抗規格標準値１．６３ｍΩを達成する比Ｑの最小値である。交点Ｐ６における比Ｑ＝０．７８は、モデルＡのマルチトランジスタチップがオン抵抗規格標準値２．３８ｍΩを達成する比Ｑの最小値である。
ここで、モデルＡ、Ｃのマルチトランジスタチップの対角長Ｌが、それぞれ２．６９ｍｍ、３．６３ｍｍであることから、交点Ｐ４、Ｐ６での０．３３および０．７８なる比Ｑを、対角長Ｌについて線形補間（比例配分）する。オン抵抗に影響するエピ厚は、モデルＡ、Ｃのマルチトランジスタチップではいずれも２．１８μｍで等しいため、この補間は有効である。
図６の下側に示される直線Ｑｍｉｎは、図５の交点Ｐ４および交点Ｐ６のそれぞれでの比Ｑおよび対応するサンプルの対角長Ｌからなる座標点を線形補間して得た直線であり、Ｑｍｉｎ＝−０．４８Ｌ＋２．０７と表される。Ｑｍｉｎの外挿部分は、破線で示されている。
直線Ｑｍｉｎ上の点は、対角長Ｌのマルチトランジスタチップがオン抵抗規格標準値を達成する比Ｑの最小値である。すなわち、比Ｑ≧−０．４８Ｌ＋２．０７を満たす対角長Ｌのマルチトランジスタチップは、オン抵抗規格標準値を達成する。
このことから、本開示に係る半導体装置の一態様は、実施の形態に係るマルチトランジスタチップであって、半導体基板の対角寸法をＬｍｍとするとき、裏面電極の半導体基板と低濃度不純物層とを含む半導体層に対する厚さの比Ｑが（−０．４８Ｌ＋２．０７）以上のものとする。
この構成によれば、実施の形態に係る対角長Ｌなるマルチトランジスタチップにおいて、オン抵抗Ｒがオン抵抗規格標準値以下に収まる。
上記で規定した比Ｑの対角長Ｌ依存の上限値と下限値とは、組み合わせて用いてもよい。すなわち、本開示に係る半導体装置の一態様は、半導体基板の対角寸法をＬｍｍとするとき、裏面電極の半導体基板と低濃度不純物層とを含む半導体層に対する厚さの比Ｑが（−０．４８Ｌ＋２．０７）以上（−０．４８Ｌ＋２．４５）以下のものとしてもよい。
この構成によれば、実施の形態に係る対角長Ｌなるマルチトランジスタチップにおいて、オン抵抗Ｒがオン抵抗規格標準値以下に収まり、かつチップ反りがチップ反り規格最大値以下に収まる。
（モデルごとの比Ｑの好適条件）
上記では、全モデルに共通して適用される比Ｑの好適条件を規定した。これに対し、以下では、モデルＡ、Ｂ、およびＣのうちのいずれか１つに限定して適用される比Ｑの好適条件を検討する。
（モデルＡにおける比Ｑの好適条件）
モデルＡのマルチトランジスタチップに限定して適用される比Ｑの好適条件について検討する。
まず、モデルＡのマルチトランジスタチップのオン抵抗規格標準値を達成する視点から、再び図５の交点Ｐ６に着目する。交点Ｐ６における比Ｑ＝０．７８は、モデルＡのマルチトランジスタチップがオン抵抗規格標準値２．３８ｍΩを達成する比Ｑの最小値である。つまり、比Ｑ≧０．７８を満たすモデルＡのマルチトランジスタチップは、オン抵抗規格標準値２．３８ｍΩを達成する。
比Ｑ≧０．７８なる条件がモデルＡのマルチトランジスタに適用されることは、エピ厚ｃが２．１８μｍ以下であり、かつ、対角長Ｌが２．６９ｍｍ以上であるモデルＡの寸法を前提条件として、比Ｑ≧０．７８なる条件を規定することで明確化する。
このことから、本開示に係る半導体装置の一態様は、実施の形態に係るマルチトランジスタチップであって、低濃度不純物層の厚さが２．１８μｍ以下であり、かつ、半導体基板の平面視における対角寸法が２．６９ｍｍ以上である場合に、裏面電極の半導体基板と低濃度不純物層とを含む半導体層に対する厚さの比Ｑが０．７８以上のものとする。
この構成によれば、実施の形態に係るモデルＡのマルチトランジスタチップにおいて、オン抵抗規格標準値が達成される。
次に、モデルＡのマルチトランジスタチップについて、エピ厚ｃまたは対角長Ｌの寸法ばらつきによるオン抵抗Ｒの増加を補償してオン抵抗規格標準値を達成するように比Ｑを規定することを考える。具体的には、オン抵抗Ｒを増加させる寸法誤差があるエピ厚ｃまたは対角長Ｌを前提条件として、オン抵抗規格標準値より小さいオン抵抗を実現する比Ｑを規定する。エピ厚ｃまたは対角長Ｌの寸法誤差によるオン抵抗の増加分と、比Ｑが規定するオン抵抗のオン抵抗規格標準値からの減少分とを一致させることで、オン抵抗の増減が相殺され、オン抵抗規格標準値が達成される。理解の便宜のため、以下では、相殺されるオン抵抗の増減量を、一例として０．１ｍΩとして説明する。
図７は、エピ厚ｃまたは対角長Ｌの寸法ばらつきに起因するオン抵抗の超過を相殺する比Ｑの導出を説明するグラフである。
まず、オン抵抗を０．１ｍΩ増加させるエピ厚ｃの誤差および対角長Ｌの寸法誤差を、次のようにして割り出す。
Ａｇ厚ａが同一でかつ比Ｑが同一のサンプルがモデルＡ、Ｂ、およびＣについて揃っているサンプル組を選ぶ。
モデルＡ（エピ厚ｃ＝２．１８μｍ、対角長Ｌ＝２．６９ｍｍ）のサンプルのオン抵抗Ｒと、モデルＣ（エピ厚ｃ＝２．１８μｍ、対角長Ｌ＝３．６３ｍｍ）のサンプルのオン抵抗Ｒとを、対角長Ｌで比例配分することにより（図７の細矢印）、エピ厚ｃ＝２．１８μｍ、対角長Ｌ＝３．９２ｍｍ相当のオン抵抗値を外挿する（図７の破線囲み）。このときに算出される対角長Ｌとオン抵抗Ｒとの比例係数から、０．１ｍΩに対応する対角長Ｌの大きさを求める。本開示の実験データによれば、０．０８ｍｍと求まる。これは、同じエピ厚ｃで、対角長Ｌが０．０８ｍｍ小さくなると、オン抵抗Ｒが最大で０．１ｍΩ大きくなることを意味している。
外挿したオン抵抗Ｒ（エピ厚ｃ＝２．１８μｍ、対角長Ｌ＝３．９２ｍｍ相当）とモデルＢ（エピ厚ｃ＝２．７５μｍ、対角長Ｌ＝３．９２ｍｍ）のサンプルのオン抵抗Ｒとから、エピ厚ｃとオン抵抗Ｒとの比例係数を求め（図７の太矢印）、０．１ｍΩに対応するエピ厚ｃを求める。本開示の実験データによれば、０．０６μｍと求まる。これは、同じ対角長Ｌで、エピ厚ｃが０．０６μｍ大きくなると、オン抵抗Ｒが最大で０．１ｍΩ大きくなることを意味している。
これらより、エピ厚ｃが２．１８μｍ以下でありかつ対角長Ｌが２．６１ｍｍ以上２．６９ｍｍ以下であるか、または、エピ厚が２．１８μｍ以上２．２４μｍ以下でありかつ対角長Ｌが２．６９ｍｍ以上である場合のオン抵抗は、エピ厚ｃが２．１８μｍ以下でありかつ対角長Ｌが２．６９ｍｍ以上である正規の寸法でのオン抵抗と比べて、最大で０．１ｍΩ増加すると見込まれる。
この理解を基に、モデルＡのマルチトランジスタチップにおいてオン抵抗規格標準値２．３８ｍΩより０．１ｍΩ小さいオン抵抗Ｒ＝２．２８ｍΩが得られる比Ｑを、最大で０．１ｍΩのオン抵抗の増加が見込まれる条件下で適用する。なお、オン抵抗Ｒ＝２．２８ｍΩが得られる比Ｑは、具体的に、図７の曲線Ｒ（Ａ）ｗｏｒｓｔと、直線Ｒ（Ａ，Ｂ）ｔｙｐを０．１ｍΩシフトダウンした直線Ｒ＝２．２８との交点Ｐ７における比Ｑ＝０．９４によって得られる。
このことから、本開示に係る半導体装置の一態様は、実施の形態に係るマルチトランジスタチップであって、低濃度不純物層の厚さが２．１８μｍ以下でありかつ半導体基板の平面視における対角寸法が２．６１ｍｍ以上２．６９ｍｍ以下であるか、または、低濃度不純物層の厚さが２．１８μｍ以上２．２４μｍ以下でありかつ半導体基板の平面視における対角寸法が２．６９ｍｍ以上である場合に、裏面電極の半導体基板と低濃度不純物層とを含む半導体層に対する厚さの比が０．９４以上のものとする。
この構成によれば、実施の形態に係るモデルＡのマルチトランジスタチップで所定の寸法誤差があっても、オン抵抗Ｒが、モデルＡのオン抵抗規格標準値以下に収まる。
（モデルＢにおける比Ｑの好適条件）
次に、モデルＢのマルチトランジスタチップに限定して適用される比Ｑの好適条件について検討する。
まず、モデルＢのマルチトランジスタチップのオン抵抗規格標準値を達成する視点から、図５の曲線Ｒ（Ｂ）ｗｏｒｓｔと直線Ｒ（Ａ，Ｂ）ｔｙｐとの交点Ｐ３に着目する。交点Ｐ３における比Ｑ＝０．２５は、モデルＢのマルチトランジスタチップがオン抵抗規格標準値２．３８ｍΩを達成する比Ｑの最小値である。つまり、比Ｑ≧０．２５を満たすモデルＢのマルチトランジスタチップは、オン抵抗規格標準値２．３８ｍΩを達成する。
比Ｑ≧０．２５なる条件がモデルＢのマルチトランジスタに適用されることは、エピ厚ｃが２．７５μｍ以下であり、かつ、対角長Ｌが３．９２ｍｍ以上であるモデルＢの寸法を前提条件として、比Ｑ≧０．２５なる条件を規定することで明確化する。
このことから、本開示に係る半導体装置の一態様は、実施の形態に係るマルチトランジスタチップであって、低濃度不純物層の厚さが２．７５μｍ以下であり、かつ、半導体基板の平面視における対角寸法が３．９２ｍｍ以上である場合に、裏面電極の半導体基板と低濃度不純物層とを含む半導体層に対する厚さの比Ｑが０．２５以上のものとする。
この構成によれば、実施の形態に係るモデルＢのマルチトランジスタチップにおいて、オン抵抗規格標準値が達成される。
次に、モデルＢのマルチトランジスタチップについて、エピ厚ｃまたは対角長Ｌの寸法ばらつきによるオン抵抗Ｒの増加を補償してオン抵抗規格標準値を達成するように比Ｑを規定する。モデルＡと同様の考え方で、モデルＢのマルチトランジスタチップにおいてオン抵抗規格標準値より０．１ｍΩ低いオン抵抗が得られる比Ｑを、最大で０．１ｍΩのオン抵抗の増加が見込まれる条件下で適用する。
モデルＢのマルチトランジスタチップでは、エピ厚ｃが２．７５μｍ以下でありかつ対角長Ｌが３．８４ｍｍ以上３．９２ｍｍ以下であるか、または、エピ厚ｃが２．７５μｍ以上２．８１μｍ以下でありかつ対角長Ｌが３．９２ｍｍ以上である場合のオン抵抗は、エピ厚ｃが２．７５μｍ以下でありかつ対角長Ｌが３．９２ｍｍ以上である正規の寸法でのオン抵抗と比べて、最大で０．１ｍΩ増加すると見込まれる。
この理解を基に、モデルＢのマルチトランジスタチップにおいてオン抵抗規格標準値２．３８ｍΩより０．１ｍΩ小さいオン抵抗Ｒ＝２．２８ｍΩが得られる比Ｑを、最大で０．１ｍΩのオン抵抗の増加が見込まれる条件下で適用する。なお、オン抵抗Ｒ＝２．２８ｍΩが得られる比Ｑは、具体的に、図７の曲線Ｒ（Ｂ）ｗｏｒｓｔと、直線Ｒ（Ｃ）ｔｙｐを０．１ｍΩシフトダウンした直線Ｒ＝２．２８との交点Ｐ８における比Ｑ＝０．３３によって得られる。
このことから、本開示に係る半導体装置の一態様は、実施の形態に係るマルチトランジスタチップであって、低濃度不純物層の厚さが２．７５μｍ以下でありかつ半導体基板の平面視における対角寸法が３．８４ｍｍ以上３．９２ｍｍ以下であるか、または、低濃度不純物層の厚さが２．７５μｍ以上２．８１μｍ以下でありかつ半導体基板の平面視における対角寸法が３．９２ｍｍ以上である場合に、裏面電極の半導体基板と低濃度不純物層とを含む半導体層に対する厚さの比が０．３３以上のものとする。
この構成によれば、実施の形態に係るモデルＢのマルチトランジスタチップで所定の寸法誤差があっても、オン抵抗Ｒが、モデルＢのオン抵抗規格標準値以下に収まる。
また、モデルＢのマルチトランジスタチップでは、チップ反り規格最大値を達成する視点から、比Ｑは０．５６以下であるとしてもよい。比Ｑ＝０．５６は、図５の交点Ｐ２から得られる。
この構成によれば、実施の形態に係るモデルＢのマルチトランジスタチップにおいて、チップ反り規格最大値が達成される。
（モデルＣにおける比Ｑの好適条件）
次に、モデルＣのマルチトランジスタチップに限定して適用される比Ｑの好適条件について検討する。
まず、モデルＣのマルチトランジスタチップのオン抵抗規格標準値を達成する視点から、再び図５の交点Ｐ４に着目する。交点Ｐ４における比Ｑ＝０．３３は、モデルＣのマルチトランジスタチップがオン抵抗規格標準値１．６３ｍΩを達成する比Ｑの最小値である。つまり、比Ｑ≧０．３３を満たすモデルＣのマルチトランジスタチップは、オン抵抗規格標準値１．６３ｍΩを達成する。
比Ｑ≧０．３３なる条件がモデルＣのマルチトランジスタに適用されることは、エピ厚ｃが２．１８μｍ以下であり、かつ、対角長Ｌが３．６３ｍｍ以上であるモデルＣの寸法を前提条件として、比Ｑ≧０．３３なる条件を規定することで明確化する。
このことから、本開示に係る半導体装置の一態様は、実施の形態に係るマルチトランジスタチップであって、低濃度不純物層の厚さが２．１８μｍ以下であり、かつ、半導体基板の平面視における対角寸法が３．６３ｍｍ以上である場合に、裏面電極の半導体基板と低濃度不純物層とを含む半導体層に対する厚さの比Ｑが０．３３以上のものとする。
この構成によれば、実施の形態に係るモデルＣのマルチトランジスタチップにおいて、オン抵抗規格標準値が達成される。
次に、モデルＣのマルチトランジスタチップについて、エピ厚ｃまたは対角長Ｌの寸法ばらつきによるオン抵抗Ｒの増加を補償してオン抵抗規格標準値を達成するように比Ｑを規定する。モデルＡと同様の考え方で、モデルＣのマルチトランジスタチップにおいてオン抵抗規格標準値より０．１ｍΩ低いオン抵抗が得られる比Ｑを、最大で０．１ｍΩのオン抵抗の増加が見込まれる条件下で適用する。
モデルＣのマルチトランジスタチップでは、エピ厚ｃが２．１８μｍ以下でありかつ対角長Ｌが３．５５ｍｍ以上３．６３ｍｍ以下であるか、または、エピ厚ｃが２．１８μｍ以上２．２４μｍ以下でありかつ対角長Ｌが３．６３ｍｍ以上である場合のオン抵抗は、エピ厚ｃが２．１８μｍ以下でありかつ対角長Ｌが３．６３ｍｍ以上である正規の寸法でのオン抵抗と比べて、最大で０．１ｍΩ増加すると見込まれる。
この理解を基に、モデルＣのマルチトランジスタチップにおいてオン抵抗規格標準値１．６３ｍΩより０．１ｍΩ小さいオン抵抗Ｒ＝１．５３ｍΩが得られる比Ｑを、最大で０．１ｍΩのオン抵抗の増加が見込まれる条件下で適用する。なお、オン抵抗Ｒ＝１．５３ｍΩが得られる比Ｑは、具体的に、図７の曲線Ｒ（Ｃ）ｗｏｒｓｔと、直線Ｒ（Ｃ）ｔｙｐを０．１ｍΩシフトダウンした直線Ｒ＝１．５３との交点Ｐ９における比Ｑ＝０．４３によって得られる。
このことから、本開示に係る半導体装置の一態様は、実施の形態に係るマルチトランジスタチップであって、低濃度不純物層の厚さが２．１８μｍ以下でありかつ半導体基板の平面視における対角寸法が３．５５ｍｍ以上３．６３ｍｍ以下であるか、または、低濃度不純物層の厚さが２．１８μｍ以上２．２４μｍ以下でありかつ半導体基板の平面視における対角寸法が３．６３ｍｍ以上である場合に、裏面電極の半導体基板と低濃度不純物層とを含む半導体層に対する厚さの比が０．４３以上のものとする。
この構成によれば、実施の形態に係るモデルＣのマルチトランジスタチップで所定の寸法誤差があっても、オン抵抗Ｒが、モデルＣのオン抵抗規格標準値以下に収まる。
また、モデルＣのマルチトランジスタチップでは、チップ反り規格最大値を達成する視点から、比Ｑは０．７０以下であるとしてもよい。比Ｑ＝０．７０は、図５の交点Ｐ５から得られる。
この構成によれば、実施の形態に係るモデルＣのマルチトランジスタチップにおいて、チップ反り規格最大値が達成される。
（第１および第２のソース電極と裏面電極の厚さの比に関する好適条件）
再び図１を参照して、第１のソース電極１１および第２のソース電極２１と裏面電極３１との厚さの比に関する好適条件について説明する。
第１および第２のソース電極１１、２１の第１の部分１２、２２は、実装時にはんだなどの導電性接合材との良好な接合性が得られる十分な厚さに設けられる。
また、第１のソース電極１１の第２の部分１３は、第１のソース電極１１の第１の部分１２と半導体層との接続を取ることができる十分な厚さに設けられ、第２のソース電極２１の第２の部分２３は、第２のソース電極２１の第１の部分２２と半導体層との接続を取ることができる十分な厚さに設けられる。
また、第２の部分１３、２３が厚いほどマルチトランジスタチップのオン抵抗が低下することも分かっている。このことは、第２の部分１３、２３の厚さが異なる複数のサンプルを作製し、各サンプルのオン抵抗を測定した実験で確認されている。オン抵抗は、第２の部分１３、２３の厚さが２μｍから４μｍまでの間で急速に低下し、４μｍ以上では低下は緩慢になる。
また、第１の部分１２、２２および第２の部分１３、２３の何れの厚さも、材料コストおよび製造コストの観点では薄いほうが好ましい。
これらの知見に基づき、モデルＡ、Ｂ、Ｃの何れにも適用でき、かつ、導電性接合材との接合性、より低いオン抵抗、およびコスト削減をバランスよく達成する設計例を検討した結果、第１の部分１２、２２の厚さを３μｍとし、第２の部分１３、２３の厚さを４μｍとする好適条件が見出された。この場合の第１および第２のソース電極１１、２１の厚さｄ１、ｄ２は、何れも７μｍである。
第１および第２のソース電極１１、２１の厚さｄ１、ｄ２が何れも７μｍであり、かつ裏面電極３１の厚さが、２５μｍ、３０μｍおよび３５μｍであるマルチトランジスタチップにおいて、第１および第２のソース電極１１、２１の裏面電極３１に対する厚さの比は、それぞれ０．２８、０．２３、および０．２０である。
このことから、本開示に係る半導体装置の一態様は、実施の形態に係るマルチトランジスタチップであって、第１のソース電極の裏面電極に対する厚さの比が０．２８以下であり、第２のソース電極の裏面電極に対する厚さの比が０．２８以下であるものとする。
この構成によれば、裏面電極３１の厚さ２５μｍ、３０μｍおよび３５μｍに対して第１および第２のソース電極１１、１２の好適な厚さが規定されるので、導電性接合材との接合性、より低いオン抵抗、およびコスト削減をバランスよく達成したマルチトランジスタチップが得られる。
なお、第１および第２のソース電極１１、１２と裏面電極３１との厚さの比は、半導体の導電型には依存しない。したがって、上述の構成は、マルチトランジスタチップがＮチャネル型およびＰチャネル型のいずれであっても適用される。
（オン抵抗を低減する電極配置）
次に、オン抵抗を低減する電極配置について説明する。
図８Ａ、図８Ｂは、それぞれモデルＢ、モデルＣのマルチトランジスタチップの電極配置の一例を示す上面図である。図８Ａ、図８Ｂには、電極の要部の寸法を、ｍｍ単位で示している。なお、図８Ａ、図８Ｂでは、図３の説明でのＳパッドおよびＧパッドを、電極として示している。
図８Ａ、図８Ｂにおいて、長円形の電極が第１のソース電極１１および第２のソース電極２１であり、円形の電極が第１のゲート電極１９および第２のゲート電極２９である。第１のソース電極１１は、第１のソース電極Ｓ１１〜Ｓ１４を含み、第２のソース電極２１は、第２のソース電極Ｓ２１〜Ｓ２４を含む。第１のゲート電極１９は、第１のゲート電極Ｇ１を含み、第２のゲート電極２９は、第２のゲート電極Ｇ２を含む。
図８Ａ、図８Ｂに示すように、第１のソース電極Ｓ１１と第２のソース電極Ｓ２１とは、トランジスタ１０が形成されている第１の領域１０ａとトランジスタ２０が形成されている第２の領域２０ａとの境界Ｍの全域に沿って配置されている。
ここで全域とは、境界Ｍの全長の９０％以上を占める部分としてもよい。図８Ａ、図８Ｂの具体例では、境界Ｍの全長（チップの縦方向寸法）が１．９６ｍｍであるところ、第１のソース電極Ｓ１１および第２のソース電極Ｓ２１の長さは１．８１ｍｍであり、境界Ｍの全長の９２％を占めている。また、境界Ｍに沿って配置されるとは、境界Ｍと同一方向に延設され、境界Ｍと第１のソース電極Ｓ１１との間、および境界Ｍと第２のソース電極Ｓ２１との間に他の電極がないことと定義してもよい。
これにより、トランジスタ１０とトランジスタ２０とを流れる電流の経路がより広くかつより短くなるので、マルチトランジスタチップのオン抵抗を低減できる。
また、図８Ａに示すように、第１のソース電極Ｓ１１と第２のソース電極Ｓ２１との間隔が、第１のソース電極Ｓ１１の幅および第２のソース電極Ｓ２１の幅の何れよりも狭くてもよい。図８Ｂの具体例では、第１のソース電極Ｓ１１と第２のソース電極Ｓ２１との間隔は０．２５ｍｍ（＝０．６０ｍｍ−０．３５ｍｍ）であり、第１のソース電極Ｓ１１および第２のソース電極Ｓ２１のいずれの幅０．３５ｍｍより狭い。
これにより、トランジスタ１０とトランジスタ２０とを流れる電流の経路をさらに広くかつ短くできるので、マルチトランジスタチップのオン抵抗をより効果的に低減できる。
また、図８Ｂに示すように、第１のソース電極Ｓ１１と第２のソース電極Ｓ２１との間隔が、第１のソース電極Ｓ１１の幅および第２のソース電極Ｓ２１の幅の何れよりも広くてもよい。図８Ｂの具体例では、第１のソース電極Ｓ１１と第２のソース電極Ｓ２１との間隔は０．２５ｍｍ（０．４７５ｍｍ−０．２２５ｍｍ）であり、第１のソース電極Ｓ１１および第２のソース電極Ｓ２１のいずれの幅０．２２５ｍｍより広い。
これにより、はんだを配置しない領域を広く取ることができるので、トランジスタ１０とトランジスタ２０とを流れる電流の経路をより広くかつより短くしつつ、パターンショートを回避できる。
（接続信頼性を向上する電極配置）
次に、接続信頼性を向上する電極配置について説明する。
図８Ａ、図８Ｂに示すように、モデルＢ、モデルＣのマルチトランジスタチップでは、第１のソース電極Ｓ１１〜Ｓ１４は、境界Ｍと、第１の領域１０ａの境界Ｍの対向端Ｔとの間に、境界Ｍと交差する方向に並んで配置されている。第１のゲート電極Ｇ１の中心点は、第１の領域１０ａの、境界Ｍから最遠の第１のソース電極Ｓ１３、Ｓ１４の近端より対向端Ｔ側にある。
また、第２のソース電極Ｓ２１〜Ｓ２４は、境界Ｍと、第２の領域２０ａの境界Ｍの対向端Ｕとの間に、境界Ｍと交差する方向に並んで配置されている。第２のゲート電極Ｇ２の中心点は、第２の領域２０ａの、境界Ｍから最遠の第２のソース電極Ｓ２３、Ｓ２４の近端より対向端Ｕ側にある。
これにより、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２が、境界Ｍからより遠くに配置されることとなるので、半導体基板にチップ反りが生じて境界Ｍの付近が実装基板から浮いた場合でも、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２と実装基板との間ではんだオープンが起きにくい。
以上、第１および第２のソース電極及び第１および第２のゲート電極の配置に関して、複数の特徴的な構成を説明した。
なお、第１および第２のソース電極及び第１および第２のゲート電極の配置は、半導体の導電型には依存しない。したがって、第１および第２のソース電極及び第１および第２のゲート電極の配置に関する上述の構成は、マルチトランジスタチップがＮチャネル型およびＰチャネル型のいずれであっても適用される。
（電力効率および信頼性に優れた半導体装置の実装構造）
次に、オン抵抗を低減する半導体装置の実装構造について説明する。
図９Ａは、実施の形態に係るマルチトランジスタチップの実装構造の一例を示す斜視図であり、マルチトランジスタチップを実装した半導体モジュール５０の例を示している。
半導体モジュール５０は、プリント配線基板５１と、配線パターン５２と、半導体装置５６とを備える。
配線パターン５２は、プリント配線基板５１上の帯状領域に設けられ、長手方向に交差するギャップ５３で第１の部分５４と第２の部分５５とに分離されている。
半導体装置５６は、前述したマルチトランジスタチップ１であり、プリント配線基板５１上のギャップ５３上に配置されている。
半導体装置５６は、第１の領域１０ａと第２の領域２０ａとが配線パターン５２の長手方向に並ぶ向きで配置され、半導体装置５６の第１のソース電極１１および第２のソース電極２１は、配線パターン５２の第１の部分５４および第２の部分５５にそれぞれ接続されている。
図９Ｂは、比較例に係る半導体モジュール５９の実装構造の一例を示す斜視図である。半導体モジュール５９では、半導体モジュール５０と比べて、半導体装置５６の第１の領域１０ａと第２の領域２０ａとが配線パターン５２の長手方向と平行な向きで配置されている点で相違する。
半導体モジュール５０、５９は、例えば、スマートホンの電源モジュールであってもよい。この場合、半導体モジュール５０、５９は、スマートホンの筐体内に、プリント配線基板５１の短辺をスマートホンの厚さ方向に立てて配置される。そのため、プリント配線基板５１の短辺の長さ、つまり基板幅は２ｍｍ程度に抑えられる。基板幅の上限が厳しく制限されるこのような応用では、配線パターン５２を基板幅全体に設けることが、配線抵抗を減らし、電力効率を向上するために有効である。
半導体モジュール５０では、半導体装置５６を、トランジスタ１０、２０が配線パターン５２の長手方向に並ぶ向きで配置しているので、基板幅全体に設けられた配線パターン５２と半導体装置５６との接続を基板幅全体で取ることができる。そのため、配線パターン５２をプリント配線基板５１の幅全体に設け、配線抵抗（半導体装置５６との接続抵抗を含む）を有効に低減することができる。
これに対し、半導体モジュール５９では、トランジスタ１０、２０を、配線パターン５２の長手方向と交差する向きで配置しているので、配線パターン５２と半導体装置５６との接続は、例えば、基板幅の半分でしか取ることができない。そのため、配線パターン５２を基板幅全体に設けたとしても、半導体装置５６との接続抵抗を有効に低減することができない。
また、半導体モジュール５９では、電流の経路がクランク状（図９Ｂでの白抜き矢印）になるため、配線パターン５２の部分５２ａにはあまり電流が流れず、半導体装置５６は、サイズに見合った能力を発揮できない。逆に、配線パターン５２の部分５２ｂには電流が集中し、例えば、エレクトロマイグレーションによるプリント配線基板５１の信頼性の低下が起こり得る。電流の経路が直線状（図９Ａでの白抜き矢印）になる半導体モジュール５０では、電流密度に大きな偏りが生じないので、これらの問題は起きにくい。
このように、半導体装置５６を、第１の領域１０ａと第２の領域２０ａとが配線パターン５２の長手方向に並ぶ向き、つまり、トランジスタ１０、２０が配線パターン５２の長手方向に並ぶ向きで配置した半導体モジュール５０によれば、電力効率および信頼性に優れた半導体装置の実装構造が得られる。
なお、上述した半導体装置の実装構造は、半導体の導電型には依存しない。したがって、上述の構成は、マルチトランジスタチップがＮチャネル型およびＰチャネル型のいずれであっても適用される。
（半導体パッケージ装置）
上記では、マルチトランジスタチップ１を、チップサイズパッケージとして説明したが、マルチトランジスタチップ１は、チップサイズパッケージには限られない。マルチトランジスタチップ１は、樹脂パッケージなどに封止され、半導体パッケージ装置として構成されてもよい。このような半導体パッケージ装置は、例えば、図１および図２に示すマルチトランジスタチップ１を単純に樹脂パッケージなどに封止したものであってもよい。
すなわち、本開示に係る半導体パッケージ装置の一態様は、前述の半導体装置、つまりマルチトランジスタチップ１が、第１のソース外部端子、第１のゲート外部端子、第２のソース外部端子、及び第２のゲート外部端子を有するパッケージに封止されたものである。パッケージの第１のソース外部端子、第１のゲート外部端子、第２のソース外部端子、及び第２のゲート外部端子は、マルチトランジスタチップ１の第１のソース電極１１、第１のゲート電極１９、第２のソース電極２１、及び第２のゲート電極２９に、それぞれ電気的に接続される。
この構成によれば、オン抵抗の低減とチップ反りの抑制に優れたマルチトランジスタチップ１を有し、環境条件に対する耐久性の高い半導体パッケージ装置が得られる。
次に、マルチトランジスタチップ１のトランジスタ１０、２０の共通のドレインに接続された外部端子を有する半導体パッケージ装置について説明する。
図１０は、図２と同様、スマートホンなどの充放電回路であり、マルチトランジスタチップ１をパッケージに封止した半導体パッケージ装置１ａをこの充放電回路のローサイド側に挿入して、双方向の電流の導通を制御する充放電スイッチとして使用する場合を一応用例として示している。図１０の応用例では、図２の応用例と比べて、半導体パッケージ装置１ａが共通ドレイン外部端子３９を有する点が相違する。共通ドレイン外部端子３９は、図１に示すマルチトランジスタチップ１の裏面電極３１に電気的に接続されている。
図１０の充放電回路では、共通ドレイン端子３９は、マルチトランジスタチップ１のトランジスタ１０、２０に共通のドレイン電圧のモニタ端子として利用される。制御ＩＣ２ａは、電池３の充電電流及び放電電流を制御する際に、共通ドレイン端子３９の電圧を監視し、当該電圧が、電池３の正常電圧範囲（例えば３．５Ｖ〜４．５Ｖの範囲）を外れると、異常状態と判断して充放電動作を停止する。これにより、電池３の過放電及び過充電を防止する。
また、図示は省略するが、共通ドレイン端子３９をプリチャージ電流の経路として利用する充電回路、および共通ドレイン端子３９を放電電流の経路として利用する放電回路を構成することもできる。
このように、本開示に係る半導体パッケージ装置の一態様は、前述の半導体装置、つまりマルチトランジスタチップ１が、第１のソース外部端子、第１のゲート外部端子、第２のソース外部端子、第２のゲート外部端子、及び共通ドレイン外部端子を有するパッケージに封止されたものである。パッケージの第１のソース外部端子、第１のゲート外部端子、第２のソース外部端子、第２のゲート外部端子、及び共通ドレイン外部端子は、マルチトランジスタチップ１の第１のソース電極１１、第１のゲート電極１９、第２のソース電極２１、第２のゲート電極２９、及び裏面電極３１に、それぞれ電気的に接続される。
この構成によれば、オン抵抗の低減とチップ反りの抑制に優れたマルチトランジスタチップを有し、環境条件に対する耐久性が高く、かつ、共通ドレイン外部端子を、例えば、マルチトランジスタチップにおける第１および第２の縦型ＭＯＳトランジスタの共通のドレインの電圧モニタに利用可能な半導体パッケージ装置が得られる。
以上、本開示の１つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
本開示に係る半導体装置は、ＣＳＰ型のマルチトランジスタチップとして、例えば電源回路などに広く利用できる。
１ マルチトランジスタチップ
１ａ 半導体パッケージ装置
２、２ａ 制御ＩＣ
３ 電池
４ 負荷
１０ トランジスタ（第１の縦型ＭＯＳトランジスタ）
１０ａ 第１の領域
１１ 第１のソース電極
１２ 第１のソース電極の第１の部分
１３ 第１のソース電極の第２の部分
１４ 第１のソース領域
１５ 第１のゲート導体
１６ 第１のゲート絶縁膜
１８ 第１のボディ領域
１９ 第１のゲート電極
２０ トランジスタ（第２の縦型ＭＯＳトランジスタ）
２０ａ 第２の領域
２１ 第２のソース電極
２２ 第２のソース電極の第１の部分
２３ 第２のソース電極の第２の部分
２４ 第２のソース領域
２５ 第２のゲート導体
２６ 第２のゲート絶縁膜
２８ 第２のボディ領域
２９ 第２のゲート電極
３１ 裏面電極
３２ 半導体基板
３３ 低濃度不純物層
３９ 共通ドレイン端子
５０、５９ 半導体モジュール
５１ プリント配線基板
５２ 配線パターン
５３ ギャップ
５４ 配線パターンの第１の部分
５５ 配線パターンの第２の部分
５６ 半導体装置

Claims (10)

  1. シリコンからなり第１導電型の不純物を含む半導体基板と、
    前記半導体基板の表面に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、
    前記半導体基板の裏面に接して形成された金属材料で構成された裏面電極と、
    前記低濃度不純物層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、
    前記低濃度不純物層内の前記第１の領域に隣接する第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、
    前記第１の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第１のソース電極と第１のゲート電極を有し、
    前記第２の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第２のソース電極と第２のゲート電極を有し、
    前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として働き、
    前記裏面電極の厚さは２５μｍ以上３５μｍ以下であり、
    前記半導体基板は平面視において前記裏面電極側に凸となるように反っており、
    前記半導体基板の平面視における対角寸法をＬｍｍとするとき、
    前記裏面電極の前記半導体基板と前記低濃度不純物層とを含む半導体層に対する厚さの比は（−０．４８×Ｌ＋２．０７）以上であり、
    前記裏面電極の前記半導体基板と前記低濃度不純物層とを含む半導体層に対する厚さの比は（−０．４８×Ｌ＋２．４５）以下である、半導体装置。
  2. 前記低濃度不純物層の厚さが２．１８μｍ以下であり、かつ、前記半導体基板の平面視における対角寸法が２．６９ｍｍ以上である場合に、
    前記比は０．７８以上１．１５以下である、請求項１に記載の半導体装置。
  3. 前記低濃度不純物層の厚さが２．１８μｍ以下でありかつ前記対角寸法が２．６１ｍｍ以上２．６９ｍｍ以下であるか、または、前記低濃度不純物層の厚さが２．１８μｍ以上２．２４μｍ以下でありかつ前記対角寸法が２．６９ｍｍ以上である場合に、
    前記比は０．９４以上１．１５以下である、請求項２に記載の半導体装置。
  4. 前記低濃度不純物層の厚さが２．１８μｍ以下であり、かつ、前記半導体基板の平面視における対角寸法が３．６３ｍｍ以上である場合に、
    前記比は０．３３以上０．７０以下である、請求項１に記載の半導体装置。
  5. 前記低濃度不純物層の厚さが２．１８μｍ以下でありかつ前記対角寸法が３．５５ｍｍ以上３．６３ｍｍ以下であるか、または、前記低濃度不純物層の厚さが２．１８μｍ以上２．２４μｍ以下でありかつ前記対角寸法が３．６３ｍｍ以上である場合に、
    前記比は０．４３以上０．７０以下である、請求項４に記載の半導体装置。
  6. 前記低濃度不純物層の厚さが２．７５μｍ以下であり、かつ、前記半導体基板の平面視における対角寸法が３．９２ｍｍ以上である場合に、
    前記比が０．２５以上０．５６以下である、請求項１に記載の半導体装置。
  7. 前記低濃度不純物層の厚さが２．７５μｍ以下でありかつ前記対角寸法が３．８４ｍｍ以上３．９２ｍｍ以下であるか、または、前記低濃度不純物層の厚さが２．７５μｍ以上２．８１μｍ以下でありかつ前記対角寸法が３．９２ｍｍ以上である場合に、
    前記比が０．３３以上０．５６以下である、請求項６に記載の半導体装置。
  8. シリコンからなり第１導電型の不純物を含む半導体基板と、
    前記半導体基板の表面に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、
    前記半導体基板の裏面に接して形成された金属材料で構成された裏面電極と、
    前記低濃度不純物層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、
    前記低濃度不純物層内の前記第１の領域に隣接する第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、
    前記第１の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第１のソース電極と第１のゲート電極を有し、
    前記第２の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第２のソース電極と第２のゲート電極を有し、
    前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として働き、
    前記半導体基板と前記低濃度不純物層とを合わせた厚さは７８μｍ以下であり、
    前記半導体基板の平面視における対角寸法をＬｍｍとするとき、
    前記裏面電極の前記半導体基板と前記低濃度不純物層とを含む半導体層に対する厚さの比は（−０．４８×Ｌ＋２．０７）以上であり、
    前記裏面電極の前記半導体基板と前記低濃度不純物層とを含む半導体層に対する厚さの比は（−０．４８×Ｌ＋２．４５）以下であり、
    前記第１のソース電極の前記裏面電極に対する厚さの比は０．２８以下であり、
    前記第２のソース電極の前記裏面電極に対する厚さの比は０．２８以下である、半導体装置。
  9. 請求項１から８の何れか１項に記載の半導体装置が、第１のソース外部端子、第１のゲート外部端子、第２のソース外部端子、及び第２のゲート外部端子を有するパッケージに封止され、
    前記第１のソース外部端子、前記第１のゲート外部端子、前記第２のソース外部端子、及び前記第２のゲート外部端子は、前記半導体装置の前記第１のソース電極、前記第１のゲート電極、前記第２のソース電極、及び前記第２のゲート電極に、それぞれ電気的に接続されている、半導体パッケージ装置。
  10. 請求項１から８の何れか１項に記載の半導体装置が、第１のソース外部端子、第１のゲート外部端子、第２のソース外部端子、第２のゲート外部端子、及び共通ドレイン外部端子を有するパッケージに封止され、
    前記第１のソース外部端子、前記第１のゲート外部端子、前記第２のソース外部端子、前記第２のゲート外部端子、及び前記共通ドレイン外部端子は、前記半導体装置の前記第１のソース電極、前記第１のゲート電極、前記第２のソース電極、前記第２のゲート電極、及び前記裏面電極に、それぞれ電気的に接続されている、半導体パッケージ装置。
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