KR20190034547A - 반도체 장치, 반도체 모듈, 및 반도체 패키지 장치 - Google Patents

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KR20190034547A
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에이지 야스다
도시카즈 이마이
료스케 오카와
다케시 이마무라
미쓰아키 사카모토
가즈마 요시다
마사아키 히라코
야스유키 마스모토
시게토시 소타
도모나리 오오타
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파나소닉 아이피 매니지먼트 가부시키가이샤
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Abstract

제1 도전형의 불순물을 포함하는 반도체 기판(32)과 반도체 기판(32)의 제1 도전형의 불순물의 농도보다 낮은 농도의 제1 도전형의 불순물을 포함하는 저농도 불순물층(33)과, 금속 재료로 구성된 이면 전극(31)과 저농도 불순물층(33) 내에 형성된 트랜지스터(10, 20)를 갖고, 트랜지스터(10)는 저농도 불순물층(33)의 표면에 제1 소스 전극(11)과 제1 게이트 전극(19)을 갖고, 트랜지스터(20)는 저농도 불순물층(33)의 표면에 제2 소스 전극(21)과 제2 게이트 전극(29)을 가지며, 반도체 기판(32)은, 트랜지스터(10, 20)의 공통 드레인 영역으로서 작용하고, 이면 전극(31)의 두께 a는 25μm 이상 35μm 이하이며, 이면 전극(31)의 두께 a의 반도체 기판(32)과 저농도 불순물층(33)을 포함한 반도체층의 두께 b에 대한 비 a/b는 0.32 이상이다.

Description

반도체 장치, 반도체 모듈, 및 반도체 패키지 장치
본 개시는, 반도체 장치 및 반도체 모듈에 관한 것으로, 특히 멀티 트랜지스터 칩 및 멀티 트랜지스터 칩을 실장한 모듈에 관한 것이다.
실리콘 기판상에 트랜지스터를 형성한 반도체 장치에는, 온 저항의 저감과 열에 의해서 칩에 생기는 휨의 억제가 요구된다. 낮은 온 저항 및 작은 칩 휨에 의해서, 회로의 동작 효율 및 실장의 수율을 각각 향상시킬 수 있다.
예를 들면, 특허문헌 1에는, 반도체 장치의 사용시의 열에 의한 휨을 억제하기 위해서, 표면 전극과 이면 전극을, 동일한 선팽창 계수를 가진 금속으로 이루어지고, 각 두께도 서로 동일하거나 대략 동일하게 구성한 반도체 장치가 개시되어 있다. 특허문헌 2에는, 표면 전극 및 이면 전극의 두께를, 일례로서 10μm~20μm로 하는 것이 나타나 있다. 또한, 특허문헌 1에서는, 온 저항의 저감에 대해서는검토되어 있지 않다.
또, 특허문헌 2에는, 실리콘 기판의 이면측에 형성하는 이면 전극의 휨량, 및 온 저항값을 개선 가능한 반도체 장치, 및 그 제조 방법이 개시되어 있다. 특허문헌 2에 의하면, 이면 전극의 두께가 2μm 정도이고 온 저항이 3 mΩ 정도인 반도체 장치가 얻어진다.
일본국 특허 공개 제2010-92895호 공보 일본국 특허 공개 제2011-151350호 공보
본 발명자는, 단일의 실리콘 기판상에 2개의 종형 MOS(금속 산화물 반도체) 트랜지스터를 형성하고, 쌍방의 트랜지스터의 드레인끼리를 장치 내의 이면 전극에서 접속한 반도체 장치(이하, 멀티 트랜지스터 칩이라고 함)를 검토하고 있다.
그러나, 선행 기술 문헌에 있어서 검토되고 있는 반도체 장치는, 모두 단일의 종형 MOS 트랜지스터로서, 멀티 트랜지스터 칩에 있어서의 온 저항의 저감 및 칩 휨의 억제에 대해서는, 검토되고 있지 않다.
따라서, 본 개시는, 온 저항의 저감 및 칩 휨의 억제가 뛰어난 멀티 트랜지스터 칩을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 개시에 따른 반도체 장치의 일 양태는, 실리콘으로 이루어지고 제1 도전형의 불순물을 포함하는 반도체 기판과, 상기 반도체 기판상에 접하여 형성되고, 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 저농도 불순물층과, 상기 반도체 기판의 이면상에 접하여 형성된 금속 재료로 구성된 이면 전극과, 상기 저농도 불순물층 내의 제1 영역에 형성된 제1 종형 MOS 트랜지스터와, 상기 저농도 불순물층 내의 상기 제1 영역에 인접하는 제2 영역에 형성된 제2 종형 MOS 트랜지스터를 갖고, 상기 제1 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제1 소스 전극과 제1 게이트 전극을 갖고, 상기 제2 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제2 소스 전극과 제2 게이트 전극을 가지며, 상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터의 제1 드레인 영역 및 상기 제2 종형 MOS 트랜지스터의 제2 드레인 영역의 공통 드레인 영역으로서 작용하고, 상기 이면 전극의 두께는 25μm 이상 35μm 이하이며, 상기 이면 전극의 상기 반도체 기판과 상기 저농도 불순물층을 포함하는 반도체층에 대한 두께의 비는 0.32 이상이다.
이 구성에 의하면, 실시의 형태에 따른 모델 A, B, 및 C의 어느 멀티 트랜지스터 칩이라도, 온 저항(R)이 당해 모델의 온 저항 규격 최대치 이하에 들어간다.
본 개시에 따른 반도체 장치에 의하면, 온 저항의 저감 및 칩 휨의 억제가 뛰어난 멀티 트랜지스터 칩이 얻어진다.
도 1은, 실시의 형태에 따른 멀티 트랜지스터 칩의 적층 구조의 일례를 나타내는 단면도이다.
도 2는, 실시의 형태에 따른 멀티 트랜지스터 칩의 응용 회로의 일례를 나타내는 회로도이다.
도 3은, 실시의 형태에 따른 멀티 트랜지스터 칩의 제품 규격 및 설계예를 나타내는 도면이다.
도 4a는, 모델 A의 샘플의 온 저항 및 칩 휨의 측정치를 나타내는 도면이다.
도 4b는, 모델 B의 샘플의 온 저항 및 칩 휨의 측정치를 나타내는 도면이다.
도 4c는, 모델 C의 샘플의 온 저항 및 칩 휨의 측정치를 나타내는 도면이다.
도 5는, 칩 휨(W)의 비(Q) 의존성 및 온 저항(R)의 비(Q) 의존성을 나타내는 그래프이다.
도 6은, 비(Q)의 대각 길이(L) 의존성을 나타내는 그래프이다.
도 7은, 에피 두께 또는 대각 길이의 치수 편차를 보상하는 비(Q)의 도출을 설명하는 그래프이다.
도 8a는, 모델 B의 멀티 트랜지스터 칩의 전극 형상의 일례를 나타내는 상면도이다.
도 8b는, 모델 C의 멀티 트랜지스터 칩의 전극 형상의 일례를 나타내는 상면도이다.
도 9a는, 실시의 형태에 따른 반도체 장치의 실장 구조의 일례를 나타내는 사시도이다.
도 9b는, 비교예에 따른 반도체 장치의 실장 구조의 일례를 나타내는 사시도이다.
도 10은, 실시의 형태에 따른 멀티 트랜지스터 칩의 응용 회로의 일례를 나타내는 회로도이다.
(본 개시의 기초가 된 지견)
멀티 트랜지스터 칩에 있어서의 온 저항의 저감 및 칩 휨의 억제에 대해 검토한다.
선행 기술 문헌에 있어서 검토되고 있는 단일의 종형 MOS 트랜지스터에서는, 드레인 전류는, 이면 전극을 두께 방향으로 관통하여 흐르므로, 온 저항을 저감하기 위해서 이면 전극을 얇게 할 필요가 있다. 이것에 대해, 멀티 트랜지스터 칩에서는, 드레인 전류가 트랜지스터 사이에서 이면 전극 내를 흐르므로, 이면 전극을 두껍게 함으로써, 2개의 트랜지스터 사이에서의 전류 경로의 단면적을 늘려, 전체적인 온 저항을 내릴 수 있다. 즉, 온 저항이 낮은 멀티 트랜지스터 칩을 얻기 위해서, 이면 전극의 두께를 종래보다도 두껍게 하는 것이 유효하다.
단, 이면 전극은, 일반적으로, 은 등의 금속 재료로 구성되고, 금속 재료는 실리콘과 비교하여 열팽창 계수가 크다. 그 때문에, 이면 전극을 두껍게 하면 반도체 장치는 휘기 쉬워진다. 따라서, 낮은 온 저항을 얻으려고 하여 이면 전극을 두껍게 하는 경우, 휨의 억제에 대해서도 충분히 검토될 필요가 있다.
단일의 종형 MOS 트랜지스터에 있어서 이면 전극을 두껍게 하는 것은, 온 저항의 저감에 역행하기 때문에, 선행 기술 문헌에서는, 20μm를 넘는 두꺼운 이면 전극을 가지는 반도체 장치에 관해서 휨을 억제하기 위한 적합 구조는 검토되어 있지 않다. 또, 선행 기술 문헌에 개시되어 있는 온 저항의 구체예도, 3 mΩ 정도에 머무른다.
따라서, 본 발명자는, 예의 검토한 결과, 종래보다도 두꺼운 두께 30μm 전후의 이면 전극을 가지는 멀티 트랜지스터 칩에 대해서, 온 저항을 소정의 목표치 이하로 저감하는 제1 치수 요건 및 전극 형상, 및 칩 휨을 소정의 목표치 이하로 억제하는 제2 치수 요건을 발견하기에 이르렀다. 온 저항의 목표치는, 3 mΩ 미만의 극히 낮은 값으로 설정되고, 제1 및 제2의 치수 요건은, 이면 전극의 반도체 기판에 대한 두께의 비에 관한 규정을 포함한다.
(개시되는 반도체 장치의 양태)
본 개시에 따른 반도체 장치의 일 양태는, 실리콘으로 이루어지고 제1 도전형의 불순물을 포함하는 반도체 기판과, 상기 반도체 기판상에 접하여 형성되고, 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 저농도 불순물층과, 상기 반도체 기판의 이면상에 접하여 형성된 금속 재료로 구성된 이면 전극과, 상기 저농도 불순물층 내의 제1 영역에 형성된 제1 종형 MOS 트랜지스터와, 상기 저농도 불순물층 내의 상기 제1 영역에 인접하는 제2 영역에 형성된 제2 종형 MOS 트랜지스터를 갖고, 상기 제1 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제1 소스 전극과 제1 게이트 전극을 갖고, 상기 제2 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제2 소스 전극과 제2 게이트 전극을 가지며, 상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터의 제1 드레인 영역 및 상기 제2 종형 MOS 트랜지스터의 제2 드레인 영역의 공통 드레인 영역으로서 작용하고, 상기 이면 전극의 두께는 25μm 이상 35μm 이하이며, 상기 이면 전극의 상기 반도체 기판과 상기 저농도 불순물층을 포함하는 반도체층에 대한 두께의 비는 0.32 이상이다.
이 구성에 의하면, 실시의 형태에 따른 모델 A, B, 및 C의 어느 멀티 트랜지스터 칩이라도, 온 저항(R)이 당해 모델의 온 저항 규격 최대치 이하에 들어간다.
또, 상기 비는 0.56 이하라도 된다.
이 구성에 의하면, 실시의 형태에 따른 모델 A, B, 및 C의 어느 멀티 트랜지스터 칩이라도, 온 저항(R)이 당해 모델의 온 저항 규격 최대치 이하에 들어가고, 또한 칩 휨이 칩 휨 규격 최대치 이하에 들어간다.
또, 상기 저농도 불순물층의 두께는 2.75μm 이상이어도 된다.
이 구성에 의하면, 실시의 형태에 따른 모델 A, B, 및 C의 멀티 트랜지스터 칩에 있어서, 20 V의 드레인 내압을 얻을 수 있다.
또, 본 개시에 따른 반도체 장치의 일 양태는, 실리콘으로 이루어지고 제1 도전형의 불순물을 포함하는 반도체 기판과, 상기 반도체 기판상에 접하여 형성되고, 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 저농도 불순물층과, 상기 반도체 기판의 이면상에 접하여 형성된 금속 재료로 구성된 이면 전극과, 상기 저농도 불순물층 내의 제1 영역에 형성된 제1 종형 MOS 트랜지스터와, 상기 저농도 불순물층 내의 상기 제1 영역에 인접하는 제2 영역에 형성된 제2 종형 MOS 트랜지스터를 갖고, 상기 제1 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제1 소스 전극과 제1 게이트 전극을 갖고, 상기 제2 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제2 소스 전극과 제2 게이트 전극을 가지며, 상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터의 제1 드레인 영역 및 상기 제2 종형 MOS 트랜지스터의 제2 드레인 영역의 공통 드레인 영역으로서 작용하고, 상기 이면 전극의 두께는 25μm 이상 35μm 이하이며, 상기 반도체 기판의 평면에서 보았을 때의 대각 치수를 Lmm로 할 때, 상기 이면 전극의 상기 반도체 기판과 상기 저농도 불순물층을 포함하는 반도체층에 대한 두께의 비는 (-0.48×L+2.45) 이하이다.
이 구성에 의하면, 실시의 형태에 따른 대각 길이(L)인 멀티 트랜지스터 칩에 있어서, 칩 휨이 칩 휨 규격 최대치 이하에 들어간다.
또, 본 개시에 따른 반도체 장치의 일 양태는, 실리콘으로 이루어지고 제1 도전형의 불순물을 포함하는 반도체 기판과, 상기 반도체 기판상에 접하여 형성되고 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 저농도 불순물층과, 상기 반도체 기판의 이면상에 접하여 형성된 금속 재료로 구성된 이면 전극과, 상기 저농도 불순물층 내의 제1 영역에 형성된 제1 종형 MOS 트랜지스터와, 상기 저농도 불순물층 내의 상기 제1 영역에 인접하는 제2 영역에 형성된 제2 종형 MOS 트랜지스터를 갖고, 상기 제1 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제1 소스 전극과 제1 게이트 전극을 갖고, 상기 제2 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제2 소스 전극과 제2 게이트 전극을 가지며, 상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터의 제1 드레인 영역 및 상기 제2 종형 MOS 트랜지스터의 제2 드레인 영역의 공통 드레인 영역으로서 작용하고, 상기 이면 전극의 두께는 25μm 이상 35μm 이하이며, 상기 반도체 기판의 평면에서 보았을 때의 대각 치수를 Lmm로할 때, 상기 이면 전극의 상기 반도체 기판과 상기 저농도 불순물층을 포함하는 반도체층에 대한 두께의 비는 (-0.48×L+2.07) 이상이다.
이 구성에 의하면, 실시의 형태에 따른 대각 길이(L)인 멀티 트랜지스터 칩에 있어서, 온 저항(R)이 온 저항 규격 표준치 이하에 들어간다.
또, 상기 비는 (-0.48×L+2.07) 이상 또한 (-0.48×L+2.45) 이하라도 된다.
이 구성에 의하면, 실시의 형태에 따른 대각 길이(L)인 멀티 트랜지스터 칩에 있어서, 온 저항이 온 저항 규격 표준치 이하에 들어가고, 또한 칩 휨이 칩 휨 규격 최대치 이하에 들어간다.
또, 상기 저농도 불순물층의 두께가 2.18μm 이하이며, 또한, 상기 반도체 기판의 평면에서 보았을 때의 대각 치수가 2.69 mm 이상인 경우에, 상기 비는 0.78 이상이어도 된다.
이 구성에 의하면, 실시의 형태에 따른 모델 A의 멀티 트랜지스터 칩에 있어서, 온 저항 규격 표준치가 달성된다.
또, 상기 저농도 불순물층의 두께가 2.18μm 이하이고 또한 상기 대각 치수가 2.61 mm 이상 2.69 mm 이하이거나, 또는, 상기 저농도 불순물층의 두께가 2.18μm 이상 2.24μm 이하이며 또한 상기 대각 치수가 2.69 mm 이상인 경우에, 상기 두께의 비는 0.94 이상이어도 된다.
이 구성에 의하면, 실시의 형태에 따른 모델 A의 멀티 트랜지스터 칩에서 소정의 치수 오차가 있어도, 온 저항(R)이 모델 A의 온 저항 규격 표준치 이하에 들어간다.
또, 상기 저농도 불순물층의 두께가 2.18μm 이하이고, 또한, 상기 반도체 기판의 평면에서 보았을 때의 대각 치수가 3.63 mm 이상인 경우에, 상기 두께의 비는 0.33 이상이어도 된다.
이 구성에 의하면, 실시의 형태에 따른 모델 C의 멀티 트랜지스터 칩에 있어서, 온 저항 규격 표준치가 달성된다.
또, 상기 저농도 불순물층의 두께가 2.18μm 이하이며 또한 상기 대각 치수가 3.55 mm 이상 3.63 mm 이하이거나, 또는, 상기 저농도 불순물층의 두께가 2.18μm 이상 2.24μm 이하이고 또한 상기 대각 치수가 3.63 mm 이상인 경우에, 상기 비는 0.43 이상이어도 된다.
이 구성에 의하면, 실시의 형태에 따른 모델 C의 멀티 트랜지스터 칩에서 소정의 치수 오차가 있어도, 온 저항(R)이 모델 C의 온 저항 규격 표준치 이하에 들어간다.
또, 상기 비는 0.70 이하라도 된다.
이 구성에 의하면, 실시의 형태에 따른 모델 C의 멀티 트랜지스터 칩에 있어서, 칩 휨 규격 최대치가 달성된다.
또, 상기 저농도 불순물층의 두께가 2.75μm 이하이고, 또한, 상기 반도체 기판의 평면에서 보았을 때의 대각 치수가 3.92 mm 이상인 경우에, 상기 비가 0.25 이상이어도 된다.
이 구성에 의하면, 실시의 형태에 따른 모델 B의 멀티 트랜지스터 칩에 있어서, 온 저항 규격 표준치가 달성된다.
또, 상기 저농도 불순물층의 두께가 2.75μm 이하이며 또한 상기 대각 치수가 3.84 mm 이상 3.92 mm 이하이거나, 또는, 상기 저농도 불순물층의 두께가 2.75μm 이상 2.81μm 이하이고 또한 상기 대각 치수가 3.92 mm 이상인 경우에, 상기 비가 0.33 이상이어도 된다.
이 구성에 의하면, 실시의 형태에 따른 모델 B의 멀티 트랜지스터 칩에서 소정의 치수 오차가 있어도, 온 저항(R)이 모델 B의 온 저항 규격 표준치 이하에 들어간다.
또, 상기 비는 0.56 이하라도 된다.
이 구성에 의하면, 실시의 형태에 따른 모델 B의 멀티 트랜지스터 칩에 있어서, 칩 휨 규격 최대치가 달성된다.
또, 본 개시에 따른 반도체 장치의 일 양태는, 실리콘으로 이루어지고 제1 도전형의 불순물을 포함하는 반도체 기판과, 상기 반도체 기판상에 접하여 형성되고 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 저농도 불순물층과, 상기 반도체 기판의 이면상에 접하여 형성된 금속 재료로 구성된 이면 전극과, 상기 저농도 불순물층 내의 제1 영역에 형성된 제1 종형 MOS 트랜지스터와, 상기 저농도 불순물층 내의 상기 제1 영역에 인접하는 제2 영역에 형성된 제2 종형 MOS 트랜지스터를 갖고, 상기 제1 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제1 소스 전극과 제1 게이트 전극을 갖고, 상기 제2 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제2 소스 전극과 제2 게이트 전극을 가지며, 상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터의 제1 드레인 영역 및 상기 제2 종형 MOS 트랜지스터의 제2 드레인 영역의 공통 드레인 영역으로서 작용하고, 상기 제1 소스 전극의 상기 이면 전극에 대한 두께의 비는 0.28 이하이며, 상기 제2 소스 전극의 상기 이면 전극에 대한 두께의 비는 0.28 이하이다.
이 구성에 의하면, 이면 전극의 두께에 대해서 제1 및 제2 소스 전극의 적합한 두께가 규정되므로, 도전성 접합재와의 접합성, 보다 낮은 온 저항, 및 비용 삭감을 균형있게 달성한 멀티 트랜지스터 칩이 얻어진다.
또, 본 개시에 따른 반도체 장치의 일 양태는, 실리콘으로 이루어지고 제1 도전형의 불순물을 포함하는 반도체 기판과, 상기 반도체 기판상에 접하여 형성되고 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 저농도 불순물층과, 상기 반도체 기판의 이면상에 접하여 형성된 금속 재료로 구성된 이면 전극과, 상기 저농도 불순물층 내의 제1 영역에 형성된 제1 종형 MOS 트랜지스터와, 상기 저농도 불순물층 내의 상기 제1 영역에 인접하는 제2 영역에 형성된 제2 종형 MOS 트랜지스터를 갖고, 상기 제1 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제1 소스 전극과 제1 게이트 전극을 갖고, 상기 제2 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제2 소스 전극과 제2 게이트 전극을 가지며, 상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터의 제1 드레인 영역 및 상기 제2 종형 MOS 트랜지스터의 제2 드레인 영역의 공통 드레인 영역으로서 작용하고, 상기 제1 소스 전극과 상기 제2 소스 전극은, 상기 제1 영역과 상기 제2 영역의 경계의 전역을 따라 배치되어 있다.
이 구성에 의하면, 2개의 종형 MOS 트랜지스터 사이를 흐르는 전류의 경로가보다 넓게 또한 보다 짧게 되므로, 멀티 트랜지스터 칩의 온 저항을 저감할 수 있다.
또, 상기 제1 소스 전극과 상기 제2 소스 전극의 간격이, 상기 제1 소스 전극의 폭 및 상기 제2 소스 전극의 폭의 어느 것보다도 좁아도 된다.
이 구성에 의하면, 2개의 종형 MOS 트랜지스터 사이를 흐르는 전류의 경로를 더욱 넓게 또한 짧게 할 수 있으므로, 멀티 트랜지스터 칩의 온 저항을 보다 효과적으로 저감할 수 있다.
또, 상기 제1 소스 전극과 상기 제2 소스 전극의 간격이, 상기 제1 소스 전극의 폭 및 상기 제2 소스 전극의 폭의 어느 것보다도 넓어도 된다.
이 구성에 의하면, 땜납을 배치하지 않는 영역을 넓게 취할 수 있으므로, 2개의 종형 MOS 트랜지스터 사이를 흐르는 전류의 경로를 보다 넓게 또한 보다 짧게 하면서 패턴 쇼트를 회피할 수 있다.
또, 본 개시에 따른 반도체 장치의 일 양태는, 실리콘으로 이루어지고 제1 도전형의 불순물을 포함하는 반도체 기판과, 상기 반도체 기판상에 접하여 형성되고 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 저농도 불순물층과, 상기 반도체 기판의 이면상에 접하여 형성된 금속 재료로 구성된 이면 전극과, 상기 저농도 불순물층 내의 제1 영역에 형성된 제1 종형 MOS 트랜지스터와, 상기 저농도 불순물층 내의 상기 제1 영역에 인접하는 제2 영역에 형성된 제2 종형 MOS 트랜지스터를 갖고, 상기 제1 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제1 소스 전극과 제1 게이트 전극을 갖고, 상기 제2 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제2 소스 전극과 제2 게이트 전극을 가지며, 상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터의 제1 드레인 영역 및 상기 제2 종형 MOS 트랜지스터의 제2 드레인 영역의 공통 드레인 영역으로서 작용하고, 상기 제1 소스 전극은, 상기 제1 영역과 상기 제2 영역의 경계와, 상기 제1 영역의 상기 경계의 대향단인 제1 대향단의 사이에, 상기 경계와 교차하는 방향으로 늘어서는 복수의 제1 소스 전극을 포함하고, 상기 제1 게이트 전극의 중심점은, 상기 제1 영역의, 상기 경계로부터 가장 먼 제1 소스 전극의, 상기 경계에 대한 근단(近端)보다 상기 제1 대향단측에 있고, 상기 제2 소스 전극은, 상기 경계와, 상기 제2 영역의 상기 경계의 대향단인 제2 대향단의 사이에, 상기 경계와 교차하는 방향으로 늘어서는 복수의 제2 소스 전극을 포함하고, 상기 제2 게이트 전극의 중심점은, 상기 제2 영역의, 상기 경계로부터 가장 먼 제2 소스 전극의, 상기 경계에 대한 근단보다 상기 제2 대향단측에 있다.
이 구성에 의하면, 제1 게이트 전극 및 제2 게이트 전극이, 경계로부터 보다멀리 배치되게 되므로, 반도체 기판에 칩 휨이 생겨 경계의 부근이 실장 기판으로부터 뜬 경우라도, 제1 게이트 전극 및 제2 게이트 전극과 실장 기판의 사이에서 땜납 오픈이 일어나기 어렵다.
또, 본 개시에 따른 반도체 모듈의 일 양태는, 프린트 배선 기판과, 상기 프린트 배선 기판상에 띠형상으로 설치되고, 길이 방향으로 교차하는 갭으로 제1 부분과 제2 부분으로 분리되어 있는 배선 패턴과, 상기 갭상에 배치된 전술의 반도체 장치를 구비하고, 상기 반도체 장치는, 제1 영역과 제2 영역이 상기 배선 패턴의 길이 방향으로 늘어서는 방향으로 배치되고, 제1 소스 전극 및 제2 소스 전극은, 상기 배선 패턴의 상기 제1 부분 및 상기 제2 부분에 각각 접속되어 있다.
이 구성에 의하면, 배선폭을 굵게 할 수 있고 배선 저항을 저감할 수 있다. 또, 전류 경로가 직선 형상으로 되어, 손실을 저감할 수 있다. 그 결과, 전력 효율이 뛰어난 실장 구조를 가지는 반도체 모듈이 얻어진다.
또, 본 개시에 따른 반도체 패키지 장치의 일 양태는, 전술의 반도체 장치가, 제1 소스 외부 단자, 제1 게이트 외부 단자, 제2 소스 외부 단자, 및 제2 게이트 외부 단자를 갖는 패키지에 봉지되고, 상기 제1 소스 외부 단자, 상기 제1 게이트 외부 단자, 상기 제2 소스 외부 단자, 및 상기 제2 게이트 외부 단자는, 상기 반도체 장치의 상기 제1 소스 전극, 상기 제1 게이트 전극, 상기 제2 소스 전극, 및 상기 제2 게이트 전극에, 각각 전기적으로 접속되어 있는 것이다.
이 구성에 의하면, 온 저항의 저감과 칩 휨의 억제가 뛰어난 멀티 트랜지스터 칩을 갖고, 환경 조건에 대한 내구성이 높은 반도체 패키지 장치가 얻어진다.
또, 본 개시에 따른 반도체 패키지 장치의 일 양태는, 전술의 반도체 장치가, 제1 소스 외부 단자, 제1 게이트 외부 단자, 제2 소스 외부 단자, 제2 게이트 외부 단자, 및 공통 드레인 외부 단자를 갖는 패키지에 봉지되고, 상기 제1 소스 외부 단자, 상기 제1 게이트 외부 단자, 상기 제2 소스 외부 단자, 상기 제2 게이트 외부 단자, 및 상기 공통 드레인 외부 단자는, 상기 반도체 장치의 상기 제1 소스 전극, 상기 제1 게이트 전극, 상기 제2 소스 전극, 상기 제2 게이트 전극, 및 상기 이면 전극에, 각각 전기적으로 접속되어 있는 것이다.
이 구성에 의하면, 온 저항의 저감과 칩 휨의 억제가 뛰어난 멀티 트랜지스터 칩을 갖고, 환경 조건에 대한 내구성이 높으며, 또한, 공통 드레인 외부 단자를, 예를 들면, 멀티 트랜지스터 칩에 있어서의 제1 및 제2 종형 MOS 트랜지스터의 공통의 드레인의 전압 모니터에 이용 가능한 반도체 패키지 장치가 얻어진다.
이하, 본 개시에 따른 반도체 장치에 대해서, 도면을 참조하면서 구체적으로 설명한다.
또한, 이하에서 설명하는 실시의 형태는, 모두 본 개시된 일 구체예를 나타내는 것이다. 이하의 실시의 형태에서 나타나는 수치, 형상, 재료, 구성 요소, 구성 요소의 배치 위치 및 접속 형태 등은, 일례이며, 본 개시를 한정하는 주지는 아니다. 또, 이하의 실시의 형태에 있어서의 구성 요소 가운데, 최상위 개념을 나타내는 독립 청구항에 기재되어 있지 않은 구성 요소에 대해서는, 임의의 구성 요소로서 설명된다.
(반도체 장치의 기본 구조)
우선, 준비로서 본 개시에 따른 반도체 장치의 기본적인 구조에 대해 설명한다. 본 개시에 따른 반도체 장치는, 반도체 기판에 2개의 종형 MOS 트랜지스터를형성한, CSP(칩 사이즈 패키지)형의 멀티 트랜지스터 칩이다.
도 1은, 멀티 트랜지스터 칩(1)의 구조의 일례를 나타내는 단면도이다. 도 1에 나타내는 바와 같이, 멀티 트랜지스터 칩(1)은, 반도체 기판(32)과 저농도 불순물층(33)과 이면 전극(31)과 제1 종형 MOS 트랜지스터(10)(이하, 트랜지스터(10))와 제2 종형 MOS 트랜지스터(20)(이하, 트랜지스터(20))를 가진다.
도 2는, 스마트폰 등의 충방전 회로이며, 멀티 트랜지스터 칩(1)을 이 충방전 회로의 로사이드측에 삽입하여, 쌍방향의 전류의 도통을 제어하는 충방전 스위치로서 사용하는 경우를 일 응용예로서 나타내고 있다.
이 경우, 멀티 트랜지스터 칩(1)은, 제어 IC(2)로부터 부여되는 제어 신호에 따라서, 전지(3)로부터 부하(4)로의 방전 전류 및 부하(4)로부터 전지(3)로의 충전 전류를 제어하는 쌍방향 트랜지스터로서 이용되고, 방전 전류는, 트랜지스터(10)를 오프 상태로 함으로써 차단되고, 충전 전류는, 트랜지스터(20)를 오프 상태로 함으로써 차단된다.
MOS 트랜지스터에는, 그 디바이스 구성상, 드레인 단자와 소스 단자의 사이에 기생 소자로서 보디 다이오드가 존재하기 때문에(예를 들면 도 2에서의 트랜지스터(10)에 있어서의 BD1이나 트랜지스터(20)에 있어서의 BD2), 단일의 MOS 트랜지스터에서는 드레인-소스 단자간의 쌍방향의 전류를 차단할 수가 없다. 따라서 쌍방향의 전류를 차단할 때에는 2개의 MOS 트랜지스터를 드레인 단자나 소스 단자를 서로 마주보게 접속하여 사용하는 것이 일반적이다.
도 1에 나타내는 멀티 트랜지스터 칩(1)에 있어서, 반도체 기판(32)은 실리콘으로 이루어지고, 제1 도전형의 불순물을 포함한다.
저농도 불순물층(33)은, 반도체 기판(32)상에 접하여 형성되고, 반도체 기판(32)의 제1 도전형의 불순물의 농도보다 낮은 농도의 제1 도전형의 불순물을 포함한다. 저농도 불순물층(33)은, 일례로서 에피택셜 성장에 의해 반도체 기판(32)상에 형성되어도 된다.
반도체 기판(32)과 저농도 불순물층(33)을 포함하는 반도체층의 두께(Si 두께라고도 함)를 b라고 표기하고, 저농도 불순물층(33)만의 두께(에피 두께라고도 함)를 c라고 표기한다.
이면 전극(31)은, 반도체 기판(32)의 이면(도 1에서의 상측 주면)에 접하여 형성된 금속 재료로 구성되어 있다. 이면 전극(31)은, 한정되지 않는 일례로서 은, 동, 금, 알루미늄 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 된다. 이면 전극(31)의 두께(Ag 두께라고도 함)를 a라고 표기한다.
트랜지스터(10)는, 저농도 불순물층(33) 내의 제1 영역(도 1에서의 우측 절반 영역)에 형성되고, 저농도 불순물층(33)의 표면(도 1에서의 하측 주면)에 제1 소스 전극(11) 및 별도 단면에 있는 제1 게이트 전극(19)을 가진다.
저농도 불순물층(33)의 제1 영역에는, 제1 도전형과 상이한 제2 도전형의 불순물을 포함하는 제1 보디 영역(18)이 형성되어 있다. 제1 보디 영역(18)에는, 제1 도전형의 불순물을 포함하는 제1 소스 영역(14), 제1 게이트 도체(15), 및 제1 게이트 절연막(16)이 형성되어 있다. 제1 소스 전극(11)은 제1 부분(12)과 제2 부분(13)으로 이루어지고, 제1 부분(12)은 제2 부분(13)을 개재하여 제1 소스 영역(14) 및 제1 보디 영역(18)에 접속되어 있다. 제1 게이트 전극(19)은 제1 게이트 도체(15)에 접속된다.
제1 소스 전극(11)의 제1 부분(12)은, 실장시에 땜납 등의 도전성 접합재와 양호한 접합성을 나타내는 층으로, 한정되지 않는 일례로서 니켈, 티탄, 텅스텐, 파라듐 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 된다. 제1 부분(12)의 표면에는, 금 등의 도금이 실시되어도 된다.
제1 소스 전극(11)의 제2 부분(13)은, 제1 부분(12)과 반도체층을 접속하는 층으로, 한정되지 않는 일례로서 알루미늄, 동, 금, 은 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 된다.
제1 소스 전극(11)의 두께를 d1로 표기한다. 제1 소스 전극(11)의 두께 d1에는, 제1 소스 전극(11)의 제1 부분(12)의 두께와 제2 부분(13)의 두께가 포함된다.
트랜지스터(20)는, 저농도 불순물층(33) 내의 제2 영역(도 1에서의 좌측 절반 영역)에 형성되고, 저농도 불순물층(33)의 표면(도 1에서의 하측 주면)에 제2 소스 전극(21) 및 별도 단면에 있는 제2 게이트 전극(29)을 가진다.
저농도 불순물층(33)의 제2 영역에는, 제1 도전형과 상이한 제2 도전형의 불순물을 포함하는 제2 보디 영역(28)이 형성되어 있다. 제2 보디 영역(28)에는, 제1 도전형의 불순물을 포함하는 제2 소스 영역(24), 제2 게이트 도체(25), 및 제2 게이트 절연막(26)이 형성되어 있다. 제2 소스 전극(21)은 제1 부분(22)과 제2 부분(23)으로 이루어지고, 제1 부분(22)은 제2 부분(23)을 개재하여 제2 소스 영역(24) 및 제2 보디 영역(28)에 접속되어 있다. 제2 게이트 전극(29)은, 제2 게이트 도체(25)에 접속된다.
제2 소스 전극(21)의 제1 부분(22)은, 한정되지 않는 일례로서 니켈, 티탄, 텅스텐, 파라듐 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 되고, 제1 부분(22)의 표면에는, 금 등의 도금이 실시되어도 된다. 제2 소스 전극(21)의 제2 부분(23)은, 한정되지 않는 일례로서 알루미늄, 동, 금, 은 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 된다.
제2 소스 전극(21)의 두께를 d2로 표기한다. 제2 소스 전극(21)의 두께 d2에는, 제2 소스 전극(21)의 제1 부분(22)의 두께와 제2 부분(23)의 두께가 포함된다. 제1 소스 전극(11)의 두께 d1와 제2 소스 전극(21)의 두께 d2는 동일해도 된다.
반도체 기판(32)은, 트랜지스터(10)의 제1 드레인 영역 및 트랜지스터(20)의 제2 드레인 영역의 공통 드레인 영역으로서 작용한다.
도 1에 나타내는 멀티 트랜지스터 칩(1)에 있어서, 예를 들면 제1 도전형을 N형, 제2 도전형을 P형으로 하고, 제1 소스 영역(14), 제2 소스 영역(24), 반도체 기판(32), 및 저농도 불순물층(33)은 N형 반도체이며, 또한, 제1 보디 영역(18) 및제2 보디 영역(28)은 P형 반도체로 해도 된다.
또, 예를 들면, 제1 도전형을 P형, 제2 도전형을 N형으로 하고, 제1 소스 영역(14), 제2 소스 영역(24), 반도체 기판(32), 및 저농도 불순물층(33)은 P형 반도체이고, 또한, 제1 보디 영역(18) 및 제2 보디 영역(28)은 N형 반도체로 해도 된다.
이하의 설명에서는 특정이 없는 한, 도 1에 나타내는 멀티 트랜지스터 칩(1)에 있어서, 제1 도전형을 N형, 제2 도전형을 P형으로 한, 이른바 N채널형 트랜지스터의 경우로서 설명한다.
우선 멀티 트랜지스터 칩(1)의 온 상태에 대해 설명한다.
도 1에 나타내는 멀티 트랜지스터 칩(1)에 있어서, 제1 소스 전극(11)에 고전압, 제2 소스 전극(21)에 저전압을 인가하고, 제2 소스 전극(21)을 기준으로 하여 제1 게이트 전극(19)(제1 게이트 도체(15)) 및 제2 게이트 전극(29)(제2 게이트 도체(25))에 임계값 이상의 전압을 인가하면, 제1 게이트 절연막(16) 및 제2 게이트 절연막(26)의 근방에 채널이 형성되고, 도 1의 화살표로 나타내는 경로에서 제1 소스 전극(11)-제2 소스 전극(21) 사이에 전류가 흐른다.
이것은 도 2에 있어서의 충전 전류의 경우이며, 트랜지스터(10, 20)가 도통하여 온 전류가 흐르는 멀티 트랜지스터 칩(1)의 온 상태이다.
트랜지스터(10, 20) 사이에서의 온 전류는, 도 1의 화살표로 나타내는 바와 같이, 이면 전극(31)을 흐른다. 그 때문에, 이면 전극(31)의 두께 a를 크게 함으로써, 온 전류의 경로의 단면적은 확대되고, 멀티 트랜지스터 칩(1)의 온 저항은 저하된다.
다음에, 멀티 트랜지스터 칩(1)의 오프 상태에 대해 설명한다.
도 1에 나타내는 멀티 트랜지스터 칩(1)에 있어서, 제1 도전형이 N형, 제2 도전형이 P형인 경우, 제1 보디 영역(18)-저농도 불순물층(33) 사이 및 제2 보디 영역(28)-저농도 불순물층(33) 사이의 PN 접합이 각각, 도 1에 다이오드 기호로 나타내는 극성 방향의 보디 다이오드 BD1, BD2가 된다.
도 1에 나타내는 멀티 트랜지스터 칩(1)에 있어서, 제2 소스 전극(21)을 기준으로 하여 제2 게이트 전극(29)(제2 게이트 도체(25))의 전압이 임계값 미만이면, 제1 소스 전극(11)에 고전압, 제2 소스 전극(21)에 저전압을 인가해도 트랜지스터(20)의 게이트 절연막(26)의 근방에 채널은 형성되지 않고, 온 전류가 흐르지 않는 오프 상태가 된다. 이때 트랜지스터(10)에 있어서의 바이어스 상태는, 보디 다이오드(BD1)에 대해서 순방향의 바이어스 상태이므로, 제1 게이트 전극(19)(제1 게이트 도체(15))에 인가되는 전압에 의존하지 않고 트랜지스터(10)는 도통 상태가 된다.
또한, 제1 소스 전극(11)과 제2 소스 전극(21)으로의 전압 인가 조건이 반대인, 제2 소스 전극(21)에 고전압, 제1 소스 전극(11)에 저전압을 인가한 경우도, 제1 소스 전극(11)을 기준으로 하여 제1 게이트 전극(19)(제1 게이트 도체(15))의전압이 임계값 미만이면, 트랜지스터(10)의 게이트 절연막(16)의 근방에 채널은 형성되지 않고, 멀티 트랜지스터 칩(1)은 온 전류가 흐르지 않는 오프 상태가 된다.
(멀티 트랜지스터 칩의 소스-소스간 내압)
여기서, 멀티 트랜지스터 칩(1)의 소스-소스간 내압(소스-소스간 브레이크 다운 전압이라고도 하고 BVSS라고 생략하여 기재함)에 대해 설명한다.
멀티 트랜지스터 칩(1)의 소스-소스간 내압이란, 오프 상태의 멀티 트랜지스터 칩(1)의 제1 소스 전극(11)과 제2 소스 전극(21)의 사이에, 멀티 트랜지스터 칩(1)이 브레이크 다운하지 않는 범위에서 인가할 수 있는 최대 전압을 말한다. 이것은, 보디 다이오드(BD1, BD2)가 브레이크 다운하지 않는 범위에서 인가할 수 있는 최대 전압이며, 트랜지스터(10, 20) 단체에서의 드레인 내압과 동의이다. 이하의 설명에서는, 간결을 위해, 멀티 트랜지스터 칩(1)의 소스-소스간 내압을, 멀티 트랜지스터 칩(1)의 드레인 내압이라고 하는 일이 있다.
멀티 트랜지스터 칩(1)의 드레인 내압에 대해서, 보다 상세하게 설명한다. 멀티 트랜지스터 칩(1)의 제1 소스 전극(11)에 고전압, 제2 소스 전극(21)으로 저전압을 인가했을 때의 드레인 내압은, 트랜지스터(20)에 내포되는 보디 다이오드(BD2)의 PN 접합의 경계 양측에 존재하는 공핍층과 관계된다.
제1 소스 전극(11)에 고전압, 제2 소스 전극(21)으로 저전압을 인가했을 때, 트랜지스터(20)에 있어서는 저농도 불순물층(33)(N형 반도체)과 제2 보디 영역(28)(P형 반도체)의 PN 접합에 대해서 역방향 전압이 인가되게 된다.
이 경우, 역방향 전압이므로, 저농도 불순물층(33)으로부터 제2 보디 영역(28)으로는 전류가 흐르지 않지만, 인가 전압을 서서히 크게 하면, PN 접합에서 눈사태 항복(애벌런취·브레이크 다운, 본 명세서에서는 단순히 브레이크 다운이라고 함)이 일어나 단번에 전류가 흐른다. 이 눈사태 항복이 일어나기 직전의 인가 전압이 드레인 내압이다.
드레인 내압을 크게 하려고 하는 경우, 저농도 불순물층(33)과 제2 보디 영역(28)의 경계 양측에 생기는 공핍층 두께를 크게 하여 눈사태 항복이 일어나기 어렵게 되도록 한다. 이 때문에 충분하게 공핍층이 넓어질 수 있는 디바이스 구조를 설계한다.
공핍층은 저농도 불순물층(33)과 제2 보디 영역(28)의 경계를 사이에 두고 양측으로 넓어지지만, 통상, 저농도 불순물층(33)의 불순물 농도를 제2 보디 영역(28)의 불순물 농도보다도 낮게 설정하기 때문에, 공핍층은 저농도 불순물층(33)의 측으로 크게 넓어진다. 따라서, 저농도 불순물층(33)은 공핍층의 확대를 고려하여 여유를 가진 두께로 설계한다.
또, 반도체 기판(32)으로부터는, 디바이스 작성 과정에서 생기는 열이력 때문에 N형 불순물이 저농도 불순물층(33)으로 확산되는 것이 알려져 있다. 이것은, 저농도 불순물층(33)의 실효적인 막두께가 얇아지는 것을 의미한다. 공핍층의 충분한 확대를 확보하기 위해서는, 실효적인 막두께의 감소도 고려하여, 저농도 불순물층(33)의 층두께를 설계할 필요가 있다.
또한, 제1 소스 전극(11)에 저전압, 제2 소스 전극(21)에 고전압을 인가한 경우, 트랜지스터(10)의 저농도 불순물층(33)과 제1 보디 영역(18)에 대해서, 동일한 설명이 성립된다.
이상을 감안하여, 멀티 트랜지스터 칩(1)에서는, 다음의 설계예를 채용함으로써, 설계 마진을 갖고 12 V 또는 20 V의 드레인 내압을 확보한다.
반도체 기판(32)에 있어서의 불순물(예를 들면, 비소 또는 인)의 농도를 3×1020/cm3로 하고, 저농도 불순물층(33)에 있어서의 불순물(예를 들면, 인)의 농도를 3.4×1016/cm3로 한다. 또, 제1 보디 영역(18) 및 제2 보디 영역(28)의 불순물(예를 들면, 붕소)의 농도를 5×1017/cm3로 한다.
드레인 내압을 12 V로 하는 경우, 저농도 불순물층(33)의 두께 c를 2.18μm 이상으로 한다. 드레인 내압을 20 V로 하는 경우, 저농도 불순물층(33)의 두께 c를 2.75μm 이상으로 한다.
(멀티 트랜지스터 칩의 제품 규격과 설계예)
도 3은, 실시의 형태에 따른 멀티 트랜지스터 칩의 모델마다의 사양 및 설계예를 나타내는 도면이다.
우선, 본 발명자는, 도 3에 나타내는 바와 같이, 실시의 형태에 따른 멀티 트랜지스터 칩의 3개의 모델에 대해서, 드레인 내압(BVSS), 온 저항(R), 및 칩 휨(W)에 관한 제품 규격을 설정했다. 여기서, 드레인 내압(BVSS)은, 전술한 멀티 트랜지스터 칩(1)의 소스-소스간 내압이다. 온 저항(R)이란, 3.8 V의 게이트-소스간 전압의 인가 시의, 멀티 트랜지스터 칩(1)의 소스-소스간의 저항값이다. 칩 휨(W)이란, 최고 온도 250℃의 열부하 인가에 의해, 멀티 트랜지스터 칩(1)의 베어 칩의 대각선을 따라서 생기는 최대의 고저차이다.
모델 A는, 드레인 내압(BVSS)이 12 V, 온 저항 규격 최대치 Rmax가 2.85mΩ, 칩 휨 규격 최대치 Wmax가 40μm인 노멀 모델이다. 온 저항 규격 표준치 Rtyp의 2.19~2.38mΩ은, 온 저항 규격 최대치 Rmax를 설계 마진 계수 1.3~1.2로 나눈 계산치이다.
모델 B는, 드레인 내압(BVSS)이 20 V, 온 저항 규격 최대치 Rmax가 2.85mΩ, 칩 휨 규격 최대치 Wmax가 40μm인 고내압 모델이다. 온 저항 규격 표준치 Rtyp의 2.19~2.38mΩ은, 온 저항 규격 최대치 Rmax를 설계 마진 계수 1.3~1.2로 나눈 계산치이다.
모델 C는, 드레인 내압(BVSS)이 12 V, 온 저항 규격 최대치 Rmax가 1.95mΩ, 칩 휨 규격 최대치 Wmax가 40μm인 저저항 모델이다. 온 저항 규격 표준치 Rtyp의 1.50~1.63mΩ은, 온 저항 규격 최대치 Rmax를 설계 마진 계수 1.3~1.2로 나눈 계산치이다.
도 3에 나타내는 드레인 내압(BVSS) 및 온 저항 규격 최대치 Rmax는, 응용 회로(예를 들면, 모바일 기기에 탑재되는 배터리의 충방전 회로)로부터의 요구에 의거하여 규정했다.
또, 칩 휨 규격 최대치 Wmax는, 전자 정보 기술 산업 협회 규격 JEITA ED-7306 「기재의 승온에 의한 패키지의 휨의 측정 방법과 최대 허용치」(비특허문헌 1)에 의거하여, 다음과 같이 규정했다.
멀티 트랜지스터 칩(1)에서는, 이면 전극(31)의 열팽창 계수가 반도체 기판(32)의 열팽창 계수보다 크기 때문에, 승온에 의해, 이면 전극(31)측으로 볼록해지는 칩 휨이 생긴다. 칩 휨이 크면, 멀티 트랜지스터 칩(1)의 중앙부는, 실장시의 리플로우 가열에 의해서 실장 기판으로부터 뜨고, 실장의 수율이 악화된다.
비특허문헌 1에서는, 예를 들면 FLGA(플랫 랜드 그리드 어레이) 패키지의 휨 최대 허용치를, 용융 후의 땜납 페이스트의 높이로 하고 있다. 실장 공정에 있어서, 일례로서 두께 80μm의 스텐실을 이용한 인쇄에 의해 높이 80μm의 땜납 페이스트를 배치하는 경우, 용융 후의 땜납 페이스트의 높이는, 면심 입방 격자의 충전율인 74%에 상당하는 59μm까지 저하된다고 추측된다. 따라서, 본 개시에서는, 다시 설계 마진 계수를 약 2/3으로 한 40μm를, 칩 휨 규격 최대치로 한다.
다음에, 본 발명자는, 도 3의 제품 규격에 의거하여, 모델마다의 멀티 트랜지스터 칩의 치수 요건 및 전극 형상을, 이하의 방침으로 검토했다.
드레인 내압(BVSS)은, 저농도 불순물층(33)의 두께인 에피 두께 c에 따라서 달성한다. 예를들면, 에피 두께 c를 2.18μm 이상으로 함으로써, 드레인 내압 12 V를 달성한다. 또, 에피 두께 c를 2.75μm 이상으로 함으로써, 드레인 내압 20 V를 달성한다.
온 저항(R)은, 이면 전극(31)을 두껍게 형성함으로써 저감시킨다. 일례로서 이면 전극(31)의 두께인 Ag 두께를 30μm로 하고, 이면 전극 내의 전류 경로의 단면적을 늘림으로써, 온 저항(R)을 저감시킨다. 반도체층의 반도체 기판(32)과 저농도 불순물층(33)을 포함하는 반도체층의 두께인 Si 두께 b는, 일례로서 모델 A, C에서 43μm로 하고, 모델 B에서 78μm로 한다. 이 때, Ag 두께 a의 Si 두께 b에 대한 비(Q)는, 모델 A, C에서 0.70이며, 모델 B에서 0.38이다. 이러한 비(Q)는, 모델 A, B, C의 각각에서, 온 저항(R) 및 칩 휨(W)에 관한 제품 규격을 달성하는 대표적인 일례이다.
패키지 사이즈는, 종래 모델(도시하지 않음)과 동등 이하로 한다. 면적 저항율 Ron·A가 저감되므로, 종래 모델과 동등한 온 저항(R)을 보다 작은 패키지 사이즈로 실현할 수 있고, 또 종래 모델과 동등한 패키지 사이즈로 보다 낮은 온 저항(R)을 실현할 수 있다.
구체적으로, 모델 A의 패키지 사이즈는, 평면에서 보아서 세로 1.96 mm 가로 1.84 mm의 직사각형으로 했다. 모델 A의 패키지의 대각선의 길이, 즉 대각 길이(L)는 2.69 mm이다. 모델 A에서는, 도 3에 있어서 세로 방향으로 나타내고 있는 변이 장변이다.
모델 B의 패키지 사이즈는, 평면에서 보아서 세로 1.96 mm 가로 3.40 mm의 직사각형으로 했다. 모델 B의 패키지의 대각선의 길이, 즉 대각 길이(L)는 3.92 mm이다. 모델 B에서는, 도 3에 있어서 가로 방향으로 나타내고 있는 변이 장변이다.
모델 C의 패키지 사이즈는, 평면에서 보아서 세로 1.96 mm 가로 3.05 mm의 직사각형으로 했다. 모델 C의 패키지의 대각선의 길이, 즉 대각 길이(L)는 3.63 mm이다. 모델 C에서는, 도 3에 있어서 가로 방향으로 나타내고 있는 변이 장변이다.
또한, 멀티 트랜지스터 칩(1)이 칩 사이즈 패키지이기 때문에, 패키지 사이즈, 멀티 트랜지스터 칩(1)의 사이즈, 및 반도체 기판(32)의 사이즈는, 모두 동일하다. 즉, 패키지의 대각 길이는, 반도체 기판(32)의 평면에서 보았을 때의 대각 치수에 의해서 표시된다.
도 3에는, 칩 개관으로서 패키지를 평면에서 보았을 때의 소스 패드(S 패드라고 표기함) 및 게이트 패드(G 패드라고 표기함)의 배치를 나타내고 있다. 여기서, S 패드란, 제1 소스 전극(11) 및 제2 소스 전극(12)의 칩 표면으로의 노출부이며, G 패드란, 제1 게이트 전극(19) 및 제2 게이트 전극(29)의 칩 표면으로의 노출부이다.
모델 A에서는, G 패드는 칩 장변에 대해 중앙쪽에 배치되고, S 패드는, 트랜지스터 경계를 따라서 2개의 부분으로 분리하여 배치되어 있다. 모델 B 및 모델 C에서는, G 패드는 칩 장변에 대해 가장자리쪽에 배치되고, S 패드는, 트랜지스터 경계에 대해서 전역(全域)에 근접하여 배치되어 있다. 패키지의 실장 공정에 있어서는, S 패드 및 G 패드가, 땜납 등의 도전성 접합재를 이용하여, 실장 기판에 부착된다.
또한, 도 3에 나타나고 있는 S 패드 및 G 패드의 배치의 기술적인 의의에 대해서는, 후에 자세하게 설명한다.
다음에, 온 저항(R)의 저감과 칩 휨(W)의 억제가 트레이드 오프의 관계에 있는 것을 고려하여, 이면 전극(31)의 두께(Ag 두께) a의 반도체 기판(32)과 저농도 불순물층(33)을 포함하는 반도체층의 두께(Si 두께) b에 대한 비(Q)의 적합 범위를 상세하게 검토한다.
(비(Q)의 적합 조건을 구하는 실험)
본 발명자는, 비(Q)의 적합 범위를 실험에 의해 구했다. 실험에서는, 모델마다, 도 3에 나타내는 에피 두께 c 및 패키지 사이즈(대각 길이(L))로, 또한 Ag 두께 a 및 Si 두께 b가 상이한 복수의 샘플을 제작했다. 그리고, 개개의 샘플의 온 저항과 칩 휨을 실측하여, 제품 규격을 만족하는지 아닌지를 확인했다.
온 저항(R)은, 샘플마다, 샘플을 평가 기판에 실장한 상태로 측정하는 제1 방법, 및 베어칩 상태의 샘플에 프로브를 대어 행하는 제2 방법의 어느 것으로 행했다. 측정 방법의 차이로 생기는 측정치의 차이는, 적당히 보정했다.
칩 휨(W)에 대해서는, 베어칩 상태의 샘플을, 리플로우 공정을 본뜬 최고 온도 250℃의 열부하 사이클 하에 두고, 무아레법에 의해 베어칩의 형상을 측정하고, 측정된 칩 휨의 최대치를 기록했다.
도 4a는, 모델 A의 샘플의 온 저항 및 휨의 측정치를 나타내는 도면이다. 모델 A에서는, Ag 두께 a가 25μm, 30μm, 및 35μm의 각각에 대하여, Si 두께 b가 28μm로부터 93μm의 사이에 있는 복수의 샘플을 제작했다. 모델 A의 모든 샘플도, 에피 두께 c는 2.18μm이며, 대각 길이(L)는 2.69 mm이다.
샘플마다, 온 저항(R)과 칩 휨(W)의 양쪽을 측정하거나, 또는 칩 휨(W)만을 측정했다. 도 4a에는, 샘플의 Ag 두께 a, Si 두께 b, 비(Q)와 함께, 온 저항(R) 및 칩 휨(W)의 측정치를 나타내고 있다.
도 4b는, 모델 B의 샘플의 온 저항 및 칩 휨의 측정치를 나타내는 도면이다. 모델 B에서는, Ag 두께 a가 25μm, 30μm, 및 35μm의 각각에 대하여, Si 두께 b가 28μm로부터 93μm의 사이에 있는 복수의 샘플을 제작했다. 모델 B의 모든 샘플도, 에피 두께 c는 2.75μm이며, 대각 길이(L)는 3.92 mm이다.
샘플마다, 온 저항(R)과 칩 휨(W)의 양쪽을 측정하거나, 또는 칩 휨(W)만을 측정했다. 도 4b에는, 샘플의 Ag 두께 a, Si 두께 b, 비(Q)와 함께, 온 저항(R) 및 칩 휨(W)의 측정치를 나타내고 있다.
도 4c는, 모델 C의 샘플의 온 저항 및 칩 휨의 측정치를 나타내는 도면이다. 모델 C에서는, Ag 두께 a가 25μm, 30μm, 및 35μm의 각각에 대하여, Si 두께 b가 28μm로부터 93μm의 사이에 있는 복수의 샘플을 제작했다. 모델 C의 모든 샘플도, 에피 두께 c는 2.18μm이며, 대각 길이(L)는 3.63 mm이다.
샘플마다, 온 저항(R)과 칩 휨(W)의 양쪽을 측정하거나, 또는 칩 휨(W)만을측정했다. 도 4c에는, 샘플의 Ag 두께 a, Si 두께 b, 비(Q)와 함께, 온 저항(R) 및 칩 휨(W)의 측정치를 나타내고 있다.
이하, 도 4a~도 4c에 나타내는 측정 결과에 의거하여, 상이한 복수의 시점으로부터, 비(Q)의 여러 가지 적합 조건을 규정한다.
(전체 모델에서의 온 저항 규격 최대치 및 칩 휨 규격 최대치 달성 조건)
도 5는, 칩 휨(W)의 비(Q) 의존성 및 온 저항(R)의 비(Q) 의존성을 나타내는 그래프이다. 도 5의 좌측의 세로축은 칩 휨(W)을 표시하고, 우측의 세로축은 온 저항(R)을 표시하며, 가로축은 비(Q)를 표시하고 있다.
도 5에는, 도 4a~도 4c에 나타나는 모든 측정 결과가 플롯되어 있다.
모델 A, B, C의 어느 하나에 있어서도, 비(Q)가 동일한 샘플 중에서는 Ag 두께 a가 얇은 샘플일수록 칩 휨(W)이 크고, Ag 두께 a=25μm인 샘플이, 칩 휨(W)의 분포의 상한(최악치)에 위치하고 있다. 이것은, Ag 두께 a가 얇은 샘플에서는 Si 두께 b도 얇기 때문에, 칩 휨(W)이 커지는 것으로 생각된다. 따라서, 모델마다의 Ag 두께 25μm의 샘플의 칩 휨(W)의 회귀 곡선을 구하고, 칩 휨(W)의 최악치를 표시하는 곡선 W(A) worst, W(B) worst, 및 W(C) worst로서 이용한다. 각 곡선을 표시하는 수식이 그래프 중에 기재되어 있다.
또, 모델 A, B, C의 어느 하나에 있어서도, 비(Q)가 동일한 샘플 중에서는 Ag 두께 a가 두꺼운 샘플일수록 온 저항(R)이 크고, Ag 두께 a=35μm인 샘플이, 온 저항(R)의 분포의 상한(최악치)에 위치하고 있다. 이것은, Ag 두께 a가 두꺼운 샘플에서는 Si 두께 b도 두껍기 때문에, 온 저항(R)이 커지는 것으로 생각된다. 따라서, 모델마다의 Ag 두께 35μm의 샘플의 온 저항(R)의 회귀 곡선을 구하고, 온 저항(R)의 최악치를 표시하는 곡선 R(A) worst, R(B) worst, 및 R(C) worst으로서 이용한다. 각 곡선을 표시하는 수식이 그래프 중에 기재되어 있다.
도 5에는, 또한, 모델 A, B의 온 저항 규격 최대치를 나타내는 직선 R(A, B)max 및 온 저항 규격 표준치를 나타내는 직선 R(A, B)typ를 표시하고 있다. 또, 모델 C의 온 저항 규격 최대치를 나타내는 직선 R(C)max 및 온 저항 규격 표준치를 나타내는 직선 R(C)typ를 표시하고 있다. 또, 전체 모델의 칩 휨 규격 최대치를 나타내는 직선 W(ALL)max을 표시하고 있다.
여기서, 곡선 R(A) worst와 직선 R(A, B)max의 교점 P1에 주목한다. 교점 P1에 있어서의 비(Q)=0.32는, 모델 A의 멀티 트랜지스터 칩이 온 저항 규격 최대치 2.85mΩ를 달성하는 비(Q)의 최소치이다. 즉, 비(Q)≥0.32를 만족하는 모델 A의 멀티 트랜지스터 칩은, 온 저항 규격 최대치 2.85mΩ를 달성한다.
비(Q)≥0.32에 있어서, 곡선 R(B) worst는 직선 R(A, B)max의 아래쪽에 있고, 곡선 R(C) worst는 직선 R(C)max의 아래쪽에 있다. 따라서, 비(Q)≥0.32를 만족하는 모델 B 및 C의 멀티 트랜지스터 칩의 온 저항(R)은, 각각의 온 저항 규격 최대치 2.85mΩ 및 1.95mΩ를 달성한다.
이것으로부터, 본 개시에 따른 반도체 장치의 일 양태는, 실시의 형태에 따른 멀티 트랜지스터 칩으로서, 이면 전극의 반도체 기판과 저농도 불순물층을 포함한 반도체층에 대한 두께의 비(Q)는 0.32 이상인 것으로 한다.
이 구성에 의하면, 실시의 형태에 따른 모델 A, B, 및 C의 어느 하나의 멀티 트랜지스터 칩이라도, 온 저항(R)이, 당해 모델의 온 저항 규격 최대치 이하에 들어간다.
다음에, 곡선 W(B) worst과 직선 W(ALL)max의 교점 P2에 주목한다. 교점 P2에 있어서의 비(Q)=0.56는, 모델 B의 멀티 트랜지스터 칩이 칩 휨 규격 최대치 40μm를 달성하는 비(Q)의 최대치이다. 즉, 비(Q)≤0.56을 만족하는 모델 B의 멀티 트랜지스터 칩은, 칩 휨 규격 최대치 40μm를 달성한다.
비(Q)≤0.56에 있어서, 곡선 W(A) worst 및 W(C) worst 모두 직선 W(ALL)max의 아래쪽에 있다. 따라서, 비(Q)≤0.56을 만족하는 모델 A, C의 어느 멀티 트랜지스터 칩의 칩 휨(W)도, 칩 휨 규격 최대치 40μm를 달성한다.
이것으로부터, 전술한 비(Q)의 하한 0.32에 더하여, 비(Q)의 상한 0.56을 두어도 좋다. 즉, 본 개시에 따른 반도체 장치의 일 양태는, 실시의 형태에 따른 멀티 트랜지스터 칩으로서, 이면 전극의 반도체 기판과 저농도 불순물층을 포함한 반도체층에 대한 두께의 비(Q)는 0.32 이상 0.56 이하로 해도 좋다.
이 구성에 의하면, 실시의 형태에 따른 모델 A, B, 및 C의 어느 멀티 트랜지스터 칩이라도, 온 저항(R)이, 당해 모델의 온 저항 규격 최대치 이하에 들어가고, 또한 칩 휨이 칩 휨 규격 최대치 이하에 들어간다.
본 개시에 따른 반도체 장치의 일 양태에서는, 또한, 저농도 불순물층의 두께 c를 2.75μm 이상으로 해도 좋다.
이 구성에 의하면, 앞서 설명한 대로, 멀티 트랜지스터 칩(1)의 드레인 내압을 20 V로 할 수 있다. 드레인 내압은, 그 발생 원리로부터, 저농도 불순물층(33)의 두께 c로 정해지고, 패키지 사이즈(대각 길이(L))에는 의존하지 않는다. 그 때문에, 저농도 불순물층(33)의 두께 c를 2.75μm 이상으로 하는 한정은, 대각 길이(L)가 서로 상이한 모델 A, B, 및 C의 어느 멀티 트랜지스터 칩에도 적용되고, 당해 멀티 트랜지스터 칩의 드레인 내압을 20 V로 끌어올릴 수 있다.
(대각 길이(L) 의존의 비(Q)의 적합 조건)
상기에서는, 전체 모델에서의 온 저항 규격 최대치를 달성하는 비(Q)의 하한치 및 칩 휨 규격 최대치를 달성하는 비(Q)의 상한치를, 상수로 규정했다. 이것에 대해, 이하에서는, 비(Q)의 하한치 및 상한치를, 대각 길이(L)에 의존하여(즉, 대각 길이(L)의 함수로) 규정하는 것을 검토한다.
앞서 설명한 대로, 도 5에 있어서, 곡선 W(B) worst과 직선 W(ALL)max의 교점 P2에 있어서의 비(Q)=0.56는, 모델 B의 멀티 트랜지스터 칩이 칩 휨 규격 최대치 40μm를 달성하는 비(Q)의 최대치이다. 동일하게, 곡선 W(C) worst과 직선 W(ALL)max의 교점 P5에 있어서의 비(Q)=0.70는, 모델 C의 멀티 트랜지스터 칩이 칩 휨 규격 최대치 40μm를 달성하는 비(Q)의 최대치이다.
여기서, 모델 B, C의 멀티 트랜지스터 칩의 대각 길이(L)가, 각각 3.92 mm, 3.63 mm이기 때문에, 교점 P2, P5에서의 0.56 및 0.70인 비(Q)를, 대각 길이(L)에 대하여 선형 보간(비례 배분)한다. 모델 B, C의 멀티 트랜지스터 칩에서는 에피 두께가 서로 상이하여, 각각 2.75μm, 2.18μm이지만, 에피 두께는 칩 휨에는 실질적으로 영향을 주지 않기 때문에, 이 보간은 유효하다.
도 6은, 비(Q)의 대각 길이(L) 의존성을 나타내는 그래프이다. 도 6에 있어서, 세로축은 비(Q)를 나타내고, 가로축은 대각 길이(L)를 표시하고 있다. 도 6의 상측에 나타나는 직선 Qmax는, 도 5의 교점 P2 및 교점 P5의 각각에서의 비(Q) 및 대응하는 샘플의 대각 길이(L)로 이루어지는 좌표점을 선형 보간하여 얻은 직선이며, Qmax=-0.48L+2.45로 표시된다. Qmax의 외부 삽입 부분은, 파선으로 나타내고 있다.
직선 Qmax 상의 점은, 대각 길이(L)의 멀티 트랜지스터 칩이 칩 휨 규격 최대치 40μm를 달성하는 비(Q)의 최대치이다. 즉, 비(Q)≤-0.48L+2.45를 만족하는 대각 길이(L)의 멀티 트랜지스터 칩은, 칩 휨 규격 최대치 40μm를 달성한다.
이것으로부터, 본 개시에 따른 반도체 장치의 일 양태는, 실시의 형태에 따른 멀티 트랜지스터 칩으로서, 반도체 기판의 대각 치수를 Lmm로 할 때, 이면 전극의 반도체 기판과 저농도 불순물층을 포함한 반도체층에 대한 두께의 비가 (-0.48L+2.45) 이하인 것으로 한다.
이 구성에 의하면, 실시의 형태에 따른 대각 길이(L)인 멀티 트랜지스터 칩에 있어서, 칩 휨이 칩 휨 규격 최대치 40μm 이하에 들어간다.
또한, 칩 휨은, 반도체의 도전형에는 의존하지 않는다. 따라서, 칩 휨 규격 최대치를 달성하는 전술의 구성은, 멀티 트랜지스터 칩이 N채널형 및 P채널형의 어느 것이라도 적용된다.
다음에, 비(Q)의 대각 길이(L) 의존의 하한치를 규정한다. 여기에서는, 온 저항 규격 표준치를 달성하는 시점으로부터, 도 5의 곡선 R(C) worst와 직선 R(C)typ의 교점 P4, 및 곡선 R(A) worst와 직선 R(A)typ의 교점 P6에 주목한다. 교점 P4에 있어서의 비(Q)=0.33은, 모델 C의 멀티 트랜지스터 칩이 온 저항 규격 표준치 1.63mΩ를 달성하는 비(Q)의 최소치이다. 교점 P6에 있어서의 비(Q)=0.78는, 모델 A의 멀티 트랜지스터 칩이 온 저항 규격 표준치 2.38mΩ를 달성하는 비(Q)의 최소치이다.
여기서, 모델 A, C의 멀티 트랜지스터 칩의 대각 길이(L)가, 각각 2.69 mm, 3.63 mm인 것으로부터, 교점 P4, P6에서의 0.33 및 0.78인 비(Q)를, 대각 길이(L)에 대해 선형 보간(비례 배분)한다. 온 저항에 영향을 주는 에피 두께는, 모델 A, C의 멀티 트랜지스터 칩에서는 모두 2.18μm로 동일하기 때문에, 이 보간은 유효하다.
도 6의 하측에 나타나는 직선 Qmin은, 도 5의 교점 P4 및 교점 P6의 각각에서의 비(Q) 및 대응하는 샘플의 대각 길이(L)로 이루어지는 좌표점을 선형 보간하여 얻은 직선이며, Qmin=-0.48L+2.07로 표시된다. Qmin의 외부 삽입 부분은, 파선으로 나타나고 있다.
직선 Qmin 상의 점은, 대각 길이(L)의 멀티 트랜지스터 칩이 온 저항 규격 표준치를 달성하는 비(Q)의 최소치이다. 즉, 비(Q)≥-0.48L+2.07을 만족하는 대각 길이(L)의 멀티 트랜지스터 칩은, 온 저항 규격 표준치를 달성한다.
이것으로부터, 본 개시에 따른 반도체 장치의 일 양태는, 실시의 형태에 따른 멀티 트랜지스터 칩으로서, 반도체 기판의 대각 치수를 Lmm로 할 때, 이면 전극의 반도체 기판과 저농도 불순물층을 포함한 반도체층에 대한 두께의 비(Q)가 (-0.48L+2.07) 이상인 것으로 한다.
이 구성에 의하면, 실시의 형태에 따른 대각 길이(L)인 멀티 트랜지스터 칩에 있어서, 온 저항(R)이 온 저항 규격 표준치 이하에 들어간다.
상기에서 규정한 비(Q)의 대각 길이(L) 의존의 상한치와 하한치는, 조합하여 이용해도 된다. 즉, 본 개시에 따른 반도체 장치의 일 양태는, 반도체 기판의 대각 치수를 Lmm로 할 때, 이면 전극의 반도체 기판과 저농도 불순물층을 포함한 반도체층에 대한 두께의 비(Q)가 (-0.48L+2.07) 이상 (-0.48L+2.45) 이하인 것으로 해도 된다.
이 구성에 의하면, 실시의 형태에 따른 대각 길이(L)인 멀티 트랜지스터 칩에 있어서, 온 저항(R)이 온 저항 규격 표준치 이하에 들어가고, 또한 칩 휨이 칩 휨 규격 최대치 이하에 들어간다.
(모델마다의 비(Q)의 적합 조건)
상기에서는, 전체 모델에 공통되어 적용되는 비(Q)의 적합 조건을 규정했다. 이것에 대해, 이하에서는, 모델 A, B, 및 C 중 어느 하나에 한정하여 적용되는 비(Q)의 적합 조건을 검토한다.
(모델 A에 있어서의 비(Q)의 적합 조건)
모델 A의 멀티 트랜지스터 칩에 한정하여 적용되는 비(Q)의 적합 조건에 대해 검토한다.
우선, 모델 A의 멀티 트랜지스터 칩의 온 저항 규격 표준치를 달성하는 시점으로부터, 재차 도 5의 교점 P6에 주목한다. 교점 P6에 있어서의 비(Q)=0.78는, 모델 A의 멀티 트랜지스터 칩이 온 저항 규격 표준치 2.38mΩ를 달성하는 비(Q)의 최소치이다. 즉, 비(Q)≥0.78을 만족하는 모델 A의 멀티 트랜지스터 칩은, 온 저항 규격 표준치 2.38mΩ를 달성한다.
비(Q)≥0.78인 조건이 모델 A의 멀티 트랜지스터에 적용되는 것은, 에피 두께 c가 2.18μm 이하이고, 또한, 대각 길이(L)가 2.69 mm 이상인 모델 A의 치수를 전제 조건으로 하여, 비(Q)≥0.78인 조건을 규정함으로써 명확화한다.
이것으로부터, 본 개시에 따른 반도체 장치의 일 양태는, 실시의 형태에 따른 멀티 트랜지스터 칩이며, 저농도 불순물층의 두께가 2.18μm 이하이며, 또한, 반도체 기판의 평면에서 보았을 때의 대각 치수가 2.69 mm 이상인 경우에, 이면 전극의 반도체 기판과 저농도 불순물층을 포함한 반도체층에 대한 두께의 비(Q)가 0.78 이상인 것으로 한다.
이 구성에 의하면, 실시의 형태에 따른 모델 A의 멀티 트랜지스터 칩에 있어서, 온 저항 규격 표준치가 달성된다.
다음에, 모델 A의 멀티 트랜지스터 칩에 대해서, 에피 두께 c 또는 대각 길이(L)의 치수 편차에 의한 온 저항(R)의 증가를 보상하여 온 저항 규격 표준치를 달성하도록 비(Q)를 규정하는 것을 생각한다. 구체적으로는, 온 저항(R)을 증가시키는 치수 오차가 있는 에피 두께 c 또는 대각 길이(L)를 전제 조건으로 하여, 온 저항 규격 표준치보다 작은 온 저항을 실현하는 비(Q)를 규정한다. 에피 두께 c 또는 대각 길이(L)의 치수 오차에 의한 온 저항의 증가분과 비(Q)가 규정하는 온 저항의 온 저항 규격 표준치로부터의 감소분을 일치시킴으로써, 온 저항의 증감이 상쇄되어 온 저항 규격 표준치가 달성된다. 이해의 편의를 위해서, 이하에서는, 상쇄되는 온 저항의 증감량을, 일례로서 0.1mΩ로서 설명한다.
도 7은, 에피 두께 c 또는 대각 길이(L)의 치수 편차에 기인하는 온 저항의 초과를 상쇄하는 비(Q)의 도출을 설명하는 그래프이다.
우선, 온 저항을 0.1mΩ 증가시키는 에피 두께 c의 오차 및 대각 길이(L)의 치수 오차를, 다음과 같이 하여 산출한다.
Ag 두께 a가 동일하고 또한 비(Q)가 동일한 샘플이 모델 A, B, 및 C에 대해 갖추어져 있는 샘플조를 선택한다.
모델 A(에피 두께 c=2.18μm, 대각 길이(L)=2.69 mm)의 샘플의 온 저항(R)과 모델 C(에피 두께 c=2.18μm, 대각 길이(L)=3.63 mm)의 샘플의 온 저항(R)을, 대각 길이(L)로 비례 배분함으로써(도 7의 가는 화살표), 에피 두께 c=2.18μm, 대각 길이(L)=3.92 mm 상당의 온 저항값을 외부 삽입한다(도 7의 파선 포위). 이 때에 산출되는 대각 길이(L)와 온 저항(R)의 비례 계수로부터, 0.1mΩ에 대응하는 대각 길이(L)의 크기를 구한다. 본 개시된 실험 데이터에 의하면, 0.08 mm로 구해진다. 이것은, 동일한 에피 두께 c에서, 대각 길이(L)가 0.08 mm 작아지면, 온 저항(R)이 최대로 0.1mΩ 커지는 것을 의미하고 있다.
외부 삽입한 온 저항(R)(에피 두께 c=2.18μm, 대각 길이(L)=3.92 mm 상당)과 모델 B(에피 두께 c=2.75μm, 대각 길이(L)=3.92 mm)의 샘플의 온 저항(R)으로부터, 에피 두께 c와 온 저항(R)의 비례 계수를 구하고(도 7의 굵은 화살표), 0.1mΩ에 대응하는 에피 두께 c를 구한다. 본 개시된 실험 데이터에 의하면, 0.06μm로 구해진다. 이것은, 동일한 대각 길이(L)에서, 에피 두께 c가 0.06μm 커지면, 온 저항(R)이 최대로 0.1mΩ 커지는 것을 의미하고 있다.
이들에 의해, 에피 두께 c가 2.18μm 이하이고 또한 대각 길이(L)가 2.61 mm 이상 2.69 mm 이하이거나, 또는, 에피 두께가 2.18μm 이상 2.24μm 이하이며 또한 대각 길이(L)가 2.69 mm 이상인 경우의 온 저항은, 에피 두께 c가 2.18μm 이하이고 또한 대각 길이(L)가 2.69 mm 이상인 정규의 치수에서의 온 저항과 비교해서, 최대로 0.1mΩ 증가한다고 전망된다.
이 이해를 기본으로, 모델 A의 멀티 트랜지스터 칩에 있어서 온 저항 규격 표준치 2.38mΩ보다 0.1mΩ 작은 온 저항(R)=2.28mΩ이 얻어지는 비(Q)를, 최대로 0.1mΩ의 온 저항의 증가가 전망되는 조건 하에서 적용한다. 또한, 온 저항(R)=2.28mΩ이 얻어지는 비(Q)는, 구체적으로, 도 7의 곡선 R(A) worst와 직선 R(A, B)typ를 0.1mΩ 시프트 다운한 직선 R=2.28의 교점 P7에 있어서의 비(Q)=0.94에 의해서 얻어진다.
이것으로부터, 본 개시에 따른 반도체 장치의 일 양태는, 실시의 형태에 따른 멀티 트랜지스터 칩으로서, 저농도 불순물층의 두께가 2.18μm 이하이고 또한 반도체 기판의 평면에서 보았을 때의 대각 치수가 2.61 mm 이상 2.69 mm 이하이거나, 또는, 저농도 불순물층의 두께가 2.18μm 이상 2.24μm 이하이고 또한 반도체 기판의 평면에서 보았을 때의 대각 치수가 2.69 mm 이상인 경우에, 이면 전극의 반도체 기판과 저농도 불순물층을 포함한 반도체층에 대한 두께의 비가 0.94 이상인 것으로 한다.
이 구성에 의하면, 실시의 형태에 따른 모델 A의 멀티 트랜지스터 칩에서 소정의 치수 오차가 있어도, 온 저항(R)이, 모델 A의 온 저항 규격 표준치 이하에 들어간다.
(모델 B에 있어서의 비(Q)의 적합 조건)
다음에, 모델 B의 멀티 트랜지스터 칩에 한정하여 적용되는 비(Q)의 적합 조건에 대해 검토한다.
우선, 모델 B의 멀티 트랜지스터 칩의 온 저항 규격 표준치를 달성하는 시점으로부터, 도 5의 곡선 R(B) worst와 직선 R(A, B)typ의 교점 P3에 주목한다. 교점 P3에 있어서의 비(Q)=0.25는, 모델 B의 멀티 트랜지스터 칩이 온 저항 규격 표준치 2.38mΩ를 달성하는 비(Q)의 최소치이다. 즉, 비(Q)≥0.25를 만족하는 모델 B의 멀티 트랜지스터 칩은, 온 저항 규격 표준치 2.38mΩ를 달성한다.
비(Q)≥0.25인 조건이 모델 B의 멀티 트랜지스터에 적용되는 것은, 에피 두께 c가 2.75μm 이하이며, 또한, 대각 길이(L)가 3.92 mm 이상인 모델 B의 치수를 전제 조건으로 하여 비(Q)≥0.25인 조건을 규정함으로써 명확화한다.
이것으로부터, 본 개시에 따른 반도체 장치의 일 양태는, 실시의 형태에 따른 멀티 트랜지스터 칩으로서, 저농도 불순물층의 두께가 2.75μm 이하이며, 또한, 반도체 기판의 평면에서 보았을 때의 대각 치수가 3.92 mm 이상인 경우에, 이면 전극의 반도체 기판과 저농도 불순물층을 포함한 반도체층에 대한 두께의 비(Q)가 0.25 이상인 것으로 한다.
이 구성에 의하면, 실시의 형태에 따른 모델 B의 멀티 트랜지스터 칩에 있어서, 온 저항 규격 표준치가 달성된다.
다음에, 모델 B의 멀티 트랜지스터 칩에 대해서, 에피 두께 c 또는 대각 길이(L)의 치수 편차에 의한 온 저항(R)의 증가를 보상하여 온 저항 규격 표준치를 달성하도록 비(Q)를 규정한다. 모델 A와 동일한 생각으로, 모델 B의 멀티 트랜지스터 칩에 있어서 온 저항 규격 표준치보다 0.1mΩ 낮은 온 저항이 얻어지는 비(Q)를, 최대로 0.1mΩ의 온 저항의 증가가 전망되는 조건 하에서 적용한다.
모델 B의 멀티 트랜지스터 칩에서는, 에피 두께 c가 2.75μm 이하이고 또한 대각 길이(L)가 3.84 mm 이상 3.92 mm 이하이거나, 또는, 에피 두께 c가 2.75μm 이상 2.81μm 이하이고 또한 대각 길이(L)가 3.92 mm 이상인 경우의 온 저항은, 에피 두께 c가 2.75μm 이하이고 또한 대각 길이(L)가 3.92 mm 이상인 정규의 치수에서의 온 저항과 비교하여, 최대로 0.1mΩ 증가한다고 전망된다.
이 이해를 기본으로, 모델 B의 멀티 트랜지스터 칩에 있어서 온 저항 규격 표준치 2.38mΩ보다 0.1mΩ 작은 온 저항(R)=2.28mΩ이 얻어지는 비(Q)를, 최대로 0.1mΩ의 온 저항의 증가가 전망되는 조건 하에서 적용한다. 또한, 온 저항(R)=2.28mΩ이 얻어지는 비(Q)는, 구체적으로, 도 7의 곡선 R(B) worst와 직선 R(C)typ를 0.1mΩ 시프트 다운한 직선 R=2.28의 교점 P8에 있어서의 비(Q)=0.33에 의해서 얻어진다.
이것으로부터, 본 개시에 따른 반도체 장치의 일 양태는, 실시의 형태에 따른 멀티 트랜지스터 칩으로서, 저농도 불순물층의 두께가 2.75μm 이하이고 또한 반도체 기판의 평면에서 보았을 때의 대각 치수가 3.84 mm 이상 3.92 mm 이하이거나, 또는, 저농도 불순물층의 두께가 2.75μm 이상 2.81μm 이하이고 또한 반도체 기판의 평면에서 보았을 때의 대각 치수가 3.92 mm 이상인 경우에, 이면 전극의 반도체 기판과 저농도 불순물층을 포함한 반도체층에 대한 두께의 비가 0.33 이상인 것으로 한다.
이 구성에 의하면, 실시의 형태에 따른 모델 B의 멀티 트랜지스터 칩에서 소정의 치수 오차가 있어도, 온 저항(R)이, 모델 B의 온 저항 규격 표준치 이하에 들어간다.
또, 모델 B의 멀티 트랜지스터 칩에서는, 칩 휨 규격 최대치를 달성하는 시점으로부터, 비(Q)는 0.56 이하라고 해도 된다. 비(Q)=0.56는, 도 5의 교점 P2로부터 얻어진다.
이 구성에 의하면, 실시의 형태에 따른 모델 B의 멀티 트랜지스터 칩에 있어서, 칩 휨 규격 최대치가 달성된다.
(모델 C에 있어서의 비(Q)의 적합 조건)
다음에, 모델 C의 멀티 트랜지스터 칩에 한정하여 적용되는 비(Q)의 적합 조건에 대해 검토한다.
우선, 모델 C의 멀티 트랜지스터 칩의 온 저항 규격 표준치를 달성하는 시점으로부터, 재차 도 5의 교점 P4에 주목한다. 교점 P4에 있어서의 비(Q)=0.33는, 모델 C의 멀티 트랜지스터 칩이 온 저항 규격 표준치 1.63mΩ를 달성하는 비(Q)의 최소치이다. 즉, 비(Q)≥0.33을 만족하는 모델 C의 멀티 트랜지스터 칩은, 온 저항 규격 표준치 1.63mΩ를 달성한다.
비(Q)≥0.33인 조건이 모델 C의 멀티 트랜지스터에 적용되는 것은, 에피 두께 c가 2.18μm 이하이며, 또한, 대각 길이(L)가 3.63 mm 이상인 모델 C의 치수를 전제 조건으로 하여, 비(Q)≥0.33인 조건을 규정함으로써 명확화한다.
이것으로부터, 본 개시에 따른 반도체 장치의 일 양태는, 실시의 형태에 따른 멀티 트랜지스터 칩으로서, 저농도 불순물층의 두께가 2.18μm 이하이며, 또한, 반도체 기판의 평면에서 보았을 때의 대각 치수가 3.63 mm 이상인 경우에, 이면 전극의 반도체 기판과 저농도 불순물층을 포함한 반도체층에 대한 두께의 비(Q)가 0.33 이상인 것으로 한다.
이 구성에 의하면, 실시의 형태에 따른 모델 C의 멀티 트랜지스터 칩에 있어서, 온 저항 규격 표준치가 달성된다.
다음에, 모델 C의 멀티 트랜지스터 칩에 대해서, 에피 두께 c 또는 대각 길이(L)의 치수 편차에 의한 온 저항(R)의 증가를 보상하여 온 저항 규격 표준치를 달성하도록 비(Q)를 규정한다. 모델 A와 동일한 생각으로, 모델 C의 멀티 트랜지스터 칩에 있어서 온 저항 규격 표준치보다 0.1mΩ 낮은 온 저항이 얻어지는 비(Q)를, 최대로 0.1mΩ의 온 저항의 증가가 전망되는 조건 하에서 적용한다.
모델 C의 멀티 트랜지스터 칩에서는, 에피 두께 c가 2.18μm 이하이고 또한 대각 길이(L)가 3.55 mm 이상 3.63 mm 이하이거나, 또는, 에피 두께 c가 2.18μm 이상 2.24μm 이하이고 또한 대각 길이(L)가 3.63 mm 이상인 경우의 온 저항은, 에피 두께 c가 2.18μm 이하이고 또한 대각 길이(L)가 3.63 mm 이상인 정규의 치수에서의 온 저항과 비교하여, 최대로 0.1mΩ 증가한다고 전망된다.
이 이해를 기본으로, 모델 C의 멀티 트랜지스터 칩에 있어서 온 저항 규격 표준치 1.63mΩ보다 0.1mΩ 작은 온 저항(R)=1.53mΩ이 얻어지는 비(Q)를, 최대로 0.1mΩ의 온 저항의 증가가 전망되는 조건 하에서 적용한다. 또한, 온 저항(R)=1.53mΩ이 얻어지는 비(Q)는, 구체적으로, 도 7의 곡선 R(C) worst와 직선 R(C)typ를 0.1mΩ 시프트 다운한 직선 R=1.53의 교점 P9에 있어서의 비(Q)=0.43에 의해서 얻어진다.
이것으로부터, 본 개시에 따른 반도체 장치의 일 양태는, 실시의 형태에 따른 멀티 트랜지스터 칩으로서, 저농도 불순물층의 두께가 2.18μm 이하이고 또한 반도체 기판의 평면에서 보았을 때의 대각 치수가 3.55 mm 이상 3.63 mm 이하이거나, 또는, 저농도 불순물층의 두께가 2.18μm 이상 2.24μm 이하이고 또한 반도체 기판의 평면에서 보았을 때의 대각 치수가 3.63 mm 이상인 경우에, 이면 전극의 반도체 기판과 저농도 불순물층을 포함한 반도체층에 대한 두께의 비가 0.43 이상인 것으로 한다.
이 구성에 의하면, 실시의 형태에 따른 모델 C의 멀티 트랜지스터 칩에서 소정의 치수 오차가 있어도, 온 저항(R)이, 모델 C의 온 저항 규격 표준치 이하에 들어간다.
또, 모델 C의 멀티 트랜지스터 칩에서는, 칩 휨 규격 최대치를 달성하는 시점으로부터, 비(Q)는 0.70 이하라고 해도 된다. 비(Q)=0.70은, 도 5의 교점 P5으로부터 얻어진다.
이 구성에 의하면, 실시의 형태에 따른 모델 C의 멀티 트랜지스터 칩에 있어서, 칩 휨 규격 최대치가 달성된다.
(제1 및 제2 소스 전극과 이면 전극의 두께의 비에 관한 적합 조건)
재차 도 1을 참조하여, 제1 소스 전극(11) 및 제2 소스 전극(21)과 이면 전극(31)의 두께의 비에 관한 적합 조건에 대해 설명한다.
제1 및 제2 소스 전극(11, 21)의 제1 부분(12, 22)은, 실장시에 땜납 등의 도전성 접합재와의 양호한 접합성이 얻어지는 충분한 두께로 설치된다.
또, 제1 소스 전극(11)의 제2 부분(13)은, 제1 소스 전극(11)의 제1 부분(12)과 반도체층의 접속을 취할 수 있는 충분한 두께로 설치되고, 제2 소스 전극(21)의 제2 부분(23)은, 제2 소스 전극(21)의 제1 부분(22)과 반도체층의 접속을 취할 수 있는 충분한 두께로 설치된다.
또, 제2 부분(13, 23)이 두꺼울수록 멀티 트랜지스터 칩의 온 저항이 저하되는 것도 알고 있다. 이것은, 제2 부분(13, 23)의 두께가 상이한 복수의 샘플을 제작하고, 각 샘플의 온 저항을 측정한 실험으로 확인되고 있다. 온 저항은, 제2 부분(13, 23)의 두께가 2μm에서 4μm까지의 사이에서 급속히 저하되고, 4μm 이상에서는 저하는 완만해진다.
또, 제1 부분(12, 22) 및 제2 부분(13, 23)의 모든 두께도, 재료 비용 및 제조 비용의 관점에서는 얇은 쪽이 바람직하다.
이러한 지견에 의거하여, 모델 A, B, C의 어디에도 적용할 수 있고 또한, 도전성 접합재와의 접합성, 보다 낮은 온 저항, 및 비용 삭감을 균형있게 달성하는 설계예를 검토한 결과, 제1 부분(12, 22)의 두께를 3μm로 하고, 제2 부분(13, 23)의 두께를 4μm로 하는 적합 조건이 발견되었다. 이 경우의 제1 및 제2 소스 전극(11, 21)의 두께 d1, d2는, 모두 7μm이다.
제1 및 제2 소스 전극(11, 21)의 두께 d1, d2가 모두 7μm이며, 또한 이면 전극(31)의 두께가, 25μm, 30μm 및 35μm인 멀티 트랜지스터 칩에 있어서, 제1 및 제2 소스 전극(11, 21)의 이면 전극(31)에 대한 두께의 비는, 각각 0.28, 0.23, 및 0.20이다.
이것으로부터, 본 개시에 따른 반도체 장치의 일 양태는, 실시의 형태에 따른 멀티 트랜지스터 칩으로서, 제1 소스 전극의 이면 전극에 대한 두께의 비가 0.28 이하이며, 제2 소스 전극의 이면 전극에 대한 두께의 비가 0.28 이하인 것으로 한다.
이 구성에 의하면, 이면 전극(31)의 두께 25μm, 30μm 및 35μm에 대해서 제1 및 제2 소스 전극(11, 12)의 적합한 두께가 규정되므로, 도전성 접합재와의 접합성, 보다 낮은 온 저항, 및 비용 삭감을 균형있게 달성한 멀티 트랜지스터 칩이 얻어진다.
또한, 제1 및 제2 소스 전극(11, 12)과 이면 전극(31)의 두께의 비는, 반도체의 도전형에는 의존하지 않는다. 따라서, 전술의 구성은, 멀티 트랜지스터 칩이 N채널형 및 P채널형의 어느 것이라도 적용된다.
(온 저항을 저감하는 전극 배치)
다음에, 온 저항을 저감하는 전극 배치에 대해 설명한다.
도 8a, 도 8b는, 각각 모델 B, 모델 C의 멀티 트랜지스터 칩의 전극 배치의 일례를 나타내는 상면도이다. 도 8a, 도 8b에는, 전극의 주요부의 치수를, mm 단위로 나타내고 있다. 또한, 도 8a, 도 8b에서는, 도 3의 설명에서의 S 패드 및 G 패드를, 전극으로서 나타내고 있다.
도 8a, 도 8b 에 있어서, 타원형의 전극이 제1 소스 전극(11) 및 제2 소스 전극(21)이며, 원형의 전극이 제1 게이트 전극(19) 및 제2 게이트 전극(29)이다. 제1 소스 전극(11)은, 제1 소스 전극 S11~S14을 포함하고, 제2 소스 전극(21)은, 제2 소스 전극 S21~S24을 포함한다. 제1 게이트 전극(19)은, 제1 게이트 전극 G1을 포함하고, 제2 게이트 전극(29)은 제2 게이트 전극 G2을 포함한다.
도 8a, 도 8b에 나타내는 바와 같이, 제1 소스 전극 S11과 제2 소스 전극 S21은, 트랜지스터(10)가 형성되어 있는 제1 영역(10a)과 트랜지스터(20)가 형성되어 있는 제2 영역(20a)의 경계(M)의 전역을 따라서 배치되어 있다.
여기서 전역이란, 경계(M)의 전체 길이의 90% 이상을 차지하는 부분으로 해도 된다. 도 8a, 도 8b의 구체예에서는, 경계(M)의 전체 길이(칩의 세로 방향 치수)가 1.96 mm인 바, 제1 소스 전극 S11 및 제2 소스 전극 S21의 길이는 1.81 mm이며, 경계(M)의 전체 길이의 92%를 차지하고 있다. 또, 경계(M)를 따라서 배치된다는것은, 경계(M)와 동일 방향으로 연장하여 설치되고, 경계(M)와 제1 소스 전극 S11의 사이, 및 경계(M)와 제2 소스 전극 S21의 사이에 다른 전극이 없는 것으로 정의해도 된다.
이것에 의해, 트랜지스터(10)와 트랜지스터(20)를 흐르는 전류의 경로가 보다 넓게 또한 보다 짧게 되므로, 멀티 트랜지스터 칩의 온 저항을 저감할 수 있다.
또, 도 8a에 나타내는 바와 같이, 제1 소스 전극 S11과 제2 소스 전극 S21의 간격이, 제1 소스 전극 S11의 폭 및 제2 소스 전극 S21의 폭의 어느 것보다도 좁아도 된다. 도 8b의 구체예에서는, 제1 소스 전극 S11과 제2 소스 전극 S21의 간격은 0.25 mm(=0.60mm-0.35 mm)이고, 제1 소스 전극 S11 및 제2 소스 전극 S21의 어느 폭 0.35 mm보다 좁다.
이것에 의해, 트랜지스터(10)와 트랜지스터(20)를 흐르는 전류의 경로를 한층더 넓게 또한 짧게 할 수 있으므로, 멀티 트랜지스터 칩의 온 저항을 보다 효과적으로 저감할 수 있다.
또, 도 8b에 나타내는 바와 같이, 제1 소스 전극 S11과 제2 소스 전극 S21의 간격이, 제1 소스 전극 S11의 폭 및 제2 소스 전극 S21의 폭의 어느 것보다도 넓어도 된다. 도 8b의 구체예에서는, 제1 소스 전극 S11과 제2 소스 전극 S21의 간격은 0.25 mm(0.475mm-0.225 mm)이고, 제1 소스 전극 S11 및 제2 소스 전극 S21의 어느 폭 0.225 mm보다 넓다.
이것에 의해, 땜납을 배치하지 않는 영역을 넓게 취할 수 있으므로, 트랜지스터(10)와 트랜지스터(20)를 흐르는 전류의 경로를 보다 넓게 또한 보다 짧게 하면서, 패턴 쇼트를 회피할 수 있다.
(접속 신뢰성을 향상시키는 전극 배치)
다음에, 접속 신뢰성을 향상시키는 전극 배치에 대해 설명한다.
도 8a, 도 8b에 나타내는 바와 같이, 모델 B, 모델 C의 멀티 트랜지스터 칩에서는, 제1 소스 전극 S11~S14은, 경계(M)와, 제1 영역(10a)의 경계(M)의 대향단 T의 사이에, 경계(M)와 교차하는 방향으로 늘어서서 배치되어 있다. 제1 게이트 전극 G1의 중심점은, 제1 영역(10a)의, 경계(M)로부터 가장 먼 제1 소스 전극 S13, S14의 근단보다 대향단 T측에 있다.
또, 제2 소스 전극 S21~S24은, 경계(M)와 제2 영역(20a)의 경계(M)의 대향단 U의 사이에, 경계(M)와 교차하는 방향으로 늘어서 배치되어 있다. 제2 게이트 전극 G2의 중심점은, 제2 영역(20a)의, 경계(M)로부터 가장 먼 제2 소스 전극 S23, S24의 근단보다 대향단 U측에 있다.
이것에 의해, 제1 게이트 전극 G1 및 제2 게이트 전극 G2이, 경계(M)로부터 보다 멀리 배치되게 되므로, 반도체 기판에 칩 휨이 생겨 경계(M)의 부근이 실장 기판으로부터 뜬 경우라도, 제1 게이트 전극 G1 및 제2 게이트 전극 G2과 실장 기판의 사이에서 땜납 오픈이 일어나기 어렵다.
이상, 제1 및 제2 소스 전극 및 제1 및 제2 게이트 전극의 배치에 관해서, 복수의 특징적인 구성을 설명했다.
또한, 제1 및 제2 소스 전극 및 제1 및 제2 게이트 전극의 배치는, 반도체의 도전형에는 의존하지 않는다. 따라서, 제1 및 제2 소스 전극 및 제1 및 제2 게이트 전극의 배치에 관한 전술의 구성은, 멀티 트랜지스터 칩이 N채널형 및 P채널형의 어느 것이라도 적용된다.
(전력 효율 및 신뢰성이 뛰어난 반도체 장치의 실장 구조)
다음에, 온 저항을 저감시키는 반도체 장치의 실장 구조에 대해 설명한다.
도 9a는, 실시의 형태에 따른 멀티 트랜지스터 칩의 실장 구조의 일례를 나타내는 사시도로서, 멀티 트랜지스터 칩을 실장한 반도체 모듈(50)의 예를 나타내고 있다.
반도체 모듈(50)은, 프린트 배선 기판(51)과, 배선 패턴(52)과, 반도체 장치(56)를 구비한다.
배선 패턴(52)은, 프린트 배선 기판(51) 상의 띠형상 영역에 설치되고, 길이 방향으로 교차하는 갭(53)에서 제1 부분(54)과 제2 부분(55)으로 분리되어 있다.
반도체 장치(56)는, 전술한 멀티 트랜지스터 칩(1)이며, 프린트 배선 기판(51) 상의 갭(53) 상에 배치되어 있다.
반도체 장치(56)는, 제1 영역(10a)과 제2 영역(20a)이 배선 패턴(52)의 길이 방향으로 늘어서는 방향에서 배치되고, 반도체 장치(56)의 제1 소스 전극(11) 및 제2 소스 전극(21)은, 배선 패턴(52)의 제1 부분(54) 및 제2 부분(55)에 각각 접속되어 있다.
도 9b는, 비교예에 따른 반도체 모듈(59)의 실장 구조의 일례를 나타내는 사시도이다. 반도체 모듈(59)에서는, 반도체 모듈(50)과 비교해서, 반도체 장치(56)의 제1 영역(10a)과 제2 영역(20a)이 배선 패턴(52)의 길이 방향과 평행한 방향으로 배치되어 있는 점에서 상이하다.
반도체 모듈(50, 59)은 예를 들면, 스마트폰의 전원 모듈이어도 된다. 이 경우, 반도체 모듈(50, 59)은, 스마트폰의 케이스 내에, 프린트 배선 기판(51)의 단변을 스마트폰의 두께 방향으로 세워 배치된다. 그 때문에, 프린트 배선 기판(51)의 단변의 길이, 즉 기판 폭은 2 mm 정도로 억제된다. 기판 폭의 상한이 엄격하게 제한되는 이러한 응용에서는, 배선 패턴(52)을 기판 폭 전체에 설치하는 것이, 배선 저항을 줄이고, 전력 효율을 향상시키기 위해서 유효하다.
반도체 모듈(50)에서는, 반도체 장치(56)를, 트랜지스터(10, 20)가 배선 패턴(52)의 길이 방향으로 늘어서는 방향에서 배치하고 있으므로, 기판 폭 전체에 설치된 배선 패턴(52)과 반도체 장치(56)의 접속을 기판 폭 전체에서 취할 수 있다. 그 때문에, 배선 패턴(52)을 프린트 배선 기판(51)의 폭 전체에 마련하여, 배선 저항(반도체 장치(56)와의 접속 저항을 포함함)을 유효하게 저감시킬 수 있다.
이것에 대해, 반도체 모듈(59)에서는, 트랜지스터(10, 20)를, 배선 패턴(52)의 길이 방향과 교차하는 방향에서 배치하고 있으므로, 배선 패턴(52)과 반도체 장치(56)의 접속은, 예를 들면, 기판 폭의 절반에서밖에 취할 수 없다. 그 때문에, 배선 패턴(52)을 기판 폭 전체에 마련했다고 해도, 반도체 장치(56)와의 접속 저항을 유효하게 저감시킬 수 없다.
또, 반도체 모듈(59)에서는, 전류의 경로가 크랭크형상(도 9b에서의 흰 화살표)가 되기 때문에, 배선 패턴(52)의 부분 52a에는 그다지 전류가 흐르지 않고, 반도체 장치(56)는, 사이즈에 알맞은 능력을 발휘할 수 없다. 반대로, 배선 패턴(52)의 부분 52b에는 전류가 집중하고, 예를 들면, 일렉트로 마이그레이션에 의한 프린트 배선 기판(51)의 신뢰성의 저하가 일어날 수 있다. 전류의 경로가 직선형상(도 9a에서의 흰 화살표)이 되는 반도체 모듈(50)에서는, 전류 밀도에 큰 치우침이 생기지 않기 때문에, 이러한 문제는 일어나기 어렵다.
이와 같이, 반도체 장치(56)를, 제1 영역(10a)과 제2 영역(20a)이 배선 패턴(52)의 길이 방향으로 늘어서는 방향, 즉, 트랜지스터(10, 20)가 배선 패턴(52)의 길이 방향으로 늘어서는 방향에서 배치한 반도체 모듈(50)에 의하면, 전력 효율 및 신뢰성이 뛰어난 반도체 장치의 실장 구조가 얻어진다.
또한, 전술한 반도체 장치의 실장 구조는, 반도체의 도전형에는 의존하지 않는다. 따라서, 전술의 구성은, 멀티 트랜지스터 칩이 N채널형 및 P채널형의 어느 것이라도 적용된다.
(반도체 패키지 장치)
상기에서는, 멀티 트랜지스터 칩(1)을, 칩 사이즈 패키지로서 설명했지만, 멀티 트랜지스터 칩(1)은, 칩 사이즈 패키지에는 한정되지 않는다. 멀티 트랜지스터 칩(1)은, 수지 패키지 등에 봉지되어 반도체 패키지 장치로서 구성되어도 된다. 이러한 반도체 패키지 장치는, 예를 들면, 도 1 및 도 2에 나타내는 멀티 트랜지스터 칩(1)을 단순하게 수지 패키지 등에 봉지한 것이어도 된다.
즉, 본 개시에 따른 반도체 패키지 장치의 일 양태는, 전술의 반도체 장치, 즉 멀티 트랜지스터 칩(1)이, 제1 소스 외부 단자, 제1 게이트 외부 단자, 제2 소스 외부 단자, 및 제2 게이트 외부 단자를 가지는 패키지에 봉지된 것이다. 패키지의 제1 소스 외부 단자, 제1 게이트 외부 단자, 제2 소스 외부 단자, 및 제2 게이트 외부 단자는, 멀티 트랜지스터 칩(1)의 제1 소스 전극(11), 제1 게이트 전극(19), 제2 소스 전극(21), 및 제2 게이트 전극(29)에, 각각 전기적으로 접속된다.
이 구성에 의하면, 온 저항의 저감과 칩 휨의 억제가 뛰어난 멀티 트랜지스터 칩(1)을 갖고, 환경 조건에 대한 내구성이 높은 반도체 패키지 장치가 얻어진다.
다음에, 멀티 트랜지스터 칩(1)의 트랜지스터(10, 20)의 공통의 드레인에 접속된 외부 단자를 가지는 반도체 패키지 장치에 대해 설명한다.
도 10은, 도 2와 동일하게, 스마트폰 등의 충방전 회로이며, 멀티 트랜지스터 칩(1)을 패키지에 봉지한 반도체 패키지 장치(1a)를 이 충방전 회로의 로사이드측에 삽입하여, 쌍방향의 전류의 도통을 제어하는 충방전 스위치로서 사용하는 경우를 일 응용예로서 나타내고 있다. 도 10의 응용예에서는, 도 2의 응용예와 비교해서, 반도체 패키지 장치(1a)가 공통 드레인 외부 단자(39)를 가지는 점이 상이하다. 공통 드레인 외부 단자(39)는, 도 1에 나타내는 멀티 트랜지스터 칩(1)의 이면 전극(31)에 전기적으로 접속되고 있다.
도 10의 충방전 회로에서는, 공통 드레인 단자(39)는, 멀티 트랜지스터 칩(1)의 트랜지스터(10, 20)에 공통의 드레인 전압의 모니터 단자로서 이용된다. 제어 IC(2a)는, 전지(3)의 충전 전류 및 방전 전류를 제어할 때에, 공통 드레인 단자(39)의 전압을 감시하고, 당해 전압이, 전지(3)의 정상 전압 범위(예를 들면 3.5 V~4.5 V의 범위)를 벗어나면, 이상 상태라고 판단하여 충방전 동작을 정지한다. 이것에 의해, 전지(3)의 과방전 및 과충전을 방지한다.
또, 도시는 생략하지만, 공통 드레인 단자(39)를 프리차지 전류의 경로로서 이용하는 충전 회로, 및 공통 드레인 단자(39)를 방전 전류의 경로로서 이용하는 방전 회로를 구성할 수도 있다.
이와 같이, 본 개시에 따른 반도체 패키지 장치의 일 양태는, 전술의 반도체 장치, 즉 멀티 트랜지스터 칩(1)이, 제1 소스 외부 단자, 제1 게이트 외부 단자, 제2 소스 외부 단자, 제2 게이트 외부 단자, 및 공통 드레인 외부 단자를 가지는 패키지에 봉지된 것이다. 패키지의 제1 소스 외부 단자, 제1 게이트 외부 단자, 제2 소스 외부 단자, 제2 게이트 외부 단자, 및 공통 드레인 외부 단자는, 멀티 트랜지스터 칩(1)의 제1 소스 전극(11), 제1 게이트 전극(19), 제2 소스 전극(21), 제2 게이트 전극(29), 및 이면 전극(31)에, 각각 전기적으로 접속된다.
이 구성에 의하면, 온 저항의 저감과 칩 휨의 억제가 뛰어난 멀티 트랜지스터 칩을 가지며, 환경 조건에 대한 내구성이 높고, 또한, 공통 드레인 외부 단자를, 예를 들면, 멀티 트랜지스터 칩에 있어서의 제1 및 제2 종형 MOS 트랜지스터의 공통의 드레인의 전압 모니터에 이용 가능한 반도체 패키지 장치가 얻어진다.
이상, 본 개시된 1개 또는 복수의 양태에 따른 반도체 장치에 대해서, 실시의 형태에 의거하여 설명했지만, 본 개시는, 이 실시의 형태에 한정되는 것은 아니다. 본 개시된 취지를 일탈하지 않는 한, 당업자가 생각하는 각종 변형을 본 실시의 형태에 실시한 것이나, 상이한 실시의 형태에 있어서의 구성 요소를 조합하여 구축되는 형태도, 본 개시된 1개 또는 복수의 형태의 범위 내에 포함되어도 된다.
본 개시에 따른 반도체 장치는, CSP형의 멀티 트랜지스터 칩으로서, 예를 들면 전원 회로 등에 널리 이용할 수 있다.
1: 멀티 트랜지스터 칩 1a: 반도체 패키지 장치
2, 2a: 제어 IC 3: 전지
4: 부하 10: 트랜지스터(제1 종형 MOS 트랜지스터)
10a: 제1 영역 11: 제1 소스 전극
12: 제1 소스 전극의 제1 부분 13: 제1 소스 전극의 제2 부분
14: 제1 소스 영역 15: 제1 게이트 도체
16: 제1 게이트 절연막 18: 제1 보디 영역
19: 제1 게이트 전극 20: 트랜지스터(제2 종형 MOS 트랜지스터)
20a: 제2 영역 21: 제2 소스 전극
22: 제2 소스 전극의 제1 부분 23: 제2 소스 전극의 제2 부분
24: 제2 소스 영역 25: 제2 게이트 도체
26: 제2 게이트 절연막 28: 제2 보디 영역
29: 제2 게이트 전극 31: 이면 전극
32: 반도체 기판 33: 저농도 불순물층
39: 공통 드레인 단자 50, 59: 반도체 모듈
51: 프린트 배선 기판 52: 배선 패턴
53: 갭 54: 배선 패턴의 제1 부분
55: 배선 패턴의 제2 부분 56: 반도체 장치

Claims (22)

  1. 실리콘으로 이루어지고 제1 도전형의 불순물을 포함하는 반도체 기판과,
    상기 반도체 기판상에 접하여 형성되고, 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 저농도 불순물층과,
    상기 반도체 기판의 이면상에 접하여 형성된 금속 재료로 구성된 이면 전극과,
    상기 저농도 불순물층 내의 제1 영역에 형성된 제1 종형 MOS 트랜지스터와,
    상기 저농도 불순물층 내의 상기 제1 영역에 인접하는 제2 영역에 형성된 제2 종형 MOS 트랜지스터를 갖고,
    상기 제1 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제1 소스 전극과 제1 게이트 전극을 갖고,
    상기 제2 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제2 소스 전극과 제2 게이트 전극을 가지며,
    상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터의 제1 드레인 영역 및 상기 제2 종형 MOS 트랜지스터의 제2 드레인 영역의 공통 드레인 영역으로서 작용하고,
    상기 이면 전극의 두께는 25μm 이상 35μm 이하이며,
    상기 이면 전극의 상기 반도체 기판과 상기 저농도 불순물층을 포함하는 반도체층에 대한 두께의 비는 0.32이상인, 반도체 장치.
  2. 청구항 1에 있어서,
    상기 비는 0.56 이하인, 반도체 장치.
  3. 청구항 1에 있어서,
    상기 저농도 불순물층의 두께는 2.75μm 이상인, 반도체 장치.
  4. 실리콘으로 이루어지고 제1 도전형의 불순물을 포함하는 반도체 기판과,
    상기 반도체 기판상에 접하여 형성되고, 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 저농도 불순물층과,
    상기 반도체 기판의 이면상에 접하여 형성된 금속 재료로 구성된 이면 전극과,
    상기 저농도 불순물층 내의 제1 영역에 형성된 제1 종형 MOS 트랜지스터와,
    상기 저농도 불순물층 내의 상기 제1 영역에 인접하는 제2 영역에 형성된 제2 종형 MOS 트랜지스터를 갖고,
    상기 제1 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제1 소스 전극과 제1 게이트 전극을 갖고,
    상기 제2 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제2 소스 전극과 제2 게이트 전극을 가지며,
    상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터의 제1 드레인 영역 및 상기 제2 종형 MOS 트랜지스터의 제2 드레인 영역의 공통 드레인 영역으로서 작용하고,
    상기 이면 전극의 두께는 25μm 이상 35μm 이하이며,
    상기 반도체 기판의 평면에서 보았을 때의 대각 치수를 Lmm로 할 때,
    상기 이면 전극의 상기 반도체 기판과 상기 저농도 불순물층을 포함하는 반도체층에 대한 두께의 비는 (-0.48×L+2.45) 이하인, 반도체 장치.
  5. 실리콘으로 이루어지고 제1 도전형의 불순물을 포함하는 반도체 기판과,
    상기 반도체 기판상에 접하여 형성되고, 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 저농도 불순물층과,
    상기 반도체 기판의 이면상에 접하여 형성된 금속 재료로 구성된 이면 전극과,
    상기 저농도 불순물층 내의 제1 영역에 형성된 제1 종형 MOS 트랜지스터와,
    상기 저농도 불순물층 내의 상기 제1 영역에 인접하는 제2 영역에 형성된 제2 종형 MOS 트랜지스터를 갖고,
    상기 제1 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제1 소스 전극과 제1 게이트 전극을 갖고,
    상기 제2 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제2 소스 전극과 제2 게이트 전극을 가지며,
    상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터의 제1 드레인 영역 및 상기 제2 종형 MOS 트랜지스터의 제2 드레인 영역의 공통 드레인 영역으로서 작용하고,
    상기 이면 전극의 두께는 25μm 이상 35μm 이하이며,
    상기 반도체 기판의 평면에서 보았을 때의 대각 치수를 Lmm로 할 때,
    상기 이면 전극의 상기 반도체 기판과 상기 저농도 불순물층을 포함하는 반도체층에 대한 두께의 비는 (-0.48×L+2.07) 이상인, 반도체 장치.
  6. 청구항 4에 있어서,
    상기 비는 (-0.48×L+2.07) 이상인, 반도체 장치.
  7. 청구항 1에 있어서,
    상기 저농도 불순물층의 두께가 2.18μm 이하이며, 또한, 상기 반도체 기판의 평면에서 보았을 때의 대각 치수가 2.69 mm 이상인 경우에,
    상기 비는 0.78 이상인, 반도체 장치.
  8. 청구항 7에 있어서,
    상기 저농도 불순물층의 두께가 2.18μm 이하이고 또한 상기 대각 치수가 2.61 mm 이상 2.69 mm 이하이거나, 또는, 상기 저농도 불순물층의 두께가 2.18μm 이상 2.24μm 이하이며 또한 상기 대각 치수가 2.69 mm 이상인 경우에,
    상기 비는 0.94 이상인, 반도체 장치.
  9. 청구항 1에 있어서,
    상기 저농도 불순물층의 두께가 2.18μm 이하이며, 또한 상기 반도체 기판의 평면에서 보았을 때의 대각 치수가 3.63 mm 이상인 경우에,
    상기 비는 0.33 이상인, 반도체 장치.
  10. 청구항 9에 있어서,
    상기 저농도 불순물층의 두께가 2.18μm 이하이고 또한 상기 대각 치수가 3.55 mm 이상 3.63 mm 이하이거나, 또는, 상기 저농도 불순물층의 두께가 2.18μm 이상 2.24μm 이하이고 또한 상기 대각 치수가 3.63 mm 이상인 경우에,
    상기 비는 0.43 이상인, 반도체 장치.
  11. 청구항 9 또는 청구항 10에 있어서,
    상기 비는 0.70 이하인, 반도체 장치.
  12. 청구항 1에 있어서,
    상기 저농도 불순물층의 두께가 2.75μm 이하이며, 또한, 상기 반도체 기판의 평면에서 보았을 때의 대각 치수가 3.92 mm 이상인 경우에,
    상기 비가 0.25 이상인, 반도체 장치.
  13. 청구항 12에 있어서,
    상기 저농도 불순물층의 두께가 2.75μm 이하이고 또한 상기 대각 치수가 3.84 mm 이상 3.92 mm 이하이거나, 또는, 상기 저농도 불순물층의 두께가 2.75μm 이상 2.81μm 이하이고 또한 상기 대각 치수가 3.92 mm 이상인 경우에,
    상기 비가 0.33 이상인, 반도체 장치.
  14. 청구항 12 또는 청구항 13에 있어서,
    상기 비는 0.56 이하인, 반도체 장치.
  15. 실리콘으로 이루어지고 제1 도전형의 불순물을 포함하는 반도체 기판과
    상기 반도체 기판상에 접하여 형성되고, 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 저농도 불순물층과,
    상기 반도체 기판의 이면상에 접하여 형성된 금속 재료로 구성된 이면 전극과,
    상기 저농도 불순물층 내의 제1 영역에 형성된 제1 종형 MOS 트랜지스터와,
    상기 저농도 불순물층 내의 상기 제1 영역에 인접하는 제2 영역에 형성된 제2 종형 MOS 트랜지스터를 갖고,
    상기 제1 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제1 소스 전극과 제1 게이트 전극을 갖고,
    상기 제2 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제2 소스 전극과 제2 게이트 전극을 가지며,
    상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터의 제1 드레인 영역 및 상기 제2 종형 MOS 트랜지스터의 제2 드레인 영역의 공통 드레인 영역으로서 작용하고,
    상기 제1 소스 전극의 상기 이면 전극에 대한 두께의 비는 0.28 이하이며,
    상기 제2 소스 전극의 상기 이면 전극에 대한 두께의 비는 0.28 이하인, 반도체 장치.
  16. 실리콘으로 이루어지고 제1 도전형의 불순물을 포함하는 반도체 기판과,
    상기 반도체 기판상에 접하여 형성되고, 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 저농도 불순물층과,
    상기 반도체 기판의 이면상에 접하여 형성된 금속 재료로 구성된 이면 전극과,
    상기 저농도 불순물층 내의 제1 영역에 형성된 제1 종형 MOS 트랜지스터와,
    상기 저농도 불순물층 내의 상기 제1 영역에 인접하는 제2 영역에 형성된 제2 종형 MOS 트랜지스터를 갖고,
    상기 제1 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제1 소스 전극과 제1 게이트 전극을 갖고,
    상기 제2 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제2 소스 전극과 제2 게이트 전극을 가지며,
    상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터의 제1 드레인 영역 및 상기 제2 종형 MOS 트랜지스터의 제2 드레인 영역의 공통 드레인 영역으로서 작용하고,
    상기 제1 소스 전극과 상기 제2 소스 전극은, 상기 제1 영역과 상기 제2 영역의 경계의 전역을 따라 배치되어 있는, 반도체 장치.
  17. 청구항 16에 있어서,
    상기 제1 소스 전극과 상기 제2 소스 전극의 간격이, 상기 제1 소스 전극의 폭 및 상기 제2 소스 전극의 폭의 어느 것보다도 좁은, 반도체 장치.
  18. 청구항 16에 있어서,
    상기 제1 소스 전극과 상기 제2 소스 전극의 간격이, 상기 제1 소스 전극의 폭 및 상기 제2 소스 전극의 폭의 어느 것보다도 넓은, 반도체 장치.
  19. 실리콘으로 이루어지고 제1 도전형의 불순물을 포함하는 반도체 기판과,
    상기 반도체 기판상에 접하여 형성되고, 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 저농도 불순물층과,
    상기 반도체 기판의 이면상에 접하여 형성된 금속 재료로 구성된 이면 전극과,
    상기 저농도 불순물층 내의 제1 영역에 형성된 제1 종형 MOS 트랜지스터와,
    상기 저농도 불순물층 내의 상기 제1 영역에 인접하는 제2 영역에 형성된 제2 종형 MOS 트랜지스터를 갖고,
    상기 제1 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제1 소스 전극과 제1 게이트 전극을 갖고,
    상기 제2 종형 MOS 트랜지스터는 상기 저농도 불순물층의 표면에 제2 소스 전극과 제2 게이트 전극을 가지며,
    상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터의 제1 드레인 영역 및 상기 제2 종형 MOS 트랜지스터의 제2 드레인 영역의 공통 드레인 영역으로서 작용하고,
    상기 제1 소스 전극은, 상기 제1 영역과 상기 제2 영역의 경계와, 상기 제1 영역의 상기 경계의 대향단인 제1 대향단의 사이에, 상기 경계와 교차하는 방향으로 늘어서는 복수의 제1 소스 전극을 포함하고,
    상기 제1 게이트 전극의 중심점은, 상기 제1 영역의, 상기 경계로부터 가장 먼 제1 소스 전극의, 상기 경계에 대한 근단보다 상기 제1 대향단측에 있고,
    상기 제2 소스 전극은, 상기 경계와, 상기 제2 영역의 상기 경계의 대향단인제2 대향단의 사이에, 상기 경계와 교차하는 방향으로 늘어서는 복수의 제2 소스 전극을 포함하고,
    상기 제2 게이트 전극의 중심점은, 상기 제2 영역의, 상기 경계로부터 가장 먼 제2 소스 전극의, 상기 경계에 대한 근단보다 상기 제2 대향단측에 있는, 반도체 장치.
  20. 프린트 배선 기판과,
    상기 프린트 배선 기판상에 띠형상으로 설치되고, 길이 방향으로 교차하는 갭으로 제1 부분과 제2 부분으로 분리되어 있는 배선 패턴과,
    상기 갭상에 배치된 청구항 16 내지 청구항 19 중 어느 한 항에 기재된 반도체 장치를 구비하고,
    상기 반도체 장치는, 제1 영역과 제2 영역이 상기 배선 패턴의 길이 방향으로 늘어서는 방향으로 배치되고,
    제1 소스 전극 및 제2 소스 전극은, 상기 배선 패턴의 상기 제1 부분 및 상기 제2 부분에 각각 접속되어 있는, 반도체 모듈.
  21. 청구항 1 내지 청구항 15 중 어느 한 항에 기재된 반도체 장치가, 제1 소스 외부 단자, 제1 게이트 외부 단자, 제2 소스 외부 단자, 및 제2 게이트 외부 단자를 갖는 패키지에 봉지되고,
    상기 제1 소스 외부 단자, 상기 제1 게이트 외부 단자, 상기 제2 소스 외부 단자, 및 상기 제2 게이트 외부 단자는, 상기 반도체 장치의 상기 제1 소스 전극, 상기 제1 게이트 전극, 상기 제2 소스 전극, 및 상기 제2 게이트 전극에, 각각 전기적으로 접속되어 있는, 반도체 패키지 장치.
  22. 청구항 1 내지 청구항 15 중 어느 한 항에 기재된 반도체 장치가, 제1 소스 외부 단자, 제1 게이트 외부 단자, 제2 소스 외부 단자, 제2 게이트 외부 단자 및 공통 드레인 외부 단자를 갖는 패키지에 봉지되고,
    상기 제1 소스 외부 단자, 상기 제1 게이트 외부 단자, 상기 제2 소스 외부 단자, 상기 제2 게이트 외부 단자, 및 상기 공통 드레인 외부 단자는, 상기 반도체 장치의 상기 제1 소스 전극, 상기 제1 게이트 전극, 상기 제2 소스 전극, 상기 제2 게이트 전극, 및 상기 이면 전극에, 각각 전기적으로 접속되어 있는, 반도체 패키지 장치.
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