JP2002368217A - １チップデュアル型絶縁ゲート型半導体装置 - Google Patents

１チップデュアル型絶縁ゲート型半導体装置

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詔 有山
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保裕 五十嵐
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Abstract

(57)【要約】 【課題】従来の１チップデュアル型ＭＯＳＦＥＴをプリ
ント基板に実装する場合には、パッケージ品を実装した
り、ベアチップをボンディングワイヤで配線して実装し
ており、市場要求である小型化・薄型化にも限界があっ
た。 【解決手段】本発明は、半導体チップ表面に半田バンプ
によるバンプ電極を設け、フェイスダウンでプリント基
板への実装を実現するものである。これにより、実装面
積はチップサイズを確保すれば良く、樹脂層厚みやボン
ディングワイヤの高さが省略できるので、小型化・薄型
化に大きく寄与できる。更に半田バンプの直径を同一と
し、２つのＭＯＳＦＥＴの電極位置をチップ中心に対し
て点対称に配置することにより、半導体チップをプリン
ト基板に水平に実装でき、実装時のチップ認識を容易に
するものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＭＯＳＦＥＴに係
り、特に二次電池に内蔵できるバッテリーマネジメント
を行うＭＯＳＦＥＴ関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路基板は携帯端末の軽量化のニーズ
により、より小型で負荷ショートにも十分に耐えうるも
のでなくてはならない。かかる保護回路装置はリチュウ
ムイオン電池の容器内に内蔵されるために小型化が求め
られ、チップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ
Ｂｏａｒｄ)技術が駆使され、小型化の要求に応えてき
た。しかし一方ではリチュウムイオン電池に直列にスイ
ッチング素子を接続するのでこのスイッチング素子のオ
ン抵抗も極めて小さくするニーズがあり、これが携帯電
話では通話時間や待機時間を長くするために不可欠の要
素である。
【０００３】また、パワーＭＯＳＦＥＴを基板に実装す
る場合にその実装面積を低減したり、生産コストを低減
するためパワーＭＯＳＦＥＴの用途を汎用的にする等、
さまざまな技術課題がある。
【０００４】図５に具体的なバッテリーマネージメント
を行う保護回路を示す。リチュウムイオン電池ＬｉＢに
直列に２個のパワーＭＯＳＦＥＴＱ１、Ｑ２を接続し、
リチュウムイオン電池ＬｉＢの電圧をコントロールＩＣ
で検知しながら２個のパワーＭＯＳＦＥＴＱ１、Ｑ２
のオンオフ制御を行って過充電、過放電あるいは負荷シ
ョートからリチュウムイオン電池ＬｉＢを保護してい
る。２個のパワーＭＯＳＦＥＴＱ１、Ｑ２はドレイン電
極Ｄを共通接続し、両端にそれぞれのソース電極Ｓが配
置され、各々のゲート電極ＧはコントロールＩＣに接続
されている。
【０００５】このパワーＭＯＳＦＥＴＱ１、Ｑ２は薄い
ゲート酸化膜を静電破壊から保護するためにゲート電極
とソース電極間に保護用の双方向ツェナーダイオードが
接続されている。
【０００６】充電時には両端に電源が接続され、リチュ
ウムイオン電池ＬｉＢに充電電流が矢印の方向に供給さ
れ充電を行う。リチュウムイオン電池ＬｉＢが過充電に
なるとコントロールＩＣで電圧の検出をして、パワーＭ
ＯＳＦＥＴＱ２のゲート電圧がＨ(ハイレベル)からＬ
（ローレベル）になり、パワーＭＯＳＦＥＴＱ２がオフ
して回路を遮断してリチュウムイオン電池ＬｉＢの保護
をする。
【０００７】放電時には両端は負荷に接続され、所定の
電圧までは携帯端末の動作を行う。しかしリチュウムイ
オン電池ＬｉＢが過放電となるとコントロールＩＣで電
圧を検知して、パワーＭＯＳＦＥＴＱ１のゲート電圧を
ＨからＬにしてパワーＭＯＳＦＥＴＱ１をオフして回路
を遮断してリチュウムイオン電池ＬｉＢの保護を行う。
【０００８】更に負荷ショート時あるいは過電流が流れ
た時はパワーＭＯＳＦＥＴＱ１、Ｑ２に大電流が流れ、
パワーＭＯＳＦＥＴＱ１、Ｑ２の両端電圧が急激に上昇
するので、この電圧をコントロールＩＣで検出して放電
時と同様にパワーＭＯＳＦＥＴＱ１をオフして回路を遮
断してリチュウムイオン電池ＬｉＢの保護を行う。しか
し保護回路が動作するまでの短期間に大電流が流れるた
め、パワーＭＯＳＦＥＴＱ１、Ｑ２に対してせん頭ドレ
イン電流の大電流化が要求される。
【０００９】上記の如く、バッテリマネジメント用とし
てドレイン共通の１チップデュアル型ＭＯＳＦＥＴは需
要が高まっている。
【００１０】図６に従来の1チップデュアル型ＭＯＳＦ
ＥＴの一例を示す。１チップデュアル型ＭＯＳＦＥＴは
２個のパワーＭＯＳＦＥＴを１チップに集積化して表面
にソース電極１１とゲートパッド電極１２を有し、裏面
全面には金属が蒸着されており、２個のパワーＭＯＳＦ
ＥＴに共通でドレイン電極（図示せず）を設けている。
各パワーＭＯＳＦＥＴはチップの中心線Ｙ−Ｙに対して
線対称に配置され、それぞれのゲートパッド電極１２は
独立してチップのコーナー部分に配置される。ゲートパ
ッド電極１２およびソース電極１１には、丸印で示すボ
ンディングワイヤが熱圧着される。
【００１１】図７に１個のパワーＭＯＳＦＥＴの詳細な
構造を示す。ゲートパッド電極１２の下に保護用のツェ
ナーダイオード１３（同心円の点線）が形成され、点線
の丸印で示すようにボンディングワイヤーで電極の取り
出しが行われる。実動作領域１６の中にパワーＭＯＳＦ
ＥＴを構成する多数のＭＯＳトランジスタのセル７が配
列されている。ソース電極１１は、実動作領域１６上の
各セル７のソース領域と接続して設けられる。ゲート連
結電極１７は各セル７のゲート電極と接続され且つ実動
作領域１６の周囲に配置されている。なお、ソース電極
１１には点線の丸印で示すようにボンディングワイヤが
熱厚着され、電極の取り出しを行う。
【００１２】図８に図６のＢ−Ｂ線の断面図を示す。
【００１３】実動作領域１６はその中にＭＯＳＦＥＴを
構成するトレンチ型のＭＯＳトランジスタのセル７が多
数個配列されている。ＮチャンネルのパワーＭＯＳＦＥ
Ｔにおいては、Ｎ+型の半導体基板１の上にＮ-型のエピ
タキシャル層からなるドレイン領域２を設け、その上に
Ｐ型のチャネル層３を設ける。チャネル層３からドレイ
ン領域２まで到達するトレンチ４を作り、トレンチ４の
内壁をゲート酸化膜５で被膜し、トレンチ４に充填され
たポリシリコンよりなるゲート電極６を設けて各セル７
を形成する。トレンチ４に隣接したチャネル層３表面に
はＮ+型のソース領域８が形成され、隣り合う２つのセ
ルのソース領域８間のチャネル層３表面にはＰ+型のボ
ディコンタクト領域９が形成される。さらにチャネル層
３にはソース領域８からトレンチ４に沿ってチャネル領
域（図示せず）が形成される。トレンチ４上は層間絶縁
膜１０で覆われている。
【００１４】ソース電極１１は層間絶縁膜１０を介して
実動作領域１６上に設けられ、ＭＯＳトランジスタのソ
ース領域８にコンタクトされている。ソース電極１１に
はボンディングワイヤ１７が熱圧着され、電極の取り出
しを行う。
【００１５】ドレイン電極１９は、半導体チップの裏面
に金等の裏張金属を設け、裏面電極とする。
【００１６】ゲートパッド電極１２は、実動作領域１６
の外側に配置される。ゲートパッド電極１２は、ソース
電極１１と同一工程にて形成された電極であり、ゲート
電極を延在してコンタクトさせる。ゲートパッド電極１
２直下には保護用のツェナーダイオード１３が設けら
れ、ツェナーダイオード１３の中心はゲートパッド電極
１２とコンタクトし、最外周は各セル７のソース電極１
１と連結される。ゲートパッド電極１２には、ボンディ
ングワイヤ１８が熱圧着され、電極の取り出しを行う。
【００１７】半導体チップ最外周となるドレイン領域２
には、高濃度領域であるアニュラー１４が幅約０．１６
ｍｍに設けられ、信頼性試験におけるリークを防いでい
る。
【００１８】従来の半導体装置の組立工程においては、
ウェハからダイシングして分離した半導体素子をリード
フレームに固着し、金型と樹脂注入によるトランスファ
ーモールドによって半導体素子を封止し、リードフレー
ムを切断して個々の半導体装置毎に分離する、という工
程が行われている。
【００１９】図９は上記した方法により製造したパワー
ＭＯＳＦＥＴを示す。図９（Ａ）は上面図であり、Ｃ−
Ｃ線の断面図を図９（Ｂ）に示す。
【００２０】リードフレームは、銅を素材とした打ち抜
きフレームであり、このフレームのヘッダー３１上に半
田あるいはＡｇペーストよりなるプリフォーム材３２で
パワーＭＯＳＦＥＴのベアチップ３３が固着される。パ
ワーＭＯＳＦＥＴのベアチップ３３の下面は金の裏張り
電極（図示せず）によりドレイン電極が形成され、上面
にはアルミニウム合金のスパッタによりゲート電極とソ
ース電極が形成される。更に、半田および導電材料との
抵抗を下げるためＡｕ等の金属多層膜をその上部に蒸着
する。フレームのドレイン端子３５はヘッダー３１と連
結されているので、ドレイン電極と直結され、ゲート電
極およびソース電極はボンディングワイヤ３４によりゲ
ート端子３６およびソース端子３７と電気的に接続され
る。
【００２１】ベアチップ３３およびフレームは金型およ
びトランスファーモールドで樹脂封止され、樹脂層３８
はパッケージ外形を構成する。フレームは、半田等によ
りプリント基板３９に実装される。
【００２２】
【発明が解決しようとする課題】上記の通り、このリチ
ュウムイオン電池の充放電のバッテリーマネージメント
を行う保護回路基板は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路装置はリチュウムイ
オン電池の容器内に内蔵されるために小型化が求めら
れ、チップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂ
ｏａｒｄ)技術が駆使され、小型化の要求に応えてき
た。
【００２３】しかし、かかる従来のＭＯＳＦＥＴでは、
基板に実装する場合、図９に示す如く、トランスファモ
ールド等でパッケージして実装するか、ベアチップを基
板に実装し、ソースおよびゲート電極をボンディングワ
イヤにより接続している。ベアチップやパッケージ品
は、実装面積がチップサイズよりも大きくなり、樹脂層
の厚みやボンディングワイヤの高さを必要とするため、
市場要求である小型化・薄型化には限界があった。
【００２４】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、表面に２組のソース電極及びゲートパッド
電極を有し、裏面に共通のドレイン電極を有する１チッ
プデュアル型ＭＯＳＦＥＴにおいて、前記ソース電極上
に設けられる複数のソースバンプ電極をチップの中心点
に対して点対称の位置に配置し、前記ゲート電極上に設
けられるゲートバンプ電極を前記チップの対角線上に配
置することを特徴とするものであり、１チップデュアル
型ＭＯＳＦＥＴをチップサイズで実装できるため小型化
・薄型化が実現するものである。
【００２５】
【発明の実施の形態】本発明の実施の形態を図１から図
４を参照して詳細に説明する。本発明の１チップデュア
ル型ＭＯＳＦＥＴは、２組のソース電極とゲートパッド
電極と、ドレイン電極と、ソースバンプ電極と、ゲート
バンプ電極とから構成される。
【００２６】図１に本発明の1チップデュアル型パワー
ＭＯＳＦＥＴの平面図を示す。尚、この図は電極層の平
面図である。
【００２７】１チップデュアル型ＭＯＳＦＥＴは２個の
パワーＭＯＳＦＥＴを１チップに集積化して表面にソー
ス電極１１とゲートパッド電極１２を有し、裏面全面に
は金属が蒸着されており、２個のパワーＭＯＳＦＥＴに
共通でドレイン電極（図示せず）を設けている。各パワ
ーＭＯＳＦＥＴはチップの中心点Ｘに対して点対称に配
置され、それぞれのゲートパッド電極１２は独立してチ
ップの対角線上のコーナー部分に配置される。
【００２８】ソースバンプ電極１１０は、ソース電極１
１上に複数個設けられた半田バンプである。その数はチ
ップサイズにも依るが、例えば６〜８個程度である。隣
接するソースバンプ電極１１０との間隔は０．２mm程度
以上が望ましい。
【００２９】ゲートバンプ電極１２０は、ゲートパッド
電極１２上に１個設け、ゲートバンプ電極１２０とソー
スバンプ電極１１０とはショート防止のため０．５mm以
上離間する。
【００３０】このＭＯＳＦＥＴをフェイスダウンでプリ
ント基板に実装する。つまり、１チップデュアル型ＭＯ
ＳＦＥＴをチップサイズで実装できるわけである。ここ
で、重要なことは、第１に、各バンプ電極の半田バンプ
を同一径とすることである。具体的には、本発明の実施
の形態では、直径０．１９mmであり、このサイズはコス
ト面で安価なスクリーンプリンティングにより半田バン
プを形成する最小の限界値である。各バンプ電極を同一
径にすることにより、半導体チップをフェイスダウンで
プリント基板に実装した場合にプリント基板と半導体チ
ップが傾かず、水平に実装できる。
【００３１】第２に、各バンプ電極をチップ中心点Ｘに
対して点対称に配置することである。これにより、チッ
プの向き（ゲートパッド電極１２の位置）に依らず実装
できるので、チップ認識の必要がなくなる。
【００３２】図２には、図１の電極層下層にある１個の
パワーＭＯＳＦＥＴの詳細な構造をトレンチ型ＭＯＳＦ
ＥＴを例に示す。
【００３３】実動作領域１６は、この中にパワーＭＯＳ
ＦＥＴを構成する多数のＭＯＳトランジスタのセル７が
多数配列されている。
【００３４】ソース電極１１は、Ａｌ等のスパッタによ
り実動作領域１６上に設けられ且つ各セル７のソース領
域と接続して設けられる。
【００３５】ゲートパッド電極１２は、ソース電極１１
と同一工程にて形成された電極であり、ゲート電極を延
在してコンタクトさせる。ゲートパッド電極１２の下に
は保護用のツェナーダイオードが設けられる。
【００３６】アニュラー１４は、実動作領域外のドレイ
ン領域に設けられた高濃度領域で、半導体チップの信頼
性試験におけるリークを防いでいる。
【００３７】図３には、図１のＡ−Ａ線の断面図を示
す。ＮチャンネルのパワーＭＯＳＦＥＴにおいては、Ｎ
+型の半導体基板１の上にＮ-型のエピタキシャル層から
なるドレイン領域２を設け、その上にＰ型のチャネル層
３を設ける。チャネル層３からドレイン領域２まで到達
するトレンチ４を作り、トレンチ４の内壁をゲート酸化
膜５被膜し、トレンチ４に充填されたポリシリコンより
なるゲート電極６を設けて各セル７を形成する。トレン
チ４に隣接したチャネル層３表面にはＮ+型のソース領
域８が形成され、隣り合う２つのセルのソース領域８間
のチャネル層３表面にはＰ+型のボディコンタクト領域
９が形成される。さらにチャネル層３にはソース領域８
からトレンチ４に沿ってチャネル領域（図示せず）が形
成される。トレンチ４上は層間絶縁膜１０で覆われてい
る。
【００３８】ソース電極１１は層間絶縁膜１０を介して
実動作領域１６上に設けられ、ＭＯＳトランジスタのソ
ース領域８にコンタクトされている。ソース電極１１に
は半田バンプが設けられ、ソースバンプ電極１１０とし
て電極の取り出しを行う。
【００３９】ゲートパッド電極１２は、実動作領域１６
の外側に配置される。ゲートパッド電極１２は、ソース
電極１１と同一工程にて形成された電極であり、ゲート
電極を延在してコンタクトさせる。ゲートパッド電極１
２直下には保護用のツェナーダイオード１３が設けら
れ、ツェナーダイオード１３の中心はゲートパッド電極
１２とコンタクトし、最外周は各セル７のソース電極１
１と連結される。ゲートパッド電極１２には、半田バン
プが設けられ、ゲートバンプ電極１２０として電極の取
り出しを行う。
【００４０】半導体チップ最外周となるドレイン領域２
には、高濃度領域であるアニュラー１４が幅約０．１６
ｍｍに設けられ、信頼性試験におけるリークを防いでい
る。
【００４１】ソースバンプ電極１１０は、ソース電極１
１とコンタクトする半田バンプである。ソース電極１１
上で酸化膜（図示せず）を介して設けた窒化膜１５にコ
ンタクト孔を設け、Ｔｉ/Ｎｉ/Ａｕ等により半田の下地
となる下地電極１００を設ける。半田を供給し、加熱し
て球状のソースバンプ電極１１０とする。
【００４２】ゲートバンプ電極１２０は、ソースバンプ
電極１１０と同様に設けた半田バンプであり、下地電極
１００を介してゲートパッド電極１２とコンタクトさせ
る。
【００４３】金属板１３０は、半導体基板裏面に裏張金
属を蒸着してドレイン電極１９を設け、Ｃｕ、Ｆｅ、Ａ
ｌ等のチップサイズよりも小さい金属片をウエファ上の
チップ配置の座標に合わせてドレイン電極１９上に貼り
付ける。この金属板１３０により、ドレイン抵抗を低減
できる。
【００４４】図４には上記のパワーＭＯＳＦＥＴを基板
に実装した側面図を示す。
【００４５】プリント基板３９のボンディングパッド４
０上に、半導体チップ３３をフェイスダウンで配置し、
各バンプ電極１１０、１２０とボンディングパッド４０
の位置あわせを行い、熱による半田リフローや、加圧状
態での超音波振動を用いて接着・接続する。これによ
り、半導体チップサイズ実装できるので、従来と比較し
て大幅にその実装面積を低減できる。具体的には本発明
の実施の形態では、従来品と比較して３０〜４０％の低
減となる。また、ボンディングワイヤの高さや樹脂層の
厚みが省けるので、薄型化も実現できる。
【００４６】更に、ソースバンプ電極１１０およびゲー
トバンプ電極１２０がチップ中心点に対して点対称に配
置されているので、チップを実装する向きに上下がなく
なり、実装する際のチップ認識を必要としない利点を有
する。
【００４７】尚、本発明の二次電池の充放電用保護回路
を説明する回路図は、図５と同様であるので、説明は省
略する。
【００４８】本発明の特徴は、半導体チップ表面に同一
径のソースバンプ電極およびゲートバンプ電極を設ける
ことにあり、各バンプ電極はチップの中心に対して点対
称に配置することである。
【００４９】この構造により、第１に、フェイスダウン
でプリント基板へ実装が可能となる。パッケージ品にし
たり、ボンディングワイヤによる接続が不要となるの
で、プリント基板への実装面積がチップサイズで実現で
き、具体的にはパッケージ品と比較して実装面積が３０
〜４０％と大幅に低減できる。また、実装面積だけでな
く、樹脂層の厚みやボンディングワイヤの高さが省ける
ので、市場要求である小型化、薄型化が可能となる。
【００５０】第２に、２つのＭＯＳＦＥＴのバンプ電極
をチップの中心に対して点対称に配置することで、チッ
プの向き（ゲートパッド電極１２の位置）に依らず実装
できるので、チップ認識の必要が無くなる。
【００５１】第３に、パッケージ品と比較してトランス
ファーモールド等の技術が不要となるのでコストが低減
できる。更にパッケージの抵抗も無くなるので、オン抵
抗の上昇の抑制に寄与できる。
【００５２】第４に、半田バンプの直径は全て同一径で
あるので、フェイスダウンで実装した場合、プリント基
板に対して半導体チップが傾かず、水平に実装できる。
【００５３】第５に、半導体チップ裏面にはＣｕ、Ｆ
ｅ、Ａｌ等の金属板をチップサイズより小さく貼り付け
ることにより、ダイシング時の半導体チップおよびブレ
ードに与える悪影響を低減できる。
【００５４】
【発明の効果】本発明に依れば、第１に、１チップデュ
アル型ＭＯＳＦＥＴをフェイスダウンでプリント基板に
実装できることにある。パッケージやボンディングワイ
ヤを使用しないでプリント基板に実装できるため、市場
要求である小型化、薄型化が可能となる。具体的には、
パッケージ品と比較して実装面積が３０〜４０％低減で
きる。
【００５５】第２に、２つのＭＯＳＦＥＴの電極をチッ
プの中心に対して点対称に配置することにある。これに
より、チップを向きに依らず実装できるので、チップ認
識の必要が無くなる。
【００５６】第３に、半田バンプの直径は全て同一径で
あるので、実装時に基板に対して半導体チップが傾か
ず、水平に実装できる。
【００５７】第４に、パッケージ品と比較してトランス
ファーモールド等の技術が不要となるのでコストが低減
できる。更にパッケージの抵抗が無くなるため、オン抵
抗上昇の抑制に寄与できる。
【００５８】第５に、半導体チップ裏面に貼り付けた金
属板はチップサイズより小さく設けられるため、ダイシ
ング時にチップおよびブレードに与える悪影響を抑制で
きる。
【図面の簡単な説明】
【図１】本発明のＭＯＳＦＥＴを説明する平面図であ
る。
【図２】本発明のＭＯＳＦＥＴを説明する平面図であ
る。
【図３】本発明のＭＯＳＦＥＴを説明する断面図であ
る。
【図４】本発明のＭＯＳＦＥＴを説明する側面図であ
る。
【図５】従来および本発明の二次電池の充放電用保護回
路を説明する回路図である。
【図６】従来のＭＯＳＦＥＴを説明する平面図である。
【図７】従来のＭＯＳＦＥＴを説明する平面図である。
【図８】従来のＭＯＳＦＥＴを説明する断面図である。
【図９】従来のＭＯＳＦＥＴを説明する（Ａ）平面図、
（Ｂ）断面図である。
フロントページの続き (72)発明者 吉村 充弘 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 有山 詔 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 五十嵐 保裕 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 江藤 弘樹 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】表面に２組のソース電極及びゲートパッド
    電極を有し、裏面に共通のドレイン電極を有する１チッ
    プデュアル型ＭＯＳＦＥＴにおいて、 前記ソース電極上に設けられる複数のソースバンプ電極
    をチップの中心点に対して点対称の位置に配置し、前記
    ゲート電極上に設けられるゲートバンプ電極を前記チッ
    プの対角線上に配置することを特徴とする１チップデュ
    アル型絶縁ゲート型半導体装置。
  2. 【請求項２】前記ドレイン電極には、チップサイズより
    も小さい金属板を設けることを特徴とする請求項１に記
    載の１チップデュアル型絶縁ゲート型半導体装置。
  3. 【請求項３】前記バンプ電極はすべて同一径であること
    を特徴とする請求項１に記載の１チップデュアル型絶縁
    ゲート型半導体装置。
  4. 【請求項４】前記チップは、プリント基板にフェイスダ
    ウンで実装されることを特徴とする請求項１に記載の１
    チップデュアル型絶縁ゲート型半導体装置。
  5. 【請求項５】前記ソースバンプ電極は前記ゲートバンプ
    電極より多く設けることを特徴とする請求項１に記載の
    １チップデュアル型絶縁ゲート型半導体装置。
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