KR20170082460A - 반도체 장치 및 이를 사용하는 휴대기기 - Google Patents

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chip
frame
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마사미치 야나기다
마사시 코야노
노부요시 마츠우라
히로키 아라이
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유비크 세미컨덕터 코프.
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Abstract

패키지 사이즈의 소형화 또는 박형화를 구현하고 MOSFET의 특성을 유지하면서 온 저항값을 감소하는 반도체 장치 및 이를 사용하는 휴대기기을 제공한다. 반도체 칩(10)의 게이트 전극(26, 28)은 패키지(2)의 길이방향(지면의 X축 방향)의 2개의 측면(2A, 2B) 근처에 배치되고, 게이트 전극(26, 28)과 플립 칩 실장되는 게이트 단자(13, 14)는 패키지(2)의 길이방향으로 연장되며 2개의 측면(2A, 2B)으로부터 외부로 도출된다. 이러한 구조에 따라, 반도체 칩의 사이즈는 패키지 사이즈에 대하여 최대화할 수 있고 모듈로서의 소자 특성을 고성능화할 수 있다.

Description

반도체 장치 및 이를 사용하는 휴대기기{SEMICONDUCTOR DEVICE AND PORTABLE APPARATUS USING THE SAME}
본 발명은 복수의 칩이 내장된 패키지에 관한 것으로, 플립 칩 실장을 이용함으로써 온 저항값을 감소시키면서 패키지 사이즈의 소형화 또는 박형화를 구현하는 반도체 장치 및 이를 사용하는 휴대기기에 관한 것이다.
종래의 충전 보호장치에 사용되는 반도체 장치로서, 도 6에 도시된 구조가 알려져 있다. 도면에 도시된 바와 같이, 수지 패키지(101)에는 충전 제어용 스위치인 FET(102)(이하, "충전용 FET(102)"라고 함), 방전 제어용 스위치인 FET(103)(이하, "방전용 FET(103)"라고 함) 및 보호IC(104)가 내장되어 있다. 점선(105)으로 도시되는 라인은 수지 패키지(101)의 외주 라인이고, 하나의 패키지 구조를 구현된다.
충전용FET(102)의 드레인 전극은 리드 프레임(106)의 이너 리드(107)에 실버 페이스트를 통해 고착된다. 그리고, 충전용FET(102)의 소스 전극(108) 및 게이트 전극(109)은 와이어(110)에 의해 리드 프레임(106)의 이너 리드(107)와 전기적으로 연결된다.
방전용 FET(103) 및 보호IC(104)도 충전용FET(102)와 마찬가지로, 리드 프레임(106) 상에 고착되며 와이어(110)에 의해 이너 리드(107)와 전기적으로 연결된다(예를 들어, 특허문헌 1 참조).
또한, 종래 복수의 파워 MOSFET가 내장된 반도체 장치로서, 도 7에 도시된 구조가 알려져 있다. 도면에 도시된 바와 같이, 2개의 MOSFET(121, 122)는 리드 프레임의 탑재부(123) 상면에 고착되고, 탑재부(123)는 패키지(124)의 일측면 측으로부터 4개의 드레인 전극(125)으로서 외부로 도출된다. 또한, 리드 프레임에는 탑재부(123)와 이격되는 게이트 단자(126, 127) 및 소스 단자(128, 129)가 형성되어 있고, 드레인 전극(125)이 도출되는 패키지(124) 측면과 반대측의 측면으로부터 각각 외부로 도출된다.
MOSFET(121)의 소스 전극(130)과 소스 단자(128)는 3개의 본딩 와이어(131)에 의해 전기적으로 연결되고, MOSFET(122)의 소스 전극(132)과 소스 단자(129)는 3개의 본딩 와이어(133)에 의해 전기적으로 연결된다. 도면에 도시된 바와 같이, 소스 전극(130, 132)에 대해 각각 복수의 본딩 와이어(131, 133)을 사용함으로써 대전류화를 구현한다(예를 들어, 특허문헌 2 참조).
또한, 종래의 MOSFET가 내장된 반도체 장치로서, 도 8에 도시된 구조가 알려져 있다. 도면에 도시된 바와 같이, 파워 MOSFET가 형성된 실리콘 칩(141)의 주면에는 소스 패드(소스 전극)(142)와 게이트 패드(게이트 전극)(143)가 형성되어 있고, 그 배면에는 드레인 패드(미도시)가 형성되어 있다. 그리고, 실리콘 칩(141)은 Ag 페이스트를 통해 다이 패드부(144)의 상면에 접합되고 다이 패드부(144)와 연결되는 4개의 드레인용 리드(145)가 수지 패키지(146)의 일측면 측으로부터 외부로 도출된다.
실리콘 칩(141)의 소스 패드(142)와 소스용 리드(148)는 Al 리본(147)에 의해 전기적으로 연결되고, 온 저항값을 감소시킨다. 그리고, 3개의 소스용 리드(148)는 리드(145)가 도출되는 측면과 반대측의 수지 패키지(146)의 측면 측으로부터 외부로 도출된다. 실리콘 칩(141)의 게이트 패드(143)와 리드 프레임은 Al 와이어(149)에 의해 전기적으로 연결되고, 게이트용 리드(150)가 수지 패키지(146)의 일측면 측으로부터 외부로 도출된다(예를 들어, 특허문헌 3 참조).
일본특허공개2010-11736호 공보 일본특허공개2009-38138호 공보 일본특허공개2013-16837호 공보
최근, 휴대폰 또는 스마트폰 등의 휴대기기의 소형화 또는 박형화에 따라, 그 내부에 사용되는 전자부품의 소형화 또는 박형화도 요구되고 있다. 따라서, 전자부품의 대전류화에 대응하면서 온 저항값의 감소 또는 패키지 사이즈의 소형화 또는 박형화를 구현하는 필요가 있다.
도 6에 도시된 반도체 장치는 리튬이온 전지 등의 2차 전지의 보호장치에 사용된다. 그리고, 충전용FET(102), 방전용 FET(103) 및 보호IC(104)는 리드 프레임(106)의 상면에 나란히 배열되고 하나의 패키지화가 이루게 되나 칩간의 적층 구조를 사용하지 않고 그 이상의 수지 패키지의 소형화를 구현하기 것이 어렵다는 문제가 있다.
또한, 도 6에 도시된 반도체 장치는 대전류가 흐르는 충전용FET(102)의 소스 전극(108) 또는 방전용 FET(103)의 소스 전극(111)에 대해 와이어(110)가 연결되는 구조이기 때문에 온 저항값을 감소하는 것이 어렵다는 문제가 있다.
여기서, 도 7 및 도 8에 도시된 반도체 장치는 IC칩이 내장되어 있지 않지만, 도 7에 도시된 바와 같이 대전류화에 대응하기 위하여 복수의 굵은 본딩 와이어(131, 133)를 사용하는 구조가 알려져 있다. 한편, 복수의 굵은 본딩 와이어(131, 133)를 사용하는 구조는 온 저항값을 감소하는 것이 어렵고, 도 8에 도시된 바와 같이 Al 리본(147)을 사용함으로써 대전류화에 대응하면서 온 저항값 또는 연결 저항값을 감소하는 구조도 알려져 있다.
상술한 바와 같이, 도 6에 도시된 반도체 장치는 Al 리본을 이용함으로써 대전류화에 대응되고 온 저항값도 낮출 수 있지만, Al 리본은 대전류화 등에 대응하기 위하여 일반적으로 소스 전극(108, 111)의 거의 전체면을 걸쳐 고착되는 구조를 가진다. 이러한 구조에 따라, 충전용FET(102) 및 방전용 FET(103)의 상면에 보호IC(104)를 적층시키는 것은 공간적인 관점에서 어렵고, Al 리본을 사용하는 구조는 수지 패키지의 소형화를 이루는 것이 어렵다는 문제가 있다.
또한, 상기 휴대기기의 박형화에 따라 상기 휴대기기의 패키지 내에 수용되는 회로기판, 예를 들어 리튬이온 전지 등의 2차 전지의 충방전의 배터리 관리를 수행하는 보호회로기판의 사이즈는 상기 휴대기기의 두께에 의해 제한된다. 따라서, 상기 보호회로기판 상에 실장되는 전자부품의 사이즈도 제한을 받게 되며, 상기 사이즈의 제한 내에서 소자 특성을 최대화하고 상기 온 저항값을 낮추기 위하여, 반도체 칩의 전극의 레이아웃 또는 프레임의 레이아웃도 연구해야 한다.
본 발명은 상술한 문제를 감안하여 제출된 것으로, 하나의 패키지 내에 복수의 칩을 내장하는 구조에 있어서 플립 칩 실장을 사용하여 온 저항값을 감소하면서 패키지 사이즈의 소형화 또는 박형화를 구현하는 반도체 장치 및 이를 사용하는 휴대기기를 제공한다.
본 발명의 반도체 장치는 프레임과, 그의 한 주면이 상기 프레임 상에 플립 칩 실장되는 반도체 칩과, 상기 반도체 칩의 상기 한 주면과 대향하는 다른 한 주면에 적층되어 고착되는 IC칩과, 상기 반도체 칩과 상기 IC칩을 전기적으로 연결하는 금속 와이어 및 상기 프레임, 상기 반도체 칩, 상기 IC칩과 상기 금속 와이어를 밀봉하는 패키지를 구비하고, 상기 패키지는 그 길이방향에서 대향하는 2개의 측면을 가지고 있으며, 상기 반도체 칩에는 제1 트랜지스터와 제2 트랜지스터가 형성되어 있고, 상기 한 주면측에 형성된 상기 제1 트랜지스터의 게이트 전극은 상기 패키지의 상기 한 측면 측에 배치되어 있는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 트랜지스터의 게이트 전극이 플립 칩 실장된 상기 프레임은 상기 길이방향으로 연장되고 상기 패키지의 한 측면으로부터 노출되며, 상기 제2 트랜지스터의 게이트 전극이 플립 칩 실장된 상기 프레임은 상기 길이방향으로 연장되고 상기 패키지의 다른 한 측면으로부터 노출되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 트랜지스터의 게이트 전극과 전기적으로 연결하는 상기 금속 와이어는 상기 제1 트랜지스터의 게이트 전극과 상기 패키지의 한 측면 사이의 상기 프레임과 연결되고, 상기 제2 트랜지스터의 게이트 전극과 전기적으로 연결하는 상기 금속 와이어는 상기 제2 트랜지스터의 게이트 전극과 상기 패키지의 다른 한 측면 사이의 상기 프레임과 연결되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 반도체 칩은 상기 한 주면측에 형성된 상기 제1 트랜지스터의 소스 전극, 상기 한 주면측에 형성된 상기 제2 트랜지스터의 소스 전극 및 상기 다른 한 주면측에 형성된 상기 제1 및 제2 트랜지스터의 공통의 드레인 전극을 구비하고, 상기 제1 트랜지스터의 소스 전극이 플립 칩 실장된 상기 프레임은 상기 패키지의 한 측면으로부터 노출되며, 상기 제2 트랜지스터의 소스 전극이 플립 칩 실장된 상기 프레임은 상기 패키지의 다른 한 측면으로부터 노출되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 트랜지스터의 상기 게이트 전극과 상기 반도체 칩의 길이방향에 나란하게 배치되는 상기 제1 트랜지스터의 소스 전극 및 상기 제2 트랜지스터의 상기 게이트 전극과 상기 반도체 칩의 길이방향에 나란하게 배치되는 상기 제2 트랜지스터의 소스 전극을 구비하고, 상기 제1 트랜지스터의 상기 게이트 전극 및 소스 전극과 상기 제2 트랜지스터의 상기 게이트 전극 및 상기 소스 전극은 상기 반도체 칩의 중심점에 대하여 회전 대칭하게 배치되는 것을 특징으로 한다.
또한, 본 발명에 따른 휴대기기는 상기 반도체 장치의 패키지가 휴대기기의 2차 전지의 보호회로기판 상에 실장되고, 상기 패키지의 길이방향이 상기 보호회로기판의 길이방향을 따라 배설되며, 상기 보호회로기판의 너비방향이 상기 휴대기기의 케이스의 두께방향을 따라 배설되는 것을 특징으로 한다.
본 발명의 반도체 장치에서, 프레임 상에 반도체 칩이 플립 칩 실장되어 있고, 반도체 칩의 상면에 반도체 칩을 제어하는 IC칩이 적층되어 있다. 반도체 칩과 IC칩은 금속 와이어에 의해 전기적으로 연결된다. 그리고, 반도체 칩의 2개의 게이트 전극은 패키지의 길이방향을 따라 대향하는 측면 근처에 배설되고, 상기 게이트 전극과 플립 칩 실장된 프레임은 패키지의 상기 2개의 측면으로부터 노출된다. 이러한 구조에 따라, 반도체 칩 사이즈는 패키지 사이즈에 대해 최대화할 수 있고, 모듈로서의 소자 특성을 고성능화할 수 있다.
또한, 본 발명의 반도체 장치에서 반도체 칩의 2개의 게이트 전극은 패키지의 상기 2개의 측면 측에 배치되어 있고, 상기 게이트 전극과 플립 칩 실장된 프레임은 패키지의 길이방향으로 연장된다. 그리고, 상기 금속 와이어가 길이방향으로 연장하는 프레임 상에 연결됨으로써 반도체 칩의 사이즈가 패키지의 너비방향에 대해 최대화될 수 있다.
또한, 본 발명의 반도체 장치에서 반도체 칩의 사이즈는 패키지 사이즈에 대해 최대화 할 수 있다.
또한, 본 발명의 반도체 장치에서 반도체 칩에 2개의 MOSFET가 형성되어 있고, 각 소스 전극과 게이트 전극이 반도체 칩의 중심점에 대하여 회전 대칭하게 배치된다. 이러한 구조에 따라, 반도체 칩은 프레임에 대하여 정확한 위치에서 180° 회전한 상태로 실장된 경우에도 동작하고, 실장 오류에 따른 수율이 개선된다.
또한, 본 발명의 휴대기기에서 소형화된 상기 패키지가 박형화된 케이스 내에 수용되는 2차 전지의 보호회로기판에 대해 실장된다. 이러한 구조에 따라, 소모 전력을 줄이고 장기간 사용할 수 있는 휴대기기를 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 반도체 장치의 내부 구조를 설명하는 평면도이다.
도 2는 본 발명의 일 실시형태에 따른 반도체 장치에 내장되는 반도체 칩을 설명하는 것으로, (A)는 평면도이고, (B)는 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 반도체 장치의 내부 구조를 설명하는 것으로, (A)는 단면도이고, (B)는 단면도이다.
도 4의 (A)는 본 발명의 일 실시형태의 반도체 장치의 내부 구조를 설명하는 평면도이고, (B)는 반도체 장치에 내장되는 반도체 칩을 설명하는 평면도이며, (C)는 반도체 장치에 사용되는 프레임을 설명하는 평면도이다.
도 5는 본 발명의 일 실시형태에 따른 반도체 장치를 사용하는 휴대기기을 설명하는 도면으로서, (A)는 휴대기기의 케이스를 설명하는 사시도이고, (B)는 회로도이며, (C)는 휴대기기의 2차 전지의 보호회로기판을 설명하는 평면도이고, (D)는 휴대기기의 2차 전지의 보호회로기판을 설명하는 평면도이다.
도 6은 종래의 반도체 장치의 내부 구조를 설명하는 평면도이다.
도 7은 종래의 반도체 장치의 내부 구조를 설명하는 평면도이다.
도 8은 종래의 반도체 장치의 내부 구조를 설명하는 평면도이다.
이하, 도면을 기반으로 본 발명의 일 실시형태에 따른 반도체 장치를 상세하게 설명하기로 한다. 또한, 일 실시형태에 대한 설명에 있어서 동일한 부재는 원칙상 동일한 부호를 사용하고, 중복되는 설명은 생략한다.
도 1은 반도체 장치의 패키지의 내부 구조를 설명하는 평면도이다. 도 2(A)는 반도체 장치에 내장되는 반도체 칩을 설명하는 평면도이고, 도 2(B)는 도 2(A)에 도시된 반도체 칩의 B-B선 방향의 부분 단면도이다. 도 3(A)는 도 1에 도시된 반도체 장치의 A-A선 방향의 단면을 설명하는 단면도이고, 도 3(B)는 도 1에 도시된 반도체 장치의 A-A선 방향의 단면으로서, 변형예을 설명하는 단면도이다.
도 1에 도시된 바와 같이, 본 실시형태의 반도체 장치(1)는 점선으로 표시한 패키지(2)의 2개의 측면(2A, 2B)으로부터 외부로 6개의 핀의 리드(3, 4, 5, 6, 7, 8)가 도출되는 구조를 가진다. 그리고, 패키지(2)의 사이즈는 예를 들어 지면의 X축 방향(패키지의 길이방향)의 폭이 5mm이고, 지면의 Y축 방향(패키지의 너비방향)의 폭이 2mm이다. 또한, 본 실시형태에서 반도체 장치(1)는 6개의 핀 구조로 설명하나 이에 한정되는 것이 아니고, 8개의 핀 구조 등으로 적절하게 설계 변경될 수 있다. 또한, 패키지 사이즈도 적절하게 설계 변경될 수 있다.
프레임(9)은 Cu 또는 Fe-Ni 합금 등의 금속으로 이루어지고, 그 표면에 대해 Ni-Pd-Au 등의 도금이 실시된다. 프레임(9)은 반도체 칩(10)의 소스 전극(25, 27)(도 2(A)를 참조)과 플립 칩 실장되는 소스 단자(11, 12)와, 반도체 칩(10)의 게이트 전극(26, 28)(도 2(A)를 참조)과 플립 칩 실장되는 게이트 단자(13, 14)와, IC칩(15)의 전극 패드(미도시)와 금속 와이어(21, 22)에 의해 연결되는 전원 단자로서의 VDD단자(16) 및 VM단자(17)를 구비한다.
소스 단자(11, 12)는 패키지(2)의 중앙 영역에서 지면의 Y축 방향을 따라 분할되며, 각각 지면의 X축 방향으로 연장된다. 소스 단자(11, 12)는 반도체 칩(10)의 소스 전극(25, 27)(도 2(A)를 참조)과 플립 칩 실장되며, 반도체 칩(10)의 대부분이 고착되어 다이 패드로서의 역할도 발휘한다.
그리고, 소스 단자(11, 12)의 패키지(2)의 2개의 측면(2A, 2B)으로부터 외부로 도출되는 부분은 소스 전극용 리드(4, 7)로 사용된다. 도시된 바와 같이, 리드(4, 7)의 폭이 넓게 형성됨으로써 배선 부분의 온 저항값이 감소되고, 대전류에도 대응할 수 있게 된다.
게이트 단자(13, 14)는 패키지(2)의 지면의 좌측 상부 또는 지면의 우측 상부로부터 각각 지면의 X축 방향으로 연장된다. 게이트 단자(13, 14)는 반도체 칩(10)의 게이트 전극(26, 28)(도 2(A)를 참조)과 플립 칩 실장된다. 그리고, 게이트 단자(13, 14)의 패키지(2)의 2개의 측면(2A, 2B)으로부터 외부로 도출되는 부분은 게이트용 리드(3, 6)로 사용된다.
도면에 도시된 바와 같이, 게이트 단자(13, 14)는 지면의 X축 방향으로 직선형상으로 연장되며, 패키지(2)의 2개의 측면(2A, 2B)으로부터 도출된다. 그리고, 금속 와이어(18, 19)는 IC칩(15)의 전극 패드로부터 대략 지면의 X축 방향으로 연장되고, 반도체 칩(10)의 단부와 측면(2A, 2B) 사이의 게이트 단자(13, 14)와 전기적으로 연결된다.
이러한 구조에 따라, 게이트 단자(13, 14) 및 게이트용 리드(3, 6)는 반도체 칩(10)의 단부보다 지면의 Y축 방향의 외측으로 연장되는 공간을 고려할 필요가 없다. 그리고, 지면의 Y축 방향에서 반도체 칩(10)의 폭은 패키지(2)의 폭에 대하여 최대한 확장될 수 있으며, 칩 사이즈의 축소화로 인한 반도체 칩(10)의 소자 특성의 악화를 방지할 수 있다. 다시 말해서, 반도체 칩(10)의 소자 특성은 패키지(2)의 사이즈에 대하여 최대한 고성능화될 수 있다.
또한, 리드(3~8)가 패키지(2)의 2개의 측면(2A, 2B)으로부터 도출되는 구조를 가지고 있으므로, 금속 와이어(20, 21, 22)도 IC칩(15)의 전극 패드로부터 대략 지면의 X축 방향으로 연장된다. 도면에 도시된 바와 같이, IC칩(15)과 반도체 칩(10)을 전기적으로 연결하는 금속 와이어(18~22)는 대략 알파벳 X자형으로 배설된다. 그리고, 금속 와이어(18~22) 사이는 교차되지 않으면서 패키지(2)의 박형화가 구현된다.
도 2(A)에 도시된 바와 같이, 반도체 칩(10)에는 예를 들어 2개의 N채널형 MOSFET(23, 24)가 형성되어 있고, 그 주면에는 각각 소스 전극(25, 27)과 게이트 전극(26, 28)이 형성되어 있다. 예를 들어, MOSFET(23, 24)는 지면의 좌우방향으로 구분되어 배치되고, MOSFET(23)의 게이트 전극(26)은 반도체 칩(10)의 지면의 우측 상단부 근처에 배치되며, MOSFET(24)의 게이트 전극(28)은 반도체 칩(10)의 지면의 좌측 상단부 근처에 배치된다.
도 1에 따라 설명된 바와 같이, 반도체 칩(10)은 프레임(9)(도 1을 참조)에 대하여 플립 칩 실장되나, 게이트 전극(26, 28)은 반도체 칩(10)의 지면의 X축 방향의 양단부 근처에 배치됨으로써 게이트용 리드(3, 6)(도 1을 참조)가 패키지(2)(도 1을 참조)의 2개의 측면(2A, 2B)(도 1을 참조)으로부터 외부로 도출되는 구조가 구현된다.
상기 리드의 배치에 따라 지면의 Y축 방향에서 반도체 칩(10)은 폭 넓게 형성됨으로써 소스 전극(25, 27)도 폭 넓게 형성되고, 반도체 칩(10)에 형성되는 셀(cell)도 많이 형성된다. 그리고, 2차 전지용 보호회로기판은 스마트폰 등의 휴대기기 내의 좁은 공간에 배치되기 때문에 그 사이즈가 제한되나 그 보호회로기판에 대하여 MOSFET(23, 24)의 사이즈를 가능한 한 크게함으로써 모듈로서의 특성을 고성능화할 수 있다.
또한, 각 MOSFET(23, 24)에서 게이트 전극(26, 28)과 반도체 칩(10)의 측면(10A, 10B)까지의 이격거리(a)는 게이트 전극(26, 28)과 소스 전극(25, 27)까지의 이격거리(b)보다 짧다.
이러한 구조에 따라, 반도체 칩(10)이 프레임(9)에 필립 칩 실장될 때, 게이트 전극(26, 28)과 소스 전극(25, 27)은 솔더에 의해 단락되기 어려운 구조를 가진다. 나아가, 게이트 전극(26, 28)을 가능한 한 반도체 칩(10)의 측면(10A, 10B) 근처에 배치함으로써, 소스 전극(25, 27)이 크게 배치되고, 배선에서의 온 저항값이 감소되어 대전류에 대응할 수 있다.
마찬가지로, 게이트 전극(26, 28)과 반도체 칩(10)의 측면(10C)까지의 이격거리(c)는 소스 전극(25, 27)간의 이격거리(d)보다 짧아진다. 이러한 구조에 따라, 지면의 X축 방향에서 소스 전극(25, 27) 사이는 솔더에 의해 단락되기 어려운 구조를 가진다. 한편, 지면의 Y축 방향에서 소스 전극(25, 27)은 크게 배치되고 배선에서의 온 저항값이 감소되어 대전류에 대응할 수 있다.
또한, 도면에 도시된 바와 같이 소스 전극(25, 27) 및 게이트 전극(26, 28)은 그 코너부가 곡면형상으로 형성된다. 상술한 바와 같이, 반도체 칩(10)은 프레임(9)에 플립 칩 실장되나 솔더가 상기 전극(25~28)의 코너부에 응력 집중되기 어려운 구조를 가져 솔더에 균열이 생기는 등 실장 불량을 초래하기 어려운 구조가 구현된다.
도 2(B)에 도시된 바와 같이, 반도체 칩(10) 예를 들어 N형의 반도체 기판(29) 상에 N형의 에피택셜층(30)이 적층되어 있고, 반도체 기판(29) 및 에피택셜층(30)에는 2개의 MOSFET(23, 24)가 형성되어 있다. MOSFET(23, 24)는 반도체 칩(10)의 중앙영역에서 일정한 거리를 이격하여 형성됨으로써 전기적으로 분리되고, 반도체 기판(29)의 배면측에 공통의 드레인 전극(31)이 형성되어 있다.
드레인 전극(31)은 Al 또는 Al합금을 주체로 하는 금속층이 적층구조로 형성되는데, 예를 들어 10㎛~20㎛정도의 두께를 가지고 있고 그 막 두께를 두껍게 함으로써 배선에서의 온 저항값이 감소되어 대전류에 대응할 수 있다. 그리고, 드레인 전극(31)을 공통화함으로써 전류 경로를 짧게 할 수 있고 고집적화에 의해 동작 영역도 증가시킬 수 있다.
에피택셜층(30)에는 복수의 P형의 백 게이트 영역(32)이 형성되어 있고, 백 게이트 영역(32)에 대하여 N형의 소스 영역(33), 트랜치(trench)를 거친 게이트 전극(34), 게이트 전극 산화막(35)이 형성되어 있다. 에피택셜층(30)에는 상기 구성의 복수의 셀 영역이 형성되어 있다. 그리고, 에피택셜층(30)의 상면에는 절연층으로서 예를 들어 TEOS막(36), SiN막(37), PI막(38)이 형성되어 있다.
또한, 에피택셜층(30)의 상면에는 Al 또는 Al합금 등의 금속층으로 형성되는 소스 전극(25, 27) 및 게이트 전극(26, 28)(미도시)이 형성되어 있다. 도 2(A)에 도시된 바와 같이, 상기 절연층은 부분적으로 개구되고 소스 전극(25, 27) 및 게이트 전극(26, 28)(미도시)이 반도체 칩(10)의 주면측으로 노출된다. 그리고, 노출된 소스 전극(25, 27) 및 게이트 전극(26, 28)(미도시)을 피복하도록 UBM(39)이 형성된다. UBM(39)은 예를 들어 Ni-Pd-Au층이다.
도 3(A)에 도시된 바와 같이, 절연층(40)은 프레임(9)을 피복하도록 도포되고, 개구부(41, 42)는 식각에 의해 절연층(40)에 형성된다. 개구부(41, 42)는 반도체 칩(10)의 소스 전극(25, 27)에 대응하게 배치되고, 개구부(41, 42)의 형상은 소스 전극(25, 27)의 형상과 유사하다. 구체적으로, 도 2(A)에 도시된 바와 같이 소스 전극(25, 27)의 형상은 대략 알파벳 L자형을 나타내고, 개구부(41, 42)의 형상도 대략 알파벳 L자형을 나타낸다.
도시된 바와 같이, 개구부(41, 42)의 개구 폭(e)은 소스 전극(25, 27)의 폭(f)보다 약간 넓은 형상을 나타낸다. 그리고, 개구부(41, 42)의 소스 단자(11, 12) 상면에 솔더 페이스트가 스크린 인쇄되고, 반도체 칩(10)이 플립 칩 실장됨으로써 리플로우 공정이 실시된다. 또한, 솔더 페이스트를 대체하여 실버 페이스트를 사용할 수도 있다.
상기 개구 폭(e)이 전극 폭(f)보다 넓어짐으로써, 솔더(43, 44)의 경화 형상은 프레임(9) 측의 폭이 넓어지고, 반도체 칩(10)이 프레임(9) 상에 안정된 상태로 고착된다. 그리고, 솔더(43, 44)가 안정된 형상으로 경화됨으로써 응력 집중에 의한 크랙이 솔더(43, 44)에 발생되는 것이 억제되어 연결 불량의 발생이 방지된다.
또한, 도시되지 않았으나 절연층(40)에는 게이트 전극(26, 28)에 대응한 개구부도 형성되고, 그 개구 형상도 게이트 전극(26, 28)의 형상과 유사하는데 약간 게이트 전극(26, 28)보다 큰 형상을 나타낸다.
IC칩(15)은 반도체 칩(10)의 드레인 전극(31) 상면에 절연성 접착필름(45)을 거쳐 고착된다. IC칩(15)과 반도체 칩(10)은 절연성 접착필름(45)에 의해 전기적으로 절연된다. 그리고, IC칩(15)의 전극 패드(미도시)와 소스 단자(11)는 금속 와이어(20)를 거쳐 전기적으로 연결된다. 또한, 반도체 칩(10)의 드레인 전극(31)은 노출된 상태이지만, 금속 와이어(20)는 드레인 전극(31)과 접촉하지 않도록 형성된다.
패키지(2) 예를 들어 에폭시계의 밀봉수지 등에 의해 프레임(9), 반도체 칩(10), IC칩(15), 금속 와이어(20) 등을 밀봉한다. 도시된 바와 같이, 소스 단자(11, 12)는 패키지(2)의 배면측으로부터 노출되고, 소스 전극용 리드(4, 7)는 패키지(2)의 측면(2A, 2B)으로부터 외부로 도출된다.
상술한 바와 같이, 반도체 칩(10)에서 주전류가 흐르는 소스 전극(25, 27)은 프레임(9)에 대하여 플립 칩 실장되고, 마찬가지로 주전류가 흐르는 드레인 전극(31)은 금속층의 막 두께를 두껍게 함으로써 각각 온 저항값의 감소한다. 또한, IC칩(15)은 반도체 칩(10)의 제어IC이고, 반도체 칩(10)과 IC칩(15) 사이에는 소전류가 흐른다. 따라서, 특히 온 저항값을 고려할 필요가 적고 금속 와이어(18~22)가 사용된다.
이러한 구조에 따라, 반도체 장치(1)에서 금속 리본을 사용하지 않고 온 저항값이 감소되어 발열량의 감소에 따른 대전류화 또는 소모 전력의 감소도 구현된다. 또한, 금속 리본을 사용하지 않는 구조로 함으로써, 패키지 사이즈의 소형화도 구현된다.
도 3(B)는 도 3(A)에 도시된 구조의 변형예를 나타낸다. 도시된 바와 같이, 절연성 접착필름(45)은 반도체 칩(10)의 드레인 전극(31)의 전체면을 피복하고, 절연성 접착필름(45) 상면에 IC칩(15)이 고착된다. 그리고, IC칩(15)의 전극 패드(미도시)와 소스 단자(11)는 금속 와이어(20)에 의해 전기적으로 연결된다.
이때, 금속 와이어(20)는 IC칩(15)의 전극 패드 상에 볼 본딩된 후, 절연성 접착필름(45) 상면에서 한번 절곡되어 소스 단자(11) 상면에 스티치 본딩된다. 이러한 구조에 따라, 금속 와이어(20)의 와이어 루프 높이를 낮출 수 있어 패키지(2)의 박막화가 구현된다. 그리고, 금속 와이어(20)는 절연성 접착필름(45)과 접촉하나 절연성 접착필름(45) 근처에 위치하여 소스 전극(25)과 드레인 전극(31)이 단락되지 않는다.
특히, 2차 전지의 보호회로기판 상에 실장되는 패키지(2)와 같이 지면의 X축 방향으로 폭 넓게 형성되는 패키지(2)에서 금속 와이어(20)가 드레인 전극(31)의 단부와 접촉되는 것을 회피하기 위하여 도 3(A)에 도시된 바와 같이 금속 와이어(20)의 루프 상부가 높아지는 경향을 나타낸다. 따라서, 금속 와이어(20)의 형상을 도 3(B)에 도시된 형상으로 함으로써 금속 와이어(20)의 루프 상부를 낮출 수 있고 패키지(2)의 박막화가 쉽게 구현된다. 또한, 패키지(2)의 길이에 대응하여 금속 와이어(20)는 절연성 접착필름(45) 상면에서 복수 회 접촉하여 루프를 형성하는 형상일 수도 있다.
또한, 도 3(B)에 도시되는 기타 구성요소의 구조는 도 3(A)에 따라 설명한 구조와 동일하여 여기서 그 설명을 생략한다.
또한, 도 3(A) 및 (B)의 설명에서는 절연층(40)에 개구부(41, 42)를 설치하는 경우에 대하여 설명하였지만, 이에 한정되지 않는다. 예를 들어, 절연층(40)을 사용하지 않고 개구부(41, 42)의 형상과 동일한 형상의 그루브를 프레임(9)에 형성하여 솔더의 흐름을 방지할 수 있는 구조이면 된다.
또한, 개구부(41, 42)의 개구 폭(e)은 소스 전극(25, 27)의 폭(f)보다 넓은 경우에 대하여 설명하였지만, 이에 한정되지 않는다. 예를 들어, 개구 폭(e)과 폭(f)이 동일한 경우 솔더(43, 44)의 경화 형상이 통형상으로 되고, 이 경우에도 솔더에 응력이 집중되기 어려운 구조를 구현할 수 있다.
다음, 상술한 반도체 장치의 변형예로서 리드 프레임 형상 및 반도체 칩의 다른 실시형태를 도 4(A)~도 4(C)를 기반으로 상세히 설명한다.
도 4(A)는 반도체 장치의 내부의 내부구조를 설명하는 평면도이고, 도 4(B)는 도 4(A)에 도시된 반도체 장치에 내장되는 반도체 칩을 설명하는 평면도이다.
도 4(A)에 도시된 바와 같이, 반도체 장치(51)는 일점 쇄선으로 표시한 패키지(52)의 2개의 측면(52A, 52B)으로부터 노출하는 소스 단자(53, 55) 및 전원 단자로서의 VM단자(54), VDD단자(56)가 노출하는 구조를 가진다. 그리고, 게이트 단자(57, 58)는 패키지(52)의 2개의 측면(52A, 52B)으로부터 노출되지 않으나 패키지(52)의 배면(미도시)으로부터 노출되는 구조를 가진다.
또한, 각 단자(53~56)의 일부가 패키지(52)로부터 노출된 노출면은 실질적으로 측면(52A, 52B)과 동일한 면을 형성하고, 외부 패턴과 연결하는 아우터 리드의 기능을 한다. 마찬가지로, 게이트 단자(57, 58)의 일부가 패키지(52)로부터 노출된 노출면은 실질적으로 패키지(52)의 배면과 동일한 면을 형성하고, 외부 패턴과 연결하는 아우터 리드의 기능을 한다.
패키지(52)의 사이즈는 예를 들어 지면의 X축 방향(패키지의 길이방향)의 폭이 5mm이고, 지면의 Y축 방향(패키지의 너비방향)의 폭이 2mm이다. 또한, 본 실시형태에서 6개의 핀 구조로 설명하였지만 이에 한정되지 않고, 8개의 핀 구조 등으로 적절하게 설계 변경될 수 있다.
프레임(59)은 Cu 또는 Fe-Ni합금 등의 금속으로 이루어지고, 그 표면에 대해 Ni-Pd-Au 등의 도금이 실시된다. 프레임(59)은 반도체 칩(60)의 소스 전극(69, 71)(도 4(B)를 참조)과 플립 칩 실장되는 소스 단자(53, 55), 반도체 칩(60)의 게이트 전극(70, 72)(도 4(B)를 참조)과 플립 칩 실장되는 게이트 단자(57, 58), IC칩(61)의 전극 패드(미도시)와 금속 와이어(62, 63)에 의해 연결되는 VM단자(54) 및 VDD단자(56)를 구비한다.
소스 단자(53, 55)는 패키지(52)의 중앙 영역에서 지면의 X축 방향을 따라 분할되며 각각 지면의 X축 방향으로 연장된다. 소스 단자(53, 55)는 반도체 칩(60)의 소스 전극(69, 71)과 플립 칩 실장되며 반도체 칩(60)의 대부분이 고착되어 다이 패드로서의 역할도 발휘한다.
게이트 단자(57, 58)는 패키지(52)의 지면의 좌측 상부 코너부 근처 또는 지면의 우측 상부 코너부 근처에 배치된다. 게이트 단자(57, 58)는 반도체 칩(60)의 게이트 전극(70, 72)과 플립 칩 실장된다.
게이트 단자(57, 58)는 예를 들어 대략 알파벳 L자형이고, 그 일단이 2개의 측면(52A, 52B) 근처에 배치되고, 그 일부가 지면의 X축 방향으로 연장된다. 게이트 단자(57, 58)는 반도체 칩(60)보다 2개의 측면(52A, 52B) 측에 배치되는 영역을 구비하고, 해당 영역에 대하여 금속 와이어(64, 65)가 전기적으로 연결된다.
이러한 구조에 따라, 지면의 Y축 방향에서 반도체 칩(60)의 폭은 패키지(52)의 폭에 대하여 최대한 확장될 수 있으며, 칩 사이즈의 축소화로 인한 반도체 칩(60)의 소자 특성의 악화가 방지된다. 다시 말해서, 반도체 칩(60)의 소자 특성은 패키지(52)의 사이즈에 대하여 최대한 고성능화될 수 있다.
또한, 도시된 바와 같이 IC칩(61)과 반도체 칩(60)을 전기적으로 연결하는 금속 와이어(62~66)는 대략 알파벳 X자형으로 배설된다. 그리고, 금속 와이어(62~66) 사이가 교차되지 않고 패키지(52)의 박형화가 구현된다.
도 4(B)에 도시된 바와 같이, 반도체 칩(60)에는 예를 들어 2개의 N채널형 MOSFET(67, 68)가 형성되어 있고, 그 주면에는 각각 소스 전극(69, 71)과 게이트 전극(70, 72)이 형성되어 있다. 예를 들어, MOSFET(67, 68)는 지면의 상하방향으로 구분되어 배치되는데, MOSFET(67)의 게이트 전극(70)은 반도체 칩(60)의 지면의 우측 상단부 근처에 배치되고, MOSFET(68)의 게이트 전극(72)은 반도체 칩(60)의 지면 좌측 상단부 근처에 배치된다.
도시된 바와 같이, 반도체 칩(60)의 일 주면에서 소스 전극(69, 71) 및 게이트 전극(70, 72)은 반도체 칩(60)의 중심점(60A)에 대하여 회전 대칭하게 배치된다. 이러한 구조에 따라, 반도체 칩(60)은 프레임(59)에 실장될 때 정확한 위치에서 180° 회전한 상태로 실장된 경우에도 반도체 칩(60) 내는 2개의 N채널형 MOSFET(67, 68)이고, 동작 불량도 발생되지 않으며 실장 오류에 따른 수율이 개선된다.
또한, 소스 전극(69, 71)이 지면의 X축 방향으로 폭 넓게 형성되어 있고, MOSFET(67, 68) 사이의 대향 영역도 폭 넓게 형성되어 있다. 이러한 구조에 따라, 반도체 칩(60) 내의 전류 경로가 짧아지고, 전류가 흐르는 접합 면적도 증가되어 반도체 칩(60)의 온 저항 특성이 향상된다.
또한, 2차 전지용 보호회로기판은 스마트폰 등의 휴대기기 내의 좁은 공간에 배치되므로 그 사이즈가 제한되나 그 보호회로기판에 대하여 MOSFET(67, 68)의 사이즈를 가능한 한 크게 함으로써 모듈로서의 특성을 고성능화할 수 있다.
이 외에, 각 전극(69~72)의 코너부가 곡면 형상을 가진 구조 또는 각 전극(69~72) 사이의 이격거리에 따른 효과는 도 1 및 도 2를 사용하여 상술한 바와 같이 설명한 반도체 칩(10)과 동일하여 그 설명을 참조하고, 여기서 그 설명을 생략한다.
또한, 프레임 형상은 도 4(C)에 도시된 바와 같이 게이트 단자(73, 74) 및 소스 단자(75, 76)가 리프팅 핀 형상을 가질 수도 있다.
다음, 도 5 (A)는 휴대기기의 케이스에 수용되는 2차 전지 및 2차 전지의 보호회로기판을 설명하는 사시도이고, 도 5(B)는 보호회로기판에 형성되는 보호 회로도이며, 도 5(C) 및 도 5(D)는 도 5(A)에 도시된 보호회로기판의 개략을 설명하기 위한 평면도이다. 또한, 도 5(C) 및 도 5(D)는 보호회로 패턴을 간략화하여 나타낸다.
도 5(A)에 도시된 바와 같이, 휴대폰 또는 스마트폰 등의 휴대기기(81)는 리튬전지 등의 2차 전지(82)에 의해 전원이 공급되고 2차 전지(82)는 보호회로기판(83)을 거쳐 외부 전원으로부터 충전된다. 보호회로기판(83)은 2차 전지(82)의 충방전의 배터리 관리를 진행하는 기판이다.
최근, 휴대기기(81)의 소형화 또는 박형화에 따라 2차 전지(82) 또는 보호회로기판(83)도 소형화 또는 박형화되고 있다. 도시된 바와 같이, 휴대기기(81)의 케이스(84)는 예를 들어 지면의 Z축 방향(케이스의 길이방향)의 길이가 150mm정도이고, 지면의 X축 방향(케이스의 너비방향)의 길이가 80mm정도이며, 지면의 Y축 방향(케이스의 두께방향)의 두께가 7mm정도로 얇은 직방체 형상을 가진다. 그리고, 케이스(84)의 두께가 7mm정도인 경우 그 내부에 수용되는 전자부품은 지면의 Y축 방향의 폭이 반드시 4mm정도의 폭으로 형성되어야 한다.
도 5(B)에 도시된 보호회로는 도 5(C) 및 도 5(D)에 도시된 바와 같이, 보호회로기판(83)의 표면, 배면에 형성된다. 그리고, P+ 및 P-는 휴대기기(81)의 케이스(84)에 설치되는 +전극 및 -전극과 연결되는 전극이고, B+ 및 B-는 2차 전지(82)의 +전극 및 -전극과 연결되는 전극을 나타낸다. 2점 쇄선(85)으로 표시한 회로는 도 1 ~ 도 4를 사용하여 설명한 패키지(2, 52) 내에 형성된 회로이다.
도 5(C) 및 도 5(D)에 도시된 바와 같이, 보호회로기판(83)은 지면의 XY 평면에 나란되도록 케이스(84) 내에 배설되므로, 지면의 Y축 방향의 폭은 3mm정도이고, 지면의 X축 방향으로 폭 넓은 기판으로 형성된다. 그리고, 도 5(C)는 2차 전지(82) 측으로부터 본 평면을 나타내지만, 그 보호회로의 배선 상에 도 1 ~ 도 4를 사용하여 설명한 패키지(2, 52)가 실장되어 있다. 또한, 도 5(D)는 도 5(C)에 도시되는 보호회로기판(83)의 표면, 배면 측의 평면을 나타낸다.
도 1 및 도 4를 사용하여 설명한 바와 같이, 패키지(2, 52)는 지면의 Y축 방향으로 짧고, 지면 X축 방향으로 긴 형상으로 형성된다. 도 5(C)에 도시된 바와 같이, 패키지(2, 52)는 케이스(84)의 두께방향(지면의 Y축 방향)의 폭이 제약된 보호회로기판(83)에 대하여 실장된다. 그리고, 도 2(A) 및 도 4(B)를 사용하여 설명한 바와 같이 반도체 칩(10, 60)의 지면의 Y축 방향의 폭은 패키지(2, 52)의 지면의 Y축 방향의 폭에 대하여 가능한 한 넓게 배치된다.
즉, 패키지(2, 52)는 특히 지면의 Y축 방향의 폭이 제약되나, 리드(9, 59)의 레이아웃 또는 MOSFET(23, 24, 67, 68)의 전극의 레이아웃 등을 연구함으로써 반도체 칩(10, 60)의 사이즈를 최대화하고 모듈로서의 고성능화를 구현한다.
나아가, 도 1을 사용하여 설명한 바와 같이 MOSFET(23)의 리드(3, 4) 및 VDD단자(16)의 리드(5)는 패키지(2)의 측면(2A) 측으로부터 도출되고, MOSFET(24)의 리드(6, 7) 및 VM단자(17)의 리드(8)는 패키지(2)의 측면(2B) 측으로부터 도출된다. 이러한 패키지 구조에 따라, 보호회로기판(83)에 모든 배선이 도시되어 있지 않지만, 리드(3~8)과 연결하는 배선은 지면의 X축 방향으로 배치되고, 지면의 Y축 방향의 패키지(2) 상하측에 리드(3~8)와 연결하는 배선을 설치할 필요가 없다. 그리고, 패키지(2)는 지면의 Y축 방향으로 짧고 지면의 X축 방향으로 긴 보호회로기판(83)에 대하여 효율적으로 실장될 수 있다. 또한, 도 4(A)를 사용하여 설명한 패키지(52)도 마찬가지이다.
또한, 본 실시형태에서 패키지(2)의 측면(2A, 2B)으로부터 리드(3~8)가 외부로 도출되는 경우에 대하여 설명하였지만, 이에 한정되는 것이 아니다. 예를 들어, 리드(3~8)는 패키지(2)의 측면과 동일한 면을 형성하고 외부로 도출하지 않는 비리드형의 패키지일 수도 있다.
또한, 프레임(9)의 소스 단자(11, 12), 게이트 단자(13, 14), VDD단자(16) 및 VM단자(17)가 패키지(2)의 표면, 배면으로부터 노출되는 경우에 대하여 설명하였지만, 이에 한정되는 것이 아니다. 예를 들어, 상기 단자의 표면, 배면측까지 밀봉 수지로 피복되고 패키지(2)의 측면(2A, 2B)으로부터 도출된 리드(3~8)는 예를 들어 걸윙 형상으로 가공되며, 보호회로기판의 배선에 실장될 수도 있다. 이 외에, 본 발명의 요지를 벗어나지 않는 범위에서 다양한 변경을 진행할 수 있다.
1, 51 : 반도체 장치
2, 52, 124 : 패키지
3, 4, 5, 6, 7, 8, 145, 148, 150 : 리드
9, 59 : 프레임
10, 60 : 반도체 칩
11, 12, 53, 55, 75, 76, 128, 129 : 소스 단자
13, 14, 57, 58, 73, 74, 126, 127 : 게이트 단자
15, 61 : IC칩
16, 56 : VDD단자
17, 54 : VM단자
18, 19, 20, 21, 22, 62, 63, 64, 65, 66 : 금속 와이어
2A, 2B, 52A, 52B, 10A, 10B, 10C : 측면
23, 24, 67, 68, 121, 122 : MOSFET
25, 27, 69, 71, 108, 111, 130, 132 : 소스 전극
26, 28, 34, 70, 72, 109 : 게이트 전극
31 : 드레인 전극
29 : 반도체 기판
a, b, c, d : 거리
e, f : 폭
30 : 에피택셜층
32 : 백 게이트 영역
33 : 소스 영역
35 : 게이트 산화막
36 : TEOS막
37 : SiN막
38 : PI막
39 : UBM
40 : 절연층
41, 42 : 개구부
43, 44 : 솔더
45 : 절연성 접착필름
60A : 중심점
81 : 휴대기기
82 : 2차 전지
83 : 보호회로기판
84 : 케이스
85 : 2점 쇄선
101, 146 : 수지 패키지
102 : 충전용 FET
103 : 방전용 FET
104 : 보호IC
105 : 점선
106 : 리드 프레임
107 : 이너 리드
110 : 와이어
123 : 탑재부
125 : 드레인 단자
131, 133 : 본딩 와이어
141 : 실리콘 칩
142 : 소스 패드
143 : 게이트 패드
144 : 다이 패드부
147 : Al 리본
149 : Al 와이어
P+, P-, B+, B- : 전극

Claims (7)

  1. 프레임과, 그의 한 주면이 상기 프레임 상에 플립 칩 실장되는 반도체 칩과, 상기 반도체 칩의 상기 한 주면과 대향하는 다른 한 주면 상에 적층하여 고착되는 IC칩과, 상기 반도체 칩과 상기 IC칩을 전기적으로 연결하는 금속 와이어와, 상기 프레임, 상기 반도체 칩, 상기 IC칩 및 상기 금속 와이어를 밀봉하는 패키지를 구비하고,
    상기 패키지는 그 길이방향에서 대향하는 2개의 측면을 가지고 있으며,
    상기 반도체 칩에는 제1 트랜지스터와 제2 트랜지스터가 형성되어 있는데, 상기 주면측에 형성된 상기 제1 트랜지스터의 게이트 전극은 상기 패키지의 상기 하나의 측면측에 배치되고, 상기 주면측에 형성된 상기 제2 트랜지스터의 게이트 전극은 상기 패키지의 상기 다른 한 측면측에 배치되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 트랜지스터의 게이트 전극이 플립 칩 실장된 상기 프레임은 상기 길이방향으로 연장되고 상기 패키지의 한 측면으로부터 노출되며, 상기 제2 트랜지스터의 게이트 전극이 플립 칩 실장된 상기 프레임은 상기 길이방향으로 연장되고 상기 패키지의 다른 한 측면으로부터 노출되는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 트랜지스터의 게이트 전극과 전기적으로 연결하는 상기 금속 와이어는 상기 제1 트랜지스터의 게이트 전극과 상기 패키지의 한 측면 사이의 상기 프레임과 연결되고,
    상기 제2 트랜지스터의 게이트 전극과 전기적으로 연결하는 상기 금속 와이어는 상기 제2 트랜지스터의 게이트 전극과 상기 패키지의 다른 한 측면 사이의 상기 프레임과 연결되는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 반도체 칩은 상기 한 주면측에 형성된 상기 제1 트랜지스터의 소스 전극, 상기 한 주면측에 형성된 상기 제2 트랜지스터의 소스 전극 및 상기 다른 한 주면측에 형성된 상기 제1 및 제2 트랜지스터의 공통의 드레인 전극을 구비하고,
    상기 제1 트랜지스터의 소스 전극이 플립 칩 실장된 상기 프레임은 상기 패키지의 한 측면으로부터 노출되고, 상기 제2 트랜지스터의 소스 전극이 플립 칩 실장된 상기 프레임은 상기 패키지의 다른 한 측면으로부터 노출되는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 반도체 칩은 상기 한 주면측에 형성된 상기 제1 트랜지스터의 소스 전극, 상기 한 주면측에 형성된 상기 제2 트랜지스터의 소스 전극 및 상기 다른 한 주면측에 형성된 제1 및 제2 트랜지스터의 공통의 드레인 전극을 구비하고,
    상기 제1 트랜지스터의 소스 전극이 플립 칩 실장된 상기 프레임은 상기 패키지의 한 측면으로부터 노출되고, 상기 제2 트랜지스터의 소스 전극이 플립 칩 실장된 상기 프레임은 상기 패키지의 다른 한 측면으로부터 노출되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 트랜지스터의 상기 게이트 전극과 상기 반도체 칩의 길이방향에 나란하게 배열되는 상기 제1 트랜지스터의 소스 전극, 및
    상기 제2 트랜지스터의 상기 게이트 전극과 상기 반도체 칩의 길이방향에 나란하게 배열되는 상기 제2 트랜지스터의 소스 전극을 구비하고,
    상기 제1 트랜지스터의 상기 게이트 전극 및 소스 전극과 상기 제2 트랜지스터의 상기 게이트 전극 및 상기 소스 전극은 상기 반도체 칩의 중심점에 대하여 회전 대칭되게 배치되는 것을 특징으로 하는 반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 따른 상기 반도체 장치의 패키지가 휴대기기의 2차전지의 보호회로기판 상에 실장되고,
    상기 패키지의 길이방향은 상기 보호회로기판의 길이방향을 따라 배설되며고,
    상기 보호회로기판의 너비방향은 상기 휴대기기의 케이스의 두께방향을 따라 배설되는 것을 특징으로 하는 휴대기기.
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