WO2022210367A1 - 半導体装置、電池保護回路、および、パワーマネージメント回路 - Google Patents

半導体装置、電池保護回路、および、パワーマネージメント回路 Download PDF

Info

Publication number
WO2022210367A1
WO2022210367A1 PCT/JP2022/014447 JP2022014447W WO2022210367A1 WO 2022210367 A1 WO2022210367 A1 WO 2022210367A1 JP 2022014447 W JP2022014447 W JP 2022014447W WO 2022210367 A1 WO2022210367 A1 WO 2022210367A1
Authority
WO
WIPO (PCT)
Prior art keywords
vertical mos
semiconductor device
mos transistor
terminal
mos transistors
Prior art date
Application number
PCT/JP2022/014447
Other languages
English (en)
French (fr)
Inventor
興輝 山本
晴久 高田
Original Assignee
ヌヴォトンテクノロジージャパン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ヌヴォトンテクノロジージャパン株式会社 filed Critical ヌヴォトンテクノロジージャパン株式会社
Priority to KR1020237018403A priority Critical patent/KR102606591B1/ko
Priority to KR1020237008853A priority patent/KR102550988B1/ko
Priority to JP2022570609A priority patent/JP7253674B2/ja
Priority to CN202310630382.5A priority patent/CN116646351B/zh
Priority to CN202280006532.9A priority patent/CN116250076A/zh
Publication of WO2022210367A1 publication Critical patent/WO2022210367A1/ja
Priority to US18/181,332 priority patent/US20230215940A1/en
Priority to JP2023050578A priority patent/JP7340713B2/ja
Priority to US18/330,053 priority patent/US11894456B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0029—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H7/00—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions
    • H02H7/18—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for batteries; for accumulators
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0068—Battery or charger load switching, e.g. concurrent charging and load supply
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/10—Energy storage using batteries

Definitions

  • the present disclosure relates to semiconductor devices including vertical transistors, battery protection circuits, and power management circuits.
  • the vertical transistor refers to a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor), IGBT (Insulated Gate Bipolar Transistor), BJT (Bipolar Junction Transistor), and the like.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • BJT Bipolar Junction Transistor
  • Patent Document 1 a semiconductor device including a plurality of vertical MOS transistors sharing a drain region is known (see Patent Document 1, for example).
  • a semiconductor device comprising a plurality of vertical MOS transistors having a common drain region, it is desirable to suppress local heat generation.
  • an object of the present disclosure is to provide a semiconductor device or the like capable of suppressing local heat generation.
  • a semiconductor device is a chip-size package type semiconductor device that can be mounted face-down, and includes a semiconductor layer and N (N is an integer of 3 or more) formed in the semiconductor layer.
  • each of the N vertical MOS transistors includes, on the upper surface of the semiconductor layer, a gate pad electrically connected to the gate electrode of the vertical MOS transistor; and one or more source pads electrically connected to the source electrodes of the vertical MOS transistors, the semiconductor layer having a semiconductor substrate, the semiconductor substrate being common to the N vertical MOS transistors.
  • Functioning as a drain region the area of each of the N vertical MOS transistors in plan view of the semiconductor layer varies according to the maximum specification current of each of the N vertical MOS transistors, the larger the maximum specification current. big.
  • a battery protection circuit includes: the semiconductor device; and the one or more source pads of one terminal-connected vertical MOS transistor among the N vertical MOS transistors included in the semiconductor device.
  • a connected first terminal and one of a positive electrode and a negative electrode are connected to the terminal-connected vertical MOS transistor of the N vertical MOS transistors included in the semiconductor device.
  • N-1 battery cells connected to each of the one or more source pads of N-1 vertical MOS transistors, wherein the polarity of the first pole in the N-1 battery cells. are the same.
  • a battery protection circuit includes the first semiconductor device, the second semiconductor device, the second semiconductor device including three vertical MOS transistors, and N ⁇ 1 battery cells connected in series, and the one or more sources of one first terminal-connected vertical MOS transistor among the N vertical MOS transistors included in the first semiconductor device. a pad and a first terminal connected to the one or more source pads of a second terminal-connected vertical MOS transistor of one of the three vertical MOS transistors included in the second semiconductor device; and a second terminal connected to the negative electrodes of the N ⁇ 1 battery cells, and the positive electrode of the N ⁇ 1 battery cell located at the end on the positive electrode side in the series connection.
  • the positive electrode of each of the N ⁇ 1 battery cells is connected to the first terminal of the N vertical MOS transistors included in the first semiconductor device. connected to each of the one or more source pads of the N ⁇ 1 vertical MOS transistors excluding the vertical MOS transistors, and located at the negative end of the series connection among the N ⁇ 1 battery cells;
  • Each of the positive electrode of the first battery cell and the negative electrode of the second battery cell located next to the first battery cell in the series connection is one of the three vertical semiconductor devices included in the second semiconductor device. connected to each of the one or more source pads of two vertical MOS transistors other than the second terminal-connected vertical MOS transistor of the MOS transistors, the first battery cell and the second battery cell; The cells are connected in series through the second semiconductor device.
  • a battery protection circuit includes the first semiconductor device, the second semiconductor device, the second semiconductor device including three vertical MOS transistors, and N battery cells connected in series and the one or more source pads of one first terminal-connected vertical MOS transistor out of the N vertical MOS transistors included in the first semiconductor device; and a first terminal connected to the one or more source pads of a second terminal-connected vertical MOS transistor of one of the three vertical MOS transistors included in the second semiconductor device; A second terminal connected to the negative electrodes of the N battery cells, and a third terminal connected to the positive electrode of the battery cell positioned on the positive electrode side end of the series connection among the N battery cells.
  • the positive electrode of each of the N ⁇ 1 battery cells excluding the first battery cell located at the negative electrode side end in the series connection is the first semiconductor connected to each of the one or more source pads of N ⁇ 1 vertical MOS transistors excluding the first terminal-connected vertical MOS transistors among the N vertical MOS transistors included in the device;
  • Each of the two vertical MOS transistors excluding the second terminal-connected vertical MOS transistor out of the three vertical MOS transistors included in the second semiconductor device is connected to the negative electrode of the second battery cell located there.
  • the first battery cell and the second battery cell are connected in series via the second semiconductor device.
  • a battery protection circuit is the first semiconductor device, the number of vertical MOS transistors provided is three, and the number of specific vertical MOS transistors provided is one. and the second semiconductor device, wherein the number of vertical MOS transistors provided is three and the number of specific vertical MOS transistors provided is one; a first terminal connected to one source pad of one specific vertical MOS transistor provided in one semiconductor device; a second terminal and a third terminal respectively connected to the one or more source pads of two vertical MOS transistors other than one specific vertical MOS transistor; and the second semiconductor device. a fourth terminal connected to one source pad of the one specific vertical MOS transistor; and one of the three vertical MOS transistors included in the second semiconductor device.
  • the terminal 4 and the fifth terminal are terminals for connecting to a power management circuit, and the power management circuit connects the one or more terminals during charging through the second terminal and the fifth terminal.
  • a charging current is passed through the battery cells, and a discharging current is received from the one or more battery cells during discharging.
  • a battery protection circuit is the semiconductor device described above, the semiconductor device including three vertical MOS transistors and one specific vertical MOS transistor; One source pad of the one specific vertical MOS transistor provided in the semiconductor device, and two of the three vertical MOS transistors provided in the semiconductor device, excluding the one specific vertical MOS transistor a first terminal connected to one or more source pads of one of the vertical MOS transistors of the semiconductor device; a second terminal connected to one or more source pads of the other vertical MOS transistor of the two vertical MOS transistors other than the vertical MOS transistor, a third terminal, and a fourth terminal,
  • the first terminal is a terminal for connecting with the positive electrode of one or more battery cells
  • the third terminal is a terminal for connecting with the negative electrode of the one or more battery cells
  • the second terminal is a terminal for connecting with the negative electrode of the one or more battery cells.
  • the fourth terminal are terminals for connecting to a power management circuit, and the power management circuit connects the one or more batteries through the second terminal and the fourth terminal during charging.
  • a charging current is applied to the cells and a discharging current is received from the one or more battery cells during discharging.
  • a battery protection circuit is the first semiconductor device, and includes X (X is an integer of 1 or more) + Y (Y is an integer of 2 or more) vertical MOS transistors.
  • X is an integer of 1 or more
  • Y is an integer of 2 or more
  • X first terminals respectively connected to the one or more source pads of X vertical MOS transistors, and the X vertical MOS transistors among the X+Y vertical MOS transistors included in the first semiconductor device.
  • Y second terminals connected to each of the one or more source pads of Y vertical MOS transistors excluding Y vertical MOS transistors, and one of the 1+Y vertical MOS transistors included in the second semiconductor device a third terminal connected to the one or more source pads of the transistor; and Y vertical MOS transistors, excluding the one vertical MOS transistor, among 1+Y vertical MOS transistors included in the second semiconductor device. and Y fourth terminals connected to each of the one or more source pads, wherein the X first terminals are terminals for connecting to respective positive electrodes of X battery cells.
  • the third terminal is a terminal for connecting to the negative electrodes of the X battery cells, and the Y second terminals and the Y fourth terminals are Y power cells.
  • each of the Y power management circuits is connected to one of the Y second terminals and one of the Y fourth terminals; , a charging current is supplied to at least one of the X battery cells during charging, and a discharging current is received from the at least one battery cell during discharging.
  • a power management circuit is the semiconductor device described above, wherein the number of vertical MOS transistors provided is X (X is an integer of 1 or more) + Y (Y is an integer of 2 or more).
  • X terminals connected to the one or more source pads of X vertical MOS transistors among the X+Y vertical MOS transistors included in the semiconductor device; and Y circuits connected to each of the one or more source pads of Y vertical MOS transistors excluding X vertical MOS transistors, wherein each of the X terminals is connected to X terminals. It is a terminal for connecting to each external circuit, and each of the Y circuits is isolated from each other.
  • a semiconductor device is a chip-size package type semiconductor device that can be mounted face-down, and includes a semiconductor layer and N (N is an integer of 3 or more) formed in the semiconductor layer.
  • N is an integer of 3 or more
  • each of the N vertical transistors includes, on the upper surface of the semiconductor layer, a control pad electrically connected to a control electrode for controlling conduction of the vertical transistor;
  • the vertical transistor has one or more external connection pads electrically connected to external connection electrodes for inflowing current from the outside or flowing out current to the outside, and the semiconductor layer has a semiconductor substrate.
  • each of the N vertical transistors in plan view of the semiconductor layer is larger according to the maximum specification current of each of the N vertical transistors, the larger the maximum specification current.
  • a semiconductor device or the like it is possible to provide a semiconductor device or the like capable of suppressing local heat generation.
  • FIG. 1 is a cross-sectional view showing an example of the structure of the semiconductor device according to Embodiment 1.
  • FIG. FIG. 2 is a plan view showing an example of the structure of the semiconductor device according to Embodiment 1.
  • FIG. 3 is a circuit diagram showing an example of the circuit configuration of the semiconductor device according to Embodiment 1.
  • FIG. 4A is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 4B is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 5 is a plan view of the semiconductor device according to the first embodiment.
  • FIG. 6 is a plan view of the semiconductor device according to the first embodiment.
  • FIG. 7A is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 7B is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 8 is a plan view of the semiconductor device according to the first embodiment.
  • FIG. 9 is a plan view of the semiconductor device according to the first embodiment.
  • FIG. 10A is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 10B is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 10C is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 10D is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 11A is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 11B is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 11A is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 11B is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 11A is a plan view of the semiconductor device according to Em
  • FIG. 11C is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 11D is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 11E is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 11F is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 11G is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 11H is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 11I is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 11J is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 12 is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 12 is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 13A is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 13B is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 14A is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 14B is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 15 is a plan view of the semiconductor device according to the first embodiment.
  • FIG. 16 is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 17 is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 18 is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 19 is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 20 is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 21A is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 21B is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 21C is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 21D is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 21E is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 21F is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 21G is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 21H is a plan view of the semiconductor device according to Embodiment 1.
  • FIG. 22A is a cross-sectional view showing an example of the structure of the semiconductor device according to Embodiment 1.
  • FIG. 22A is a cross-sectional view showing an example of the structure of the semiconductor device according to Embodiment 1.
  • FIG. 22A is a cross-sectional view showing an example of
  • FIG. 22B is a plan view showing an example of the structure of the semiconductor device according to Embodiment 1.
  • FIG. 23 is a cross-sectional view showing an example of the structure of the semiconductor device according to Embodiment 1.
  • FIG. 24 is a circuit diagram showing an example of a configuration of a battery protection system according to Embodiment 2.
  • FIG. 25A is a schematic diagram showing how the battery protection system according to Embodiment 2 charges battery cells.
  • FIG. 25B is a schematic diagram showing how the battery protection system according to Embodiment 2 discharges the battery cell.
  • FIG. 26 is a circuit diagram showing an example of a configuration of a battery protection system according to Embodiment 2.
  • FIG. 27 is a circuit diagram showing an example of a configuration of a battery protection system according to Embodiment 2.
  • FIG. 28 is a circuit diagram showing an example of a configuration of a battery protection system according to Embodiment 3.
  • FIG. 29A is a schematic diagram showing how the battery protection system according to Embodiment 3 charges N battery cells in series.
  • FIG. 29B is a schematic diagram showing how the battery protection system according to Embodiment 3 discharges N battery cells.
  • FIG. 29C is a schematic diagram showing how the battery protection system according to Embodiment 3 charges N battery cells in parallel.
  • FIG. 30A is a circuit diagram showing a specific example of a battery protection circuit according to Embodiment 3.
  • FIG. FIG. 30B is a circuit diagram showing a specific example of a battery protection circuit according to a conventional example.
  • FIG. 31A is a circuit diagram showing a specific example of a battery protection circuit according to Embodiment 3.
  • FIG. 31B is a circuit diagram showing a specific example of a battery protection circuit according to a conventional example.
  • 32A is a circuit diagram showing a specific example of a battery protection circuit according to Embodiment 3.
  • FIG. 32B is a circuit diagram showing a specific example of a battery protection circuit according to a conventional example.
  • 33A is a schematic diagram showing how the battery protection system according to Embodiment 3 charges three battery cells in series.
  • FIG. 33B is a schematic diagram showing how the battery protection system according to Embodiment 3 stops series charging of three battery cells and starts supplying the voltage of the positive electrode of one battery cell to the outside; FIG. be.
  • FIG. 33C is a schematic diagram showing how the battery protection system according to Embodiment 3 charges one battery cell.
  • FIG. 33D is a schematic diagram showing how the battery protection system according to Embodiment 3 charges three battery cells in parallel.
  • FIG. 34 is a circuit diagram showing an example of a configuration of a battery protection system according to Embodiment 4.
  • FIG. 35A is a schematic diagram showing how the battery protection system according to Embodiment 4 charges N ⁇ 1 battery cells in series.
  • 35B is a schematic diagram showing how the battery protection system according to Embodiment 4 discharges N ⁇ 1 battery cells.
  • FIG. 35C is a schematic diagram showing how the battery protection system according to Embodiment 4 charges N ⁇ 1 battery cells in parallel.
  • FIG. 35A is a schematic diagram showing how the battery protection system according to Embodiment 4 charges N ⁇ 1 battery cells in series.
  • 35B is a schematic diagram showing how the battery protection system according to Embodiment 4 discharges N ⁇ 1 battery cells.
  • FIG. 35C is
  • FIG. 36 is a circuit diagram showing a specific example of a battery protection circuit according to Embodiment 4.
  • FIG. 37A is an example of a plan view of a semiconductor device according to Embodiment 4.
  • FIG. 37B is an example of a plan view of a semiconductor device according to Embodiment 4.
  • FIG. 38A is an example of a plan view of a semiconductor device according to Embodiment 4.
  • FIG. 38B is an example of a plan view of a semiconductor device according to Embodiment 4.
  • FIG. 39 is a circuit diagram showing a specific example of a battery protection circuit according to Embodiment 4.
  • FIG. 40 is a circuit diagram showing a specific example of a battery protection circuit according to Embodiment 4.
  • FIG. 40 is a circuit diagram showing a specific example of a battery protection circuit according to Embodiment 4.
  • FIG. 41A is a schematic diagram showing how the battery protection system according to Embodiment 4 charges three battery cells in series.
  • FIG. 41B is a schematic diagram showing how the battery protection system according to Embodiment 4 stops series charging of three battery cells and starts supplying the voltage of the positive electrode of one battery cell to the outside;
  • 41C is a schematic diagram showing how the battery protection system according to Embodiment 4 charges one battery cell.
  • FIG. 41D is a schematic diagram showing how the battery protection system according to Embodiment 4 charges three battery cells in parallel.
  • FIG. 42 is a schematic diagram showing an example of a configuration of a battery protection system according to Embodiment 5.
  • FIG. 43 is a schematic diagram showing an example of a configuration of a battery protection system according to Embodiment 6.
  • FIG. 42 is a schematic diagram showing an example of a configuration of a battery protection system according to Embodiment 5.
  • FIG. 44 is a schematic diagram showing an example of a configuration of a battery protection system according to Embodiment 7.
  • FIG. 45 is a schematic diagram showing an example of a configuration of a power management system according to Embodiment 8.
  • FIG. 46 is a schematic diagram showing an example of a configuration of a power management system according to Embodiment 9. FIG.
  • the inventors are developing a semiconductor device including a plurality of vertical MOS transistors having a common drain region and different maximum specification currents.
  • the inventors found that among a plurality of vertical MOS transistors with different maximum specification currents, when the maximum specification current is applied to each vertical MOS transistor, if their conduction resistances are equal, the maximum specification It was noticed that the local heat generation in the region of the vertical MOS transistor where the current is high is larger than the local heat generation in the region of the vertical MOS transistor where the maximum specified current is low. Then, it was confirmed that this causes an undesirable phenomenon of localized heat generation in the semiconductor device.
  • the inventors conducted extensive experiments and studies to realize a semiconductor device that can suppress local heat generation in a semiconductor device that includes a plurality of vertical MOS transistors having a common drain region. .
  • the amount of heat generated by a transistor having a conduction resistance of R [ ⁇ ] is proportional to R ⁇ I 2 when current I [A] is passed through the transistor.
  • the inventors conducted further experiments and studies based on this knowledge. As a result, the inventors came up with the following semiconductor device and the like according to the present disclosure.
  • a semiconductor device is a chip-size package type semiconductor device that can be mounted face-down, and includes a semiconductor layer and N (N is an integer of 3 or more) formed in the semiconductor layer.
  • each of the N vertical MOS transistors includes, on the upper surface of the semiconductor layer, a gate pad electrically connected to the gate electrode of the vertical MOS transistor; and one or more source pads electrically connected to the source electrodes of the vertical MOS transistors, the semiconductor layer having a semiconductor substrate, the semiconductor substrate being common to the N vertical MOS transistors.
  • Functioning as a drain region the area of each of the N vertical MOS transistors in plan view of the semiconductor layer varies according to the maximum specification current of each of the N vertical MOS transistors, the larger the maximum specification current. big.
  • the larger the maximum specification current of the vertical MOS transistor the larger the area of the semiconductor layer in plan view.
  • the conduction resistance of a vertical MOS transistor is inversely proportional to the area of the semiconductor layer in plan view. Therefore, in the semiconductor device having the above configuration, the vertical MOS transistor having a larger maximum specification current has a smaller conduction resistance.
  • the semiconductor device having the above configuration it is possible to provide a semiconductor device capable of suppressing local heat generation.
  • the area of each of the N vertical MOS transistors in plan view of the semiconductor layer may be proportional to the square of the maximum specification current of each of the N vertical MOS transistors.
  • the conduction resistance of each of the N vertical MOS transistors when the maximum specified current flows may be inversely proportional to the square of the maximum specified current of each of the N vertical MOS transistors.
  • one of the N vertical MOS transistors has a maximum specification current of K (K is an integer of 2 or more and N ⁇ 1 or less) vertical MOS transistors of the N vertical MOS transistors. It may be a specific vertical MOS transistor equal to the sum of the maximum specified currents of the type MOS transistors.
  • At least one of the N vertical MOS transistors is a specific vertical MOS transistor having one source pad as the one or more source pads, and the at least The gate pad and the one source pad of each of the specific vertical MOS transistors have a circular shape, and the gate pad and the one or more source pads of the N vertical MOS transistors each have a circular shape.
  • the semiconductor device is rectangular in plan view of the semiconductor layer, and is positioned at the entrance or exit of each of one or more current paths determined by specifications among the N vertical MOS transistors.
  • the first gateway vertical MOS transistor and the second gateway vertical MOS transistor located at the exit or entrance may be adjacent to each other in plan view of the semiconductor layer.
  • the semiconductor device is rectangular in plan view of the semiconductor layer, and in plan view of the semiconductor layer, the first entrance/exit vertical MOS transistor and the second entrance/exit in each of the one or more current paths.
  • a boundary line with the vertical MOS transistor may be parallel to the long side of the semiconductor device.
  • boundary lines between the first entrance/exit vertical MOS transistor and the second entrance/exit vertical MOS transistor in each of the one or more current paths are four of the semiconductor device. It may not be parallel to any of the sides.
  • boundary lines between the first entrance/exit vertical MOS transistor and the second entrance/exit vertical MOS transistor in each of the one or more current paths are four of the semiconductor device.
  • line segments parallel to the first side and line segments parallel to the second side orthogonal to the first side may be alternately connected.
  • a first entrance/exit vertical MOS transistor located at the entrance or exit of the first current path, and at the exit or entrance
  • the positioned second entrance/exit vertical MOS transistors are adjacent to each other in a plan view of the semiconductor layer, and among the N vertical MOS transistors, the second gate in the second current path determined by the specifications.
  • the first entrance/exit vertical MOS transistor located at the entrance or exit of the current path and the third entrance/exit vertical MOS transistor located at the exit or entrance are adjacent to each other in a plan view of the semiconductor layer, and the N of the vertical MOS transistors, in the third current path determined by the specifications, the second entrance/exit vertical MOS transistor located at the entrance or exit of the third current path, and the exit or entrance
  • a first entrance/exit vertical MOS transistor located at the entrance or exit of the first current path, and at the exit or entrance
  • the positioned second entrance/exit vertical MOS transistors are adjacent to each other in a plan view of the semiconductor layer, and among the N vertical MOS transistors, the second gate in the second current path determined by the specifications.
  • the second entrance/exit vertical MOS transistor located at the entrance or exit of the current path and the third entrance/exit vertical MOS transistor located at the exit or entrance are adjacent to each other in plan view of the semiconductor layer,
  • the current path defined by the first gateway vertical MOS transistor and the third gateway vertical MOS transistor does not correspond to any of the current paths defined by the specifications, and the first gateway vertical MOS transistor and the third gateway vertical MOS transistor
  • the 3 entrance/exit vertical MOS transistors are adjacent to each other in plan view of the semiconductor layer, and the gate pad of the third entrance/exit vertical MOS transistor is the same as that of the second entrance/exit vertical MOS transistor and the third entrance/exit vertical MOS transistor. It may be located closer to the boundary line between the first entrance vertical MOS transistor and the third entrance vertical MOS transistor than the boundary line between the entrance vertical MOS transistors.
  • a drain pad electrically connected to the semiconductor substrate may be provided on the upper surface of the semiconductor layer.
  • a battery protection circuit includes: the semiconductor device; and the one or more source pads of one terminal-connected vertical MOS transistor among the N vertical MOS transistors included in the semiconductor device.
  • a connected first terminal and one of a positive electrode and a negative electrode are connected to the terminal-connected vertical MOS transistor of the N vertical MOS transistors included in the semiconductor device.
  • N-1 battery cells connected to each of the one or more source pads of N-1 vertical MOS transistors, wherein the polarity of the first pole in the N-1 battery cells. are the same.
  • the battery protection circuit having the above configuration, it is possible to provide a battery protection circuit including the first semiconductor device capable of suppressing local heat generation.
  • a battery protection circuit includes the first semiconductor device, the second semiconductor device, the second semiconductor device including three vertical MOS transistors, and N ⁇ 1 battery cells connected in series, and the one or more sources of one first terminal-connected vertical MOS transistor among the N vertical MOS transistors included in the first semiconductor device. a pad and a first terminal connected to the one or more source pads of a second terminal-connected vertical MOS transistor of one of the three vertical MOS transistors included in the second semiconductor device; and a second terminal connected to the negative electrodes of the N ⁇ 1 battery cells, and the positive electrode of the N ⁇ 1 battery cell located at the end on the positive electrode side in the series connection.
  • the positive electrode of each of the N ⁇ 1 battery cells is connected to the first terminal of the N vertical MOS transistors included in the first semiconductor device. connected to each of the one or more source pads of the N ⁇ 1 vertical MOS transistors excluding the vertical MOS transistors, and located at the negative end of the series connection among the N ⁇ 1 battery cells;
  • Each of the positive electrode of the first battery cell and the negative electrode of the second battery cell located next to the first battery cell in the series connection is one of the three vertical semiconductor devices included in the second semiconductor device. connected to each of the one or more source pads of two vertical MOS transistors other than the second terminal-connected vertical MOS transistor of the MOS transistors, the first battery cell and the second battery cell; The cells are connected in series through the second semiconductor device.
  • the battery protection circuit having the above configuration, it is possible to provide a battery protection circuit including the first semiconductor device and the second semiconductor device that can suppress local heat generation.
  • a battery protection circuit includes the first semiconductor device, the second semiconductor device, the second semiconductor device including three vertical MOS transistors, and N battery cells connected in series and the one or more source pads of one first terminal-connected vertical MOS transistor out of the N vertical MOS transistors included in the first semiconductor device; and a first terminal connected to the one or more source pads of a second terminal-connected vertical MOS transistor of one of the three vertical MOS transistors included in the second semiconductor device; A second terminal connected to the negative electrodes of the N battery cells, and a third terminal connected to the positive electrode of the battery cell positioned on the positive electrode side end of the series connection among the N battery cells.
  • the positive electrode of each of the N ⁇ 1 battery cells excluding the first battery cell located at the negative electrode side end in the series connection is the first semiconductor connected to each of the one or more source pads of N ⁇ 1 vertical MOS transistors excluding the first terminal-connected vertical MOS transistors among the N vertical MOS transistors included in the device;
  • Each of the two vertical MOS transistors excluding the second terminal-connected vertical MOS transistor out of the three vertical MOS transistors included in the second semiconductor device is connected to the negative electrode of the second battery cell located there.
  • the first battery cell and the second battery cell are connected in series via the second semiconductor device.
  • the battery protection circuit having the above configuration, it is possible to provide a battery protection circuit including the first semiconductor device and the second semiconductor device that can suppress local heat generation.
  • a battery protection circuit is the first semiconductor device, the number of vertical MOS transistors provided is three, and the number of specific vertical MOS transistors provided is one. and the second semiconductor device, wherein the number of vertical MOS transistors provided is three and the number of specific vertical MOS transistors provided is one; a first terminal connected to one source pad of one specific vertical MOS transistor provided in one semiconductor device; a second terminal and a third terminal respectively connected to the one or more source pads of two vertical MOS transistors other than one specific vertical MOS transistor; and the second semiconductor device. a fourth terminal connected to one source pad of the one specific vertical MOS transistor; and one of the three vertical MOS transistors included in the second semiconductor device.
  • the terminal 4 and the fifth terminal are terminals for connecting to a power management circuit, and the power management circuit connects the one or more terminals during charging through the second terminal and the fifth terminal.
  • a charging current is passed through the battery cells, and a discharging current is received from the one or more battery cells during discharging.
  • the battery protection circuit having the above configuration, it is possible to provide a battery protection circuit including the first semiconductor device and the second semiconductor device that can suppress local heat generation.
  • a battery protection circuit is the semiconductor device described above, the semiconductor device including three vertical MOS transistors and one specific vertical MOS transistor; One source pad of the one specific vertical MOS transistor provided in the semiconductor device, and two of the three vertical MOS transistors provided in the semiconductor device, excluding the one specific vertical MOS transistor a first terminal connected to one or more source pads of one of the vertical MOS transistors of the semiconductor device; a second terminal connected to one or more source pads of the other vertical MOS transistor of the two vertical MOS transistors other than the vertical MOS transistor, a third terminal, and a fourth terminal,
  • the first terminal is a terminal for connecting with the positive electrode of one or more battery cells
  • the third terminal is a terminal for connecting with the negative electrode of the one or more battery cells
  • the second terminal is a terminal for connecting with the negative electrode of the one or more battery cells.
  • the fourth terminal are terminals for connecting to a power management circuit, and the power management circuit connects the one or more batteries through the second terminal and the fourth terminal during charging.
  • a charging current is applied to the cells and a discharging current is received from the one or more battery cells during discharging.
  • the battery protection circuit having the above configuration, it is possible to provide a battery protection circuit including the first semiconductor device capable of suppressing local heat generation.
  • a battery protection circuit is the first semiconductor device, and includes X (X is an integer of 1 or more) + Y (Y is an integer of 2 or more) vertical MOS transistors.
  • X is an integer of 1 or more
  • Y is an integer of 2 or more
  • X first terminals respectively connected to the one or more source pads of X vertical MOS transistors, and the X vertical MOS transistors among the X+Y vertical MOS transistors included in the first semiconductor device.
  • Y second terminals connected to each of the one or more source pads of Y vertical MOS transistors excluding Y vertical MOS transistors, and one of the 1+Y vertical MOS transistors included in the second semiconductor device a third terminal connected to the one or more source pads of the transistor; and Y vertical MOS transistors, excluding the one vertical MOS transistor, among 1+Y vertical MOS transistors included in the second semiconductor device. and Y fourth terminals connected to each of the one or more source pads, wherein the X first terminals are terminals for connecting to respective positive electrodes of X battery cells.
  • the third terminal is a terminal for connecting to the negative electrodes of the X battery cells, and the Y second terminals and the Y fourth terminals are Y power cells.
  • each of the Y power management circuits is connected to one of the Y second terminals and one of the Y fourth terminals; , a charging current is supplied to at least one of the X battery cells during charging, and a discharging current is received from the at least one battery cell during discharging.
  • the battery protection circuit having the above configuration, it is possible to provide a battery protection circuit including the first semiconductor device and the second semiconductor device that can suppress local heat generation.
  • a power management circuit is the semiconductor device described above, wherein the number of vertical MOS transistors provided is X (X is an integer of 1 or more) + Y (Y is an integer of 2 or more).
  • X terminals connected to the one or more source pads of X vertical MOS transistors among the X+Y vertical MOS transistors included in the semiconductor device; and Y circuits connected to each of the one or more source pads of Y vertical MOS transistors excluding X vertical MOS transistors, wherein each of the X terminals is connected to X terminals. It is a terminal for connecting to each external circuit, and each of the Y circuits is isolated from each other.
  • the power management circuit having the above configuration, it is possible to provide a power management circuit including the first semiconductor device capable of suppressing local heat generation.
  • a semiconductor device is a chip-size package type semiconductor device that can be mounted face-down, and includes a semiconductor layer and N (N is an integer of 3 or more) formed in the semiconductor layer.
  • N is an integer of 3 or more
  • each of the N vertical transistors includes, on the upper surface of the semiconductor layer, a control pad electrically connected to a control electrode for controlling conduction of the vertical transistor;
  • the vertical transistor has one or more external connection pads electrically connected to external connection electrodes for inflowing current from the outside or flowing out current to the outside, and the semiconductor layer has a semiconductor substrate.
  • each of the N vertical transistors in plan view of the semiconductor layer is larger according to the maximum specification current of each of the N vertical transistors, the larger the maximum specification current.
  • the larger the maximum specification current of the vertical transistor the larger the area of the semiconductor layer in plan view.
  • the conduction resistance of a vertical transistor is inversely proportional to the area of the semiconductor layer in plan view. Therefore, in the semiconductor device having the above configuration, the vertical transistor having a larger maximum specification current has a smaller conduction resistance.
  • the semiconductor device having the above configuration it is possible to provide a semiconductor device capable of suppressing local heat generation.
  • the area of each of the N vertical transistors in plan view of the semiconductor layer may be proportional to the square of the maximum specification current of each of the N vertical transistors.
  • the conduction resistance of each of the N vertical transistors when the maximum specified current flows may be inversely proportional to the square of the maximum specified current of each of the N vertical transistors.
  • a common terminal electrically connected to the common electrode may be provided on the upper surface side of the semiconductor layer.
  • each of the one or more external connection pads that each of the N vertical transistors has is an external output terminal through which current flows out from the N vertical transistors, and the common terminal is the It may be an external input terminal through which an external current flows into the N vertical transistors.
  • the semiconductor device according to the first embodiment is a face-down mountable chip size package (CSP) in which N (N is an integer of 3 or more) vertical MOS (Metal Oxide Semiconductor) transistors are formed. ) type semiconductor device.
  • the N vertical MOS transistors are so-called trench MOSFETs (Field Effect Transistors).
  • a vertical MOS transistor will be used as an example of a vertical transistor, but the vertical transistor need not be limited to a vertical MOS transistor, for example, a BJT. or IBGT.
  • a BJT in the present disclosure, the source should be read as the emitter, the drain as the collector, and the body as the base.
  • a gate electrode that controls conduction may be read as a base electrode.
  • the source in the case of an IGBT, in the present disclosure, the source should be replaced with the emitter, and the drain should be replaced with the collector.
  • FIG. 1 is a cross-sectional view showing an example of the structure of a semiconductor device 1 according to Embodiment 1.
  • FIG. FIG. 2 is a plan view showing an example of the structure of the semiconductor device 1.
  • FIG. FIG. 1 shows a cross section at II of FIG.
  • FIG. 3 is a circuit diagram showing an example of the circuit configuration of the semiconductor device 1. As shown in FIG.
  • FIGS. 1 to 3 are drawings illustrating the semiconductor device 1 when N is 3, and in the explanation using FIGS. 1 to 3, N is 3.
  • the semiconductor device 1 is not necessarily limited to the case where N is 3 as long as N is 3 or more.
  • the semiconductor device 1 includes a semiconductor layer 40, a metal layer 30, a protective layer 35, and a first vertical MOS transistor 10 ( hereinafter also referred to as “transistor 10”), a second vertical MOS transistor 20 (hereinafter also referred to as “transistor 20”) formed in region A2 within semiconductor layer 40, and a region within semiconductor layer 40; and a third vertical MOS transistor 37 (hereinafter also referred to as “transistor 37”) formed in A3.
  • a first vertical MOS transistor 10 hereinafter also referred to as “transistor 10”
  • second vertical MOS transistor 20 hereinafter also referred to as “transistor 20”
  • transistor 37 third vertical MOS transistor 37
  • region AN the region within the semiconductor layer 40 in which the Nth vertical transistor is formed.
  • FIG. 1 shows the semiconductor device 1 in the case where the semiconductor device 1 and the semiconductor layer 40 are rectangular in plan view of the semiconductor layer 40, but the semiconductor device 1 is a semiconductor device.
  • the configuration in which the semiconductor device 1 and the semiconductor layer 40 are rectangular in plan view of the layer 40 is not limited.
  • the semiconductor layer 40 is configured by stacking a semiconductor substrate 32, a low-concentration impurity layer 33, and an oxide film .
  • the semiconductor substrate 32 is arranged on the lower surface side of the semiconductor layer 40 and is made of silicon containing impurities of the first conductivity type.
  • the low-concentration impurity layer 33 is arranged on the upper surface side of the semiconductor layer 40 and formed in contact with the semiconductor substrate 32 . include.
  • the low-concentration impurity layer 33 may be formed on the semiconductor substrate 32 by epitaxial growth, for example.
  • the oxide film 34 is arranged on the upper surface of the semiconductor layer 40 and formed in contact with the low-concentration impurity layer 33 .
  • the protective layer 35 is formed in contact with the upper surface of the semiconductor layer 40 and covers at least part of the upper surface of the semiconductor layer 40 .
  • the metal layer 30 is formed in contact with the lower surface of the semiconductor substrate 32 and may be made of silver, copper, nickel, or alloys thereof, or a metal with good conductivity that can function as an electrode. material.
  • the metal layer 30 may contain a small amount of elements other than metals that are mixed as impurities in the manufacturing process of the metal material.
  • one or more transistors 10 (here, 5) first source pads 111 (here, first source pads 111 a, 111 b, 111 c, 111 d, and 111 e) and a first gate pad 119 .
  • the transistor 20 has one or more (five in this case), which are bonded to the mounting substrate via a bonding material during face-down mounting on the upper surface of the semiconductor layer 40 within the area A2 in plan view of the semiconductor layer 40.
  • 2 source pads 121 here, second source pads 121 a , 121 b , 121 c , 121 d and 121 e
  • a second gate pad 129 here, second gate pad 129 .
  • the transistor 37 has one or more (here, two) second transistors that are bonded to the mounting substrate via a bonding material during face-down mounting on the upper surface of the semiconductor layer 40 within the area A3 in plan view of the semiconductor layer 40 . It has three source pads 131 (here, third source pads 131 a and 131 b ) and a third gate pad 139 .
  • Each of the first source pads 111, each of the second source pads 121, and each of the third source pads 131 is rectangular, oval, or circular in plan view of the semiconductor layer 40.
  • the end shape of the rectangle or ellipse is not limited to square (corresponding to rectangle) or semicircle (corresponding to ellipse), but may be polygonal.
  • the first gate pad 119 , the second gate pad 129 , and the third gate pad 139 are circular in plan view of the semiconductor layer 40 .
  • the number and shape of one or more first source pads 111, the number and shape of one or more second source pads 121, and the number and shape of one or more third source pads 131 are not necessarily , need not be limited to the number and shape as illustrated in FIG.
  • a first body region 18 containing impurities of a second conductivity type different from the first conductivity type is formed in the first region A1 of the low-concentration impurity layer 33.
  • a first source region 14 containing impurities of a first conductivity type, a first gate conductor 15 and a first gate insulating film 16 are formed in the first body region 18 .
  • First source electrode 11 comprises portions 12 and 13 , and portion 12 is connected to first source region 14 and first body region 18 via portion 13 .
  • First gate conductor 15 is electrically connected to first gate pad 119 .
  • the portion 12 of the first source electrode 11 is a layer that is joined with solder during reflow in face-down mounting, and non-limiting examples thereof include a metal material containing at least one of nickel, titanium, tungsten, and palladium. may consist of The surface of the portion 12 may be plated with gold or the like.
  • the portion 13 of the first source electrode 11 is a layer that connects the portion 12 and the semiconductor layer 40, and is made of a metal material containing at least one of aluminum, copper, gold, and silver as a non-limiting example. may be configured.
  • a second body region 28 containing second conductivity type impurities is formed in the second region A2 of the low-concentration impurity layer 33 .
  • a second source region 24 containing impurities of the first conductivity type, a second gate conductor 25 and a second gate insulating film 26 are formed in the second body region 28 .
  • the second source electrode 21 consists of portions 22 and 23 , and the portion 22 is connected to the second source region 24 and the second body region 28 via the portion 23 .
  • Second gate conductor 25 is electrically connected to second gate pad 129 .
  • the portion 22 of the second source electrode 21 is a layer that is joined with solder during reflow in face-down mounting, and non-limiting examples include a metal material containing at least one of nickel, titanium, tungsten, and palladium. may consist of The surface of the portion 22 may be plated with gold or the like.
  • the portion 23 of the second source electrode 21 is a layer that connects the portion 22 and the semiconductor layer 40, and is made of a metal material containing at least one of aluminum, copper, gold, and silver as a non-limiting example. may be configured.
  • impurities of the second conductivity type are added similarly to the first region A1 of the low-concentration impurity layer 33 and the second region A2 of the low-concentration impurity layer 33.
  • a containing third body region (not shown) is formed.
  • a third source region (not shown) containing impurities of the first conductivity type, a third gate conductor (not shown), and a third gate insulating film (not shown) are formed in the third body region. ing.
  • the third source electrode 31 (not shown in FIGS. 1 and 2, see FIG. 3) consists of a first portion (not shown) and a second portion (not shown). 2 to a third source region (not shown) and a third body region.
  • the third gate conductor is electrically connected to third gate pad 139 .
  • the first portion of the third source electrode 31 is a layer that is joined with solder during reflow in face-down mounting, and includes one or more of nickel, titanium, tungsten, and palladium as non-limiting examples. It may be made of a metal material. The surface of the first portion may be plated with gold or the like.
  • the second portion of the third source electrode 31 is a layer that connects the first portion and the semiconductor layer 40, and as a non-limiting example, one or more of aluminum, copper, gold, and silver is used. It may be made of a metal material containing
  • the low-concentration impurity layer 33 and the semiconductor substrate 32 form a first drain region of the transistor 10 , a second drain region of the transistor 20 , and a region of the transistor 37 . It functions as a common drain region in which the third drain region is made common. That is, the semiconductor substrate 32 functions as a common drain region for N (here, three) vertical MOS transistors.
  • the first body region 18 is covered with an oxide film 34 having an opening, and the portion of the first source electrode 11 connected to the first source region 14 through the opening in the oxide film 34. 13 are provided.
  • the oxide film 34 and the first source electrode portion 13 are covered with a protective layer 35 having an opening, and the portion 12 connected to the first source electrode portion 13 through the opening in the protective layer 35 is provided.
  • the second body region 28 is covered with an oxide film 34 having an opening, and a portion 23 of the second source electrode 21 connected to the second source region 24 through the opening of the oxide film 34 is provided.
  • the oxide film 34 and the second source electrode portion 23 are covered with a protective layer 35 having an opening, and a portion 22 connected to the second source electrode portion 23 through the opening in the protective layer 35 is provided.
  • the third body region like the first body region 18 and the second body region 28, is covered with an oxide film 34 having an opening and is connected to the third source region through an opening in the oxide film 34.
  • a second portion of the third source electrode 31 is provided.
  • the oxide film 34 and the second portion of the third source electrode are covered with a protective layer 35 having an opening, and the first portion connected to the second portion of the third source electrode through the opening in the protective layer 35. is provided.
  • one or more first source pads 111, one or more second source pads 121, and one or more third source pads 131 are connected to the first source electrode 11 and the second source electrode 21, respectively. , and a region where the third source electrode 31 is partially exposed on the upper surface of the semiconductor device 1, ie, a so-called terminal portion.
  • the first gate pad 119, the second gate pad 129, and the third gate pad 139 are each connected to the first gate electrode 19 (not shown in FIGS. 1 and 2, see FIG. 3).
  • a second gate electrode 29 not shown in FIGS. 1 and 2, see FIG. 3
  • a third gate electrode 39 not shown in FIGS. 1 and 2, see FIG. 3). It means the part of the terminal that is partially exposed on the upper surface of the terminal.
  • the first conductivity type is N type
  • the second conductivity type is P type
  • the low-concentration impurity layer 33 may be an N-type semiconductor
  • the first body region 18, the second body region 28, and the third body region may be a P-type semiconductor.
  • the first conductivity type is P type and the second conductivity type is N type
  • the first source region 14, the second source region 24, the third source region, the semiconductor substrate 32
  • the low-concentration impurity layer 33 may be a P-type semiconductor
  • the first body region 18, the second body region 28, and the third body region may be an N-type semiconductor.
  • the transistors 10, 20, and 37 are so-called N-channel transistors in which the first conductivity type is N type and the second conductivity type is P type.
  • the conducting operation of the semiconductor device 1 will be described assuming the case of a type transistor.
  • a high voltage is applied to the first source electrode 11 and a low voltage is applied to the second source electrode 21, and a voltage equal to or higher than the threshold voltage is applied to the second gate electrode 29 with the second source electrode 21 as a reference.
  • a conducting channel is formed in the second body region 28 near the second gate insulator 26 .
  • first source electrode 11-first body region 18-low concentration impurity layer 33-semiconductor substrate 32-metal layer 30-semiconductor substrate 32-low concentration impurity layer 33-second body region 28 is formed.
  • the main current flows through the conduction channel--the second source region 24--the second source electrode 21 path, and the path becomes conductive. In this main current path, there is a PN junction at the contact surface between the first body region 18 and the low-concentration impurity layer 33, which functions as a body diode as shown in FIG.
  • a high voltage is applied to the second source electrode 21 and a low voltage is applied to the first source electrode 11
  • the first source electrode 11 is applied to the first gate electrode 19 to a voltage equal to or higher than the threshold voltage.
  • a conduction channel is formed near the first gate insulating film 16 in the first body region 18 .
  • second source electrode 21-second body region 28-low concentration impurity layer 33-semiconductor substrate 32-metal layer 30-semiconductor substrate 32-low concentration impurity layer 33-first body region 18 are formed.
  • a main current flows through the conduction channel--the first source region 14--the first source electrode 11 path, and the path becomes conductive. In this main current path, there is a PN junction at the contact surface between the second body region 28 and the low-concentration impurity layer 33, which functions as a body diode as shown in FIG.
  • a high voltage is applied to the first source electrode 11 and a low voltage is applied to the third source electrode 31 . is applied, the main current flows through the path from the first source electrode 11 to the third source electrode 31, and the path becomes conductive.
  • a high voltage is applied to the third source electrode 31 and a low voltage is applied to the first source electrode 11 , and the first source electrode 11 is used as a reference for the first gate electrode 19 to exceed the threshold voltage. is applied, the main current flows through the path from the third source electrode 31 to the first source electrode 11, and the path becomes conductive.
  • a high voltage is applied to the second source electrode 21 and a low voltage is applied to the third source electrode 31 . is applied, the main current flows through the path from the second source electrode 21 to the third source electrode 31, and the path becomes conductive.
  • a high voltage is applied to the third source electrode 31 and a low voltage is applied to the second source electrode 21, and the second gate electrode 29 is applied with a voltage equal to or higher than the threshold voltage with respect to the second source electrode 21 as a reference. is applied, the main current flows through the path from the third source electrode 31 to the second source electrode 21, and the path becomes conductive.
  • a high voltage is applied to the first source electrode 11 and the second source electrode 21 and a low voltage is applied to the third source electrode 31, and the third source electrode 31 is used as a reference.
  • a voltage equal to or higher than the threshold voltage is applied to the gate electrode 39 of No. 3
  • a main current flows through the path from the first source electrode 11 and the second source electrode 21 to the third source electrode 31, and the path becomes conductive. becomes.
  • a high voltage is applied to the third source electrode 31, a low voltage is applied to the first source electrode 11 and the second source electrode 21, and the first source electrode 11 is used as a reference.
  • a voltage equal to or higher than the threshold is applied to one gate electrode 19 and a voltage equal to or higher than the threshold is applied to the second gate electrode 29 with reference to the second source electrode 21, the voltage from the third source electrode 31 to the first A main current flows through the path to the source electrode 11 and the second source electrode 21, and the path becomes conductive.
  • a high voltage is applied to the second source electrode 21 and the third source electrode 31 and a low voltage is applied to the first source electrode 11, and the first source electrode 11 is used as a reference.
  • a voltage equal to or higher than the threshold value is applied to one gate electrode 19
  • a main current flows through the path from the second source electrode 21 and the third source electrode 31 to the first source electrode 11, and the path becomes conductive. becomes.
  • a high voltage is applied to the first source electrode 11
  • a low voltage is applied to the second source electrode 21 and the third source electrode 31
  • the second source electrode 21 is used as a reference.
  • a voltage equal to or higher than the threshold is applied to the second gate electrode 29
  • a voltage equal to or higher than the threshold is applied to the third gate electrode 39 with reference to the third source electrode 31
  • the voltage from the first source electrode 11 to the second gate electrode 31 is applied.
  • a main current flows through the path to the source electrode 21 and the third source electrode 31, and the path becomes conductive.
  • a high voltage is applied to the third source electrode 31 and the first source electrode 11 and a low voltage is applied to the second source electrode 21, and the second source electrode 21 is used as a reference.
  • a main current flows through the path from the third source electrode 31 and the first source electrode 11 to the second source electrode 21, and the path becomes conductive. becomes.
  • a high voltage is applied to the second source electrode 21, a low voltage is applied to the third source electrode 31 and the first source electrode 11, and the third source electrode 31 is used as a reference.
  • a voltage equal to or higher than the threshold is applied to the gate electrode 39 of No. 3
  • a voltage equal to or higher than the threshold is applied to the first gate electrode 19 with reference to the first source electrode 11
  • the voltage from the second source electrode 21 to the third source electrode 21 is applied.
  • a main current flows through the path to the source electrode 31 and the first source electrode 11, and the path becomes conductive.
  • Each of the N vertical MOS transistors (here, the first vertical MOS transistor 10, the second vertical MOS transistor 20, and the third vertical MOS transistor 37) has a maximum specification current is stipulated.
  • the specification is the product specification of the relevant transistor, and the maximum specification current is usually the value described in the product specification of the relevant transistor.
  • the value described in the specifications may be the maximum rated current or a current equivalent to 50% of the maximum rated current. 50% of the maximum rated current is usually stated as a current value when evaluating conduction resistance in product specifications.
  • the maximum specification current is not limited to 50% of the maximum rated current, but may be regarded as the current value described when evaluating the conduction resistance in the product specifications.
  • the conduction resistance described in the product specifications may be a so-called on-resistance.
  • the area of each of the N vertical MOS transistors in the plan view of the semiconductor layer 40 increases as the maximum specified current increases according to the maximum specified current of each of the N vertical MOS transistors.
  • the semiconductor layer 40 in a plan view of the semiconductor layer 40, all of the elements that constitute the Nth vertical MOS transistor are provided in the Nth region AN. That is, the area of the Nth vertical MOS transistor can be regarded as the area of the Nth region AN. Further, according to the above definition, in a plan view of the semiconductor layer 40, the semiconductor device 1 including N vertical MOS transistors is divided into N regions, and there is no portion that does not belong to any region. Be prepared for what will happen.
  • the area of the Nth vertical MOS transistor is defined by the boundary with other adjacent vertical MOS transistors.
  • the boundary refers to the portion 13 of the first source electrode 11 and the portion 13 of the first source electrode 11 when the first vertical MOS transistor 10 and the second vertical MOS transistor 20 are adjacent to each other in the plan view of the semiconductor layer 40, for example.
  • EQR EQui potentialial ring
  • It may be regarded as a metal wiring that does not have a function to pass through, or it may be regarded as the space itself, although it has a finite width. Even in the case of this interval, it can be recognized as a line when viewed with the naked eye or at low magnification.
  • the area of the Nth vertical MOS transistor in plan view of the semiconductor layer 40 may be the area of the active region of the Nth vertical MOS transistor.
  • the active region of a vertical MOS transistor means a region of the body region of the vertical MOS transistor through which the main current flows when the vertical MOS transistor is in a conducting state.
  • the active region of each vertical MOS transistor is substantially the same as the range of the body region of each vertical MOS transistor.
  • the range of the body region of each vertical MOS transistor is the range of the region in which each vertical MOS transistor is formed (that is, when the vertical MOS transistor is the transistor 10, It is substantially the same as region A1, region A2 if it is transistor 20, and region A3) if it is transistor 37). Therefore, in plan view of the semiconductor layer 40, the area of the active region of each vertical MOS transistor is substantially the same as the range of the region where each vertical MOS transistor is formed.
  • the maximum specification current of the first vertical MOS transistor 10 is I1
  • the maximum specification current of the second vertical MOS transistor 20 is I2, ...
  • the maximum specification current of the Nth vertical MOS transistor is also referred to as IN
  • the area of the first vertical MOS transistor 10 is also referred to as S1
  • the area of the second vertical MOS transistor 20 is referred to as S2, .
  • R1 is the conduction resistance when the maximum specification current I1 flows through the first vertical MOS transistor
  • R2 is the conduction resistance when the maximum specification current I2 flows through the second vertical MOS transistor 20, .
  • the conduction resistance when the maximum specified current IN flows through the MOS transistor is also called RN.
  • the conduction resistance of the N vertical MOS transistors is inversely proportional to the square of the maximum specification current of the N vertical MOS transistors.
  • the amount of heat generated by each vertical MOS transistor is equal when the maximum specification current is applied to each vertical MOS transistor.
  • a vertical MOS transistor of an appropriate size is not assigned from the beginning to a current path that does not require a large current to flow as an assumed application. Since a transistor can be installed, there is an advantage that the size of the semiconductor device itself can be reduced.
  • the conduction resistance is usually determined by specifications among the N vertical MOS transistors, and in a certain current path, from the entrance vertical MOS transistor located at one entrance or exit to the other exit or entrance It is measured as the conduction resistance in the current path that flows up to the entrance/exit vertical MOS transistor.
  • the conduction resistance RN when the maximum specification current IN flows is described in the product specifications of the transistor, and the N-th vertical MOS transistor is one of the entrance and exit vertical MOS transistors, the conduction resistance of the current path when the maximum specification current IN flows in the Nth vertical MOS transistor is and the area of the entrance/exit vertical MOS transistor that is the other side of the current path as the denominator.
  • the first entrance vertical MOS transistor If a current also flows in the current path between the MOS transistor and the second entrance/exit vertical MOS transistor, the other vertical MOS transistors may generate more heat than the maximum specification current is flowing. Suppressed.
  • 4A and 4B are plan views of the semiconductor device 1 when N is 3, and the current paths determined by the specifications are (1) the first vertical MOS transistor (Tr1) and the second vertical MOS transistor (Tr1). and (2) a current path flowing between the first vertical MOS transistor (Tr1) and the third vertical MOS transistor (Tr3). There are two current paths, and (3) the semiconductor device when the current path flowing between the second vertical MOS transistor (Tr2) and the third vertical MOS transistor (Tr3) is not a current path determined by the specifications.
  • 1 is a plan view showing an example of the shape of 1.
  • Tr1 and Tr2 located at the entrance or exit of one current path determined by the specifications are adjacent to each other, and Tr1 located at the entrance or the exit of the other current path determined by the specifications. and Tr3 are adjacent to each other.
  • Tr1 and Tr2 located at the entrance or exit of one current path determined by the specifications are adjacent to each other, the other current path determined by the specifications is adjacent to each other.
  • Tr1 and Tr3 located at the entrance or exit of are not adjacent to each other.
  • Tr2 is located on the current path flowing between Tr1 and Tr3.
  • Tr1 and Tr2 overlaps the current path flowing between Tr1 and Tr3, and the maximum specification current also flows in Tr3 at the timing when the maximum specification current flows in Tr2.
  • Tr2 generates more heat than the maximum specification current of Tr2 flows only through Tr2.
  • the shape of the semiconductor device 1 shown in FIG. 4A is more preferable than the shape of the semiconductor device 1 shown in FIG. 4B.
  • the current path determined by the specifications is the current path for which the conduction resistance (on-resistance) is indicated in the product specifications of the relevant transistor.
  • the current path is the current path for which the conduction resistance (on-resistance) is indicated in the product specifications of the relevant transistor.
  • N vertical MOS transistors instead of using an arbitrary combination of N vertical MOS transistors as a current path, one or more current paths are designed according to the application, and the maximum specification current for each entrance/exit vertical MOS transistor is designed. It will be described in the product specification.
  • the first vertical MOS transistor is hereinafter also referred to as Tr1, the second vertical MOS transistor as Tr2, . . . , and the Nth vertical MOS transistor as TrN.
  • the second electrode located at the entrance or the exit of each current path. It is preferable that the boundary line between one gateway vertical MOS transistor and the second gateway vertical MOS transistor located at the exit or entrance is parallel to the long side of the semiconductor device 1. is preferable to being parallel to .
  • the current flow range between the first gateway vertical MOS transistor and the second gateway vertical MOS transistor can be made relatively wide.
  • the conduction resistance of the current path determined by the first entrance/exit vertical MOS transistor and the second entrance/exit vertical MOS transistor can be made relatively low.
  • FIG. 5 is a plan view of the semiconductor device 1 when N is 3, similar to FIGS. 4A and 4B, and the current path determined by the specification is (1) the first vertical MOS transistor (Tr1) and the second vertical MOS transistor (Tr2), and (2) the current flowing between the first vertical MOS transistor (Tr1) and the third vertical MOS transistor (Tr3) and (3) when the current path flowing between the second vertical MOS transistor (Tr2) and the third vertical MOS transistor (Tr3) is not a current path defined by the specifications.
  • 2 is a plan view showing an example of the shape of the semiconductor device 1 of FIG.
  • the boundary line between Tr1 and Tr2 and the boundary line between Tr1 and Tr3 are parallel to the long sides of the semiconductor device 1 in plan view of the semiconductor layer 40 .
  • the boundary line between Tr1 and Tr2 and the boundary line between Tr1 and Tr3 are the short sides of the semiconductor device 1. parallel to
  • the boundary line between Tr1 and Tr2 in the shape of the semiconductor device 1 shown in FIG. 5 is closer than the boundary line between Tr1 and Tr2 in the shape of the semiconductor device 1 shown in FIG. 4A. Also, the boundary line between Tr1 and Tr3 in the shape of the semiconductor device 1 shown in FIG. 5 becomes longer than the boundary line between Tr1 and Tr3 in the shape of the semiconductor device 1 shown in FIG. 4A.
  • the shape of the semiconductor device 1 shown in FIG. 5 is more preferable than the shape of the semiconductor device 1 shown in FIG. 4A.
  • a first entrance/exit vertical MOS transistor positioned at the entrance or exit of each current path, and a second entrance/exit vertical MOS transistor positioned at the exit or entrance. It is preferable that the boundary line between the gateway and the vertical MOS transistor is not parallel to any of the four sides of the semiconductor device 1 than to be parallel to any one of the four sides of the semiconductor device 1. preferable.
  • the current flow range between the first gateway vertical MOS transistor and the second gateway vertical MOS transistor can be made relatively wide.
  • the conduction resistance of the current path determined by the first entrance/exit vertical MOS transistor and the second entrance/exit vertical MOS transistor can be made relatively low.
  • FIG. 6 is a plan view of the semiconductor device 1 when N is 3, similar to FIGS.
  • the current path flowing between the second vertical MOS transistor (Tr2) and the third vertical MOS transistor (Tr3) is determined by the specifications.
  • 3 is a plan view showing an example of the shape of the semiconductor device 1 when it is not a path; FIG.
  • the boundary line between Tr1 and Tr2 and the boundary line between Tr1 and Tr3 are oblique to all four sides of semiconductor device 1 .
  • the boundary line between Tr1 and Tr2 and the boundary line between Tr1 and Tr3 are the four corners of the semiconductor device 1. Parallel to any of the sides.
  • the boundary line between Tr1 and Tr2 in the shape of the semiconductor device 1 shown in FIG. 6 is closer than the boundary line between Tr1 and Tr2 in the shape of the semiconductor device 1 shown in FIG. 4A. Also, the boundary line between Tr1 and Tr3 in the shape of the semiconductor device 1 shown in FIG. 6 becomes longer than the boundary line between Tr1 and Tr3 in the shape of the semiconductor device 1 shown in FIG. 4A.
  • the shape of the semiconductor device 1 shown in FIG. 6 is more preferable than the shape of the semiconductor device 1 shown in FIG. 4A.
  • FIG. 7A and 7B are plan views of the semiconductor device 1 when N is 3, and the current paths determined by the specifications are (1) the first vertical MOS transistor (Tr1) and the second vertical MOS transistor (Tr1). and (2) a current path flowing between the first vertical MOS transistor (Tr1) and the third vertical MOS transistor (Tr3), (3) Shows an example of the shape of the semiconductor device 1 when there are three current paths including a current path flowing between the second vertical MOS transistor (Tr2) and the third vertical MOS transistor (Tr3). It is a top view.
  • the boundary line between Tr1 and Tr2 is parallel to any of the four sides of .
  • the boundary line between Tr1 and Tr2 and the boundary line between Tr1 and Tr3 are the four corners of the semiconductor device 1. Not parallel to any of the edges. That is, the boundary line between Tr1 and Tr2 and the boundary line between Tr1 and Tr3 are oblique to all four sides of semiconductor device 1 .
  • the boundary line between Tr1 and Tr2 in the shape of the semiconductor device 1 shown in FIG. 7B is closer than the boundary line between Tr1 and Tr2 in the shape of the semiconductor device 1 shown in FIG. 7A. Also, the boundary line between Tr1 and Tr3 in the shape of the semiconductor device 1 shown in FIG. 7B is longer than the boundary line between Tr1 and Tr3 in the shape of the semiconductor device 1 shown in FIG. 7A. Furthermore, the boundary line between Tr2 and Tr3 in the shape of semiconductor device 1 shown in FIG. 7B is longer than the boundary line between Tr2 and Tr3 in the shape of semiconductor device 1 shown in FIG. 7A.
  • the shape of the semiconductor device 1 shown in FIG. 7B is more preferable than the shape of the semiconductor device 1 shown in FIG. 7A.
  • a first entrance/exit vertical MOS transistor positioned at the entrance or exit of each current path, and a second entrance/exit vertical MOS transistor positioned at the exit or entrance.
  • the borderline with the entrance/exit vertical MOS transistor is a line segment parallel to the first side of the four sides of the semiconductor device 1 and a line segment parallel to the second side orthogonal to the first side. are alternately connected rather than one line segment parallel to one of the four sides of the semiconductor device 1 .
  • the current flow range between the first gateway vertical MOS transistor and the second gateway vertical MOS transistor can be widened. That is, the conduction resistance of the current path determined by the first entrance/exit vertical MOS transistor and the second entrance/exit vertical MOS transistor can be reduced.
  • FIG. 8 is a plan view of the semiconductor device 1 when N is 3, similar to FIGS. and (2) the first vertical MOS transistor (Tr1) and the third vertical MOS transistor (Tr3). and (3) the current path flowing between the second vertical MOS transistor (Tr2) and the third vertical MOS transistor (Tr3) is defined by the specification 2 is a plan view showing an example of the shape of the semiconductor device 1 when the current path is not determined by .
  • the boundary line between Tr1 and Tr2 and the boundary line between Tr1 and Tr3 are: A line segment parallel to the first side and a line segment parallel to the second side orthogonal to the first side are alternately connected. In other words, these boundary lines form a stepped shape in plan view of the semiconductor layer 40 .
  • the boundary line between Tr1 and Tr2 and the boundary line between Tr1 and Tr3 are the four corners of the semiconductor device 1.
  • the boundary line between Tr1 and Tr2 in the shape of the semiconductor device 1 shown in FIG. 8 is closer than the boundary line between Tr1 and Tr2 in the shape of the semiconductor device 1 shown in FIG. 4A. Also, the boundary line between Tr1 and Tr3 in the shape of the semiconductor device 1 shown in FIG. 8 is longer than the boundary line between Tr1 and Tr3 in the shape of the semiconductor device 1 shown in FIG. 4A.
  • the shape of the semiconductor device 1 shown in FIG. 8 is more preferable than the shape of the semiconductor device 1 shown in FIG. 4A.
  • FIGS 9A and 7B are plan views of the semiconductor device 1 when N is 3, respectively, and the current path determined by the specifications is (1) the first vertical MOS transistor ( Tr1) and a current path flowing between the second vertical MOS transistor (Tr2) and (2) between the first vertical MOS transistor (Tr1) and the third vertical MOS transistor (Tr3) and (3) the current path between the second vertical MOS transistor (Tr2) and the third vertical MOS transistor (Tr3).
  • Tr1 the first vertical MOS transistor
  • Tr1 a current path flowing between the second vertical MOS transistor
  • Tr3 the third vertical MOS transistor
  • the boundary line between Tr1 and Tr2 and the boundary line between Tr1 and Tr3 are: A line segment parallel to the first side and a line segment parallel to the second side orthogonal to the first side are alternately connected. In other words, these boundary lines form a stepped shape in plan view of the semiconductor layer 40 .
  • the boundary line between Tr1 and Tr2 and the boundary line between Tr1 and Tr3 are the four corners of the semiconductor device 1.
  • the boundary line between Tr1 and Tr2 in the shape of the semiconductor device 1 shown in FIG. 9 is closer than the boundary line between Tr1 and Tr2 in the shape of the semiconductor device 1 shown in FIG. 7A. Also, the boundary line between Tr1 and Tr3 in the shape of the semiconductor device 1 shown in FIG. 9 becomes longer than the boundary line between Tr1 and Tr3 in the shape of the semiconductor device 1 shown in FIG. 7A. Furthermore, the boundary line between Tr2 and Tr3 in the shape of semiconductor device 1 shown in FIG. 9 is longer than the boundary line between Tr2 and Tr3 in the shape of semiconductor device 1 shown in FIG. 7A.
  • the shape of the semiconductor device 1 shown in FIG. 9 is more preferable than the shape of the semiconductor device 1 shown in FIG. 7A.
  • XA (X is a number) means the maximum specification current [A] of the vertical MOS transistor located at that location.
  • 10A, 10B, 10C, and 10D are plan views of the semiconductor device 1 when N is 3, respectively.
  • the area of the first vertical MOS transistor 10 be S1
  • the area of the second vertical MOS transistor 20 be S2, .
  • I1 1 [A]
  • I2 1 [A]
  • I1 1.5 [A]
  • I2 1.5 [A]
  • I1 2 [A]
  • I2 1 [A]
  • FIG. 10D is an example when I1>I2>I3.
  • I1 3 [A]
  • I2 2 [A]
  • 11A, 11B, 11C, 11D, 11E, 11F, 11G, 11H, 11I, and 11J are plan views of the semiconductor device 1 when N is 4, respectively.
  • I1 1[A]
  • I2 1[A]
  • I3 1[A]
  • I1 1[A]
  • I2 1[A]
  • I3 1[A]
  • I3 0.6 [A]
  • I1 1.5 [A]
  • I2 0.8 [A]
  • I1 3 [A]
  • I2 1 [A]
  • I3 1 [A]
  • I1 1.4 [A]
  • I2 1.1 [A]
  • I3 0.5 [A]
  • I1 2.5 [A]
  • I2 1.3 [A]
  • I3 0. 7 [A]
  • FIG. 11J is an example when I1>I2>I3>I4 and I1 ⁇ I2+I3+I4.
  • I1 1.7 [A]
  • I2 1.3 [A]
  • I3 0. 7 [A]
  • this semiconductor device 1 is also referred to as a first specific semiconductor device.
  • a first specific semiconductor device refers to a semiconductor device 1 in which one of the N vertical MOS transistors is a specific vertical MOS transistor that satisfies the following conditions.
  • the condition is that the maximum specified current is equal to the sum of the maximum specified currents of K (K is an integer of 2 or more and N-1 or less) vertical MOS transistors out of N vertical MOS transistors. is.
  • a maximum of the K vertical MOS transistors is provided for each of the current paths between the specific vertical MOS transistor and each of the K vertical MOS transistors. This is suitable when the current flowing through a specific vertical MOS transistor is the maximum specification current of the specific vertical MOS transistor when the specified current is supplied.
  • FIGS. 11G and 11I A specific example of the shape of the first specific semiconductor device when N is 4 is illustrated in FIGS. 11G and 11I, for example.
  • a semiconductor device 1 that satisfies specific conditions for the maximum specification current of N vertical MOS transistors and the number and shape of source pads will be described below. For convenience, this semiconductor device 1 is also referred to as a second specific semiconductor device.
  • the second specific semiconductor device refers to the semiconductor device 1 in which at least one of the N vertical MOS transistors is a specific vertical MOS transistor that satisfies the following conditions.
  • the conditions are that the number of source pads is one, the number of gate pads and source pads is circular in plan view of the semiconductor layer 40, and the number of gate pads and source pads that each of the N vertical MOS transistors has is circular.
  • the condition is that there is no gate pad and source pad having a significantly smaller area than the gate pad and source pad of the specific vertical MOS transistor.
  • Such a second specific semiconductor device is suitable when the specific vertical MOS transistor is used as a transistor for monitoring the voltage of the common drain region of N vertical MOS transistors. This is because the specific vertical MOS transistor does not need to pass a large current, and only needs to pass a minute current. , and the minimum size suffices. This is because the region for the source pads of the other vertical MOS transistors can be maximized by making the source pad of the specific vertical MOS transistor one and the minimum size.
  • FIG. 12 is a plan view showing an example of the configuration of the source pad of the second specific semiconductor device.
  • FIG. 12 shows an example in which N is 3 and the number of specific vertical MOS transistors is 1, and the third vertical MOS transistor formed in region A3 is the specific vertical MOS transistor.
  • the first vertical MOS transistor formed in the region A1 and the second vertical MOS transistor formed in the region A2 are vertical MOS transistors that are not specific vertical MOS transistors. It is an example.
  • the third vertical MOS transistor which is the specific vertical MOS transistor, has only one source pad, the third source pad 131, and when the semiconductor layer 40 is viewed from the top, three Among the source pad and gate pad of the vertical MOS transistor, the area is significantly larger than the third source pad 131 and the third gate pad 139 of the third vertical MOS transistor which is the specific vertical MOS transistor. There are no small source pads and gate pads.
  • 13A and 13B are plan views of the semiconductor device 1 when N is 3, the number of specific vertical MOS transistors is 1, and the third vertical MOS transistor is the specific vertical MOS transistor. is.
  • I1 1[A]
  • I2 1[A]
  • FIG. 13B is an example when I1>I2.
  • I1 3[A]
  • I2 2[A]
  • N is 4, the number of specific vertical MOS transistors is 2, and the third vertical MOS transistor and the fourth vertical MOS transistor are specific vertical MOS transistors.
  • 1 is a plan view of a semiconductor device 1 in one case; FIG.
  • I1 1[A]
  • I2 1[A]
  • I3 ⁇ 1[A] I4 ⁇ 1[A].
  • FIG. 14B is an example when I1>I2.
  • I1 3[A]
  • I2 2[A]
  • I3 ⁇ 1[A] I4 ⁇ 1[A].
  • a preferable arrangement position of the gate pad in the semiconductor device 1 will be described below.
  • a first entrance/exit vertical MOS transistor located at the entrance or exit of the first current path and located at the exit or entrance The second entrance/exit vertical MOS transistors are adjacent to each other in plan view of the semiconductor layer 40, and (2) among the N vertical MOS transistors, the second current in the second current path determined by the specifications (3) N Among the vertical MOS transistors, in the third current path determined by the specifications, the second entrance/exit vertical MOS transistor located at the entrance or exit of the third current path, and the third located at the exit or entrance
  • the entrance/exit vertical MOS transistors are adjacent to each other in plan view of the semiconductor layer 40, and the gate pad of the third entrance/exit vertical MOS transistor is the same as that of the first entrance/exit vertical MOS transistor and the second entrance/exit vertical MOS transistor. It is preferably positioned on the extension of the boundary line with the MOS transistor.
  • FIG. 15 is a plan view of the semiconductor device 1 in which N is 3 and in which the gate pad 139 of the third entrance/exit vertical MOS transistor is arranged at the preferred position described above.
  • the gate pad 139 of the third vertical MOS transistor which is the third entrance/exit vertical MOS transistor, is the same as the first entrance/exit vertical MOS transistor and the second entrance/exit vertical MOS transistor in plan view of the semiconductor layer 40 . It is located on the extension line of the boundary line with the entrance/exit vertical MOS transistor.
  • the third region A3 on the second current path and the third current path has the third region A3. Since the area for arranging the source pad 131 of the entrance/exit vertical MOS transistor can be maximized, the resistance values of the second current path and the third current path can be suppressed.
  • the first gateway The gate pad of the vertical MOS transistor is preferably not arranged near the boundary between the first entrance vertical MOS transistor and the third entrance vertical MOS transistor, and the gate pad of the second entrance vertical MOS transistor is It is preferable not to arrange near the boundary between the second gateway vertical MOS transistor and the third gateway vertical MOS transistor.
  • FIG. 16 shows that in the semiconductor device 1 shown in FIG. 15, the third gateway vertical MOS transistor has a smaller maximum specification current than the first gateway vertical MOS transistor and the second gateway vertical MOS transistor.
  • 10 is a plan view of the semiconductor device 1 showing regions in which the gate pad 119 of the first entrance/exit vertical MOS transistor and the gate pad 129 of the second entrance/exit vertical MOS transistor are not preferably arranged in this case.
  • FIG. 10 is a plan view of the semiconductor device 1 showing regions in which the gate pad 119 of the first entrance/exit vertical MOS transistor and the gate pad 129 of the second entrance/exit vertical MOS transistor are not preferably arranged in this case.
  • a region B1 is a region where the arrangement of the gate pad 119 of the first entrance/exit vertical MOS transistor and the gate pad 129 of the second entrance/exit vertical MOS transistor is not preferable.
  • the width of the first gateway vertical MOS transistor in the direction perpendicular to the boundary line between the first gateway vertical MOS transistor and the second gateway vertical MOS transistor in plan view of the semiconductor layer 40 is , more than twice the diameter of the gate pad 119 of the first doorway vertical MOS transistor, the gate pad 119 of the first doorway vertical MOS transistor is also larger than the diameter of the first doorway vertical MOS transistor and the second gateway vertical MOS transistor.
  • the gate pad 119 of the first inlet/outlet vertical MOS transistor By not arranging the gate pad 119 of the first inlet/outlet vertical MOS transistor at the above position, the gate pad 119 is suppressed from obstructing the current flowing in the first current path, so the first current path can suppress the resistance value of
  • the width of the second gateway vertical MOS transistor in the direction orthogonal to the boundary line between the first gateway vertical MOS transistor and the second gateway vertical MOS transistor in plan view of the semiconductor layer 40 is greater than twice the diameter of the gate pad 129 of the second gateway vertical MOS transistor, the gate pad 129 of the second gateway vertical MOS transistor is also greater than the diameter of the first gateway vertical MOS transistor. It is preferably not placed near the boundary between the transistor and the second gateway vertical MOS transistor.
  • the gate pad 129 of the second inlet/outlet vertical MOS transistor By not arranging the gate pad 129 of the second inlet/outlet vertical MOS transistor at the above position, the gate pad 129 is suppressed from obstructing the current flowing in the first current path, so the first current path can suppress the resistance value of
  • FIG. 17 shows, in the semiconductor device 1 shown in FIG.
  • the width of the gate pad 119 of the first doorway vertical MOS transistor in the direction orthogonal to the boundary line is larger than twice the diameter of the gate pad 119 of the second doorway vertical MOS transistor, and the first doorway of the second doorway vertical MOS transistor
  • the width in the direction orthogonal to the boundary between the vertical MOS transistor and the second gateway vertical MOS transistor exceeds twice the diameter of the gate pad 129 of the second gateway vertical MOS transistor 11A and 11B are plan views of the semiconductor device 1 showing regions where the arrangement of the gate pad 119 of the first inlet/outlet vertical MOS transistor and the gate pad 129 of the second inlet/outlet vertical MOS transistor are not preferable.
  • the area B2 is an area where the arrangement of the gate pad 119 of the first entrance/exit vertical MOS transistor is not preferable
  • the area B3 is an area where the arrangement of the gate pad 129 of the second entrance/exit vertical MOS transistor is not preferable. area.
  • a first entrance/exit vertical MOS transistor positioned at the entrance or exit of the first current path in the first current path determined by specifications, and the exit or entrance The second entrance/exit vertical MOS transistors located in are adjacent to each other in plan view of the semiconductor layer 40, and (2) among the N vertical MOS transistors, in the second current path determined by the specifications, the second The second inlet/outlet vertical MOS transistor located at the entrance or exit of the current path and the third entrance/exit vertical MOS transistor located at the exit or entrance are adjacent to each other in plan view of the semiconductor layer 40, and (3 )
  • the current path defined by the first entrance/exit vertical MOS transistor and the third entrance/exit vertical MOS transistor does not correspond to any of the current paths defined by the specifications, and the first entrance/exit vertical MOS transistor and the third entrance/exit vertical MOS transistor
  • the entrance/exit vertical MOS transistors are adjacent to each other in plan view of the semiconductor layer 40, and the gate pad of the third entrance/exit vertical MOS transistor
  • FIG. 18 is a plan view of the semiconductor device 1 in which N is 3, and in which the gate pad of the third entrance/exit vertical MOS transistor is arranged at the preferred position described above.
  • the gate pad 139 of the third vertical MOS transistor which is the third entrance/exit vertical MOS transistor, is the same as the second entrance/exit vertical MOS transistor and the third gate pad 139 in plan view of the semiconductor layer 40 . It is positioned closer to the boundary between the first entrance/exit vertical MOS transistor and the third vertical MOS transistor than to the boundary between the vertical MOS transistors.
  • the third inlet/outlet vertical MOS transistor is located in the third region A3 on the second current path. Since the maximum area for arranging the source pad of the second current path can be secured, the resistance value of the second current path can be suppressed.
  • the second gateway The gate pad of the vertical MOS transistor is preferably not arranged near the boundary between the second gateway vertical MOS transistor and the third gateway vertical MOS transistor.
  • FIG. 19 shows that in the semiconductor device 1 shown in FIG. 18, the third gateway vertical MOS transistor has a smaller maximum specification current than the first gateway vertical MOS transistor and the second gateway vertical MOS transistor.
  • 12 is a plan view of the semiconductor device 1 showing a region where the arrangement of the gate pad 129 of the second entrance/exit vertical MOS transistor is not preferable in this case.
  • FIG. 12 is a plan view of the semiconductor device 1 showing a region where the arrangement of the gate pad 129 of the second entrance/exit vertical MOS transistor is not preferable in this case.
  • a region B4 is a region where the placement of the gate pad 129 of the second entrance/exit vertical MOS transistor is not preferable.
  • the width of the second gateway vertical MOS transistor in the plan view of the semiconductor layer 40 in the direction perpendicular to the boundary line between the first gateway vertical MOS transistor and the second gateway vertical MOS transistor is , and more than twice the diameter of the gate pad 129 of the second gateway vertical MOS transistor, the gate pad 129 of the second gateway vertical MOS transistor is also greater than the diameter of the gate pad 129 of the first gateway vertical MOS transistor. and the second gateway vertical MOS transistor.
  • the gate pad 129 of the second inlet/outlet vertical MOS transistor By not arranging the gate pad 129 of the second inlet/outlet vertical MOS transistor at the above position, the gate pad 129 is suppressed from obstructing the current flowing in the first current path, so the first current path can suppress the resistance value of
  • FIG. 20 shows, in the semiconductor device 1 shown in FIG. Arrangement of the gate pad 129 of the second doorway vertical MOS transistor when the width in the direction perpendicular to the boundary is more than twice the diameter of the gate pad 129 of the second doorway vertical MOS transistor
  • FIG. 2 is a plan view of the semiconductor device 1 describing a region where is not preferable;
  • a region B5 is a region where the placement of the gate pad 129 of the second entrance/exit vertical MOS transistor is not preferable.
  • 21A, 21B, 21C, 21D, 21E, 21F, 21G, and 21H are plan views of the semiconductor device 1, respectively.
  • regions where the gate pad arrangement is not preferable are shown as hatched regions.
  • the semiconductor device 1 may further have a drain pad on the upper surface of the semiconductor layer 40, which is connected to a common drain region of the N vertical MOS transistors.
  • FIG. 22A is a cross-sectional view showing an example of the structure of the semiconductor device 1 further having a drain pad.
  • FIG. 22B is a plan view showing an example of the structure of semiconductor device 1 further having a drain pad.
  • FIG. 22A shows a cross-sectional view at II in FIG. 22B.
  • the semiconductor device 1 may further have a drain pad 141 as shown in FIG. 22B.
  • a semiconductor device 1 further having a drain pad 141 includes a high-concentration impurity layer 38 and a drain electrode 81, as shown in FIG. 22A.
  • the drain electrode 81 is composed of a portion 82 and a portion 83, and the portion 82 is connected to the high-concentration impurity layer 38 (described later) through the portion 83.
  • the portion 82 of the drain electrode 81 is a layer that is joined with solder during reflow in face-down mounting, similarly to the portion 12 of the first source electrode 11.
  • Non-limiting examples include nickel, titanium, tungsten, and palladium. may be made of a metal material containing any one or more of The surface of the portion 82 may be plated with gold or the like.
  • a portion 83 of the drain electrode 81 is a layer that connects the portion 82 and the high-concentration impurity layer 38, and is made of a metal material containing at least one of aluminum, copper, gold, and silver, as a non-limiting example. may be
  • the drain pad 141 refers to a region where the drain electrode 81 is partially exposed on the upper surface of the semiconductor device 1, ie, a so-called terminal portion.
  • the high-concentration impurity layer 38 is formed in contact with the semiconductor substrate 32 , the low-concentration impurity layer 33 , and the portion 83 in the semiconductor layer 40 , and has a higher concentration than the impurity concentration of the first conductivity type in the semiconductor substrate 32 . It contains impurities of the first conductivity type.
  • the high-concentration impurity layer 38 electrically connects the drain electrode 81 with the semiconductor substrate 32 and the low-concentration impurity layer 33 functioning as a common drain region of the N vertical MOS transistors.
  • a vertical MOS transistor is also effective as a vertical transistor.
  • Vertical transistors include vertical MOS transistors, vertical bipolar transistors (BJTs), and vertical insulated gate bipolar transistors (IGBTs). Since the basic structure and functions of BJTs and IGBTs are well known to those skilled in the art, detailed description is omitted, but the similarity with MOS transistors can be understood as follows. That is, in the case of a vertical BJT, the above description can be understood by replacing the source with the emitter, the drain with the collector, and the body with the base. Also, the gate electrode can be read as the base electrode. In the case of the vertical IGBT, the above description can be understood by replacing the source with the emitter and the drain with the collector. Note that the vertical type refers to a structure in which a channel is formed in the vertical direction of the semiconductor device and current flows.
  • the semiconductor device 1 is a vertical transistor
  • a metal layer 30 formed in contact with the lower surface of the semiconductor layer 40 that is, a common electrode common to N vertical transistors
  • a common terminal formed by being routed to the upper surface side of the semiconductor layer 40 may be provided.
  • the N vertical transistors are originally provided on the upper surface side of the semiconductor layer 40 with control pads (of vertical MOS transistors) connected to control electrodes (gate electrodes in the example of vertical MOS transistors) that control conduction of the vertical transistors.
  • connection pads are provided.
  • the common terminal is an external input terminal through which current flows into the N vertical transistors from the outside, and one or more external terminals of each of the N vertical transistors are used.
  • Each of the connection pads may be used as an external output terminal through which current flows out from the N vertical transistors.
  • the lower surface of the semiconductor layer 40 is the other main surface opposite to the one main surface on which the N vertical transistors are formed.
  • FIG. 23 is a cross-sectional view showing an example of the structure of the semiconductor device 1 having a common terminal when the semiconductor device 1 is a vertical transistor.
  • the semiconductor device 1 may further have a common terminal 300 when the semiconductor device 1 is a vertical transistor.
  • Embodiment 2 A battery protection system according to Embodiment 2 will be described below.
  • FIG. 24 is a circuit diagram showing an example configuration of the battery protection system 100 according to the second embodiment.
  • the battery protection system 100 includes a battery protection circuit 50 and a charge/discharge control IC 60.
  • the battery protection circuit 50 also includes a first semiconductor device 1a, a second semiconductor device 1b, N-1 battery cells 5, a first terminal 61, and a second terminal 62.
  • the charge/discharge control IC 60 controls the charge/discharge of the N-1 battery cells 5 by controlling the first semiconductor device 1a and the second semiconductor device 1b.
  • the first semiconductor device 1a is the semiconductor device 1 described in detail in the first embodiment, and includes N vertical MOS transistors.
  • the conduction state (ON state) and non-conduction state (OFF state) of each vertical MOS transistor are controlled by the charge/discharge control IC 60 .
  • arrows extending from the control IC to each semiconductor device indicate that signals for controlling each semiconductor device are transmitted from the control IC.
  • the control IC is electrically connected to the gate pad of each vertical MOS transistor constituting each semiconductor device to control the conduction state of each vertical MOS transistor. Arrows are used to avoid display complexity.
  • the second semiconductor device 1b is the semiconductor device 1 described in detail in the first embodiment, and includes N vertical MOS transistors.
  • the conduction state and non-conduction state of each vertical MOS transistor are controlled by the charge/discharge control IC 60 .
  • the first terminal 61 is connected to one or more source pads of one terminal-connected vertical MOS transistor 2a among the N vertical MOS transistors provided in the first semiconductor device 1a.
  • the second terminal 62 is connected to one or more source pads of one terminal-connected vertical MOS transistor 2b among the N vertical MOS transistors provided in the second semiconductor device 1b.
  • the positive electrodes of the N battery cells 5 are N ⁇ 1 vertical MOS transistors excluding the terminal-connected vertical MOS transistor 2a among the N vertical MOS transistors provided in the first semiconductor device 1a. is connected to each of the one or more source pads of the .
  • the negative electrodes of the N battery cells 5 are N ⁇ 1 vertical MOS transistors excluding the terminal-connected vertical MOS transistor 2b among the N vertical MOS transistors included in the second semiconductor device 1b. It is connected to each of one or more source pads of the MOS transistor.
  • FIG. 25A is a schematic diagram showing how the battery protection system 100 charges N ⁇ 1 battery cells 5.
  • FIG. 25A each dashed arrow indicates a charging path for each of the N ⁇ 1 battery cells 5 .
  • the charge/discharge control IC 60 controls the N-1 vertical MOS transistors (vertical MOS transistors surrounded by broken lines in FIG. 25A) of the first semiconductor device 1a excluding the terminal-connected vertical MOS transistor 2a. are rendered conductive, and the terminal-connected vertical MOS transistor 2b of the second semiconductor device 1b is rendered conductive, thereby simultaneously charging N-1 battery cells 5 in parallel.
  • N-1 vertical MOS transistors vertical MOS transistors surrounded by broken lines in FIG. 25A
  • the charge/discharge control IC 60 selectively selects only one of the N-1 battery cells 5, or a plurality of battery cells 5 other than all of the N-1 battery cells. At the same time, they may be charged in parallel.
  • the charging/discharging control IC 60 detects an abnormality related to charging during charging, the terminal-connected vertical MOS transistor 2b of the second semiconductor device 1b is changed from a conducting state to a non-conducting state. Charging of one battery cell 5 is stopped.
  • the N-1 battery cells 5 are protected from adverse effects due to abnormalities related to charging.
  • the charge/discharge control IC 60 detects N ⁇ 1 vertical MOS transistors (Fig. 25A), by changing the vertical MOS transistor to which the battery cell 5 related to the detected abnormality is connected from a conducting state to a non-conducting state, the corresponding battery Stop charging cell 5.
  • the relevant battery cell 5 is protected from adverse effects due to abnormalities related to charging.
  • FIG. 25B is a schematic diagram showing how the battery protection system 100 discharges N ⁇ 1 battery cells 5.
  • FIG. 25B each dashed arrow indicates a discharge path for each of the N ⁇ 1 battery cells 5 .
  • the charge/discharge control IC 60 controls the N ⁇ 1 vertical MOS transistors (vertical MOS transistors surrounded by broken lines in FIG. 25B) of the second semiconductor device 1b excluding the terminal-connected vertical MOS transistor 2b during discharging. are rendered conductive, and the terminal-connected vertical MOS transistor 2a of the first semiconductor device 1a is rendered conductive, thereby simultaneously discharging N ⁇ 1 battery cells 5 in parallel.
  • the charge/discharge control IC 60 selectively selects only one of the N-1 battery cells 5, or a plurality of battery cells 5 other than all of the N-1 battery cells. At the same time, they may be discharged in parallel.
  • the charge/discharge control IC 60 When the charge/discharge control IC 60 detects an abnormality related to discharge during discharge, the charge/discharge control IC 60 changes the terminal-connected vertical MOS transistor 2a of the first semiconductor device 1a from a conducting state to a non-conducting state so that the N- Discharge of one battery cell 5 is stopped.
  • the N-1 battery cells 5 are protected from adverse effects due to discharge-related abnormalities.
  • the charge/discharge control IC 60 detects an abnormality related to discharge during discharge, the charge/discharge control IC 60 detects N ⁇ 1 vertical MOS transistors (Fig. 25B), by changing the vertical MOS transistor to which the battery cell 5 related to the detected abnormality is connected from a conducting state to a non-conducting state, the corresponding battery Discharge of cell 5 is stopped.
  • the relevant battery cell 5 is protected from the adverse effects of an abnormality related to discharge.
  • the semiconductor device 1a according to the second embodiment will be described.
  • the terminal-connected vertical MOS transistor 2a and the N ⁇ 1 vertical MOS transistors excluding the terminal-connected vertical MOS transistor 2a are each connected to one side. and the other entrance/exit vertical MOS transistor, N-1 current paths are determined.
  • the terminal-connected vertical MOS transistor 2a is one or the other entrance/exit vertical MOS transistor common to all of the defined N ⁇ 1 current paths.
  • the defined N-1 current paths are electrically equivalent, so the maximum specification currents ( Let this be Ia[A]) are equal.
  • the maximum specification current In flows through the terminal-connected vertical MOS transistor 2a, and the maximum specification current In is applied to each of the N ⁇ 1 vertical transistors excluding the terminal-connected vertical MOS transistor 2a.
  • the conduction resistance (on-resistance) of each of the defined N-1 current paths is described when the current Ia flows. Since the N ⁇ 1 current paths are electrically equivalent, the conduction resistances (on-resistances, which are assumed to be Ran [ ⁇ ]) are all equal. For this reason, product specifications sometimes describe only one conduction resistance to avoid duplication.
  • the current value for evaluating the conduction resistance (on-resistance) is described in the product specifications for each of the N vertical MOS transistors.
  • the current value when evaluating the conduction resistance is a current value of 50% of the maximum rated current specified for each of the N vertical MOS transistors or a current value below the maximum rated current.
  • the current value described in the product specification as the current value to flow in each of the N vertical MOS transistors may be regarded as the maximum specification current of each of the N vertical MOS transistors.
  • the maximum rated current of each of the N vertical MOS transistors described in the product specifications may be regarded as the maximum specified current of each of the N vertical MOS transistors.
  • the areas of the N ⁇ 1 vertical MOS transistors excluding the terminal-connected vertical MOS transistor 2a are all equal. Further, it is desirable that the area of the terminal-connected vertical MOS transistor 2a (which is assumed to be Sn) is the largest among the N vertical MOS transistors (Sn>Sa). This is because the maximum specification currents of the N ⁇ 1 vertical MOS transistors excluding the terminal-connected vertical MOS transistor 2a are all equal, and the maximum specification current of the terminal-connected vertical MOS transistor 2a is the largest.
  • the battery protection system 100 includes the first semiconductor device 1a on the positive electrode side of the N ⁇ 1 battery cells 5 and the second semiconductor device 1b on the negative electrode side.
  • the battery protection system according to the second embodiment may have a configuration in which only the first semiconductor devices 1a are provided on the positive electrode sides of the N-1 battery cells 5, or the N-1 battery cells 5 may A configuration in which only the second semiconductor device 1b is provided on the negative electrode side of the battery cell 5 may be employed.
  • FIG. 26 is a circuit diagram showing an example of the configuration of a battery protection system 100a according to Embodiment 2, which includes first semiconductor devices 1a on the positive electrode sides of N-1 battery cells 5. As shown in FIG.
  • the battery protection system 100a is configured by changing the battery protection circuit 50 from the battery protection system 100 to a battery protection circuit 50a, and changing the charge/discharge control IC 60 to a charge control IC 60a.
  • the battery protection circuit 50a has the second semiconductor device 1b removed from the battery protection circuit 50, and the connection destination of the second terminal 62 is one or more source pads of the terminal-connected vertical MOS transistor 2b. - The negative electrode of one battery cell 5 is changed.
  • the charging control IC 60a controls the charging of the N-1 battery cells 5 by controlling the first semiconductor device 1a.
  • the charge control IC 60a turns on the N ⁇ 1 vertical MOS transistors excluding the terminal-connected vertical MOS transistor 2a of the first semiconductor device 1a during charging, so that the N ⁇ 1 battery cells 5 are charged. are simultaneously charged in parallel.
  • the charge control IC 60a selectively selects only one of the N-1 battery cells 5, or a plurality of battery cells 5 other than all of the N-1 battery cells. At the same time, they may be charged in parallel.
  • the charge control IC 60a detects an abnormality related to charging during charging, the charge control IC 60a detects an abnormality among the N ⁇ 1 vertical MOS transistors excluding the terminal-connected vertical MOS transistor 2a of the first semiconductor device 1a. By changing the vertical MOS transistor to which the battery cell 5 related to the abnormality is connected from the conducting state to the non-conducting state, charging of the corresponding battery cell 5 is stopped.
  • the relevant battery cell 5 is protected from adverse effects due to abnormalities related to charging.
  • FIG. 27 is a circuit diagram showing an example of the configuration of a battery protection system 100b according to Embodiment 2, which includes a second semiconductor device 1b on the negative electrode side of N ⁇ 1 battery cells 5. As shown in FIG.
  • the battery protection system 100b is configured by changing the battery protection circuit 50 from the battery protection system 100 to a battery protection circuit 50b and changing the charge/discharge control IC 60 to a discharge control IC 60b.
  • the battery protection circuit 50b has the first semiconductor device 1a removed from the battery protection circuit 50, and the connection destination of the first terminal 61 is connected to one or more source pads of the terminal-connected vertical MOS transistor 2a. - The positive electrode of one battery cell 5 is changed.
  • the discharge control IC 60b controls the discharge of the N-1 battery cells 5 by controlling the second semiconductor device 1b.
  • the discharge control IC 60b turns on the N ⁇ 1 vertical MOS transistors excluding the terminal-connected vertical MOS transistor 2a of the second semiconductor device 1b, thereby discharging the N ⁇ 1 battery cells 5. are discharged in parallel.
  • the discharge control IC 60b selectively selects only one of the N-1 battery cells 5, or a plurality of battery cells 5 that are not all N-1. At the same time, they may be discharged in parallel.
  • the discharge control IC 60b detects an abnormality related to discharge during discharge, the discharge control IC 60b detects an abnormality among the N ⁇ 1 vertical MOS transistors excluding the terminal-connected vertical MOS transistor 2b of the second semiconductor device 1b. By changing the vertical MOS transistor to which the battery cell 5 related to the abnormality is connected from the conducting state to the non-conducting state, charging of the corresponding battery cell 5 is stopped.
  • the relevant battery cell 5 is protected from the adverse effects of an abnormality related to discharge.
  • Embodiment 3 A battery protection system according to Embodiment 3 will be described below.
  • FIG. 28 is a circuit diagram showing an example configuration of a battery protection system 100c according to the third embodiment.
  • the battery protection system 100c includes a battery protection circuit 50c and a charge/discharge control IC 60c.
  • the battery protection circuit 50c includes a first semiconductor device 1c, a second semiconductor device 1d, N battery cells 5, 2N-2 semiconductor switch devices 9, a first terminal 61c, It has a second terminal 62c and a third terminal 63c.
  • the charge/discharge control IC 60c controls the charge/discharge of the N battery cells 5 by controlling the first semiconductor device 1c, the second semiconductor device 1d, and 2N-2 semiconductor switch devices 9.
  • the first semiconductor device 1c is the semiconductor device 1 described in detail in the first embodiment, and includes N vertical MOS transistors.
  • the conducting state and non-conducting state of each vertical MOS transistor are controlled by the charge/discharge control IC 60c.
  • the second semiconductor device 1d is the semiconductor device 1 described in detail in the first embodiment, and includes three vertical MOS transistors.
  • the conducting state and non-conducting state of each vertical MOS transistor are controlled by the charge/discharge control IC 60c.
  • Each of the 2N-2 semiconductor switch devices 9 includes two vertical MOS transistors having a common drain region, and the conduction state and non-conduction state of each vertical MOS transistor are controlled by the charge/discharge control IC 60c. controlled.
  • each of the 2N ⁇ 2 semiconductor switch devices 9 when one vertical MOS transistor becomes conductive, a current path from the source electrode of the other vertical MOS transistor to the source electrode of the one vertical MOS transistor is established. When the other vertical MOS transistor becomes conductive, the current path from the source electrode of one vertical MOS transistor to the source electrode of the other vertical MOS transistor becomes conductive.
  • the N battery cells are connected in series with each other.
  • N ⁇ 1 battery cells 5 excluding the battery cell 5a positioned at the negative electrode end are connected in series via the semiconductor switch device 9.
  • the battery cell 5a and the battery cell 5b positioned next to the battery cell 5a in series connection are connected in series via the second semiconductor device 1d.
  • the first terminal 61c is connected to one or more source pads of one terminal-connected vertical MOS transistor 2c of the N vertical MOS transistors provided in the first semiconductor device 1c and the second semiconductor device 1d. is connected to one or more source pads of one terminal-connected vertical MOS transistor 2d out of the three vertical MOS transistors provided in .
  • the second terminal 62 c is connected to the negative electrodes of the N battery cells 5 .
  • the negative electrode of each battery cell 5 and the second terminal 62 c are connected via the semiconductor switch device 9 .
  • the third terminal 63c is connected to the positive electrode of the battery cell 5c positioned on the positive electrode side end of the N battery cells 5 connected in series.
  • the positive electrodes of the N ⁇ 1 battery cells 5 excluding the battery cell 5a are connected to the terminal-connected vertical terminals of the N vertical MOS transistors included in the first semiconductor device 1c. It is connected to each of one or more source pads of N ⁇ 1 vertical MOS transistors excluding the type MOS transistor 2c.
  • the positive electrode of the battery cell 5a and the negative electrode of the battery cell 5b are two of the three vertical MOS transistors included in the second semiconductor device 1d, excluding the terminal-connected vertical MOS transistor 2d. It is connected to each of one or more source pads of the MOS transistor.
  • FIG. 29A is a schematic diagram showing how the battery protection system 100c charges N battery cells 5 in series.
  • dashed arrows indicate charging paths of the N battery cells 5 .
  • the charge/discharge control IC 60c controls the N ⁇ 2 semiconductor switch devices 9 sandwiched between the N ⁇ 1 battery cells 5 excluding the battery cell 5a among the N battery cells 5.
  • the vertical MOS transistor connected to the positive electrode of the battery cell 5 is brought into conduction
  • the vertical MOS transistor of the second semiconductor device 1d connected to the positive electrode of the battery cell 5a is brought into conduction
  • N battery cells 5 are simultaneously charged in series.
  • the vertical MOS transistor of the second semiconductor device 1d connected to the positive electrode of the battery cell 5a is turned on. to a non-conducting state to stop charging the N battery cells.
  • the N battery cells 5 are protected from adverse effects due to abnormalities related to charging.
  • the vertical MOS transistor on the side connected to the second terminal 62c of the semiconductor switch device 9 to which the negative electrode of the battery cell 5a is connected is switched from a conducting state to a non-conducting state, thereby enabling series charging.
  • the terminal-connected vertical MOS transistor 2d of the second semiconductor device 1d can continue to supply the voltage on the positive electrode side of the battery cell 5a to the outside through the first terminal 61c.
  • FIG. 29B is a schematic diagram showing how the battery protection system 100c discharges the N battery cells 5.
  • FIG. 29B each dashed arrow indicates the discharge path of each of the N battery cells 5 .
  • the charge/discharge control IC 60c is connected to the negative electrodes of the battery cells 5 of the N semiconductor switch devices 9 interposed between the negative electrodes of the N battery cells 5 and the second terminal 62c during discharge.
  • the terminal-connected vertical MOS transistor 2d of the second semiconductor device 1d is turned on, and the terminal-connected vertical MOS transistor 2c of the first semiconductor device 1c is turned on. By doing so, the N battery cells 5 are simultaneously discharged in parallel.
  • the charge/discharge control IC 60c selectively simultaneously and in parallel only one of the N battery cells 5, or only a plurality of battery cells 5 that are not all N battery cells. It can be discharged.
  • the charge/discharge control IC 60c detects an abnormality related to discharge during discharge, for example, the charge/discharge control IC 60c controls the N semiconductors sandwiched between each of the negative electrodes of the N battery cells 5 and the second terminal 62c.
  • the vertical MOS transistor connected to the negative electrode of the battery cell 5 of the semiconductor switching device 9 connected to the negative electrode of the battery cell 5 related to the detected abnormality is changed from the conducting state to the non-conducting state. , the discharge of the corresponding battery cell 5 is stopped.
  • the relevant battery cell 5 is protected from the adverse effects of an abnormality related to discharge.
  • FIG. 29C is a schematic diagram showing how the battery protection system 100c charges N battery cells 5 in parallel.
  • each dashed arrow indicates a charging path for each of the N battery cells 5 .
  • the charge/discharge control IC 60c is connected to the second terminals 62c of the N semiconductor switch devices 9 sandwiched between the negative electrodes of the N battery cells 5 and the second terminals 62c during parallel charging.
  • the vertical MOS transistor connected to the positive terminal of the battery cell 5a of the second semiconductor device 1d is brought into a conducting state, and the terminal connection of the first semiconductor device 1c is brought into a conducting state.
  • the charge/discharge control IC 60c selectively simultaneously and in parallel only one of the N battery cells 5, or a plurality of battery cells 5 other than all the N battery cells. You can charge.
  • the charging/discharging control IC 60c detects an abnormality related to charging during parallel charging, for example, the N battery cells 5 interposed between the negative electrodes of the N battery cells 5 and the second terminal 62c are connected.
  • the vertical MOS transistor on the side connected to the second terminal 62c of the semiconductor switch device 9 to which the negative electrode of the battery cell 5 related to the detected abnormality is connected is changed from the conducting state to the non-conducting state. state, charging of the corresponding battery cell 5 is stopped.
  • the relevant battery cell 5 is protected from adverse effects due to abnormalities related to charging.
  • the second semiconductor device 1d in Embodiment 3 will be described. According to the product specification of the second semiconductor device 1d, no matter which two of the three vertical MOS transistors are selected, 3 current paths are defined to be one or the other entrance/exit vertical MOS transistor. .
  • the vertical MOS transistor connected to the negative electrode of the battery cell 5b and the vertical MOS transistor connected to the positive electrode of the battery cell 5a are used as one or the other entrance/exit vertical MOS transistors.
  • the current path conducts a large current because it is used for series charging as shown in FIG. 29A. However, it is not necessary to conduct a large current in each of the current paths 2 in which the terminal-connected vertical MOS transistor 2d is used as one or the other entrance/exit vertical MOS transistor.
  • the maximum specification current of the vertical MOS transistor connected to the negative electrode of the battery cell 5b and the vertical MOS transistor connected to the positive electrode of the battery cell 5a are the same (this is Ia [A]), and the terminal connection vertical type It is larger than the maximum specification current (it [A]) of the MOS transistor 2d (Ia>It).
  • the product specification of the second semiconductor device 1d describes the conduction resistance (on-resistance) of each of the three defined current paths.
  • the conduction resistance on-resistance, which is Raa [ ⁇ ]
  • the conduction resistance on resistance, which will be Rat [ ⁇ ]
  • the conduction resistance when It flows is (ON resistance, Rat [ ⁇ ]) is described.
  • the terminal-connected vertical MOS transistor 2d is used as one or the other entrance/exit vertical MOS transistor. Since the current paths of the 2 are equivalent, the product specifications may describe only the conduction resistance of 1 to avoid duplication. .
  • the current value for evaluating the conduction resistance (on-resistance) is described in the product specifications for each of the three vertical MOS transistors.
  • the current value when evaluating the conduction resistance is a current value that is 50% of the maximum rated current specified for each of the three vertical MOS transistors or a current value that is less than the maximum rated current.
  • the current value described in the product specification as the current value to flow in each of the three vertical MOS transistors may be regarded as the maximum specification current of each of the three vertical MOS transistors.
  • the maximum rated current of each of the three vertical MOS transistors described in the product specifications may be regarded as the maximum specified current of each of the three vertical MOS transistors.
  • the vertical MOS transistor connected to the negative electrode of the battery cell 5b and the vertical MOS transistor connected to the positive electrode of the battery cell 5a, which carry a large current, have the same area (this is defined as Sa). and the area of the terminal-connected vertical MOS transistor 2d, which does not need to pass a large current (this is denoted by St), is preferably the smallest area among the three vertical MOS transistors (St ⁇ Sa). Furthermore, it is desirable that the relationship Sa:St Ia 2 :It 2 holds.
  • FIG. 30A, 31A, and 32A are circuit diagrams showing specific examples of the battery protection circuit according to Embodiment 3 using the semiconductor device 1.
  • FIG. 30A, 31A, and 32A are circuit diagrams showing specific examples of the battery protection circuit according to Embodiment 3 using the semiconductor device 1.
  • FIG. 30B, 31B, and 32B are circuit diagrams showing specific examples of conventional battery protection circuits that do not use the semiconductor device 1, that is, that configure the circuit only with the semiconductor switch device 9.
  • FIG. 30B, 31B, and 32B are circuit diagrams showing specific examples of conventional battery protection circuits that do not use the semiconductor device 1, that is, that configure the circuit only with the semiconductor switch device 9.
  • FIG. 30A is a circuit diagram showing a first disclosed example, which is an example of a battery protection circuit according to Embodiment 3 capable of realizing series charging and parallel discharging of two battery cells 5, and
  • FIG. 1 is a circuit diagram showing a first conventional example, which is an example of a conventional battery protection circuit capable of realizing similar functions;
  • the first disclosed example can realize the same function with a smaller number of parts than the first conventional example.
  • FIG. 31A is a circuit diagram showing a second disclosure example, which is an example of a battery protection circuit according to Embodiment 3, capable of realizing series charging and parallel discharging of three battery cells 5.
  • FIG. 31B is a circuit diagram showing a second conventional example, which is an example of a conventional battery protection circuit capable of realizing a similar function.
  • the second disclosed example can achieve the same function with a smaller number of parts than the second conventional example.
  • FIG. 32A is a circuit diagram showing a third disclosed example, which is an example of a battery protection circuit according to Embodiment 3, capable of realizing series charging and parallel discharging of four battery cells 5;
  • 32B is a circuit diagram showing a third conventional example, which is an example of a conventional battery protection circuit capable of realizing similar functions.
  • the third disclosed example can realize the same function with a smaller number of parts than the third conventional example.
  • FIG. 33A is a schematic diagram showing how the battery protection circuit 50ca according to the second disclosed example charges three battery cells 5 in series.
  • the battery protection circuit 50ca connects the battery cell 5cc, the battery cell 5cb, and the battery cell 5ca in series by applying 15 V to the third terminal 63c and grounding the second terminal 62c. While charging, the voltage on the positive electrode side of the battery cell 5ca can be supplied to the outside from the first terminal 61c.
  • FIG. 33B shows how the battery protection circuit 50ca stops serial charging of the three battery cells 5 and starts supplying the voltage on the positive electrode side of the battery cells 5ca to the outside from the first terminal 61c. It is a schematic diagram.
  • FIG. 33C is a schematic diagram showing how the battery protection circuit 50ca charges the battery cell 5ca.
  • the battery protection circuit 50ca applies 5 V to the third terminal 63c and grounds the second terminal 62c, thereby charging the battery cell 5ca while charging the battery cell 5ca from the first terminal 61c.
  • the voltage on the positive electrode side of the battery cell 5ca can be supplied to the outside.
  • FIG. 33D is a schematic diagram showing how the battery protection circuit 50ca discharges three battery cells 5 in parallel.
  • Embodiment 4 A battery protection system according to Embodiment 4 will be described below.
  • FIG. 34 is a circuit diagram showing an example configuration of a battery protection system 100d according to the fourth embodiment.
  • the battery protection system 100d includes a battery protection circuit 50d and a charge/discharge control IC 60d.
  • the battery protection circuit 50d includes a first semiconductor device 1e, a second semiconductor device 1f, N-1 battery cells 5, 2N-4 semiconductor switch devices 9, and a first terminal 61d. , a second terminal 62d, and a third terminal 63d.
  • the charge/discharge control IC 60d controls the charge/discharge of the N-1 battery cells 5 by controlling the first semiconductor device 1e, the second semiconductor device 1f, and 2N-4 semiconductor switch devices 9.
  • the first semiconductor device 1e is the semiconductor device 1 described in detail in the first embodiment, and includes N vertical MOS transistors.
  • the conducting state and non-conducting state of each vertical MOS transistor are controlled by the charge/discharge control IC 60d.
  • the second semiconductor device 1f is the semiconductor device 1 described in detail in the first embodiment, and includes three vertical MOS transistors.
  • the conducting state and non-conducting state of each vertical MOS transistor are controlled by the charge/discharge control IC 60d.
  • the 2N-4 semiconductor switch devices 9 are controlled by the charge/discharge control IC 60d.
  • the N-1 battery cells are connected in series with each other.
  • the N ⁇ 2 battery cells 5 excluding the battery cell 5d located at the negative electrode end are connected via the semiconductor switch device 9.
  • the battery cell 5d connected in series and the battery cell 5e located next to the battery cell 5d in the series connection are connected in series via the second semiconductor device 1f.
  • the first terminal 61d is connected to one or more source pads of one terminal-connected vertical MOS transistor 2e among the N vertical MOS transistors included in the first semiconductor device 1e and the second semiconductor device 1f. is connected to one or more source pads of one terminal-connected vertical MOS transistor 2f among the three vertical MOS transistors provided by .
  • the second terminal 62d is connected to the negative electrodes of N-1 battery cells 5.
  • the negative electrode of each battery cell 5 and the second terminal 62 d are connected via the semiconductor switch device 9 .
  • the third terminal 63d is connected to the battery cell 5f positioned on the positive electrode side end of the N ⁇ 1 battery cells 5 connected in series.
  • the positive electrodes of the N ⁇ 1 battery cells 5 are N ⁇ 1 vertical MOS transistors, excluding the terminal-connected vertical MOS transistor 2e, among the N vertical MOS transistors provided in the first semiconductor device 1e. It is connected to each of the one or more source pads of the transistor.
  • the positive electrode of the battery cell 5d and the negative electrode of the battery cell 5e are two of the three vertical MOS transistors included in the second semiconductor device 1f, excluding the terminal-connected vertical MOS transistor 2f. It is connected to each of one or more source pads of the MOS transistor.
  • FIG. 35A is a schematic diagram showing how the battery protection system 100d charges N-1 battery cells 5 in series.
  • dashed arrows indicate charging paths of N ⁇ 1 battery cells 5.
  • FIG. 35A is a schematic diagram showing how the battery protection system 100d charges N-1 battery cells 5 in series.
  • dashed arrows indicate charging paths of N ⁇ 1 battery cells 5.
  • FIG. 35A is a schematic diagram showing how the battery protection system 100d charges N-1 battery cells 5 in series.
  • dashed arrows indicate charging paths of N ⁇ 1 battery cells 5.
  • the charge/discharge control IC 60d controls the N ⁇ 3 semiconductor switch devices 9 sandwiched between the N ⁇ 2 battery cells 5 of the N ⁇ 1 battery cells 5 excluding the battery cell 5d during series charging. , the vertical MOS transistor connected to the positive electrode of the battery cell 5 is brought into conduction, and the vertical MOS transistor of the second semiconductor device 1f connected to the positive electrode of the battery cell 5d is brought into conduction. By turning on the vertical MOS transistor on the side connected to the second terminal 62d of the semiconductor switch device 9 sandwiched between the battery cell 5d and the second terminal 62d, N ⁇ 1 battery cells 5 are charged simultaneously in series.
  • the vertical MOS transistor of the second semiconductor device 1f connected to the positive electrode of the battery cell 5d is turned on. to a non-conducting state to stop charging N-1 battery cells.
  • the N-1 battery cells 5 are protected from adverse effects due to abnormalities related to charging.
  • FIG. 35B is a schematic diagram showing how the battery protection system 100d discharges N ⁇ 1 battery cells 5.
  • FIG. 35B each dashed arrow indicates a discharge path for each of the N ⁇ 1 battery cells 5 .
  • the charge/discharge control IC 60d controls, during discharging, the N ⁇ 1 semiconductor switch devices 9 interposed between the negative electrodes of the N ⁇ 1 battery cells 5 and the second terminals 62d of the battery cells 5.
  • N ⁇ 1 battery cells 5 are simultaneously Discharge in parallel.
  • the charge/discharge IC 60d selectively simultaneously discharges only one of the N-1 battery cells 5, or a plurality of battery cells 5 other than all N-1 battery cells. , may be discharged in parallel.
  • the charge/discharge control IC 60d detects an abnormality related to discharge during discharge, for example, the N ⁇ 1 cells interposed between each of the negative electrodes of the N ⁇ battery cells 5 and the second terminal 62d.
  • the vertical MOS transistor connected to the negative electrode of the battery cell 5 of the semiconductor switch device 9 connected to the negative electrode of the battery cell 5 related to the detected abnormality among the semiconductor switch devices 9 is turned off. Discharging of the corresponding battery cell 5 is stopped by changing to the non-conducting state.
  • the relevant battery cell 5 is protected from the adverse effects of an abnormality related to discharge.
  • FIG. 35C is a schematic diagram showing how the battery protection system 100d charges N-1 battery cells 5 in parallel.
  • each dashed arrow indicates a charging path for each of the N ⁇ 1 battery cells 5 .
  • the charge/discharge control IC 60d controls the second switches of the N ⁇ 1 semiconductor switch devices 9 sandwiched between the negative electrodes of the N ⁇ 1 battery cells 5 and the second terminals 62d.
  • the vertical MOS transistors connected to the terminal 62d are rendered conductive, and the N ⁇ 1 vertical MOS transistors of the first semiconductor device 1e, excluding the terminal-connected vertical MOS transistor 2e, are rendered conductive. , N ⁇ 1 battery cells 5 are charged simultaneously in parallel.
  • the charge/discharge control IC 60d selectively selects only one of the N-1 battery cells 5, or a plurality of battery cells 5 other than all of the N-1 battery cells. At the same time, they may be charged in parallel.
  • the charging/discharging control IC 60d detects an abnormality related to charging during parallel charging, for example, when the charging/discharging control IC 60d detects an abnormality related to charging, for example, the N terminals sandwiched between each of the negative electrodes of the N ⁇ 1 battery cells 5 and the second terminal 62d.
  • the vertical MOS transistor on the side connected to the second terminal 62d of the semiconductor switch device 9 connected to the negative electrode of the battery cell 5 related to the detected abnormality among the one semiconductor switch device 9 is turned on. By changing from the state to the non-conducting state, charging of the corresponding battery cell 5 is stopped.
  • the relevant battery cell 5 is protected from adverse effects due to abnormalities related to charging.
  • FIG. 36, 39, and 40 are circuit diagrams showing specific examples of the battery protection circuit according to the fourth embodiment using the semiconductor device 1.
  • FIG. 36, 39, and 40 are circuit diagrams showing specific examples of the battery protection circuit according to the fourth embodiment using the semiconductor device 1.
  • FIG. 36 is a circuit diagram showing a fourth disclosed example, which is an example of a battery protection circuit according to Embodiment 4, capable of realizing series charging and parallel discharging of two battery cells 5.
  • FIG. A first conventional example shown in FIG. 30B is an example of a battery protection circuit that does not use the semiconductor device 1 and has similar functions.
  • the fourth disclosed example can achieve the same function with a smaller number of parts than the first conventional example.
  • 37A and 37B are examples of plan views of the first semiconductor device 1 in the fourth disclosed example.
  • 38A and 38B are examples of plan views of the second semiconductor device 1 in the fourth disclosed example.
  • the area S1 of the terminal-connected vertical MOS transistor in the second semiconductor device 1 is smaller than the areas S2 and S3 of the other two vertical MOS transistors; And it is preferable that the areas S2 and S3 of the other two vertical MOS transistors are equal.
  • FIG. 39 is a circuit diagram showing a fifth disclosed example, which is an example of a battery protection circuit according to Embodiment 4, capable of realizing series charging and parallel discharging of three battery cells 5.
  • FIG. A second conventional example shown in FIG. 31B is an example of a battery protection circuit that does not use the semiconductor device 1 and has similar functions.
  • the fifth disclosed example can realize the same function with a smaller number of parts than the second conventional example.
  • FIG. 40 is a circuit diagram showing a sixth disclosed example, which is an example of a battery protection circuit according to Embodiment 4, capable of realizing series charging and parallel discharging of four battery cells 5.
  • FIG. A third conventional example shown in FIG. 32B is an example of a battery protection circuit that does not use the semiconductor device 1 and has similar functions.
  • the sixth disclosed example can realize the same function with a smaller number of parts than the third conventional example.
  • FIG. 41A is a schematic diagram showing how the battery protection circuit 50da according to the fifth disclosed example charges three battery cells 5 in series.
  • the battery protection circuit 50da connects the battery cell 5dc, the battery cell 5db, and the battery cell 5da in series by applying 15 V to the third terminal 63d and grounding the second terminal 62d. While charging, the voltage on the positive electrode side of the battery cell 5da can be supplied to the outside from the first terminal 61d.
  • FIG. 41B shows how the battery protection circuit 50da stops serial charging of the three battery cells 5 and starts supplying the voltage on the positive electrode side of the battery cell 5da to the outside from the first terminal 61d. It is a schematic diagram.
  • FIG. 41C is a schematic diagram showing how the battery protection circuit 50da charges the battery cell 5da.
  • the battery protection circuit 50da applies 5V to the third terminal 63d and grounds the second terminal 62d, thereby charging the battery cell 5da while charging the battery cell 5da from the first terminal 61d.
  • the voltage on the positive electrode side of the battery cell 5da can be supplied to the outside.
  • FIG. 41D is a schematic diagram showing how the battery protection circuit 50da discharges three battery cells 5 in parallel.
  • Embodiment 5 A battery protection system according to Embodiment 5 will be described below.
  • FIG. 42 is a circuit diagram showing an example of the configuration of a battery protection system 100e according to Embodiment 5.
  • FIG. 42 is a circuit diagram showing an example of the configuration of a battery protection system 100e according to Embodiment 5.
  • the battery protection system 100e includes a battery protection circuit 50e, battery cells 5, and a power management circuit 80.
  • the power management circuit 80 includes an IC having a function of supplying power to a functional circuit of a main unit (not shown) connected thereto.
  • the functional circuit of the main device is, for example, a Bluetooth (registered trademark) circuit, a Wi-Fi (registered trademark) circuit, a LiDAR circuit, or the like.
  • the battery protection circuit 50e includes a first semiconductor device 1ea, a second semiconductor device 1eb, a protection IC 70ea, a protection IC 70eb, a first terminal 71, a second terminal 72, and a third terminal. 73 , a fourth terminal 74 , a fifth terminal 75 and a sixth terminal 76 .
  • the protection IC 70ea controls the charging and discharging of the battery cell 5 by controlling the first semiconductor device 1ea based on the voltage of the battery cell 5.
  • the protection IC 70eb controls the charging and discharging of the battery cell 5 by controlling the second semiconductor device 1eb based on the voltage of the battery cell 5.
  • the first semiconductor device 1ea is a second specific semiconductor device 1 of a type including a specific vertical MOS transistor among the semiconductor devices 1 whose details have been described in the first embodiment.
  • the first semiconductor device 1ea includes three vertical MOS transistors, one of which is a specific vertical MOS transistor.
  • the conduction state and non-conduction state of each vertical MOS transistor are controlled by the protection IC 70ea. Only a specific vertical MOS transistor may be controlled to be conductive or non-conductive by an IC within the power management circuit 80 that receives the output voltage of the specific vertical MOS transistor.
  • the second semiconductor device 1eb is a second specific semiconductor device 1 of a type including a specific vertical MOS transistor among the semiconductor devices 1 whose details have been described in the first embodiment.
  • the first semiconductor device 1eb has three vertical MOS transistors, one of which is a specific vertical MOS transistor.
  • the conduction state and non-conduction state of each vertical MOS transistor are controlled by the protection IC 70eb. Only a specific vertical MOS transistor may be controlled to be conductive or non-conductive by an IC within the power management circuit 80 that receives the output voltage of the specific vertical MOS transistor.
  • the first terminal 71 is connected to the source pad of the specific vertical MOS transistor of the first semiconductor device 1ea.
  • a resistor for limiting current may be provided between the source pad of the specific vertical MOS transistor of the first semiconductor device 1ea and the first terminal 71 .
  • the second terminal 72 is connected to one or more vertical MOS transistors of two vertical MOS transistors excluding the specific vertical MOS transistor among the three vertical MOS transistors provided in the first semiconductor device 1ea. Connected with the source pad.
  • a current limiting resistor may be provided between the source pad of the specific vertical MOS transistor of the first semiconductor device 1ea and the second terminal 72 .
  • the third terminal 73 is connected to one or more of the other vertical MOS transistors of the two vertical MOS transistors excluding the specific vertical MOS transistor among the three vertical MOS transistors provided in the first semiconductor device 1ea. Connected with the source pad.
  • the fourth terminal 74 is connected to the source pad of the specific vertical MOS transistor of the second semiconductor device 1eb.
  • the fifth terminal 75 is connected to one or more vertical MOS transistors of one vertical MOS transistor of two vertical MOS transistors excluding the specific vertical MOS transistor among the three vertical MOS transistors provided in the second semiconductor device 1eb. Connected with the source pad.
  • the sixth terminal 76 is connected to one or more of the other vertical MOS transistors of the two vertical MOS transistors excluding the specific vertical MOS transistor among the three vertical MOS transistors provided in the second semiconductor device 1eb. Connected with the source pad.
  • the battery cell 5 has a positive electrode connected to the third terminal 73 and a negative electrode connected to the sixth terminal 76 .
  • the power management circuit 80 is connected to the first terminal 71, the second terminal 72, the fourth terminal 74 and the fifth terminal 75, and the battery protection circuit 80 is connected through the second terminal 72 and the fifth terminal 75. Via the circuit 50e, a charging current is supplied to the battery cell 5 during charging, and a discharging current is received from the battery cell 5 during discharging. Also, the power management circuit 80 receives a current sufficient to monitor the voltage of the battery cell 5 through the first terminal 71 and the fourth terminal 74 .
  • the battery protection system 100e is described as including the protection IC 70ea and the protection IC 70eb. It is not necessary to be limited to the configuration including the protection IC 70eb.
  • the battery protection system 100e may be configured to include a protection IC 70ea and a protection IC 70eb outside the battery protection circuit 50e.
  • Embodiment 6 A battery protection system according to Embodiment 6 will be described below.
  • FIG. 43 is a circuit diagram showing an example of the configuration of a battery protection system 100f according to Embodiment 6.
  • FIG. 43 is a circuit diagram showing an example of the configuration of a battery protection system 100f according to Embodiment 6.
  • the battery protection system 100f includes a battery protection circuit 50f, battery cells 5, and a power management circuit 80f.
  • the power management circuit 80f includes an IC having a function of supplying power to functional circuits of the main unit (not shown) connected thereto.
  • the functional circuit of the main device is, for example, a Bluetooth (registered trademark) circuit, a Wi-Fi (registered trademark) circuit, a LiDAR circuit, or the like.
  • the battery protection circuit 50f includes a first semiconductor device 1fa, a semiconductor switch device 9, a protection IC 70fa, a protection IC 70fb, a first terminal 71f, a second terminal 72f, and a third terminal 73f. , and a fourth terminal 74f.
  • the protection IC 70fa controls the charging and discharging of the battery cell 5 by controlling the first semiconductor device 1fa based on the voltage of the battery cell 5.
  • the protection IC 70fb controls the semiconductor switch device 9 based on the voltage of the battery cell 5 to control charging and discharging of the battery cell 5.
  • the first semiconductor device 1fa is a second specific semiconductor device 1 of a type including a specific vertical MOS transistor among the semiconductor devices 1 whose details have been described in the first embodiment.
  • the first semiconductor device 1fa has three vertical MOS transistors, one of which is a specific vertical MOS transistor.
  • the conduction state and non-conduction state of each vertical MOS transistor are controlled by the protection IC 70fa.
  • the current path through the specific vertical MOS transistor is used when charging the battery cell 5 with a current smaller than the normal charging current. Also, the current path passing through the specific vertical MOS transistor is used when the battery cell 5 is discharged with a current smaller than the normal discharge current.
  • the small current may be adjusted by the conduction resistance of the specific vertical MOS transistor, the resistor provided on the source pad side of the specific vertical MOS transistor, or applied to the gate pad of the specific vertical MOS transistor. It may be adjusted by controlling the voltage applied in a pulse manner.
  • the conductive state and non-conductive state of each vertical MOS transistor are controlled by the protection IC 70fb.
  • the first terminal 71f is connected to one or more vertical MOS transistors of two vertical MOS transistors excluding a specific vertical MOS transistor among the three vertical MOS transistors included in the first semiconductor device 1fa. It is connected with each of the source pads.
  • a sense resistor or other battery protection circuit may be provided between the first terminal 71f and the first semiconductor device 1fa.
  • the second terminal 72f is connected to one or more of the other vertical MOS transistors of the two vertical MOS transistors excluding the specific vertical MOS transistor among the three vertical MOS transistors included in the first semiconductor device 1fa. It is connected with each of the source pads.
  • the third terminal 73f is connected to one or more source pads of one of the two vertical MOS transistors provided in the semiconductor switch device 9.
  • the fourth terminal 74f is connected to one or more source pads of the other vertical MOS transistor of the two vertical MOS transistors provided in the semiconductor switch device 9.
  • the battery cell 5 has a positive electrode connected to the first terminal 71f and a negative electrode connected to the third terminal 73f.
  • the power management circuit 80f is connected to the second terminal 72f and the fourth terminal 74f, and supplies power to the battery cell 5 during charging through the second terminal 72f and the fourth terminal 74f through the battery protection circuit 50f. A charging current is supplied, and a discharging current is received from the battery cell 5 during discharging.
  • the battery protection system 100f is described as including the protection IC 70fa and the protection IC 70fb. It is not necessary to be limited to the configuration including the protection IC 70fb.
  • the battery protection system 100f may be configured to include a protection IC 70fa and a protection IC 70fb outside the battery protection circuit 50f.
  • Embodiment 7 A battery protection system according to Embodiment 7 will be described below.
  • FIG. 44 is a circuit diagram showing an example of the configuration of a battery protection system 100g according to the seventh embodiment.
  • the battery protection system 100g includes a battery protection circuit 50g, X (X is an integer of 1 or more) battery cells 5, and Y (Y is an integer of 2 or more) power management circuits 80g. and
  • the power management circuit 80g includes an IC having a function of supplying power to a functional circuit of a main unit (not shown) connected thereto.
  • the functional circuit of the main device is, for example, a Bluetooth (registered trademark) circuit, a Wi-Fi (registered trademark) circuit, a LiDAR circuit, or the like.
  • the battery protection circuit 50g includes a first semiconductor device 1ga, a second semiconductor device 1gb, a protection IC 70ga, a protection IC 70gb, X first terminals 71g, and Y second terminals 72g. , a third terminal 73g, and Y fourth terminals 74g.
  • the protection IC 70 ga controls the first semiconductor device 1 ga based on the voltages of the X battery cells 5 to control charging and discharging of the X battery cells 5 .
  • the protection IC 70 gb controls the second semiconductor device 1 gb based on the voltages of the X battery cells 5 to control charging and discharging of the X battery cells 5 .
  • the first semiconductor device 1ga is the semiconductor device 1 described in detail in the first embodiment, and includes X+Y vertical MOS transistors.
  • the conduction state and non-conduction state of each vertical MOS transistor are controlled by the protection IC 70ga.
  • the second semiconductor device 1gb is the semiconductor device 1 described in detail in the first embodiment, and includes 1+Y vertical MOS transistors.
  • the conduction state and non-conduction state of each vertical MOS transistor are controlled by the protection IC 70gb.
  • the X first terminals 71g are respectively connected to one or more source pads of X vertical MOS transistors among the X+Y vertical MOS transistors provided in the first semiconductor device 1ga.
  • Each of the Y second terminals 72g is one or more of the Y vertical MOS transistors excluding the X vertical MOS transistors out of the X+Y vertical MOS transistors provided in the first semiconductor device 1ga. source pads.
  • the third terminal 73g is connected to one or more source pads of one vertical MOS transistor out of 1+Y vertical MOS transistors included in the second semiconductor device 1gb.
  • Each of the Y fourth terminals 74g is one or more of the Y vertical MOS transistors, excluding the one vertical MOS transistor, out of the 1+Y vertical MOS transistors provided in the second semiconductor device 1gb. source pads.
  • Each of the X battery cells 5 has its positive electrode connected to each of the X first terminals 71g, and each negative electrode connected to the third terminal 73g.
  • the Y power management circuits 80g are respectively connected to each of the Y second terminals 72g and to each of the Y fourth terminals 74g and one of the Y second terminals 72g. and one of the Y fourth terminals 74g, through the battery protection circuit 50g, a charging current is supplied to at least one battery cell 5 out of the X battery cells 5 during charging, At the time of discharging, a discharge current is received from at least one battery cell 5 out of the X battery cells 5 .
  • the battery protection system 100g configured as described above can realize charging and discharging of X battery cells 5 using Y power management circuits 80g.
  • the vertical MOS transistor connected to the third terminal 73g among the X+Y vertical MOS transistors provided in the semiconductor device 1gb has (6A ⁇ Y) Since the current of A flows, among the X+Y vertical MOS transistors provided in the semiconductor device 1gb, one vertical MOS transistor connected to the fourth terminal 74g is connected to the third terminal 73g.
  • the vertical MOS transistor has an area of (6A ⁇ Y) squared in plan view of the semiconductor device, thereby avoiding local heat generation and realizing the semiconductor device 1gb with an optimum size. .
  • the protection IC 70ga or the protection IC 70gb detects an abnormality related to charging or discharging of any of the X battery cells 5, the first semiconductor device 1ga or By controlling the second semiconductor device 1gb, charging or discharging of the corresponding battery cell 5 is stopped.
  • the relevant battery cell 5 is protected from the adverse effects of an abnormality related to charging or an abnormality related to discharging.
  • the battery protection system 100g is described as including the protection IC 70ga and the protection IC 70gb. It is not necessary to be limited to the configuration including the protection IC 70gb.
  • the battery protection system 100g may be configured to include a protection IC 70ga and a protection IC 70gb outside the battery protection circuit 50g.
  • Embodiment 8 A power management system according to Embodiment 8 will be described below.
  • FIG. 45 is a circuit diagram showing an example configuration of a power management system 200 according to the eighth embodiment.
  • the power management system 200 includes a power management circuit 51 and X (X is an integer equal to or greater than 1) external circuits 8 (corresponding to external circuits 8a to 8d in FIG. 45). Prepare.
  • the power management circuit 51 includes the first semiconductor device 1h, Y (Y is an integer equal to or greater than 2) circuits 6 (corresponding to circuits 6a to 6d in FIG. 45), a control unit 7, and X terminals 71h.
  • the control unit 7 controls the first semiconductor device 1 h to control the connection state between the X external circuits 8 and the Y circuits 6 .
  • the first semiconductor device 1h is the semiconductor device 1 described in detail in the first embodiment, and includes X+Y vertical MOS transistors.
  • the conducting state and non-conducting state of each vertical MOS transistor are controlled by the controller 7 .
  • the X terminals 71h are respectively connected to one or more source pads of X vertical MOS transistors among the X+Y vertical MOS transistors provided in the first semiconductor device 1h.
  • Each of the Y circuits 6 includes one or more source pads of Y vertical MOS transistors excluding the X vertical MOS transistors out of the X+Y vertical MOS transistors included in the first semiconductor device 1h. are connected to each of the In the eighth embodiment, each of the one or more source pads of the Y vertical MOS transistors among the X+Y vertical MOS transistors provided in the first semiconductor device 1h is connected to each of the Y circuits 6. Connect to the power terminal.
  • the Y circuits 6 are, for example, a Bluetooth (registered trademark) circuit, a Wi-Fi (registered trademark) circuit, a LiDAR circuit, and other functional circuits of the main unit, and a voltage for converting the supplied power into a voltage that can be charged to the battery cell.
  • a conversion circuit or a battery cell with a protective function circuit of the main device is connected.
  • Each circuit 6 is separated from the power supply and connected to each other through the semiconductor device 1 .
  • the X number of external circuits 8 are connected to each of the X number of terminals 71h.
  • the X external circuits 8 are power source circuits or power destination circuits, and each of the X terminals 71h is a power source circuit or power destination circuit. Connect to the power supply terminal of the external circuit 8 .
  • the X external circuits 8 are, for example, AC adapters, USB5V circuits, wireless chargers, etc. as power supply source circuits, and are, for example, external devices etc. as power supply destination circuits.
  • the power management system 200 configured as described above supplies power from a power supply source circuit among the X external circuits 8 to any of the Y circuits 6, and supplies power from any of the Y circuits 6 to X power supply to the power receiving circuit of the external circuit 8 can be realized.
  • a charging current is supplied from the external circuit 8 at a voltage capable of charging the battery cell, the charging current is directly supplied to the circuit 6 having the battery cell with a battery protection function via the semiconductor device 1h. , high-efficiency charging that avoids the power loss that occurs when passing through the voltage conversion circuit can be realized.
  • the circuit 6 including the battery cell with battery protection function is not directly charged, and the voltage is transferred through the semiconductor device 1h. , is supplied to a circuit 6 having a voltage conversion function and converted into a voltage that can be supplied to a battery cell. After that, a charging current is supplied to the circuit 6 having the battery cell with a battery protection function at a voltage that can be supplied to the battery cell.
  • the power management system 200 has been described with the power management circuit 51 including the control unit 7. need not be limited to
  • the power management system 200 may be configured to include the control section 7 outside the power management circuit 51 .
  • Embodiment 9 A power management system according to Embodiment 9 will be described below.
  • FIG. 46 is a circuit diagram showing an example configuration of a power management system 200a according to the ninth embodiment.
  • the power management system 200a includes a power management circuit 51a and a power supply circuit 8e.
  • the power management circuit 51a includes the first semiconductor device 1i, Y (Y is an integer equal to or greater than 2) circuits 6a (corresponding to circuits 6aa to 6ad in FIG. 46), a control unit 7a, It has a DC/DC circuit 90 and a terminal 71i.
  • the DC/DC circuit 90 converts the output voltage of the power supply circuit 8e into a voltage used by the Y circuits 6a.
  • the control unit 7 a controls the first semiconductor device 1 i to control the connection state between the DC/DC circuit 90 and the Y circuits 6 .
  • the first semiconductor device 1i is the semiconductor device 1 described in detail in the first embodiment, and includes 1+Y vertical MOS transistors.
  • the conducting state and the non-conducting state of each vertical MOS transistor are controlled by the controller 7a.
  • the terminal 71i is connected to one terminal (voltage input terminal) of the DC/DC circuit 90 .
  • the other terminal (voltage output terminal) of the DC/DC circuit 90 is connected to each of one or more source pads of one of the 1+Y vertical MOS transistors included in the first semiconductor device 1i. Connected.
  • Each of the Y circuits 6a includes one or more source pads of the Y vertical MOS transistors, excluding the one vertical MOS transistor, out of the 1+Y vertical MOS transistors included in the first semiconductor device 1i. are connected to each of the In the ninth embodiment, each of the one or more source pads of the Y vertical MOS transistors among the 1+Y vertical MOS transistors provided in the first semiconductor device 1i is connected to each of the Y circuits 6a. A description will be given assuming that it is connected to a power supply terminal.
  • the Y circuits 6a are, for example, Bluetooth (registered trademark) circuits, Wi-Fi (registered trademark) circuits, LiDAR circuits, and other circuits whose power supply is separated.
  • the power supply circuit 8e is connected to the terminal 71i and outputs voltage to the terminal 71i.
  • the power management system 200a configured as described above can supply the voltage converted by the DC/DC circuit 90 only to the circuits 6a that need to be supplied with the voltage among the Y circuits 6a.
  • the present disclosure can be widely used for semiconductor devices, battery protection circuits, power management circuits, and the like.

Abstract

フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置（１）であって、半導体層（４０）と、半導体層（４０）内に形成されたＮ（Ｎは３以上の整数）個の縦型ＭＯＳトランジスタと、を備え、Ｎ個の縦型ＭＯＳトランジスタのそれぞれは、半導体層（４０）の上面に、当該縦型ＭＯＳトランジスタのゲート電極に電気的に接続されたゲートパッドと、当該縦型ＭＯＳトランジスタのソース電極に電気的に接続された１以上のソースパッドと、を有し、半導体層（４０）は、半導体基板（３２）を有し、半導体基板（３２）は、Ｎ個の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、半導体層（４０）の平面視における、Ｎ個の縦型ＭＯＳトランジスタそれぞれの面積は、Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きい。

Description

半導体装置、電池保護回路、および、パワーマネージメント回路
　本開示は、縦型トランジスタをはじめとする半導体装置、電池保護回路、および、パワーマネージメント回路に関する。なお、縦型トランジスタとは、縦型の、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、ＢＪＴ（Ｂｉｐｏｌａｒ　Ｊｕｎｃｔｉｏｎ　Ｔｒａｎｓｉｓｔｏｒ）等をいう。
　従来、ドレイン領域を共通とする複数の縦型ＭＯＳトランジスタを備える半導体装置が知られている（例えば、特許文献１参照）。
特開平１－１７９４５６号公報
　ドレイン領域を共通とする複数の縦型ＭＯＳトランジスタを備える半導体装置において、局所的な発熱を抑制することが望まれる。
　そこで、本開示は、局所的な発熱を抑制することができる半導体装置等を提供することを目的とする。
　本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層内に形成されたＮ（Ｎは３以上の整数）個の縦型ＭＯＳトランジスタと、を備え、前記Ｎ個の縦型ＭＯＳトランジスタのそれぞれは、前記半導体層の上面に、当該縦型ＭＯＳトランジスタのゲート電極に電気的に接続されたゲートパッドと、当該縦型ＭＯＳトランジスタのソース電極に電気的に接続された１以上のソースパッドと、を有し、前記半導体層は、半導体基板を有し、前記半導体基板は、前記Ｎ個の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記半導体層の平面視における、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの面積は、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きい。
　本開示の一態様に係る電池保護回路は、上記半導体装置と、前記半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの１個の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッドと接続された第１の端子と、正極と負極とのうちの一方の第１の極が、前記半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの、前記端子接続縦型ＭＯＳトランジスタを除くＮ－１個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＮ－１個の電池セルと、を備え、前記Ｎ－１個の電池セルにおける前記第１の極の極性は同じである。
　本開示の一態様に係る電池保護回路は、上記第１の半導体装置と、上記第２の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個である第２の半導体装置と、互いに直列接続されたＮ－１個の電池セルと、前記第１の半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの１個の第１の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッド、および、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうちの１個の第２の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッドと接続された第１の端子と、前記Ｎ－１個の電池セルの負極と接続された第２の端子と、前記Ｎ－１個の電池セルのうち、前記直列接続における正極側端部に位置する電池セルの正極と接続された第３の端子と、を備え、前記Ｎ－１個の電池セルそれぞれの正極は、前記第１の半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの、前記第１の端子接続縦型ＭＯＳトランジスタを除くＮ－１個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続され、前記Ｎ－１個の電池セルのうち、前記直列接続における負極側端部に位置する第１の電池セルの正極と、前記直列接続において前記第１の電池セルの隣に位置する第２の電池セルの負極とのそれぞれは、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうちの、前記第２の端子接続縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続され、前記第１の電池セルと前記第２の電池セルとは、前記第２の半導体装置を介して直列接続される。
　本開示の一態様に係る電池保護回路は、上記第１の半導体装置と、上記第２の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個である第２の半導体装置と、互いに直列接続されたＮ個の電池セルと、前記第１の半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの１個の第１の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッド、および、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうちの１個の第２の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッドと接続された第１の端子と、前記Ｎ個の電池セルの負極と接続された第２の端子と、前記Ｎ個の電池セルのうち、前記直列接続における正極側端部に位置する電池セルの正極と接続された第３の端子と、を備え、前記Ｎ個の電池セルのうちの、前記直列接続における負極側端部に位置する第１の電池セルを除くＮ－１個の電池セルそれぞれの正極は、前記第１の半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの、前記第１の端子接続縦型ＭＯＳトランジスタを除くＮ－１個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続され、前記Ｎ個の電池セルのうち、前記直列接続における負極側端部に位置する第１の電池セルの正極と、前記Ｎ個の電池セルのうち、前記直列接続において前記第１の電池セルの隣に位置する第２の電池セルの負極とのそれぞれは、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうちの、前記第２の端子接続縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続され、前記第１の電池セルと前記第２の電池セルとは、前記第２の半導体装置を介して直列接続される。
　本開示の一態様に係る電池保護回路は、上記第１の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個であり、備える特定縦型ＭＯＳトランジスタの数が１個である第１の半導体装置と、上記第２の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個であり、備える特定縦型ＭＯＳトランジスタの数が１個である第２の半導体装置と、前記第１の半導体装置が備える前記１個の特定縦型ＭＯＳトランジスタの１のソースパッドと接続された第１の端子と、前記第１の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうち、前記１個の特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続された、第２の端子および第３の端子と、前記第２の半導体装置が備える前記１個の特定縦型ＭＯＳトランジスタの１のソースパッドと接続された第４の端子と、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうち、前記１個の特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続された、第５の端子および第６の端子と、を備え、前記第３の端子は、１以上の電池セルの正極と接続するための端子であり、前記第６の端子は、前記１以上の電池セルの負極と接続するための端子であり、前記第１の端子と前記第２の端子と前記第４の端子と前記第５の端子とは、パワーマネージメント回路に接続するための端子であり、前記パワーマネージメント回路は、前記第２の端子と前記第５の端子とを通して、充電時には前記１以上の電池セルに充電電流を流し、放電時には前記１以上の電池セルから放電電流を受け取る。
　本開示の一態様に係る電池保護回路は、上記半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個であり、備える特定縦型ＭＯＳトランジスタの数が１個である半導体装置と、前記半導体装置が備える前記１個の特定縦型ＭＯＳトランジスタの１のソースパッド、および、前記半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうち、前記１個の特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの一方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続された第１の端子と、前記半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうち、前記１個の特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの他方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続された第２の端子と、第３の端子と、第４の端子と、を備え、前記第１の端子は、１以上の電池セルの正極と接続するための端子であり、前記第３の端子は、前記１以上の電池セルの負極と接続するための端子であり、前記第２の端子と前記第４の端子とは、パワーマネージメント回路に接続するための端子であり、前記パワーマネージメント回路は、前記第２の端子と前記第４の端子とを通して、充電時には前記１以上の電池セルに充電電流を流し、放電時には前記１以上の電池セルから放電電流を受け取る。
　本開示の一態様に係る電池保護回路は、上記第１の半導体装置であって、備える縦型ＭＯＳトランジスタの数がＸ（Ｘは１以上の整数）＋Ｙ（Ｙは２以上の整数）個である第１の半導体装置と、上記第２の半導体装置であって、備える縦型ＭＯＳトランジスタの数が１＋Ｙ個である第２の半導体装置と、前記第１の半導体装置が備えるＸ＋Ｙ個のうちのＸ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＸ個の第１の端子と、前記第１の半導体装置が備えるＸ＋Ｙ個のうちの前記Ｘ個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＹ個の第２の端子と、前記第２の半導体装置が備える１＋Ｙ個のうちの１個の縦型ＭＯＳトランジスタの前記１以上のソースパッドと接続された第３の端子と、前記第２の半導体装置が備える１＋Ｙ個のうちの、前記１個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＹ個の第４の端子と、を備え、前記Ｘ個の第１の端子は、Ｘ個の電池セルの正極のそれぞれと接続するための端子であり、前記第３の端子は、前記Ｘ個の電池セルの負極と接続するための端子であり、前記Ｙ個の第２の端子と前記Ｙ個の第４の端子とは、Ｙ個のパワーマネージメント回路のそれぞれと接続するための端子であり、前記Ｙ個のパワーマネージメント回路のそれぞれは、前記Ｙ個の第２の端子のうちの１個と前記Ｙ個の第４の端子のうちの１個とを通して、充電時には前記Ｘ個の電池セルのうちの少なくとも１個の電池セルに充電電流を流し、放電時には前記少なくとも１個の電池セルから放電電流を受け取る。
　本開示の一態様に係るパワーマネージメント回路は、上記半導体装置であって、備える縦型ＭＯＳトランジスタの数がＸ（Ｘは１以上の整数）＋Ｙ（Ｙは２以上の整数）個である半導体装置と、前記半導体装置が備えるＸ＋Ｙ個のうちのＸ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＸ個の端子と、前記半導体装置が備えるＸ＋Ｙ個のうちの、前記Ｘ個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＹ個の回路と、を備え、前記Ｘ個の端子のそれぞれは、Ｘ個の外部回路それぞれに接続されるための端子であり、前記Ｙ個の回路のそれぞれは、互いに電源分離されている。
　本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層内に形成されたＮ（Ｎは３以上の整数）個の縦型トランジスタと、を備え、前記Ｎ個の縦型トランジスタのそれぞれは、前記半導体層の上面に、当該縦型トランジスタの導通を制御する制御電極に電気的に接続された制御パッドと、当該縦型トランジスタが、外部から電流を流入する、または外部へ電流を流出する外部接続電極に電気的に接続された１以上の外部接続パッドと、を有し、前記半導体層は、半導体基板を有し、前記半導体基板の、前記Ｎ個の縦型トランジスタが形成された一方の主面と背向する、他方の主面側に、前記Ｎ個の縦型トランジスタに共通する共通電極を備え、前記半導体層の平面視における、前記Ｎ個の縦型トランジスタそれぞれの面積は、前記Ｎ個の縦型トランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きい。
　本開示の一態様に係る半導体装置等によると、局所的な発熱を抑制することができる半導体装置等を提供することができる。
図１は、実施の形態１に係る半導体装置の構造の一例を示す断面図である。 図２は、実施の形態１に係る半導体装置の構造の一例を示す平面図である。 図３は、実施の形態１に係る半導体装置の回路構成の一例を示す回路図である。 図４Ａは、実施の形態１に係る半導体装置の平面図である。 図４Ｂは、実施の形態１に係る半導体装置の平面図である。 図５は、実施の形態１に係る半導体装置の平面図である。 図６は、実施の形態１に係る半導体装置の平面図である。 図７Ａは、実施の形態１に係る半導体装置の平面図である。 図７Ｂは、実施の形態１に係る半導体装置の平面図である。 図８は、実施の形態１に係る半導体装置の平面図である。 図９は、実施の形態１に係る半導体装置の平面図である。 図１０Ａは、実施の形態１に係る半導体装置の平面図である。 図１０Ｂは、実施の形態１に係る半導体装置の平面図である。 図１０Ｃは、実施の形態１に係る半導体装置の平面図である。 図１０Ｄは、実施の形態１に係る半導体装置の平面図である。 図１１Ａは、実施の形態１に係る半導体装置の平面図である。 図１１Ｂは、実施の形態１に係る半導体装置の平面図である。 図１１Ｃは、実施の形態１に係る半導体装置の平面図である。 図１１Ｄは、実施の形態１に係る半導体装置の平面図である。 図１１Ｅは、実施の形態１に係る半導体装置の平面図である。 図１１Ｆは、実施の形態１に係る半導体装置の平面図である。 図１１Ｇは、実施の形態１に係る半導体装置の平面図である。 図１１Ｈは、実施の形態１に係る半導体装置の平面図である。 図１１Ｉは、実施の形態１に係る半導体装置の平面図である。 図１１Ｊは、実施の形態１に係る半導体装置の平面図である。 図１２は、実施の形態１に係る半導体装置の平面図である。 図１３Ａは、実施の形態１に係る半導体装置の平面図である。 図１３Ｂは、実施の形態１に係る半導体装置の平面図である。 図１４Ａは、実施の形態１に係る半導体装置の平面図である。 図１４Ｂは、実施の形態１に係る半導体装置の平面図である。 図１５は、実施の形態１に係る半導体装置の平面図である。 図１６は、実施の形態１に係る半導体装置の平面図である。 図１７は、実施の形態１に係る半導体装置の平面図である。 図１８は、実施の形態１に係る半導体装置の平面図である。 図１９は、実施の形態１に係る半導体装置の平面図である。 図２０は、実施の形態１に係る半導体装置の平面図である。 図２１Ａは、実施の形態１に係る半導体装置の平面図である。 図２１Ｂは、実施の形態１に係る半導体装置の平面図である。 図２１Ｃは、実施の形態１に係る半導体装置の平面図である。 図２１Ｄは、実施の形態１に係る半導体装置の平面図である。 図２１Ｅは、実施の形態１に係る半導体装置の平面図である。 図２１Ｆは、実施の形態１に係る半導体装置の平面図である。 図２１Ｇは、実施の形態１に係る半導体装置の平面図である。 図２１Ｈは、実施の形態１に係る半導体装置の平面図である。 図２２Ａは、実施の形態１に係る半導体装置の構造の一例を示す断面図である。 図２２Ｂは、実施の形態１に係る半導体装置の構造の一例を示す平面図である。 図２３は、実施の形態１に係る半導体装置の構造の一例を示す断面図である。 図２４は、実施の形態２に係る電池保護システムの構成の一例を示す回路図である。 図２５Ａは、実施の形態２に係る電池保護システムが電池セルを充電する様子を示す模式図である。 図２５Ｂは、実施の形態２に係る電池保護システムが電池セルを放電する様子を示す模式図である。 図２６は、実施の形態２に係る電池保護システムの構成の一例を示す回路図である。 図２７は、実施の形態２に係る電池保護システムの構成の一例を示す回路図である。 図２８は、実施の形態３に係る電池保護システムの構成の一例を示す回路図である。 図２９Ａは、実施の形態３に係る電池保護システムがＮ個の電池セルを直列充電する様子を示す模式図である。 図２９Ｂは、実施の形態３に係る電池保護システムがＮ個の電池セルを放電する様子を示す模式図である。 図２９Ｃは、実施の形態３に係る電池保護システムがＮ個の電池セルを並列充電する様子を示す模式図である。 図３０Ａは、実施の形態３に係る電池保護回路の具体例を示す回路図である。 図３０Ｂは、従来例に係る電池保護回路の具体例を示す回路図である。 図３１Ａは、実施の形態３に係る電池保護回路の具体例を示す回路図である。 図３１Ｂは、従来例に係る電池保護回路の具体例を示す回路図である。 図３２Ａは、実施の形態３に係る電池保護回路の具体例を示す回路図である。 図３２Ｂは、従来例に係る電池保護回路の具体例を示す回路図である。 図３３Ａは、実施の形態３に係る電池保護システムが３個の電池セルを直列充電する様子を示す模式図である。 図３３Ｂは、実施の形態３に係る電池保護システムが３個の電池セルの直列充電を中止して、１個の電池セルの正極の電圧の外部への供給を開始する様子を示す模式図である。 図３３Ｃは、実施の形態３に係る電池保護システムが１個の電池セルを充電する様子を示す模式図である。 図３３Ｄは、実施の形態３に係る電池保護システムが３個の電池セルを並列充電する様子を示す模式図である。 図３４は、実施の形態４に係る電池保護システムの構成の一例を示す回路図である。 図３５Ａは、実施の形態４に係る電池保護システムがＮ－１個の電池セルを直列充電する様子を示す模式図である。 図３５Ｂは、実施の形態４に係る電池保護システムがＮ－１個の電池セルを放電する様子を示す模式図である。 図３５Ｃは、実施の形態４に係る電池保護システムがＮ－１個の電池セルを並列充電する様子を示す模式図である。 図３６は、実施の形態４に係る電池保護回路の具体例を示す回路図である。 図３７Ａは、実施の形態４に係る半導体装置の平面図の一例である。 図３７Ｂは、実施の形態４に係る半導体装置の平面図の一例である。 図３８Ａは、実施の形態４に係る半導体装置の平面図の一例である。 図３８Ｂは、実施の形態４に係る半導体装置の平面図の一例である。 図３９は、実施の形態４に係る電池保護回路の具体例を示す回路図である。 図４０は、実施の形態４に係る電池保護回路の具体例を示す回路図である。 図４１Ａは、実施の形態４に係る電池保護システムが３個の電池セルを直列充電する様子を示す模式図である。 図４１Ｂは、実施の形態４に係る電池保護システムが３個の電池セルの直列充電を中止して、１個の電池セルの正極の電圧の外部への供給を開始する様子を示す模式図である。 図４１Ｃは、実施の形態４に係る電池保護システムが１個の電池セルを充電する様子を示す模式図である。 図４１Ｄは、実施の形態４に係る電池保護システムが３個の電池セルを並列充電する様子を示す模式図である。 図４２は、実施の形態５に係る電池保護システムの構成の一例を示す模式図である。 図４３は、実施の形態６に係る電池保護システムの構成の一例を示す模式図である。 図４４は、実施の形態７に係る電池保護システムの構成の一例を示す模式図である。 図４５は、実施の形態８に係るパワーマネージメントシステムの構成の一例を示す模式図である。 図４６は、実施の形態９に係るパワーマネージメントシステムの構成の一例を示す模式図である。
　（本開示の一態様を得るに至った経緯）
　発明者らは、ドレイン領域を共通とする複数の縦型ＭＯＳトランジスタであって、最大仕様電流が互いに異なる複数の縦型ＭＯＳトランジスタを備える半導体装置の開発を進めている。
　その中で、発明者らは、最大仕様電流が互いに異なる複数の縦型ＭＯＳトランジスタ間で、各縦型ＭＯＳトランジスタに最大仕様電流を流す場合に、それらの導通抵抗が等しい場合には、最大仕様電流が大きい縦型ＭＯＳトランジスタの領域の局所的な発熱量の方が、最大仕様電流が小さい縦型ＭＯＳトランジスタの領域の局所的な発熱量よりも大きくなることに気が付いた。そして、このことにより、半導体装置に局所的な発熱が生じるという好ましくない現象が発生することを確認した。
　そこで、発明者らは、ドレイン領域を共通とする複数の縦型ＭＯＳトランジスタを備える半導体装置において、局所的な発熱を抑制することができる半導体装置を実現すべく、鋭意、実験、検討を重ねた。
　一般に、導通抵抗がＲ［Ω］となるトランジスタに電流Ｉ［Ａ］を流す場合におけるトランジスタの発熱量は、Ｒ×Ｉ２に比例する。
　このため、発明者らは、ドレイン領域を共通とする複数の縦型ＭＯＳトランジスタを備える半導体装置において局所的な発熱を抑制するためには、各縦型ＭＯＳトランジスタの最大仕様電流に応じて、各縦型ＭＯＳトランジスタの導通抵抗を、最大仕様電流がより大きい縦型ＭＯＳトランジスタ程、より小さくすることが有効であるとの知見を得た。
　そこで、発明者らは、この知見に基づいて、さらに、実験、検討を重ねた。その結果、発明者らは、下記本開示に係る半導体装置等に想到した。
　本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層内に形成されたＮ（Ｎは３以上の整数）個の縦型ＭＯＳトランジスタと、を備え、前記Ｎ個の縦型ＭＯＳトランジスタのそれぞれは、前記半導体層の上面に、当該縦型ＭＯＳトランジスタのゲート電極に電気的に接続されたゲートパッドと、当該縦型ＭＯＳトランジスタのソース電極に電気的に接続された１以上のソースパッドと、を有し、前記半導体層は、半導体基板を有し、前記半導体基板は、前記Ｎ個の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記半導体層の平面視における、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの面積は、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きい。
　上記構成の半導体装置によると、縦型ＭＯＳトランジスタの最大仕様電流が大きい程、半導体層の平面視における面積が大きくなる。
　一般に、縦型ＭＯＳトランジスタの導通抵抗は、半導体層の平面視における面積に反比例する。このため、上記構成の半導体装置において、最大仕様電流がより大きい縦型ＭＯＳトランジスタ程、導通抵抗がより小さくなる。
　したがって、上記構成の半導体装置によると、局所的な発熱を抑制することができる半導体装置を提供することができる。
　また、前記半導体層の平面視における、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの面積は、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流の２乗に比例するとしてもよい。
　また、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの、最大仕様電流を流す際の導通抵抗は、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流の２乗に反比例するとしてもよい。
　また、前記Ｎ個の縦型ＭＯＳトランジスタのうちの１個は、最大仕様電流が、前記Ｎ個の縦型ＭＯＳトランジスタのうちのＫ（Ｋは、２以上Ｎ－１以下の整数）個の縦型ＭＯＳトランジスタの最大仕様電流の和と等しい特定縦型ＭＯＳトランジスタであるとしてもよい。
　また、前記Ｎ個の縦型ＭＯＳトランジスタのうちの少なくとも１個は、有する前記１以上のソースパッドが１のソースパッドである特定縦型ＭＯＳトランジスタであり、前記半導体層の平面視において、前記少なくとも１個の特定縦型ＭＯＳトランジスタそれぞれが有する前記ゲートパッドおよび前記１のソースパッドは、正円形であり、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれが有する前記ゲートパッドおよび前記１以上のソースパッドの中に、前記少なくとも１個の特定縦型ＭＯＳトランジスタそれぞれが有する前記ゲートパッドおよび前記１のソースパッドよりも有意に面積が小さいゲートパッドおよびソースパッドが存在しないとしてもよい。
　また、前記半導体装置は、前記半導体層の平面視において矩形であり、前記Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる１以上の電流経路それぞれにおける、当該電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接するとしてもよい。
　また、前記半導体装置は、前記半導体層の平面視において長方形であり、前記半導体層の平面視において、前記１以上の電流経路それぞれにおける、前記第１の出入口縦型ＭＯＳトランジスタと前記第２の出入口縦型ＭＯＳトランジスタとの境界線は、前記半導体装置の長辺に平行であるとしてもよい。
　また、前記半導体層の平面視において、前記１以上の電流経路それぞれにおける、前記第１の出入口縦型ＭＯＳトランジスタと前記第２の出入口縦型ＭＯＳトランジスタとの境界線は、前記半導体装置の４つの辺のいずれに対しても平行でないとしてもよい。
　また、前記半導体層の平面視において、前記１以上の電流経路それぞれにおける、前記第１の出入口縦型ＭＯＳトランジスタと前記第２の出入口縦型ＭＯＳトランジスタとの境界線は、前記半導体装置の４つの辺のうちの、第１の辺に平行な線分と、前記第１の辺に直交する第２の辺に平行な線分とが交互に接続されてなるとしてもよい。
　また、前記Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第１の電流経路における、当該第１の電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、前記Ｎ個の縦型ＭＯＳトランジスタのうち、前記仕様により定まる第２の電流経路における、当該第２の電流経路の入口または出口に位置する前記第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第３の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、前記Ｎ個の縦型ＭＯＳトランジスタのうち、前記仕様により定まる第３の電流経路における、当該第３の電流経路の入口または出口に位置する前記第２の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する前記第３の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、前記第３の出入口縦型ＭＯＳトランジスタの前記ゲートパッドは、前記第１の出入口縦型ＭＯＳトランジスタと前記第２の出入口縦型ＭＯＳトランジスタとの境界線の延長線上に位置するとしてもよい。
　また、前記Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第１の電流経路における、当該第１の電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、前記Ｎ個の縦型ＭＯＳトランジスタのうち、前記仕様により定まる第２の電流経路における、当該第２の電流経路の入口または出口に位置する前記第２の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第３の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、前記第１の出入口縦型ＭＯＳトランジスタと前記第３の出入口縦型ＭＯＳトランジスタとにより定まる電流経路は、前記仕様により定まる電流経路のいずれにも該当せず、前記第１の出入口縦型ＭＯＳトランジスタと前記第３の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、前記第３の出入口縦型ＭＯＳトランジスタの前記ゲートパッドは、前記第２の出入口縦型ＭＯＳトランジスタと前記第３の出入口縦型ＭＯＳトランジスタとの境界線よりも、前記第１の出入口縦型ＭＯＳトランジスタと前記第３の出入口縦型ＭＯＳトランジスタとの境界線の近傍に位置するとしてもよい。
　また、さらに、前記半導体層の上面に、前記半導体基板に電気的に接続されたドレインパッドを備えるとしてもよい。
　本開示の一態様に係る電池保護回路は、上記半導体装置と、前記半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの１個の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッドと接続された第１の端子と、正極と負極とのうちの一方の第１の極が、前記半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの、前記端子接続縦型ＭＯＳトランジスタを除くＮ－１個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＮ－１個の電池セルと、を備え、前記Ｎ－１個の電池セルにおける前記第１の極の極性は同じである。
　上記構成の電池保護回路によると、局所的な発熱を抑制することができる第１の半導体装置を備える電池保護回路を提供することができる。
　本開示の一態様に係る電池保護回路は、上記第１の半導体装置と、上記第２の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個である第２の半導体装置と、互いに直列接続されたＮ－１個の電池セルと、前記第１の半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの１個の第１の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッド、および、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうちの１個の第２の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッドと接続された第１の端子と、前記Ｎ－１個の電池セルの負極と接続された第２の端子と、前記Ｎ－１個の電池セルのうち、前記直列接続における正極側端部に位置する電池セルの正極と接続された第３の端子と、を備え、前記Ｎ－１個の電池セルそれぞれの正極は、前記第１の半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの、前記第１の端子接続縦型ＭＯＳトランジスタを除くＮ－１個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続され、前記Ｎ－１個の電池セルのうち、前記直列接続における負極側端部に位置する第１の電池セルの正極と、前記直列接続において前記第１の電池セルの隣に位置する第２の電池セルの負極とのそれぞれは、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうちの、前記第２の端子接続縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続され、前記第１の電池セルと前記第２の電池セルとは、前記第２の半導体装置を介して直列接続される。
　上記構成の電池保護回路によると、局所的な発熱を抑制することができる第１の半導体装置および第２の半導体装置を備える電池保護回路を提供することができる。
　本開示の一態様に係る電池保護回路は、上記第１の半導体装置と、上記第２の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個である第２の半導体装置と、互いに直列接続されたＮ個の電池セルと、前記第１の半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの１個の第１の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッド、および、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうちの１個の第２の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッドと接続された第１の端子と、前記Ｎ個の電池セルの負極と接続された第２の端子と、前記Ｎ個の電池セルのうち、前記直列接続における正極側端部に位置する電池セルの正極と接続された第３の端子と、を備え、前記Ｎ個の電池セルのうちの、前記直列接続における負極側端部に位置する第１の電池セルを除くＮ－１個の電池セルそれぞれの正極は、前記第１の半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの、前記第１の端子接続縦型ＭＯＳトランジスタを除くＮ－１個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続され、前記Ｎ個の電池セルのうち、前記直列接続における負極側端部に位置する第１の電池セルの正極と、前記Ｎ個の電池セルのうち、前記直列接続において前記第１の電池セルの隣に位置する第２の電池セルの負極とのそれぞれは、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうちの、前記第２の端子接続縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続され、前記第１の電池セルと前記第２の電池セルとは、前記第２の半導体装置を介して直列接続される。
　上記構成の電池保護回路によると、局所的な発熱を抑制することができる第１の半導体装置および第２の半導体装置を備える電池保護回路を提供することができる。
　本開示の一態様に係る電池保護回路は、上記第１の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個であり、備える特定縦型ＭＯＳトランジスタの数が１個である第１の半導体装置と、上記第２の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個であり、備える特定縦型ＭＯＳトランジスタの数が１個である第２の半導体装置と、前記第１の半導体装置が備える前記１個の特定縦型ＭＯＳトランジスタの１のソースパッドと接続された第１の端子と、前記第１の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうち、前記１個の特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続された、第２の端子および第３の端子と、前記第２の半導体装置が備える前記１個の特定縦型ＭＯＳトランジスタの１のソースパッドと接続された第４の端子と、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうち、前記１個の特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続された、第５の端子および第６の端子と、を備え、前記第３の端子は、１以上の電池セルの正極と接続するための端子であり、前記第６の端子は、前記１以上の電池セルの負極と接続するための端子であり、前記第１の端子と前記第２の端子と前記第４の端子と前記第５の端子とは、パワーマネージメント回路に接続するための端子であり、前記パワーマネージメント回路は、前記第２の端子と前記第５の端子とを通して、充電時には前記１以上の電池セルに充電電流を流し、放電時には前記１以上の電池セルから放電電流を受け取る。
　上記構成の電池保護回路によると、局所的な発熱を抑制することができる第１の半導体装置および第２の半導体装置を備える電池保護回路を提供することができる。
　本開示の一態様に係る電池保護回路は、上記半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個であり、備える特定縦型ＭＯＳトランジスタの数が１個である半導体装置と、前記半導体装置が備える前記１個の特定縦型ＭＯＳトランジスタの１のソースパッド、および、前記半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうち、前記１個の特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの一方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続された第１の端子と、前記半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうち、前記１個の特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの他方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続された第２の端子と、第３の端子と、第４の端子と、を備え、前記第１の端子は、１以上の電池セルの正極と接続するための端子であり、前記第３の端子は、前記１以上の電池セルの負極と接続するための端子であり、前記第２の端子と前記第４の端子とは、パワーマネージメント回路に接続するための端子であり、前記パワーマネージメント回路は、前記第２の端子と前記第４の端子とを通して、充電時には前記１以上の電池セルに充電電流を流し、放電時には前記１以上の電池セルから放電電流を受け取る。
　上記構成の電池保護回路によると、局所的な発熱を抑制することができる第１の半導体装置を備える電池保護回路を提供することができる。
　本開示の一態様に係る電池保護回路は、上記第１の半導体装置であって、備える縦型ＭＯＳトランジスタの数がＸ（Ｘは１以上の整数）＋Ｙ（Ｙは２以上の整数）個である第１の半導体装置と、上記第２の半導体装置であって、備える縦型ＭＯＳトランジスタの数が１＋Ｙ個である第２の半導体装置と、前記第１の半導体装置が備えるＸ＋Ｙ個のうちのＸ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＸ個の第１の端子と、前記第１の半導体装置が備えるＸ＋Ｙ個のうちの前記Ｘ個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＹ個の第２の端子と、前記第２の半導体装置が備える１＋Ｙ個のうちの１個の縦型ＭＯＳトランジスタの前記１以上のソースパッドと接続された第３の端子と、前記第２の半導体装置が備える１＋Ｙ個のうちの、前記１個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＹ個の第４の端子と、を備え、前記Ｘ個の第１の端子は、Ｘ個の電池セルの正極のそれぞれと接続するための端子であり、前記第３の端子は、前記Ｘ個の電池セルの負極と接続するための端子であり、前記Ｙ個の第２の端子と前記Ｙ個の第４の端子とは、Ｙ個のパワーマネージメント回路のそれぞれと接続するための端子であり、前記Ｙ個のパワーマネージメント回路のそれぞれは、前記Ｙ個の第２の端子のうちの１個と前記Ｙ個の第４の端子のうちの１個とを通して、充電時には前記Ｘ個の電池セルのうちの少なくとも１個の電池セルに充電電流を流し、放電時には前記少なくとも１個の電池セルから放電電流を受け取る。
　上記構成の電池保護回路によると、局所的な発熱を抑制することができる第１の半導体装置および第２の半導体装置を備える電池保護回路を提供することができる。
　本開示の一態様に係るパワーマネージメント回路は、上記半導体装置であって、備える縦型ＭＯＳトランジスタの数がＸ（Ｘは１以上の整数）＋Ｙ（Ｙは２以上の整数）個である半導体装置と、前記半導体装置が備えるＸ＋Ｙ個のうちのＸ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＸ個の端子と、前記半導体装置が備えるＸ＋Ｙ個のうちの、前記Ｘ個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＹ個の回路と、を備え、前記Ｘ個の端子のそれぞれは、Ｘ個の外部回路それぞれに接続されるための端子であり、前記Ｙ個の回路のそれぞれは、互いに電源分離されている。
　上記構成のパワーマネージメント回路によると、局所的な発熱を抑制することができる第１の半導体装置を備えるパワーマネージメント回路を提供することができる。
　本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層内に形成されたＮ（Ｎは３以上の整数）個の縦型トランジスタと、を備え、前記Ｎ個の縦型トランジスタのそれぞれは、前記半導体層の上面に、当該縦型トランジスタの導通を制御する制御電極に電気的に接続された制御パッドと、当該縦型トランジスタが、外部から電流を流入する、または外部へ電流を流出する外部接続電極に電気的に接続された１以上の外部接続パッドと、を有し、前記半導体層は、半導体基板を有し、前記半導体基板の、前記Ｎ個の縦型トランジスタが形成された一方の主面と背向する、他方の主面側に、前記Ｎ個の縦型トランジスタに共通する共通電極を備え、前記半導体層の平面視における、前記Ｎ個の縦型トランジスタそれぞれの面積は、前記Ｎ個の縦型トランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きい。
　上記構成の半導体装置によると、縦型トランジスタの最大仕様電流が大きい程、半導体層の平面視における面積が大きくなる。
　一般に、縦型トランジスタの導通抵抗は、半導体層の平面視における面積に反比例する。このため、上記構成の半導体装置において、最大仕様電流がより大きい縦型トランジスタ程、導通抵抗がより小さくなる。
　したがって、上記構成の半導体装置によると、局所的な発熱を抑制することができる半導体装置を提供することができる。
　また、前記半導体層の平面視における、前記Ｎ個の縦型トランジスタそれぞれの面積は、前記Ｎ個の縦型トランジスタそれぞれの最大仕様電流の２乗に比例するとしてもよい。
　また、前記Ｎ個の縦型トランジスタそれぞれの、最大仕様電流を流す際の導通抵抗は、前記Ｎ個の縦型トランジスタそれぞれの最大仕様電流の２乗に反比例するとしてもよい。
　また、前記半導体層の上面側に、前記共通電極に電気的に接続された共通端子を備えるとしてもよい。
　また、前記Ｎ個の縦型トランジスタのそれぞれが有する前記１以上の外部接続パッドのそれぞれは、前記Ｎ個の縦型トランジスタから外部へ電流が流出する外部出力端子であり、前記共通端子は、前記Ｎ個の縦型トランジスタに外部から電流が流入する外部入力端子であるとしてもよい。
　以下、本開示の一態様に係る半導体装置等の具体例について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置および接続形態、ならびに、ステップ（工程）およびステップの順序等は、一例であって本開示を限定する趣旨ではない。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
　（実施の形態１）
　［１－１．半導体装置の構造］
　以下、実施の形態１に係る半導体装置の構造について説明する。実施の形態１に係る半導体装置は、Ｎ（Ｎは３以上の整数）個の縦型ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが形成された、フェイスダウン実装が可能なチップサイズパッケージ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ：ＣＳＰ）型の半導体デバイスである。上記Ｎ個の縦型ＭＯＳトランジスタは、いわゆる、トレンチ型ＭＯＳＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。
　本開示においては、実施例では、縦型トランジスタの一例として、縦型ＭＯＳトランジスタを用いて説明するが、縦型トランジスタとしては、縦型ＭＯＳトランジスタに限定される必要はなく、例えば、ＢＪＴであってもＩＢＧＴであってもよい。ＢＪＴである場合は、本開示における、ソースをエミッタに、ドレインをコレクタに、ボディをベースにそれぞれ読み替えればよい。また、本開示における、導通を制御するゲート電極は、ベース電極と読み替えればよい。同様に、ＩＧＢＴである場合には、本開示における、ソースをエミッタに、ドレインをコレクタにそれぞれ読み替えればよい。
　図１は、実施の形態１に係る半導体装置１の構造の一例を示す断面図である。図２は、半導体装置１の構造の一例を示す平面図である。図１は、図２のＩ－Ｉにおける切断面を示す。図３は、半導体装置１の回路構成の一例を示す回路図である。
　説明の都合上、図１～図３は、Ｎが３である場合の半導体装置１を図示する図面となっており、また、図１～図３を用いて行う説明において、Ｎが３であるとして説明しているが、半導体装置１は、Ｎが３以上であれば、必ずしもＮが３である場合に限定される必要はない。
　図１～図３に示すように、半導体装置１は、半導体層４０と、金属層３０と、保護層３５と、半導体層４０内の領域Ａ１に形成された第１の縦型ＭＯＳトランジスタ１０（以下、「トランジスタ１０」とも称する。）と、半導体層４０内の領域Ａ２に形成された第２の縦型ＭＯＳトランジスタ２０（以下、「トランジスタ２０」とも称する。）と、半導体層４０内の領域Ａ３に形成された第３の縦型ＭＯＳトランジスタ３７（以下、「トランジスタ３７」とも称する。）と、を備える。
　なお、図１には図示されていないが、本明細書において、第Ｎの縦型トランジスタが形成される半導体層４０内の領域のことを、領域ＡＮとも称する。
　説明の都合上、図１は、半導体層４０の平面視において、半導体装置１および半導体層４０が、矩形である場合の半導体装置１を図示する図面となっているが、半導体装置１は、半導体層４０の平面視において、半導体装置１および半導体層４０が矩形である構成に限定されない。
　半導体層４０は、半導体基板３２と低濃度不純物層３３と酸化膜３４とが積層されて構成される。
　半導体基板３２は、半導体層４０の下面側に配置され、第１導電型の不純物を含むシリコンからなる。
　低濃度不純物層３３は、半導体層４０の上面側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。
　酸化膜３４は、半導体層４０の上面に配置され、低濃度不純物層３３に接触して形成される。
　保護層３５は、半導体層４０の上面に接触して形成され、半導体層４０の上面の少なくとも一部を被覆する。
　金属層３０は、半導体基板３２の下面に接触して形成され、銀、銅、ニッケル、または、これらの合金からなってもよいし、電極として機能することが可能な、導電率の良好な金属材料からなってもよい。なお、金属層３０には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。
　図２に示すように、トランジスタ１０は、半導体層４０の平面視における領域Ａ１内の半導体層４０の上面に、フェイスダウン実装時に実装基板に接合材を介して接合される、１以上（ここでは５つ）の第１のソースパッド１１１（ここでは、第１のソースパッド１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、および、１１１ｅ）、および、第１のゲートパッド１１９を有する。また、トランジスタ２０は、半導体層４０の平面視における領域Ａ２内の半導体層４０の上面に、フェイスダウン実装時に実装基板に接合材を介して接合される、１以上（ここでは５つ）の第２のソースパッド１２１（ここでは、第２のソースパッド１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、および、１２１ｅ）、および、第２のゲートパッド１２９を有する。また、トランジスタ３７は、半導体層４０の平面視における領域Ａ３内の半導体層４０の上面に、フェイスダウン実装時に実装基板に接合材を介して接合される、１以上（ここでは２つ）の第３のソースパッド１３１（ここでは、第３のソースパッド１３１ａ、および、１３１ｂ）、および、第３のゲートパッド１３９を有する。
　第１のソースパッド１１１のそれぞれ、第２のソースパッド１２１のそれぞれ、および、第３のソースパッド１３１のそれぞれは、半導体層４０の平面視において、長方形、長円形、または、正円形である。なお、本明細書において、長方形、長円形の端部形状は、角型（長方形に対応）、半円型（長円形に対応）に限定されず、多角形型であってもよい。第１のゲートパッド１１９、第２のゲートパッド１２９、および、第３のゲートパッド１３９は、半導体層４０の平面視において、正円形である。
　なお、１以上の第１のソースパッド１１１の数および形状、１以上の第２のソースパッド１２１の数および形状、ならびに、１以上の第３のソースパッド１３１の数および形状は、それぞれ、必ずしも、図２に例示された通りの数および形状に限定される必要はない。
　図１および図２に示すように、低濃度不純物層３３の第１の領域Ａ１には、第１導電型と異なる第２導電型の不純物を含む第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の不純物を含む第１のソース領域１４、第１のゲート導体１５、および第１のゲート絶縁膜１６が形成されている。第１のソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介して第１のソース領域１４および第１のボディ領域１８に接続されている。第１のゲート導体１５は、第１のゲートパッド１１９に電気的に接続される。
　第１のソース電極１１の部分１２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。
　第１のソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　低濃度不純物層３３の第２の領域Ａ２には、第２導電型の不純物を含む第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の不純物を含む第２のソース領域２４、第２のゲート導体２５、および第２のゲート絶縁膜２６が形成されている。第２のソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介して第２のソース領域２４および第２のボディ領域２８に接続されている。第２のゲート導体２５は、第２のゲートパッド１２９に電気的に接続される。
　第２のソース電極２１の部分２２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の表面には、金などのめっきが施されてもよい。
　第２のソース電極２１の部分２３は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　低濃度不純物層３３の第３の領域Ａ３には、低濃度不純物層３３の第１の領域Ａ１、および、低濃度不純物層３３の第２の領域Ａ２と同様に、第２導電型の不純物を含む第３のボディ領域（不図示）が形成されている。第３のボディ領域には、第１導電型の不純物を含む第３のソース領域（不図示）、第３のゲート導体（不図示）、および第３のゲート絶縁膜（不図示）が形成されている。第３のソース電極３１（図１、図２には不図示、図３参照）は第１の部分（不図示）と第２の部分（不図示）とからなり、第１の部分は、第２の部分を介して第３のソース領域（不図示）および第３のボディ領域に接続されている。第３のゲート導体は、第３のゲートパッド１３９に電気的に接続される。
　第３のソース電極３１の第１の部分は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。第１の部分の表面には、金などのめっきが施されてもよい。
　第３のソース電極３１の第２の部分は、第１の部分と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　トランジスタ１０、トランジスタ２０、および、トランジスタ３７の上記構成により、低濃度不純物層３３と半導体基板３２とは、トランジスタ１０の第１のドレイン領域、トランジスタ２０の第２のドレイン領域、および、トランジスタ３７の第３のドレイン領域が共通化された、共通ドレイン領域として機能する。すなわち、半導体基板３２は、Ｎ個の（ここでは３個の）縦型ＭＯＳトランジスタの共通ドレイン領域として機能する。
　図１に示すように、第１のボディ領域１８は、開口を有する酸化膜３４で覆われ、酸化膜３４の開口を通して、第１のソース領域１４に接続される第１のソース電極１１の部分１３が設けられている。酸化膜３４および第１のソース電極の部分１３は、開口を有する保護層３５で覆われ、保護層３５の開口を通して第１のソース電極の部分１３に接続される部分１２が設けられている。
　第２のボディ領域２８は、開口を有する酸化膜３４で覆われ、酸化膜３４の開口を通して、第２のソース領域２４に接続される第２のソース電極２１の部分２３が設けられている。酸化膜３４および第２のソース電極の部分２３は、開口を有する保護層３５で覆われ、保護層３５の開口を通して第２のソース電極の部分２３に接続される部分２２が設けられている。
　第３のボディ領域は、第１のボディ領域１８、および、第２のボディ領域２８と同様に、開口を有する酸化膜３４で覆われ、酸化膜３４の開口を通して、第３のソース領域に接続される第３のソース電極３１の第２の部分が設けられている。酸化膜３４および第３のソース電極の第２の部分は、開口を有する保護層３５で覆われ、保護層３５の開口を通して第３のソース電極の第２の部分に接続される第１の部分が設けられている。
　したがって、１以上の第１のソースパッド１１１、１以上の第２のソースパッド１２１、および、１以上の第３のソースパッド１３１は、それぞれ、第１のソース電極１１、第２のソース電極２１、および、第３のソース電極３１が半導体装置１の上面に部分的に露出した領域、いわゆる端子の部分を指す。同様に、第１のゲートパッド１１９、第２のゲートパッド１２９、および、第３のゲートパッド１３９は、それぞれ、第１のゲート電極１９（図１、図２には不図示、図３参照）、第２のゲート電極２９（図１、図２には不図示、図３参照）、および、第３のゲート電極３９（図１、図２には不図示、図３参照）が半導体装置１の上面に部分的に露出した領域、いわゆる端子の部分を指す。
　半導体装置１において、例えば、第１導電型をＮ型、第２導電型をＰ型として、第１のソース領域１４、第２のソース領域２４、第３のソース領域、半導体基板３２、および、低濃度不純物層３３はＮ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８、および、第３のボディ領域はＰ型半導体であってもよい。
　また、半導体装置１において、例えば、第１導電型をＰ型、第２導電型をＮ型として、第１のソース領域１４、第２のソース領域２４、第３のソース領域、半導体基板３２、および、低濃度不純物層３３はＰ型半導体であり、かつ、第１のボディ領域１８、第２のボディ領域２８、および、第３のボディ領域はＮ型半導体であってもよい。
　以下の説明では、トランジスタ１０とトランジスタ２０とトランジスタ３７と（つまり、Ｎ個の縦型ＭＯＳトランジスタの全て）が、第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として、半導体装置１の導通動作について説明する。
　半導体装置１において、第１のソース電極１１に高電圧および第２のソース電極２１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９にしきい値以上の電圧を印加すると、第２のボディ領域２８中の第２のゲート絶縁膜２６の近傍に導通チャネルが形成される。その結果、第１のソース電極１１－第１のボディ領域１８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第２のボディ領域２８に形成された導通チャネル－第２のソース領域２４－第２のソース電極２１という経路で主電流が流れて当該経路が導通状態となる。なお、この主電流経路における、第１のボディ領域１８と低濃度不純物層３３との接触面にはＰＮ接合があり、図３に示すように、ボディダイオードとして機能している。
　同様に、半導体装置１において、第２のソース電極２１に高電圧および第１のソース電極１１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９にしきい値以上の電圧を印加すると、第１のボディ領域１８中の第１のゲート絶縁膜１６の近傍に導通チャネルが形成される。その結果、第２のソース電極２１－第２のボディ領域２８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第１のボディ領域１８に形成された導通チャネル－第１のソース領域１４－第１のソース電極１１という経路で主電流が流れて当該経路が導通状態となる。なお、この主電流経路における、第２のボディ領域２８と低濃度不純物層３３との接触面にはＰＮ接合があり、図３に示すように、ボディダイオードとして機能している。
　同様に、半導体装置１において、第１のソース電極１１に高電圧および第３のソース電極３１に低電圧を印加し、第３のソース電極３１を基準として第３のゲート電極３９にしきい値以上の電圧を印加すると、第１のソース電極１１から第３のソース電極３１への経路で主電流が流れて、当該経路が導通状態となる。
　同様に、半導体装置１において、第３のソース電極３１に高電圧および第１のソース電極１１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９にしきい値以上の電圧を印加すると、第３のソース電極３１から第１のソース電極１１への経路で主電流が流れて、当該経路が導通状態となる。
　同様に、半導体装置１において、第２のソース電極２１に高電圧および第３のソース電極３１に低電圧を印加し、第３のソース電極３１を基準として第３のゲート電極３９にしきい値以上の電圧を印加すると、第２のソース電極２１から第３のソース電極３１への経路で主電流が流れて、当該経路が導通状態となる。
　同様に、半導体装置１において、第３のソース電極３１に高電圧および第２のソース電極２１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９にしきい値以上の電圧を印加すると、第３のソース電極３１から第２のソース電極２１への経路で主電流が流れて、当該経路が導通状態となる。
　同様に、半導体装置１において、第１のソース電極１１および第２のソース電極２１に高電圧、ならびに、第３のソース電極３１に低電圧を印加し、第３のソース電極３１を基準として第３のゲート電極３９にしきい値以上の電圧を印加すると、第１のソース電極１１および第２のソース電極２１から第３のソース電極３１への経路で主電流が流れて、当該経路が導通状態となる。
　同様に、半導体装置１において、第３のソース電極３１に高電圧、ならびに、第１のソース電極１１および第２のソース電極２１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９にしきい値以上の電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９にしきい値以上の電圧を印加すると、第３のソース電極３１から第１のソース電極１１および第２のソース電極２１への経路で主電流が流れて、当該経路が導通状態となる。
　同様に、半導体装置１において、第２のソース電極２１および第３のソース電極３１に高電圧、ならびに、第１のソース電極１１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９にしきい値以上の電圧を印加すると、第２のソース電極２１および第３のソース電極３１から第１のソース電極１１への経路で主電流が流れて、当該経路が導通状態となる。
　同様に、半導体装置１において、第１のソース電極１１に高電圧、ならびに、第２のソース電極２１および第３のソース電極３１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９にしきい値以上の電圧を印加し、第３のソース電極３１を基準として第３のゲート電極３９にしきい値以上の電圧を印加すると、第１のソース電極１１から第２のソース電極２１および第３のソース電極３１への経路で主電流が流れて、当該経路が導通状態となる。
　同様に、半導体装置１において、第３のソース電極３１および第１のソース電極１１に高電圧、ならびに、第２のソース電極２１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９にしきい値以上の電圧を印加すると、第３のソース電極３１および第１のソース電極１１から第２のソース電極２１への経路で主電流が流れて、当該経路が導通状態となる。
　同様に、半導体装置１において、第２のソース電極２１に高電圧、ならびに、第３のソース電極３１および第１のソース電極１１に低電圧を印加し、第３のソース電極３１を基準として第３のゲート電極３９にしきい値以上の電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９にしきい値以上の電圧を印加すると、第２のソース電極２１から第３のソース電極３１および第１のソース電極１１への経路で主電流が流れて、当該経路が導通状態となる。
　［１－２．最大仕様電流と平面視におけるトランジスタの面積との関係］
　Ｎ個の縦型ＭＯＳトランジスタ（ここでは、第１の縦型ＭＯＳトランジスタ１０と、第２の縦型ＭＯＳトランジスタ２０と、第３の縦型ＭＯＳトランジスタ３７との３個）それぞれは、最大仕様電流が規定されている。仕様とは、該当するトランジスタの製品仕様のことであり、最大仕様電流とは、通常、該当するトランジスタの製品仕様書に記載される値のことである。仕様書に記載される値としては、最大定格電流でもよいし、最大定格電流の５０％に相当する電流であってもよい。最大定格電流の５０％というのは、通常、製品仕様書で導通抵抗を評価する際の電流値として記載されるものである。この意味では最大仕様電流を最大定格電流の５０％に限ることなく、製品仕様書で導通抵抗を評価する際に記載される電流値であると捉えてもよい。なお、製品仕様書に記載の導通抵抗とは、いわゆるオン抵抗であってもよい。
　半導体層４０の平面視における、Ｎ個の縦型ＭＯＳトランジスタそれぞれの面積は、Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きくなっている。
　ところで、本明細書では、半導体層４０の平面視において、第Ｎの縦型ＭＯＳトランジスタを構成するものはすべて第Ｎの領域ＡＮに備わると定義する。すなわち、第Ｎの縦型ＭＯＳトランジスタの面積とは、第Ｎの領域ＡＮの面積とみてよい。また、上記定義によれば、半導体層４０の平面視において、Ｎ個の縦型ＭＯＳトランジスタを備える半導体装置１は、Ｎ個の領域に分割されており、どの領域にも属さない箇所は存在しないことになることをことわっておく。
　また、第Ｎの縦型ＭＯＳトランジスタの面積は隣接する他の縦型ＭＯＳトランジスタとの境界によって規定される。ここで、境界とは、半導体層４０の平面視において、例えば、第１の縦型ＭＯＳトランジスタ１０と第２の縦型ＭＯＳトランジスタ２０とが隣接するとき、第１のソース電極１１の部分１３と、第２のソース電極２１の部分２３との間隔の中央位置をたどる仮想直線であると捉えてもよいし、当該中央位置に設けられることがあるＥＱＲ（ＥＱｕｉ　ｐｏｔｅｎｔｉａｌ　Ｒｉｎｇ）とよばれる、電流を通す機能を持たない金属配線のことを捉えてもよいし、また、有限の幅となるが当該間隔そのものと捉えてもよい。当該間隔の場合でも、肉眼あるいは低倍率での外観では線として認識することができる。
　また、半導体層４０の平面視における、第Ｎの縦型ＭＯＳトランジスタの面積とは、第Ｎの縦型ＭＯＳトランジスタのアクティブ領域の面積のことであってもよい。縦型ＭＯＳトランジスタのアクティブ領域とは、縦型ＭＯＳトランジスタのボディ領域のうち、縦型ＭＯＳトランジスタが導通状態となる場合に主電流が流れる領域のことを言う。
　ここでは、半導体層４０の平面視において、各縦型ＭＯＳトランジスタのアクティブ領域は、各縦型ＭＯＳトランジスタのボディ領域の範囲とほぼ同一である。また、半導体層４０の平面視において、各縦型ＭＯＳトランジスタのボディ領域の範囲は、各縦型ＭＯＳトランジスタが形成されている領域の範囲（すなわち、縦型ＭＯＳトランジスタがトランジスタ１０である場合には領域Ａ１、トランジスタ２０である場合には領域Ａ２、トランジスタ３７である場合には領域Ａ３）とほぼ同一である。このため、半導体層４０の平面視において、各縦型ＭＯＳトランジスタのアクティブ領域の面積と、各縦型ＭＯＳトランジスタが形成されている領域の範囲とはほぼ同一である。
　以下、第１の縦型ＭＯＳトランジスタ１０の最大仕様電流をＩ１、第２の縦型ＭＯＳトランジスタ２０の最大仕様電流をＩ２、…、第Ｎの縦型ＭＯＳトランジスタの最大仕様電流をＩＮとも称し、半導体層４０の平面視における、第１の縦型ＭＯＳトランジスタ１０の面積をＳ１、第２の縦型ＭＯＳトランジスタ２０の面積をＳ２、…、第Ｎの縦型ＭＯＳトランジスタの面積をＳＮとも称し、第１の縦型ＭＯＳトランジスタ１０に最大仕様電流Ｉ１が流れるときの導通抵抗をＲ１、第２の縦型ＭＯＳトランジスタ２０に最大仕様電流Ｉ２が流れるときの導通抵抗をＲ２、…、第Ｎの縦型ＭＯＳトランジスタに最大仕様電流ＩＮが流れるときの導通抵抗をＲＮとも称する。
　本開示において、半導体層４０の平面視における、Ｎ個の縦型ＭＯＳトランジスタの面積は、Ｎ個の縦型ＭＯＳトランジスタの最大仕様電流の２乗に比例している。すなわち、Ｓ１：Ｓ２：…：ＳＮ＝Ｉ１２：Ｉ２２：…：ＩＮ２となっている。
　一般に、半導体層４０の平面視における縦型ＭＯＳトランジスタの面積と、縦型ＭＯＳトランジスタの導通抵抗とは反比例する。このため、Ｎ個の縦型ＭＯＳトランジスタの導通抵抗は、Ｎ個の縦型ＭＯＳトランジスタの最大仕様電流の２乗に反比例している。すなわち、１／Ｒ１：１／Ｒ２：…：１／ＲＮ＝Ｉ１２：Ｉ２２：…：ＩＮ２となっている。
　各縦型ＭＯＳトランジスタでの発熱量は、各縦型ＭＯＳトランジスタによる電力損失Ｐ＝Ｒ×Ｉ２で求められる。
　上述した通り、上記構成の半導体装置１は、Ｎ個の縦型ＭＯＳトランジスタの導通抵抗が、Ｎ個の縦型ＭＯＳトランジスタの最大仕様電流の２乗に反比例している。
　このため、上記構成の半導体装置１において、各縦型ＭＯＳトランジスタに最大仕様電流を流す際における各縦型ＭＯＳトランジスタの発熱量は、等しくなる。
　したがって、上記構成の半導体装置１によると、局所的な発熱を抑制することができる。
　また、上記構成の半導体装置１では、想定する用途として大電流を流す必要のない電流経路には、はじめから不要な大きさの縦型ＭＯＳトランジスタをあてがうことなく、適切な大きさの縦型ＭＯＳトランジスタを設置することができるため、半導体装置自体の小型化を実現することができる利点もある。
　ところで、導通抵抗は、通常、Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる、ある電流経路において、一方の入口または出口に位置する出入口縦型ＭＯＳトランジスタから、他方の出口または入口に位置する出入口縦型ＭＯＳトランジスタまでを流れる、当該電流経路における導通抵抗として測定される。このため上述した第Ｎの縦型ＭＯＳトランジスタ単体に注目した、最大仕様電流ＩＮが流れるときの導通抵抗ＲＮというのは、当該トランジスタの製品仕様書に記載があって、第Ｎの縦型ＭＯＳトランジスタが一方の出入口縦型ＭＯＳトランジスタとなるような電流経路に着目したとき、第Ｎの縦型ＭＯＳトランジスタに最大仕様電流ＩＮが流れるときの当該電流経路の導通抵抗を、第Ｎの縦型ＭＯＳトランジスタの面積と、当該電流経路の他方となる出入口縦型ＭＯＳトランジスタの面積との和を分母とした、当該電流経路の他方となる出入口縦型ＭＯＳトランジスタの面積に比例するように分けることで求められる。例えば、第１の縦型ＭＯＳトランジスタ（面積Ｓ１、最大仕様電流Ｉ１、そのときの導通抵抗Ｒ１）と第２の縦型ＭＯＳトランジスタ（面積Ｓ２、最大仕様電流Ｉ２＞Ｉ１、そのときの導通抵抗Ｒ２）との間を流れる電流経路が仕様により定まるものであり、第１の縦型ＭＯＳトランジスタと第２の縦型ＭＯＳトランジスタとの間を電流Ｉ１が流れるときの当該電流経路の導通抵抗がＲ１２であった場合、Ｒ１＝Ｒ１２×Ｓ２／（Ｓ１＋Ｓ２）の関係が成り立つ。
　［１－３．半導体装置の好ましい形状］
　Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる１以上の電流経路それぞれにおける、各電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、半導体層４０の平面視において、互いに隣接することが好ましい。
　これにより、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの間に挟まっている他の縦型ＭＯＳトランジスタに最大仕様電流が流れているタイミングで、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの間の電流経路にも電流が流れてしまうことで、他の縦型ＭＯＳトランジスタが、最大仕様電流が流れている以上に発熱してしまうことが抑制される。
　図４Ａと図４Ｂとは、それぞれ、Ｎが３である場合の半導体装置１の平面図であって、仕様により定まる電流経路が、（１）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第２の縦型ＭＯＳトランジスタ（Ｔｒ２）との間に流れる電流経路と、（２）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路との２つの電流経路であり、（３）第２の縦型ＭＯＳトランジスタ（Ｔｒ２）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路が、仕様により定まる電流経路でないときの半導体装置１の形状の一例を示す平面図である。
　図４Ａに示す半導体装置１の形状によると、仕様により定まる一方の電流経路の入口または出口に位置するＴｒ１とＴｒ２とが互いに隣接し、仕様により定まる他方の電流経路の入口または出口に位置するＴｒ１とＴｒ３とが互いに隣接している。
　これに対して、図４Ｂに示す半導体装置１の形状によると、仕様により定まる一方の電流経路の入口または出口に位置するＴｒ１とＴｒ２とが互いに隣接しているものの、仕様により定まる他方の電流経路の入口または出口に位置するＴｒ１とＴｒ３とが互いに隣接していない。そして、半導体層４０の平面視において、Ｔｒ１とＴｒ３との間に流れる電流経路上に、Ｔｒ２が位置している。
　このため、Ｔｒ１とＴｒ２との間に流れる電流経路とＴｒ１とＴｒ３との間に流れる電流経路とが重複することとなり、Ｔｒ２に最大仕様電流が流れているタイミングでＴｒ３にも最大仕様電流が流れてしまうことで、Ｔｒ２が、Ｔｒ２のみにＴｒ２の最大仕様電流が流れている以上に発熱してしまう。
　このため、図４Ａに示す半導体装置１の形状の方が、図４Ｂに示す半導体装置１の形状よりも好ましいといえる。
　ところで、仕様により定まる電流経路とは、該当するトランジスタの製品仕様書で導通抵抗（オン抵抗）が示される電流経路のことである。Ｎ個の縦型ＭＯＳトランジスタの任意の組み合わせを自由に電流経路とすることではなく、用途に応じて１以上の電流経路と、それぞれの出入口縦型ＭＯＳトランジスタにおける最大仕様電流が設計されており、製品仕様書に記載されることになる。
　なお、本明細書において、以下、第１の縦型ＭＯＳトランジスタのことをＴｒ１、第２の縦型ＭＯＳトランジスタのことをＴｒ２、…、第Ｎの縦型ＭＯＳトランジスタのことをＴｒＮとも称する。
　また、半導体装置１が半導体層４０の平面視において長方形である場合には、半導体層４０の平面視において、仕様により定まる１以上の電流経路それぞれにおける、各電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとの境界線は、半導体装置１の長辺に平行であることの方が、半導体装置１の短辺に平行であることよりも好ましい。
　これにより、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの間の電流の流れる範囲を、比較的広くすることができる。すなわち、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとにより定まる電流経路の導通抵抗を比較的低くすることができる。
　図５は、図４Ａ、図４Ｂと同様に、Ｎが３である場合の半導体装置１の平面図であって、仕様により定まる電流経路が、（１）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第２の縦型ＭＯＳトランジスタ（Ｔｒ２）との間に流れる電流経路と、（２）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路との２つの電流経路であり、（３）第２の縦型ＭＯＳトランジスタ（Ｔｒ２）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路が、仕様により定まる電流経路でないときの半導体装置１の形状の一例を示す平面図である。
　図５に示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の長辺に平行である。
　これに対して、図４Ａに示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の短辺に平行である。
　このため、半導体層４０の平面視において、図５に示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線の方が、図４Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線よりも長くなり、かつ、図５に示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線の方が、図４Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線よりも長くなる。
　このため、図５に示す半導体装置１の形状の方が、図４Ａに示す半導体装置１の形状よりも好ましいといえる。
　また、半導体層４０の平面視において、仕様により定まる１以上の電流経路それぞれにおける、各電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとの境界線は、半導体装置１の４つの辺のいずれに対しても平行でないことの方が、半導体装置１の４つの辺のいずれかに対して平行であることよりも好ましい。
　これにより、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの間の電流の流れる範囲を、比較的広くすることができる。すなわち、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとにより定まる電流経路の導通抵抗を比較的低くすることができる。
　図６は、図４Ａ、図４Ｂ、図５と同様に、Ｎが３である場合の半導体装置１の平面図であって、仕様により定まる電流経路が、（１）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第２の縦型ＭＯＳトランジスタ（Ｔｒ２）との間に流れる電流経路と、（２）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路との２つの電流経路であり、（３）第２の縦型ＭＯＳトランジスタ（Ｔｒ２）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路が、仕様により定まる電流経路でないときの半導体装置１の形状の一例を示す平面図である。
　図６に示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のいずれに対しても平行でない。つまり、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のいずれに対しても斜めになっている。
　これに対して、図４Ａに示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のいずれかに対して平行である。
　このため、半導体層４０の平面視において、図６に示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線の方が、図４Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線よりも長くなり、かつ、図６に示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線の方が、図４Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線よりも長くなる。
　このため、図６に示す半導体装置１の形状の方が、図４Ａに示す半導体装置１の形状よりも好ましいといえる。
　図７Ａと図７Ｂとは、それぞれ、Ｎが３である場合の半導体装置１の平面図であって、仕様により定まる電流経路が、（１）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第２の縦型ＭＯＳトランジスタ（Ｔｒ２）との間に流れる電流経路と、（２）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路と、（３）第２の縦型ＭＯＳトランジスタ（Ｔｒ２）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路との３つの電流経路であるときの半導体装置１の形状の一例を示す平面図である。
　図７Ａに示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、Ｔｒ１とＴｒ３との境界線、および、Ｔｒ２とＴｒ３との境界線は、半導体装置１の４つの辺のいずれかに対して平行である。
　これに対して、図７Ｂに示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のいずれに対しても平行でない。つまり、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のいずれに対しても斜めになっている。
　このため、半導体層４０の平面視において、図７Ｂに示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線の方が、図７Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線よりも長くなり、かつ、図７Ｂに示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線の方が、図７Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線よりも長くなる。さらには、図７Ｂに示す半導体装置１の形状におけるＴｒ２とＴｒ３との境界線の方が、図７Ａに示す半導体装置１の形状におけるＴｒ２とＴｒ３との境界線よりも長くなる。
　このため、図７Ｂに示す半導体装置１の形状の方が、図７Ａに示す半導体装置１の形状よりも好ましいといえる。
　また、半導体層４０の平面視において、仕様により定まる１以上の電流経路それぞれにおける、各電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとの境界線は、半導体装置１の４つの辺のうちの、第１の辺に平行な線分と、第１の辺に直交する第２の辺に平行な線分とが交互に接続されてなることの方が、半導体装置１の４つの辺のいずれかに対して平行な１本の線分であることよりも好ましい。
　これにより、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの間の電流の流れる範囲を、広くすることができる。すなわち、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとにより定まる電流経路の導通抵抗を低くすることができる。
　図８は、図４Ａ、図４Ｂ、図５、図６と同様に、Ｎが３である場合の半導体装置１の平面図であって、仕様により定まる電流経路が、（１）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第２の縦型ＭＯＳトランジスタ（Ｔｒ２）との間に流れる電流経路と、（２）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路との２つの電流経路であり、（３）第２の縦型ＭＯＳトランジスタ（Ｔｒ２）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路が、仕様により定まる電流経路でないときの半導体装置１の形状の一例を示す平面図である。
　図８に示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のうちの、第１の辺に平行な線分と、第１の辺に直交する第２の辺に平行な線分とが交互に接続されてなる。つまり、これら境界線は、半導体層４０の平面視において、階段状になる。
　これに対して、図４Ａに示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のいずれかに対して平行な１本の線分である。
　このため、半導体層４０の平面視において、図８に示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線の方が、図４Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線よりも長くなり、かつ、図８に示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線の方が、図４Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線よりも長くなる。
　このため、図８に示す半導体装置１の形状の方が、図４Ａに示す半導体装置１の形状よりも好ましいといえる。
　図９は、図７Ａ、図７Ｂと同様に、それぞれ、Ｎが３である場合の半導体装置１の平面図であって、仕様により定まる電流経路が、（１）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第２の縦型ＭＯＳトランジスタ（Ｔｒ２）との間に流れる電流経路と、（２）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路と、（３）第２の縦型ＭＯＳトランジスタ（Ｔｒ２）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路との３つの電流経路であるときの半導体装置１の形状の一例を示す平面図である。
　図９に示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のうちの、第１の辺に平行な線分と、第１の辺に直交する第２の辺に平行な線分とが交互に接続されてなる。つまり、これら境界線は、半導体層４０の平面視において、階段状になる。
　これに対して、図７Ａに示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のいずれかに対して平行な１本の線分である。
　このため、半導体層４０の平面視において、図９に示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線の方が、図７Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線よりも長くなり、かつ、図９に示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線の方が、図７Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線よりも長くなる。さらには、図９に示す半導体装置１の形状におけるＴｒ２とＴｒ３との境界線の方が、図７Ａに示す半導体装置１の形状におけるＴｒ２とＴｒ３との境界線よりも長くなる。
　このため、図９に示す半導体装置１の形状の方が、図７Ａに示す半導体装置１の形状よりも好ましいといえる。
　［１－４．半導体装置の形状の具体例］
　以下、半導体装置１の形状の具体例について、図面を用いて例示する。
　以下の図面において、ＸＡ（Ｘは、数字）との記載は、その場所に位置する縦型ＭＯＳトランジスタの最大仕様電流［Ａ］を意味する。
　図１０Ａ、図１０Ｂ、図１０Ｃ、図１０Ｄは、それぞれ、Ｎが３である場合の半導体装置１の平面図である。
　半導体層４０の平面視における、第１の縦型ＭＯＳトランジスタ１０の面積をＳ１、第２の縦型ＭＯＳトランジスタ２０の面積をＳ２、…、第Ｎの縦型ＭＯＳトランジスタの面積をＳＮとする。
　図１０Ａは、Ｉ１＝Ｉ２＝Ｉ３の場合の一例である、この例では、Ｉ１＝１［Ａ］、Ｉ２＝１［Ａ］、Ｉ３＝１［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３＝１２：１２：１２となっている。
　図１０Ｂは、Ｉ１＝Ｉ２＞Ｉ３の場合の一例である。この例では、Ｉ１＝１．５［Ａ］、Ｉ２＝１．５［Ａ］、Ｉ３＝１［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３＝１．５２：１．５２：１２となっている。
　図１０Ｃは、Ｉ１＞Ｉ２＝Ｉ３の場合の一例である。この例では、Ｉ１＝２［Ａ］、Ｉ２＝１［Ａ］、Ｉ３＝１［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３＝２２：１２：１２となっている。
　図１０Ｄは、Ｉ１＞Ｉ２＞Ｉ３の場合の一例である。この例では、Ｉ１＝３［Ａ］、Ｉ２＝２［Ａ］、Ｉ３＝１［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３＝３２：２２：１２となっている。
　図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄ、図１１Ｅ、図１１Ｆ、図１１Ｇ、図１１Ｈ、図１１Ｉ、図１１Ｊは、それぞれ、Ｎが４である場合の半導体装置１の平面図である。
　図１１Ａ、図１１Ｂは、Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４の場合の一例である、この例では、Ｉ１＝１［Ａ］、Ｉ２＝１［Ａ］、Ｉ３＝１［Ａ］、Ｉ４＝１［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝１２：１２：１２：１２となっている。
　図１１Ｃ、図１１Ｄは、Ｉ１＝Ｉ２＝Ｉ３＞Ｉ４の場合の一例である、この例では、Ｉ１＝１［Ａ］、Ｉ２＝１［Ａ］、Ｉ３＝１［Ａ］、Ｉ４＝０．３［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝１２：１２：１２：０．３２となっている。
　図１１Ｅは、Ｉ１＝Ｉ２＞Ｉ３＝Ｉ４の場合の一例である、この例では、Ｉ１＝１［Ａ］、Ｉ２＝１［Ａ］、Ｉ３＝０．６［Ａ］、Ｉ４＝０．６［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝１２：１２：０．６２：０．６２となっている。
　図１１Ｆは、Ｉ１＞Ｉ２＝Ｉ３＝Ｉ４、かつ、Ｉ１≠Ｉ２＋Ｉ３＋Ｉ４の場合の一例である、この例では、Ｉ１＝１．５［Ａ］、Ｉ２＝０．８［Ａ］、Ｉ３＝０．８［Ａ］、Ｉ４＝０．８［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝１．５２：０．８２：０．８２：０．８２となっている。
　図１１Ｇは、Ｉ１＞Ｉ２＝Ｉ３＝Ｉ４、かつ、Ｉ１＝Ｉ２＋Ｉ３＋Ｉ４の場合の一例である、この例では、Ｉ１＝３［Ａ］、Ｉ２＝１［Ａ］、Ｉ３＝１［Ａ］、Ｉ４＝１［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝３２：１２：１２：１２となっている。
　図１１Ｈは、Ｉ１＞Ｉ２＞Ｉ３＝Ｉ４の場合の一例である、この例では、Ｉ１＝１．４［Ａ］、Ｉ２＝１．１［Ａ］、Ｉ３＝０．５［Ａ］、Ｉ４＝０．５［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝１．４２：１．１２：０．５２：０．５２となっている。
　図１１Ｉは、Ｉ１＞Ｉ２＞Ｉ３＞Ｉ４、かつ、Ｉ１＝Ｉ２＋Ｉ３＋Ｉ４の場合の一例である、この例では、Ｉ１＝２．５［Ａ］、Ｉ２＝１．３［Ａ］、Ｉ３＝０．７［Ａ］、Ｉ４＝０．５［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝２．５２：１．３２：０．７２：０．５２となっている。
　図１１Ｊは、Ｉ１＞Ｉ２＞Ｉ３＞Ｉ４、かつ、Ｉ１≠Ｉ２＋Ｉ３＋Ｉ４の場合の一例である、この例では、Ｉ１＝１．７［Ａ］、Ｉ２＝１．３［Ａ］、Ｉ３＝０．７［Ａ］、Ｉ４＝０．５［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝１．７２：１．３２：０．７２：０．５２となっている。
　以下、Ｎ個の縦型ＭＯＳトランジスタの最大仕様電流が特定の条件を満たす半導体装置１について説明する。便宜上、この半導体装置１のことを、第１の特定半導体装置とも称する。
　第１の特定半導体装置は、Ｎ個の縦型ＭＯＳトランジスタのうちの１個が、以下の条件を満たす特定縦型ＭＯＳトランジスタである半導体装置１のことを言う。その条件とは、最大仕様電流が、Ｎ個の縦型ＭＯＳトランジスタのうちのＫ（Ｋは、２以上Ｎ－１以下の整数）個の縦型ＭＯＳトランジスタの最大仕様電流の和と等しいという条件である。
　このような第１の特定半導体装置は、特定縦型ＭＯＳトランジスタと、各上記Ｋ個の縦型ＭＯＳトランジスタとの間の電流経路のそれぞれに対して、各上記Ｋ個の縦型ＭＯＳトランジスタの最大仕様電流を流した場合に、特定縦型ＭＯＳトランジスタに流れる電流が、その特定縦型ＭＯＳトランジスタの最大仕様電流となる関係になっている場合に適している。
　Ｎが４である場合の第１の特定半導体装置の形状の具体例は、例えば、図１１Ｇ、図１１Ｉに例示される。
　以下、Ｎ個の縦型ＭＯＳトランジスタの最大仕様電流とソースパッドの数および形状とが特定の条件を満たす半導体装置１について説明する。便宜上、この半導体装置１のことを、第２の特定半導体装置とも称する。
　第２の特定半導体装置は、Ｎ個の縦型ＭＯＳトランジスタのうちの少なくとも１個が、以下の条件を満たす特定縦型ＭＯＳトランジスタである半導体装置１のことを言う。その条件とは、有するソースパッドが１つであり、半導体層４０の平面視において、有するゲートパッドおよびソースパッドが、正円形であり、Ｎ個の縦型ＭＯＳトランジスタそれぞれが有するゲートパッドおよびソースパッドの中に、特定縦型ＭＯＳトランジスタが有するゲートパッドおよびソースパッドよりも有意に面積が小さいゲートパッドおよびソースパッドが存在しないという条件である。
　このような第２の特定半導体装置は、特定縦型ＭＯＳトランジスタを、Ｎ個の縦型ＭＯＳトランジスタの共通ドレイン領域の電圧をモニターするトランジスタとして利用する場合に適している。これは、特定縦型ＭＯＳトランジスタは、大電流を流す必要がなく、微小な電流を流すことさえできればよいため、特定縦型ＭＯＳトランジスタのソースパッドは、必要最小限の数（すなわち１つ）で、かつ、最小サイズで事足りる。そして、特定縦型ＭＯＳトランジスタのソースパッドを、１つでかつ最小サイズとすることで、他の縦型ＭＯＳトランジスタのソースパッド用の領域を最大限に確保することができるからである。
　図１２は、第２の特定半導体装置のソースパッドの構成の一例を示す平面図である。
　図１２は、Ｎが３であり、特定縦型ＭＯＳトランジスタの数が１である場合の例であって、領域Ａ３内に形成された第３の縦型ＭＯＳトランジスタが特定縦型ＭＯＳトランジスタであり、領域Ａ１内に形成された第１の縦型ＭＯＳトランジスタと領域Ａ２内に形成された第２の縦型ＭＯＳトランジスタとが、特定縦型ＭＯＳトランジスタではない縦型ＭＯＳトランジスタとなっている場合の例となっている。
　図１２に示すように、特定縦型ＭＯＳトランジスタである第３の縦型ＭＯＳトランジスタが有するソースパッドは第３のソースパッド１３１の１つだけであり、半導体層４０の平面視において、３個の縦型ＭＯＳトランジスタが有するソースパッドおよびゲートパッドの中に、特定縦型ＭＯＳトランジスタである第３の縦型ＭＯＳトランジスタが有する第３のソースパッド１３１および第３のゲートパッド１３９よりも有意に面積が小さいソースパッドおよびゲートパッドが存在していない。
　以下、第２の特定半導体装置の形状の具体例について、図面を用いて例示する。
　図１３Ａ、図１３Ｂは、それぞれ、Ｎが３であり、特定縦型ＭＯＳトランジスタの数が１であり、第３の縦型ＭＯＳトランジスタが特定縦型ＭＯＳトランジスタである場合の半導体装置１の平面図である。
　図１３Ａは、Ｉ１＝Ｉ２の場合の一例である、この例では、Ｉ１＝１［Ａ］、Ｉ２＝１［Ａ］、Ｉ３≪１［Ａ］となっている。
　図１３Ｂは、Ｉ１＞Ｉ２の場合の一例である、この例では、Ｉ１＝３［Ａ］、Ｉ２＝２［Ａ］、Ｉ３≪１［Ａ］となっている。
　図１４Ａ、図１４Ｂは、それぞれ、Ｎが４であり、特定縦型ＭＯＳトランジスタの数が２であり、第３の縦型ＭＯＳトランジスタと第４の縦型ＭＯＳトランジスタとが特定縦型ＭＯＳトランジスタである場合の半導体装置１の平面図である。
　図１４Ａは、Ｉ１＝Ｉ２の場合の一例である、この例では、Ｉ１＝１［Ａ］、Ｉ２＝１［Ａ］、Ｉ３≪１［Ａ］、Ｉ４≪１［Ａ］となっている。
　図１４Ｂは、Ｉ１＞Ｉ２の場合の一例である、この例では、Ｉ１＝３［Ａ］、Ｉ２＝２［Ａ］、Ｉ３≪１［Ａ］、Ｉ４≪１［Ａ］となっている。
　以下、半導体装置１におけるゲートパッドの好ましい配置位置について説明する。
　（１）Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第１の電流経路における、第１の電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、半導体層４０の平面視において互いに隣接し、（２）Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第２の電流経路における、第２の電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第３の出入口縦型ＭＯＳトランジスタとは、半導体層４０の平面視において互いに隣接し、（３）Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第３の電流経路における、第３の電流経路の入口または出口に位置する第２の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第３の出入口縦型ＭＯＳトランジスタとは、半導体層４０の平面視において互いに隣接する場合には、第３の出入口縦型ＭＯＳトランジスタのゲートパッドは、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界線の延長線上に位置することが好ましい。
　図１５は、Ｎが３である場合の半導体装置１であって、上記好ましい位置に第３の出入口縦型ＭＯＳトランジスタのゲートパッド１３９が配置された半導体装置１の平面図である。
　図１５に示すように、第３の出入口縦型ＭＯＳトランジスタである第３の縦型ＭＯＳトランジスタのゲートパッド１３９は、半導体層４０の平面視において、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界線の延長線上に位置している。
　上記位置に第３の出入口縦型ＭＯＳトランジスタのゲートパッド１３９を配置することで、半導体層４０の平面視において、第２の電流経路および第３の電流経路上の第３の領域Ａ３に第３の出入口縦型ＭＯＳトランジスタのソースパッド１３１を配置するための領域を最大限確保することができるようになるため、第２の電流経路および第３の電流経路の抵抗値を抑制することができる。
　また、この際、第３の出入口縦型ＭＯＳトランジスタの方が、第１の出入口縦型ＭＯＳトランジスタおよび第２の出入口縦型ＭＯＳトランジスタよりも、最大仕様電流が小さい場合には、第１の出入口縦型ＭＯＳトランジスタのゲートパッドは、第１の出入口縦型ＭＯＳトランジスタと第３の出入口縦型ＭＯＳトランジスタとの境界付近に配置しないことが望ましく、第２の出入口縦型ＭＯＳトランジスタのゲートパッドは、第２の出入口縦型ＭＯＳトランジスタと第３の出入口縦型ＭＯＳトランジスタとの境界付近に配置しないことが好ましい。
　図１６は、図１５に示す半導体装置１において、第３の出入口縦型ＭＯＳトランジスタの方が、第１の出入口縦型ＭＯＳトランジスタおよび第２の出入口縦型ＭＯＳトランジスタよりも、最大仕様電流が小さい場合に、第１の出入口縦型ＭＯＳトランジスタのゲートパッド１１９と、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９との配置が好ましくない領域を記載した、半導体装置１の平面図である。
　図１６において、領域Ｂ１は、第１の出入口縦型ＭＯＳトランジスタのゲートパッド１１９と、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９との配置が好ましくない領域である。
　なお、半導体層４０の平面視における、第１の出入口縦型ＭＯＳトランジスタの、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界線に対して直交する方向における幅が、第１の出入口縦型ＭＯＳトランジスタのゲートパッド１１９の直径の２倍を超えて大きい場合には、第１の出入口縦型ＭＯＳトランジスタのゲートパッド１１９は、さらに、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界付近に配置しないことが好ましい。
　上記位置に第１の出入口縦型ＭＯＳトランジスタのゲートパッド１１９を配置しないことで、ゲートパッド１１９が、第１の電流経路に流れる電流の妨げになることが抑制されるため、第１の電流経路の抵抗値を抑制することができる。
　同様に、半導体層４０の平面視における、第２の出入口縦型ＭＯＳトランジスタの、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界線に対して直交する方向における幅が、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の直径の２倍を超えて大きい場合には、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９は、さらに、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界付近に配置しないことが好ましい。
　上記位置に第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９を配置しないことで、ゲートパッド１２９が、第１の電流経路に流れる電流の妨げになることが抑制されるため、第１の電流経路の抵抗値を抑制することができる。
　図１７は、図１５に示す半導体装置１において、半導体層４０の平面視における、第１の出入口縦型ＭＯＳトランジスタの、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界線に対して直交する方向における幅が、第１の出入口縦型ＭＯＳトランジスタのゲートパッド１１９の直径の２倍を超えて大きく、かつ、第２の出入口縦型ＭＯＳトランジスタの、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界線に対して直交する方向における幅が、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の直径の２倍を超えて大きい場合における、第１の出入口縦型ＭＯＳトランジスタのゲートパッド１１９と、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９との配置が好ましくない領域を記載した、半導体装置１の平面図である。
　図１７において、領域Ｂ２は、第１の出入口縦型ＭＯＳトランジスタのゲートパッド１１９の配置が好ましくない領域であり、領域Ｂ３は、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の配置が好ましくない領域である。
　また、（１）Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第１の電流経路における、第１の電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、半導体層４０の平面視において互いに隣接し、（２）Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第２の電流経路における、第２の電流経路の入口または出口に位置する第２の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第３の出入口縦型ＭＯＳトランジスタとは、半導体層４０の平面視において互いに隣接し、（３）第１の出入口縦型ＭＯＳトランジスタと第３の出入口縦型ＭＯＳトランジスタとにより定まる電流経路は、仕様により定まる電流経路のいずれにも該当せず、第１の出入口縦型ＭＯＳトランジスタと第３の出入口縦型ＭＯＳトランジスタとは、半導体層４０の平面視において互いに隣接している場合には、第３の出入口縦型ＭＯＳトランジスタのゲートパッドは、第２の出入口縦型ＭＯＳトランジスタと第３の縦型ＭＯＳトランジスタとの境界線よりも、第１の出入口縦型ＭＯＳトランジスタと第３の縦型ＭＯＳトランジスタとの境界線の近傍に位置することが好ましい。
　図１８は、Ｎが３である場合の半導体装置１であって、上記好ましい位置に第３の出入口縦型ＭＯＳトランジスタのゲートパッドが配置された半導体装置１の平面図である。
　図１８に示すように、第３の出入口縦型ＭＯＳトランジスタである第３の縦型ＭＯＳトランジスタのゲートパッド１３９は、半導体層４０の平面視において、第２の出入口縦型ＭＯＳトランジスタと第３の縦型ＭＯＳトランジスタとの境界線よりも、第１の出入口縦型ＭＯＳトランジスタと第３の縦型ＭＯＳトランジスタとの境界線の近傍に位置している。
　上記位置に第３の出入口縦型ＭＯＳトランジスタのゲートパッド１３９を配置することで、半導体層４０の平面視において、第２の電流経路上の第３の領域Ａ３に第３の出入口縦型ＭＯＳトランジスタのソースパッドを配置するための領域を最大限確保することができるようになるため、第２の電流経路の抵抗値を抑制することができる。
　また、この際、第３の出入口縦型ＭＯＳトランジスタの方が、第１の出入口縦型ＭＯＳトランジスタおよび第２の出入口縦型ＭＯＳトランジスタよりも、最大仕様電流が小さい場合には、第２の出入口縦型ＭＯＳトランジスタのゲートパッドは、第２の出入口縦型ＭＯＳトランジスタと第３の出入口縦型ＭＯＳトランジスタとの境界付近に配置しないことが好ましい。
　図１９は、図１８に示す半導体装置１において、第３の出入口縦型ＭＯＳトランジスタの方が、第１の出入口縦型ＭＯＳトランジスタおよび第２の出入口縦型ＭＯＳトランジスタよりも、最大仕様電流が小さい場合に、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の配置が好ましくない領域を記載した、半導体装置１の平面図である。
　図１９において、領域Ｂ４は、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の配置が好ましくない領域である。
　なお、半導体層４０の平面視における、第２の出入口縦型ＭＯＳトランジスタの、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界線に対して直交する方向における幅が、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の直径の２倍を超えて大きい場合には、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９は、さらに、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界付近に配置しないことが好ましい。
　上記位置に第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９を配置しないことで、ゲートパッド１２９が、第１の電流経路に流れる電流の妨げになることが抑制されるため、第１の電流経路の抵抗値を抑制することができる。
　図２０は、図１８に示す半導体装置１において、半導体層４０の平面視における、第２の出入口縦型ＭＯＳトランジスタの、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界線に対して直交する方向における幅が、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の直径の２倍を超えて大きい場合における、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の配置が好ましくない領域を記載した、半導体装置１の平面図である。
　図２０において、領域Ｂ５は、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の配置が好ましくない領域である。
　以下、様々な形状の半導体装置１における、ゲートパッドの配置が好ましくない領域の具体例について、図面を用いて例示する。
　図２１Ａ、図２１Ｂ、図２１Ｃ、図２１Ｄ、図２１Ｅ、図２１Ｆ、図２１Ｇ、図２１Ｈは、それぞれ、半導体装置１の平面図である。
　図２１Ａ、図２１Ｂ、図２１Ｃ、図２１Ｄ、図２１Ｅ、図２１Ｆ、図２１Ｇ、図２１Ｈでは、ゲートパッドの配置が好ましくない領域を、ハッチングで囲まれた領域として図示している。
　［１－５．共通ドレイン領域に接続されたパッドを有する構成例］
　半導体装置１は、さらに、半導体層４０の上面に、Ｎ個の縦型ＭＯＳトランジスタの共通ドレイン領域に接続されたドレインパッドを有する構成であってもよい。
　図２２Ａは、ドレインパッドをさらに有する構成の半導体装置１の構造の一例を示す断面図である。図２２Ｂは、ドレインパッドをさらに有する構成の半導体装置１の構造の一例を示す平面図である。図２２Ａは、図２２ＢにおけるＩ－Ｉにおける断面図を示す。
　図２２Ｂに示すように、半導体装置１はドレインパッド１４１をさらに有してもよい。
　ドレインパッド１４１をさらに有する半導体装置１は、図２２Ａに示すように、高濃度不純物層３８と、ドレイン電極８１とを備える。
　ドレイン電極８１は、部分８２と部分８３とからなり、部分８２は、部分８３を介して高濃度不純物層３８（後述）に接続されている。
　ドレイン電極８１の部分８２は、第１のソース電極１１の部分１２と同様に、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分８２の表面には、金などのめっきが施されてもよい。
　ドレイン電極８１の部分８３は、部分８２と高濃度不純物層３８とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　ドレインパッド１４１は、ドレイン電極８１が半導体装置１の上面に部分的に露出した領域、いわゆる端子の部分を指す。
　高濃度不純物層３８は、半導体層４０内において、半導体基板３２、低濃度不純物層３３、および、部分８３に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より高い濃度の第１導電型の不純物を含む。
　このため、高濃度不純物層３８は、Ｎ個の縦型ＭＯＳトランジスタの共通ドレイン領域として機能する半導体基板３２および低濃度不純物層３３と、ドレイン電極８１とを電気的に接続する。
　ところで、ここまでの説明は、縦型ＭＯＳトランジスタに基づいて行ったが、本開示はこれに限定される必要はない。縦型ＭＯＳトランジスタを、縦型トランジスタとしても有効である。縦型トランジスタとは、縦型ＭＯＳトランジスタの他に、縦型バイポーラトランジスタ（ＢＪＴ）と縦型絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）とを挙げることができる。当業者にとってＢＪＴやＩＧＢＴの基本的な構造および機能についてはよく知られているため詳細説明は省略するが、ＭＯＳトランジスタとの類似性は次のように理解することができる。すなわち、縦型ＢＪＴである場合は、上記説明において、ソースをエミッタに、ドレインをコレクタに、ボディをベースに読み替えて理解することができる。また、ゲート電極はベース電極と読み替えることができる。縦型ＩＧＢＴの場合は、上記説明において、ソースをエミッタに、ドレインをコレクタに読み替えて理解することができる。なお、縦型とは、半導体装置の垂直方向にチャネルが形成され、電流が流れる構造であることを言う。
　なお、半導体装置１が縦型トランジスタである場合、ドレインパッドを有する代わりに、半導体層４０の下面に接触して形成された金属層３０（すなわち、Ｎ個の縦型トランジスタに共通する共通電極）と接続し、半導体層４０の上面側へ引き回されて形成される共通端子を有する構成であっても構わない。Ｎ個の縦型トランジスタは、もともと半導体層４０の上面側に、縦型トランジスタの導通を制御する制御電極（縦型ＭＯＳトランジスタの例では、ゲート電極）と接続する制御パッド（縦型ＭＯＳトランジスタの例ではゲートパッド）と、Ｎ個の縦型トランジスタが、外部から電流を流入する、または外部へ電流を流出する外部接続電極（縦型ＭＯＳトランジスタの例ではソース電極）と接続する１以上の外部接続パッド（縦型ＭＯＳトランジスタの例ではソースパッド）が備わる。Ｎ個の縦型トランジスタからなる半導体装置１においては、共通端子をＮ個の縦型トランジスタに外部から電流が流入する外部入力端子とし、さらに、Ｎ個の縦型トランジスタそれぞれが有する１以上の外部接続パッドのそれぞれをＮ個の縦型トランジスタから外部へ電流が流出する外部出力端子としてもよい。半導体層４０の下面とは、Ｎ個の縦型トランジスタが形成された一方の主面と背向する、他方の主面のことである。
　図２３は、半導体装置１が縦型トランジスタである場合において、共通端子をさらに有する構成の半導体装置１の構造の一例を示す断面図である。
　図２３に示すように、半導体装置１は、半導体装置１が縦型トランジスタである場合に、共通端子３００をさらに有する構成であってもよい。
　（実施の形態２）
　以下、実施の形態２に係る電池保護システムについて説明する。
　［２－１．電池保護システムの構成］
　図２４は、実施の形態２に係る電池保護システム１００の構成の一例を示す回路図である。
　図２４に示すように、電池保護システム１００は、電池保護回路５０と、充放電制御ＩＣ６０とを備える。
　また、電池保護回路５０は、第１の半導体装置１ａと、第２の半導体装置１ｂと、Ｎ－１個の電池セル５と、第１の端子６１と、第２の端子６２とを備える。
　充放電制御ＩＣ６０は、第１の半導体装置１ａと第２の半導体装置１ｂとを制御して、Ｎ－１個の電池セル５の充放電を制御する。
　第１の半導体装置１ａは、実施の形態１においてその詳細を説明した半導体装置１であって、Ｎ個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態（ＯＮ状態）と非導通状態（ＯＦＦ状態）とは、充放電制御ＩＣ６０により制御される。
　図２４以降において、制御ＩＣから伸びて各半導体装置まで到達する矢印は、各半導体装置を制御する信号が制御ＩＣから発信されていることを示している。実際は、制御ＩＣと、各半導体装置を構成する縦型ＭＯＳトランジスタの各々のゲートパッドとが電気的に接続されて、それぞれの縦型ＭＯＳトランジスタの導通状態を制御するわけだが、図２４以降ではその表示の煩雑さを避けるために矢印を用いている。
　第２の半導体装置１ｂは、実施の形態１においてその詳細を説明した半導体装置１であって、Ｎ個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、充放電制御ＩＣ６０により制御される。
　第１の端子６１は、第１の半導体装置１ａが備えるＮ個の縦型ＭＯＳトランジスタのうちの１個の端子接続縦型ＭＯＳトランジスタ２ａの１以上のソースパッドと接続される。
　第２の端子６２は、第２の半導体装置１ｂが備えるＮ個の縦型ＭＯＳトランジスタのうちの１個の端子接続縦型ＭＯＳトランジスタ２ｂの１以上のソースパッドと接続される。
　Ｎ個の電池セル５は、それぞれの正極が、第１の半導体装置１ａが備えるＮ個の縦型ＭＯＳトランジスタのうちの、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
　また、Ｎ個の電池セル５は、それぞれの負極が、第２の半導体装置１ｂが備えるＮ個の縦型ＭＯＳトランジスタのうちの、端子接続縦型ＭＯＳトランジスタ２ｂを除くＮ－１個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
　［２－２．電池保護システムの動作］
　以下、上記構成の電池保護システム１００が行う動作について説明する。
　図２５Ａは、電池保護システム１００がＮ－１個の電池セル５を充電する様子を示す模式図である。図２５Ａにおいて、破線の矢印のそれぞれは、Ｎ－１個の電池セル５のそれぞれの充電経路を示す。
　充放電制御ＩＣ６０は、充電時に、第１の半導体装置１ａの、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタ（図２５Ａ中の破線で囲まれた縦型ＭＯＳトランジスタ）を導通状態とし、第２の半導体装置１ｂの端子接続縦型ＭＯＳトランジスタ２ｂを導通状態とすることで、Ｎ－１個の電池セル５を同時に、並列に充電する。
　また、図２５Ａには図示していないが、充放電制御ＩＣ６０は、Ｎ－１個の電池セル５のうち１個、または、Ｎ－１個すべてでない複数個の電池セル５だけを選択的に同時に、並列に充電してもよい。
　充放電制御ＩＣ６０は、充電時において、充電に係る異常を検知した場合に、第２の半導体装置１ｂの端子接続縦型ＭＯＳトランジスタ２ｂを導通状態から非導通状態へと変更することで、Ｎ－１個の電池セル５の充電を停止する。
　これにより、Ｎ－１個の電池セル５は、充電に係る異常による悪影響から保護される。
　また、充放電制御ＩＣ６０は、充電時において、充電に係る異常を検知した場合に、第１の半導体装置１ａの、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタ（図２５Ａ中の破線で囲まれた縦型ＭＯＳトランジスタ）のうち、検知した異常に関係する電池セル５が接続される縦型ＭＯＳトランジスタを導通状態から非導通状態へと変更することで、該当する電池セル５の充電を停止する。
　これにより、該当する電池セル５は、充電に係る異常による悪影響から保護される。
　図２５Ｂは、電池保護システム１００がＮ－１個の電池セル５を放電する様子を示す模式図である。図２５Ｂにおいて、破線の矢印のそれぞれは、Ｎ－１個の電池セル５のそれぞれの放電経路を示す。
　充放電制御ＩＣ６０は、放電時に、第２の半導体装置１ｂの、端子接続縦型ＭＯＳトランジスタ２ｂを除くＮ－１個の縦型ＭＯＳトランジスタ（図２５Ｂ中の破線で囲まれた縦型ＭＯＳトランジスタ）を導通状態とし、第１の半導体装置１ａの端子接続縦型ＭＯＳトランジスタ２ａを導通状態とすることで、Ｎ－１個の電池セル５を同時に、並列に放電する。
　また、図２５Ｂには図示していないが、充放電制御ＩＣ６０は、Ｎ－１個の電池セル５のうち１個、または、Ｎ－１個すべてでない複数個の電池セル５だけを選択的に同時に、並列に放電してもよい。
　充放電制御ＩＣ６０は、放電時において、放電に係る異常を検知した場合に、第１の半導体装置１ａの端子接続縦型ＭＯＳトランジスタ２ａを導通状態から非導通状態へと変更することで、Ｎ－１個の電池セル５の放電を停止する。
　これにより、Ｎ－１個の電池セル５は、放電に係る異常による悪影響から保護される。
　また、充放電制御ＩＣ６０は、放電時において、放電に係る異常を検知した場合に、第２の半導体装置１ｂの、端子接続縦型ＭＯＳトランジスタ２ｂを除くＮ－１個の縦型ＭＯＳトランジスタ（図２５Ｂ中の破線で囲まれた縦型ＭＯＳトランジスタ）のうち、検知した異常に関係する電池セル５が接続される縦型ＭＯＳトランジスタを導通状態から非導通状態へと変更することで、該当する電池セル５の放電を停止する。
　これにより、該当する電池セル５は、放電に係る異常による悪影響から保護される。
　本実施の形態２における半導体装置１ａについて述べておく。半導体装置１ａの製品仕様書では、Ｎ個ある縦型ＭＯＳトランジスタのうち、端子接続縦型ＭＯＳトランジスタ２ａと端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタとが、それぞれ一方と他方の出入口縦型ＭＯＳトランジスタとなる、Ｎ－１の電流経路が定まる。端子接続縦型ＭＯＳトランジスタ２ａは、定められたＮ－１の電流経路の全てにおいて共通した、一方または他方の出入口縦型ＭＯＳトランジスタである。実施の形態２においては、規定されたＮ－１の電流経路は電気的に等価であるため、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタにおけるそれぞれの最大仕様電流（これをＩａ［Ａ］とする）は等しい。さらに、端子接続縦型ＭＯＳトランジスタ２ａの最大仕様電流（これをＩｎ［Ａ］とする）は、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタのそれぞれの最大仕様電流Ｉａの和と等しくなる（Ｉｎ＝Ｉａ×（Ｎ－１））。したがって、半導体装置１ａは、端子接続縦型ＭＯＳトランジスタ２ａを特定縦型ＭＯＳトランジスタとする、第１の特定半導体装置である。
　また、半導体装置１ａの製品仕様書では、端子接続縦型ＭＯＳトランジスタ２ａに最大仕様電流Ｉｎが流れ、また、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型トランジスタのそれぞれに最大仕様電流Ｉａが流れるときの、定められたＮ－１の電流経路のそれぞれの導通抵抗（オン抵抗）が記載される。Ｎ－１個の電流経路は電気的に等価であるため導通抵抗（オン抵抗、これをＲａｎ［Ω］とする）は全て等しい。このため製品仕様書では、重複を避けて１の導通抵抗のみを記載する場合がある。なお、導通抵抗（オン抵抗）を評価する際の電流値は、Ｎ個の縦型ＭＯＳトランジスタのそれぞれに対して製品仕様書に記載される。導通抵抗（オン抵抗）を評価する際の電流値は、Ｎ個の縦型ＭＯＳトランジスタのそれぞれに対して規定される最大定格電流の５０％の電流値または当該最大定格電流以下の電流値である。導通抵抗を評価する際に、Ｎ個の縦型ＭＯＳトランジスタのそれぞれに流す電流値として製品仕様書に記載される電流値を、Ｎ個の縦型ＭＯＳトランジスタのそれぞれの最大仕様電流と捉えてよい。また、製品仕様書に記載されるＮ個の縦型ＭＯＳトランジスタのそれぞれの最大定格電流を、Ｎ個の縦型ＭＯＳトランジスタのそれぞれの最大仕様電流と捉えてもよい。
　ところで、Ｎ－１の電流経路を電気的に等価なものとするために、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタの面積（これをＳａとする）を全て等しくし、さらに端子接続縦型ＭＯＳトランジスタ２ａの面積（これをＳｎとする）は、Ｎ個の縦型ＭＯＳトランジスタの中で最も大きい面積とすることが望ましい（Ｓｎ＞Ｓａ）。これは、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタの最大仕様電流が全て等しく、さらに、端子接続縦型ＭＯＳトランジスタ２ａの最大仕様電流が最も大きいからである。さらに言えば、Ｓａ：Ｓｎ＝Ｉａ２：Ｉｎ２の関係が成り立つことが望ましく、Ｓａ：Ｓｎ＝１：（Ｎ－１）２の関係が成り立つことが望ましい。また端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタの、最大仕様電流Ｉａが流れるときの、単体としての導通抵抗Ｒａ（Ｒａ＝Ｒａｎ×Ｓｎ／（Ｓａ＋Ｓｎ））と、端子接続縦型ＭＯＳトランジスタ２ａの、最大仕様電流Ｉｎ＝Ｉａ×（Ｎ－１）が流れるときの、単体としての導通抵抗Ｒｎ（Ｒｎ＝Ｒａｎ×Ｓａ／（Ｓａ＋Ｓｎ））について、Ｉａ２：Ｉｎ２＝１／Ｒａ：１／Ｒｎが成立することが望ましい。このような関係が成立することで、半導体装置１ａにおいて、局所的な発熱を抑制することができる。
　なお、実施の形態２において、電池保護システム１００は、Ｎ－１個の電池セル５の正極側に第１の半導体装置１ａを備え、負極側に第２の半導体装置１ｂを備える構成について説明した。これに対して、実施の形態２に係る電池保護システムは、Ｎ－１個の電池セル５の正極側に第１の半導体装置１ａのみを備える構成であってもよいし、Ｎ－１個の電池セル５の負極側に第２の半導体装置１ｂのみを備える構成であってもよい。
　図２６は、Ｎ－１個の電池セル５の正極側に第１の半導体装置１ａを備える構成の、実施の形態２に係る電池保護システム１００ａの構成の一例を示す回路図である。
　図２６に示すように、電池保護システム１００ａは、電池保護システム１００から、電池保護回路５０が電池保護回路５０ａに変更され、充放電制御ＩＣ６０が充電制御ＩＣ６０ａに変更されて構成される。
　また、電池保護回路５０ａは、電池保護回路５０から、第２の半導体装置１ｂが削除され、第２の端子６２の接続先が、端子接続縦型ＭＯＳトランジスタ２ｂの１以上のソースパッドから、Ｎ－１個の電池セル５の負極に変更されて構成される。
　充電制御ＩＣ６０ａは、第１の半導体装置１ａを制御して、Ｎ－１個の電池セル５の充電を制御する。
　充電制御ＩＣ６０ａは、充電時に、第１の半導体装置１ａの、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタを導通状態とすることで、Ｎ－１個の電池セル５を同時に、並列に充電する。
　また、図２６には図示していないが、充電制御ＩＣ６０ａは、Ｎ－１個の電池セル５のうち１個、または、Ｎ－１個すべてではない複数個の電池セル５だけを選択的に同時に、並列に充電してもよい。
　充電制御ＩＣ６０ａは、充電時において、充電に係る異常を検知した場合に、第１の半導体装置１ａの、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタのうち、検知した異常に関係する電池セル５が接続される縦型ＭＯＳトランジスタを導通状態から非導通状態へと変更することで、該当する電池セル５の充電を停止する。
　これにより、該当する電池セル５は、充電に係る異常による悪影響から保護される。
　図２７は、Ｎ－１個の電池セル５の負極側に第２の半導体装置１ｂを備える構成の、実施の形態２に係る電池保護システム１００ｂの構成の一例を示す回路図である。
　図２７に示すように、電池保護システム１００ｂは、電池保護システム１００から、電池保護回路５０が電池保護回路５０ｂに変更され、充放電制御ＩＣ６０が放電制御ＩＣ６０ｂに変更されて構成される。
　また、電池保護回路５０ｂは、電池保護回路５０から、第１の半導体装置１ａが削除され、第１の端子６１の接続先が、端子接続縦型ＭＯＳトランジスタ２ａの１以上のソースパッドから、Ｎ－１個の電池セル５の正極に変更されて構成される。
　放電制御ＩＣ６０ｂは、第２の半導体装置１ｂを制御して、Ｎ－１個の電池セル５の放電を制御する。
　放電制御ＩＣ６０ｂは、放電時に、第２の半導体装置１ｂの、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタを導通状態とすることで、Ｎ－１個の電池セル５を同時に、並列に放電する。
　また、図２７には図示していないが、放電制御ＩＣ６０ｂは、Ｎ－１個の電池セル５のうち１個、または、Ｎ－１個すべてではない複数個の電池セル５だけを選択的に同時に、並列に放電してもよい。
　放電制御ＩＣ６０ｂは、放電時において、放電に係る異常を検知した場合に、第２の半導体装置１ｂの、端子接続縦型ＭＯＳトランジスタ２ｂを除くＮ－１個の縦型ＭＯＳトランジスタのうち、検知した異常に関係する電池セル５が接続される縦型ＭＯＳトランジスタを導通状態から非導通状態へと変更することで、該当する電池セル５の充電を停止する。
　これにより、該当する電池セル５は、放電に係る異常による悪影響から保護される。
　（実施の形態３）
　以下、実施の形態３に係る電池保護システムについて説明する。
　［３－１．電池保護システムの構成］
　図２８は、実施の形態３に係る電池保護システム１００ｃの構成の一例を示す回路図である。
　図２８に示すように、電池保護システム１００ｃは、電池保護回路５０ｃと、充放電制御ＩＣ６０ｃとを備える。
　また、電池保護回路５０ｃは、第１の半導体装置１ｃと、第２の半導体装置１ｄと、Ｎ個の電池セル５と、２Ｎ－２個の半導体スイッチ装置９と、第１の端子６１ｃと、第２の端子６２ｃと、第３の端子６３ｃとを備える。
　充放電制御ＩＣ６０ｃは、第１の半導体装置１ｃと第２の半導体装置１ｄと２Ｎ－２個の半導体スイッチ装置９とを制御して、Ｎ個の電池セル５の充放電を制御する。
　第１の半導体装置１ｃは、実施の形態１においてその詳細を説明した半導体装置１であって、Ｎ個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、充放電制御ＩＣ６０ｃにより制御される。
　第２の半導体装置１ｄは、実施の形態１においてその詳細を説明した半導体装置１であって、３個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、充放電制御ＩＣ６０ｃにより制御される。
　２Ｎ－２個の半導体スイッチ装置９は、それぞれ、互いにドレイン領域を共通とする２個の縦型ＭＯＳトランジスタを備え、各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、充放電制御ＩＣ６０ｃにより制御される。
　２Ｎ－２個の半導体スイッチ装置９は、それぞれ、一方の縦型ＭＯＳトランジスタが導通状態になると、他方の縦型ＭＯＳトランジスタのソース電極から、一方の縦型ＭＯＳトランジスタのソース電極への電流経路が導通状態となり、他方の縦型ＭＯＳトランジスタが導通状態になると、一方の縦型ＭＯＳトランジスタのソース電極から、他方の縦型ＭＯＳトランジスタのソース電極への電流経路が導通状態となる。
　Ｎ個の電池セルは、互いに直列接続される。実施の形態３において、互いに直列接続されるＮ個の電池セルのうち、負極側端部に位置する電池セル５ａを除くＮ－１個の電池セル５は、半導体スイッチ装置９を介して直列接続され、電池セル５ａと、直列接続において電池セル５ａの隣に位置する電池セル５ｂとは、第２の半導体装置１ｄを介して直列接続される。
　第１の端子６１ｃは、第１の半導体装置１ｃが備えるＮ個の縦型ＭＯＳトランジスタのうちの１個の端子接続縦型ＭＯＳトランジスタ２ｃの１以上のソースパッド、および、第２の半導体装置１ｄが備える３個の縦型ＭＯＳトランジスタのうちの１個の端子接続縦型ＭＯＳトランジスタ２ｄの１以上のソースパッドと接続される。
　第２の端子６２ｃは、Ｎ個の電池セル５の負極と接続される。実施の形態３において、各電池セル５の負極と第２の端子６２ｃとは、半導体スイッチ装置９を介して接続される。
　第３の端子６３ｃは、互いに直列接続されるＮ個の電池セル５のうち、正極側端部に位置する電池セル５ｃの正極と接続される。
　Ｎ個の電池セル５のうち、電池セル５ａを除くＮ－１個の電池セル５のそれぞれの正極が、第１の半導体装置１ｃが備えるＮ個の縦型ＭＯＳトランジスタのうちの、端子接続縦型ＭＯＳトランジスタ２ｃを除くＮ－１個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
　電池セル５ａの正極と、電池セル５ｂの負極とのそれぞれは、第２の半導体装置１ｄが備える３個の縦型ＭＯＳトランジスタのうちの、端子接続縦型ＭＯＳトランジスタ２ｄを除く２個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
　［３－２．電池保護システムの動作］
　以下、上記構成の電池保護システム１００ｃが行う動作について説明する。
　図２９Ａは、電池保護システム１００ｃがＮ個の電池セル５を直列充電する様子を示す模式図である。図２９Ａにおいて、破線の矢印は、Ｎ個の電池セル５の充電経路を示す。
　充放電制御ＩＣ６０ｃは、直列充電時に、Ｎ個の電池セル５のうち、電池セル５ａを除くＮ－１個の電池セル５の間に挟まれているＮ－２個の半導体スイッチ装置９の、電池セル５の正極に接続されている側の縦型ＭＯＳトランジスタを導通状態とし、第２の半導体装置１ｄの、電池セル５ａの正極に接続されている側の縦型ＭＯＳトランジスタを導通状態とし、電池セル５ａと第２の端子６２ｃとの間に挟まれている半導体スイッチ装置９の、第２の端子６２ｃ側に接続されている側の縦型ＭＯＳトランジスタを導通状態とすることで、Ｎ個の電池セル５を同時に、直列に充電する。
　充放電制御ＩＣ６０ｃは、直列充電時において、充電に係る異常を検知した場合に、例えば、第２の半導体装置１ｄの、電池セル５ａの正極に接続されている側の縦型ＭＯＳトランジスタを導通状態から非導通状態へと変更することで、Ｎ個の電池セルの充電を停止する。
　これにより、Ｎ個の電池セル５は、充電に係る異常による悪影響から保護される。また直列充電時に電池セル５ａの負極が接続された半導体スイッチ装置９の、第２の端子６２ｃに接続されている側の縦型ＭＯＳトランジスが導通状態から非導通状態へと切り替わることで直列充電が停止した際には、第２の半導体装置１ｄの、端子接続縦型ＭＯＳトランジスタ２ｄから、電池セル５ａの正極側の電圧を第１の端子６１ｃを通して外部に供給し続けることが可能となる。
　図２９Ｂは、電池保護システム１００ｃがＮ個の電池セル５を放電する様子を示す模式図である。図２９Ｂにおいて、破線の矢印のそれぞれは、Ｎ個の電池セル５のそれぞれの放電経路を示す。
　充放電制御ＩＣ６０ｃは、放電時に、Ｎ個の電池セル５の負極のそれぞれと第２の端子６２ｃとの間に挟まれているＮ個の半導体スイッチ装置９の、電池セル５の負極に接続されている側の縦型ＭＯＳトランジスを導通状態とし、第２の半導体装置１ｄの端子接続縦型ＭＯＳトランジスタ２ｄを導通状態とし、第１の半導体装置１ｃの端子接続縦型ＭＯＳトランジスタ２ｃを導通状態とすることで、Ｎ個の電池セル５を同時に、並列に放電する。
　また、図２９Ｂには図示していないが、充放電制御ＩＣ６０ｃは、Ｎ個の電池セル５のうち１個、または、Ｎ個全てでない複数個の電池セル５だけを選択的に同時に、並列に放電してもよい。
　充放電制御ＩＣ６０ｃは、放電時において、放電に係る異常を検知した場合に、例えば、Ｎ個の電池セル５の負極のそれぞれと第２の端子６２ｃとの間に挟まれているＮ個の半導体スイッチ装置９のうち、検知した異常に関係する電池セル５の負極が接続された半導体スイッチ装置９の、電池セル５の負極に接続されている側の縦型ＭＯＳトランジスを導通状態から非導通状態へと変更することで、該当する電池セル５の放電を停止する。
　これにより、該当する電池セル５は、放電に係る異常による悪影響から保護される。
　図２９Ｃは、電池保護システム１００ｃがＮ個の電池セル５を並列充電する様子を示す模式図である。図２９Ｃにおいて、破線の矢印のそれぞれは、Ｎ個の電池セル５のそれぞれの充電経路を示す。
　充放電制御ＩＣ６０ｃは、並列充電時に、Ｎ個の電池セル５の負極のそれぞれと第２の端子６２ｃとの間に挟まれているＮ個の半導体スイッチ装置９の、第２の端子６２ｃに接続されている側の縦型ＭＯＳトランジスを導通状態とし、第２の半導体装置１ｄの、電池セル５ａの正極に接続された縦型ＭＯＳトランジスを導通状態とし、第１の半導体装置１ｃの、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタを導通状態とすることで、Ｎ個の電池セル５を同時に、並列に充電する。
　また、図２９Ｃには図示していないが、充放電制御ＩＣ６０ｃは、Ｎ個の電池セル５のうち１個、または、Ｎ個すべてでない複数個の電池セル５だけを選択的に同時に、並列に充電してもよい。
　充放電制御ＩＣ６０ｃは、並列充電時において、充電に係る異常を検知した場合に、例えば、Ｎ個の電池セル５の負極のそれぞれと第２の端子６２ｃとの間に挟まれているＮ個の半導体スイッチ装置９のうち、検知した異常に関係する電池セル５の負極が接続された半導体スイッチ装置９の、第２の端子６２ｃに接続されている側の縦型ＭＯＳトランジスを導通状態から非導通状態へと変更することで、該当する電池セル５の充電を停止する。
　これにより、該当する電池セル５は、充電に係る異常による悪影響から保護される。
　本実施形態３における第２の半導体装置１ｄについて述べておく。第２の半導体装置１ｄの製品仕様書では、３個ある縦型ＭＯＳトランジスタのうち、どの２個を選択しても、一方または他方の出入口縦型ＭＯＳトランジスタとなる、３の電流経路が定められる。本実施の形態３においては、電池セル５ｂの負極に接続された縦型ＭＯＳトランジスタと、電池セル５ａの正極に接続された縦型ＭＯＳトランジスタと、を一方または他方の出入口縦型ＭＯＳトランジスタとする電流経路は、図２９Ａで示したように直列充電に用いられるため大電流を通電する。しかし端子接続縦型ＭＯＳトランジスタ２ｄを一方または他方の出入口縦型ＭＯＳトランジスタとする、２のそれぞれの電流経路では大電流を通電する必要がない。したがって電池セル５ｂの負極に接続された縦型ＭＯＳトランジスタと、電池セル５ａの正極に接続された縦型ＭＯＳトランジスタの最大仕様電流は等しく（これをＩａ［Ａ］とする）、端子接続縦型ＭＯＳトランジスタ２ｄの最大仕様電流（これをＩｔ［Ａ］とする)よりも大きい（Ｉａ＞Ｉｔ）。
　第２の半導体装置１ｄの製品仕様書では、定められる３の電流経路におけるそれぞれの導通抵抗（オン抵抗）が記載される。電池セル５ｂの負極に接続された縦型ＭＯＳトランジスタと、電池セル５ａの正極に接続された縦型ＭＯＳトランジスタと、を一方または他方の出入口縦型ＭＯＳトランジスタとする電流経路では、Ｉａが流れるときの導通抵抗（オン抵抗、これをＲａａ［Ω］とする）が記載される。また電池セル５ｂの負極に接続された縦型ＭＯＳトランジスタと、端子接続縦型ＭＯＳトランジスタ２ｄと、を一方または他方の出入口縦型ＭＯＳトランジスタとする電流経路では、Ｉｔが流れるときの導通抵抗（オン抵抗、これをＲａｔ［Ω］とする）が記載される。同様に、電池セル５ａの正極に接続された縦型ＭＯＳトランジスタと、端子接続縦型ＭＯＳトランジスタ２ｄと、を一方または他方の出入口縦型ＭＯＳトランジスタとする電流経路では、Ｉｔが流れるときの導通抵抗（オン抵抗、Ｒａｔ[Ω]）が記載される。端子接続縦型ＭＯＳトランジスタ２ｄを一方または他方の出入口縦型ＭＯＳトランジスタとする、２のそれぞれの電流経路は等価であるため製品仕様書では重複を避けて１の導通抵抗のみを記載する場合がある。なお、導通抵抗（オン抵抗）を評価する際の電流値は、３個の縦型ＭＯＳトランジスタのそれぞれに対して製品仕様書に記載される。導通抵抗（オン抵抗）を評価する際の電流値は、３個の縦型ＭＯＳトランジスタのそれぞれに対して規定される最大定格電流の５０％の電流値または当該最大定格電流以下の電流値である。導通抵抗を評価する際に、３個の縦型ＭＯＳトランジスタのそれぞれに流す電流値として製品仕様書に記載される電流値を、３個の縦型ＭＯＳトランジスタのそれぞれの最大仕様電流と捉えてよい。また製品仕様書に記載される３個の縦型ＭＯＳトランジスタのそれぞれの最大定格電流を、３個の縦型ＭＯＳトランジスタのそれぞれの最大仕様電流と捉えても差し支えない。
　大電流を通電することになる、電池セル５ｂの負極に接続された縦型ＭＯＳトランジスタと、電池セル５ａの正極に接続された縦型ＭＯＳトランジスタとは、それぞれ同じ面積(これをＳａとする)を有し、さらに大電流を流す必要のない端子接続縦型ＭＯＳトランジスタ２ｄの面積（これをＳｔとする）は、３個の縦型ＭＯＳトランジスタの中で最も小さい面積とすることが望ましい（Ｓｔ＜Ｓａ）。さらにいえばＳａ：Ｓｔ＝Ｉａ２：Ｉｔ２のの関係が成り立つことが望ましい。また電池セル５ｂの負極に接続された縦型ＭＯＳトランジスタと、電池セル５ａの正極に接続された縦型ＭＯＳトランジスタとに、最大仕様電流Ｉａが流れるときの、それぞれの縦型ＭＯＳトランジスタ単体としての導通抵抗Ｒａ（Ｒａ＝Ｒａａ／２）と、端子接続縦型ＭＯＳトランジスタ２ｄの、最大仕様電流Ｉｔが流れるときの、単体としての導通抵抗Ｒｔ（Ｒｔ＝Ｒａｔ×Ｓａ／（Ｓａ＋Ｓｎ））について、Ｉａ２：Ｉｔ２＝１／Ｒａ：１／Ｒｔが成立することが望ましい。このような関係が成立することで、第２の半導体装置１ｄにおいて、局所的な発熱を抑制することができる。
　［３－３．電池保護回路の具体例］
　以下、電池保護回路５０ｃの具体例について、従来例と比較しながら図面を用いて説明する。
　図３０Ａ、図３１Ａ、図３２Ａは、半導体装置１を利用する、実施の形態３に係る電池保護回路の具体例を示す回路図である。
　図３０Ｂ、図３１Ｂ、図３２Ｂは、半導体装置１を利用しない、すなわち、半導体スイッチ装置９のみで回路を構成する、従来例に係る電池保護回路の具体例を示す回路図である。
　図３０Ａは、２個の電池セル５の直列充電と並列放電とを実現することができる実施の形態３に係る電池保護回路の一例である第１の開示例を示す回路図であり、図３０Ｂは、同様の機能を実現することができる従来例に係る電池保護回路の一例である第１の従来例を示す回路図である。
　図３０Ａと図３０Ｂとを比較することでわかるように、第１の開示例の方が、第１の従来例よりも、少ない部品点数で、同様の機能を実現することができる。
　図３１Ａは、３個の電池セル５の直列充電と並列放電とを実現することができる、実施の形態３に係る電池保護回路の一例である第２の開示例を示す回路図であり、図３１Ｂは、同様の機能を実現することができる従来例に係る電池保護回路の一例である第２の従来例を示す回路図である。
　図３１Ａと図３１Ｂとを比較することでわかるように、第２の開示例の方が、第２の従来例よりも、少ない部品点数で、同様の機能を実現することができる。
　図３２Ａは、４個の電池セル５の直列充電と並列放電とを実現することができる、実施の形態３に係る電池保護回路の一例である第３の開示例を示す回路図であり、図３２Ｂは、同様の機能を実現することができる従来例に係る電池保護回路の一例である第３の従来例を示す回路図である。
　図３２Ａと図３２Ｂとを比較することでわかるように、第３の開示例の方が、第３の従来例よりも、少ない部品点数で、同様の機能を実現することができる。
　以下、第２の開示例における代表的な動作について、図面を用いて説明する。
　図３３Ａは、第２の開示例に係る電池保護回路５０ｃａが３個の電池セル５を直列充電する様子を示す模式図である。
　図３３Ａに示すように、電池保護回路５０ｃａは、第３の端子６３ｃに１５Ｖが印加され、第２の端子６２ｃが接地されることで、電池セル５ｃｃと電池セル５ｃｂと電池セル５ｃａとを直列充電しながら、第１の端子６１ｃから、電池セル５ｃａの正極側の電圧を外部に供給することができる。
　図３３Ｂは、電池保護回路５０ｃａが、３個の電池セル５の直列充電を停止して、第１の端子６１ｃから、電池セル５ｃａの正極側の電圧の外部への供給を開始する様子を示す模式図である。
　図３３Ｃは、電池保護回路５０ｃａが、電池セル５ｃａを充電する様子を示す模式図である。
　図３３Ｃに示すように、電池保護回路５０ｃａは、第３の端子６３ｃに５Ｖが印加され、第２の端子６２ｃが接地されることで、電池セル５ｃａを充電しながら、第１の端子６１ｃから、電池セル５ｃａの正極側の電圧を外部に供給することができる。
　図３３Ｄは、電池保護回路５０ｃａが３個の電池セル５を並列放電する様子を示す模式図である。
　（実施の形態４）
　以下、実施の形態４に係る電池保護システムについて説明する。
　［４－１．電池保護システムの構成］
　図３４は、実施の形態４に係る電池保護システム１００ｄの構成の一例を示す回路図である。
　図３４に示すように、電池保護システム１００ｄは、電池保護回路５０ｄと、充放電制御ＩＣ６０ｄとを備える。
　また、電池保護回路５０ｄは、第１の半導体装置１ｅと、第２の半導体装置１ｆと、Ｎ－１個の電池セル５と、２Ｎ－４個の半導体スイッチ装置９と、第１の端子６１ｄと、第２の端子６２ｄと、第３の端子６３ｄとを備える。
　充放電制御ＩＣ６０ｄは、第１の半導体装置１ｅと第２の半導体装置１ｆと２Ｎ－４個の半導体スイッチ装置９とを制御して、Ｎ個－１の電池セル５の充放電を制御する。
　第１の半導体装置１ｅは、実施の形態１においてその詳細を説明した半導体装置１であって、Ｎ個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、充放電制御ＩＣ６０ｄにより制御される。
　第２の半導体装置１ｆは、実施の形態１においてその詳細を説明した半導体装置１であって、３個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、充放電制御ＩＣ６０ｄにより制御される。
　２Ｎ－４個の半導体スイッチ装置９は、充放電制御ＩＣ６０ｄにより制御される。
　Ｎ－１個の電池セルは、互いに直列接続される。実施の形態４において、互いに直列接続されるＮ－１個の電池セルのうち、負極側端部に位置する電池セル５ｄを除くＮ－２個の電池セル５は、半導体スイッチ装置９を介して直列接続され、電池セル５ｄと、直列接続において電池セル５ｄの隣に位置する電池セル５ｅとは、第２の半導体装置１ｆを介して直列接続される。
　第１の端子６１ｄは、第１の半導体装置１ｅが備えるＮ個の縦型ＭＯＳトランジスタのうちの１個の端子接続縦型ＭＯＳトランジスタ２ｅの１以上のソースパッド、および、第２の半導体装置１ｆが備える３個の縦型ＭＯＳトランジスタのうちの１個の端子接続縦型ＭＯＳトランジスタ２ｆの１以上のソースパッドと接続される。
　第２の端子６２ｄは、Ｎ－１個の電池セル５の負極と接続される。実施の形態４において、各電池セル５の負極と第２の端子６２ｄとは、半導体スイッチ装置９を介して接続される。
　第３の端子６３ｄは、互いに直列接続されるＮ－１個の電池セル５のうち、正極側端部に位置する電池セル５ｆと接続される。
　Ｎ－１個の電池セル５のそれぞれの正極が、第１の半導体装置１ｅが備えるＮ個の縦型ＭＯＳトランジスタのうちの、端子接続縦型ＭＯＳトランジスタ２ｅを除くＮ－１個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
　電池セル５ｄの正極と、電池セル５ｅの負極とのそれぞれは、第２の半導体装置１ｆが備える３個の縦型ＭＯＳトランジスタのうちの、端子接続縦型ＭＯＳトランジスタ２ｆを除く２個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
　［４－２．電池保護システムの動作］
　以下、上記構成の電池保護システム１００ｄが行う動作について説明する。
　図３５Ａは、電池保護システム１００ｄがＮ－１個の電池セル５を直列充電する様子を示す模式図である。図３５Ａにおいて、破線の矢印は、Ｎ－１個の電池セル５の充電経路を示す。
　充放電制御ＩＣ６０ｄは、直列充電時に、Ｎ－１個の電池セル５のうち、電池セル５ｄを除くＮ－２個の電池セル５の間に挟まれているＮ－３個の半導体スイッチ装置９の、電池セル５の正極に接続されている側の縦型ＭＯＳトランジスタを導通状態とし、第２の半導体装置１ｆの、電池セル５ｄの正極に接続されている側の縦型ＭＯＳトランジスタを導通状態とし、電池セル５ｄと第２の端子６２ｄとの間に挟まれている半導体スイッチ装置９の、第２の端子６２ｄ側に接続されている側の縦型ＭＯＳトランジスタを導通状態とすることで、Ｎ－１個の電池セル５を同時に、直列に充電する。
　充放電制御ＩＣ６０ｄは、直列充電時において、充電に係る異常を検知した場合に、例えば、第２の半導体装置１ｆの、電池セル５ｄの正極に接続されている側の縦型ＭＯＳトランジスタを導通状態から非導通状態へと変更することで、Ｎ－１個の電池セルの充電を停止する。
　これにより、Ｎ－１個の電池セル５は、充電に係る異常による悪影響から保護される。
　図３５Ｂは、電池保護システム１００ｄがＮ－１個の電池セル５を放電する様子を示す模式図である。図３５Ｂにおいて、破線の矢印のそれぞれは、Ｎ－１個の電池セル５のそれぞれの放電経路を示す。
　充放電制御ＩＣ６０ｄは、放電時に、Ｎ－１個の電池セル５の負極のそれぞれと第２の端子６２ｄとの間に挟まれているＮ－１個の半導体スイッチ装置９の、電池セル５の負極に接続されている側の縦型ＭＯＳトランジスを導通状態とし、第１の半導体装置１ｅの端子接続縦型ＭＯＳトランジスタ２ｅを導通状態とすることで、Ｎ－１個の電池セル５を同時に、並列に放電する。
　また、図３５Ｂには図示していないが、充放電ＩＣ６０ｄは、Ｎ－１個の電池セル５のうち１個、または、Ｎ－１個すべてでない複数個の電池セル５だけを選択的に同時に、並列に放電してもよい。
　充放電制御ＩＣ６０ｄは、放電時において、放電に係る異常を検知した場合に、例えば、Ｎ－個の電池セル５の負極のそれぞれと第２の端子６２ｄとの間に挟まれているＮ－１個の半導体スイッチ装置９のうち、検知した異常に関係する電池セル５の負極が接続された半導体スイッチ装置９の、電池セル５の負極に接続されている側の縦型ＭＯＳトランジスを導通状態から非導通状態へと変更することで、該当する電池セル５の放電を停止する。
　これにより、該当する電池セル５は、放電に係る異常による悪影響から保護される。
　図３５Ｃは、電池保護システム１００ｄがＮ－１個の電池セル５を並列充電する様子を示す模式図である。図３５Ｃにおいて、破線の矢印のそれぞれは、Ｎ－１個の電池セル５のそれぞれの充電経路を示す。
　充放電制御ＩＣ６０ｄは、並列充電時に、Ｎ－１個の電池セル５の負極のそれぞれと第２の端子６２ｄとの間に挟まれているＮ－１個の半導体スイッチ装置９の、第２の端子６２ｄに接続されている側の縦型ＭＯＳトランジスを導通状態とし、第１の半導体装置１ｅの、端子接続縦型ＭＯＳトランジスタ２ｅを除くＮ－１個の縦型ＭＯＳトランジスタを導通状態とすることで、Ｎ－１個の電池セル５を同時に、並列に充電する。
　また、図３５Ｃには図示していないが、充放電制御ＩＣ６０ｄは、Ｎ－１個の電池セル５のうち１個、または、Ｎ－１個すべてでない複数個の電池セル５だけを選択的に同時に、並列に充電してもよい。
　充放電制御ＩＣ６０ｄは、並列充電時において、充電に係る異常を検知した場合に、例えば、Ｎ－１個の電池セル５の負極のそれぞれと第２の端子６２ｄとの間に挟まれているＮ－１個の半導体スイッチ装置９のうち、検知した異常に関係する電池セル５の負極が接続された半導体スイッチ装置９の、第２の端子６２ｄに接続されている側の縦型ＭＯＳトランジスを導通状態から非導通状態へと変更することで、該当する電池セル５の充電を停止する。
　これにより、該当する電池セル５は、充電に係る異常による悪影響から保護される。
　［４－３．電池保護回路の具体例］
　以下、電池保護回路５０ｄの具体例について、従来例と比較しながら図面を用いて説明する。
　図３６、図３９、図４０は、半導体装置１を利用する、実施の形態４に係る電池保護回路の具体例を示す回路図である。
　図３６は、２個の電池セル５の直列充電と並列放電とを実現することができる、実施の形態４に係る電池保護回路の一例である第４の開示例を示す回路図である。図３０Ｂに示す第１の従来例は、同様の機能を有する、半導体装置１を利用しない電池保護回路の例である。
　図３６と図３０Ｂとを比較することでわかるように、第４の開示例の方が、第１の従来例よりも、少ない部品点数で、同様の機能を実現することができる。
　図３７Ａと図３７Ｂとは、第４の開示例における第１の半導体装置１の平面図の一例である。
　図３７Ａと図３７Ｂとに示すように、第１の半導体装置１における、端子接続縦型ＭＯＳトランジスタの面積Ｓ１と、他の２個の縦型ＭＯＳトランジスタの面積Ｓ２とＳ３との関係は、Ｓ１：Ｓ２：Ｓ３＝４：１：１であることが好ましい。
　図３８Ａと図３８Ｂとは、第４の開示例における第２の半導体装置１の平面図の一例である。
　図３８Ａと図３８Ｂとに示すように、第２の半導体装置１における、端子接続縦型ＭＯＳトランジスタの面積Ｓ１は、他の２個の縦型ＭＯＳトランジスタの面積Ｓ２とＳ３とよりも小さいこと、および、他の２個の縦型ＭＯＳトランジスタの面積Ｓ２とＳ３とが等しいことが好ましい。
　図３９は、３個の電池セル５の直列充電と並列放電とを実現することができる、実施の形態４に係る電池保護回路の一例である第５の開示例を示す回路図である。図３１Ｂに示す第２の従来例は、同様の機能を有する、半導体装置１を利用しない電池保護回路の例である。
　図３９と図３１Ｂとを比較することでわかるように、第５の開示例の方が、第２の従来例よりも、少ない部品点数で、同様の機能を実現することができる。
　図４０は、４個の電池セル５の直列充電と並列放電とを実現することができる、実施の形態４に係る電池保護回路の一例である第６の開示例を示す回路図である。図３２Ｂに示す第３の従来例は、同様の機能を有する、半導体装置１を利用しない電池保護回路の例である。
　図４０と図３２Ｂとを比較することでわかるように、第６の開示例の方が、第３の従来例よりも、少ない部品点数で、同様の機能を実現することができる。
　以下、第５の開示例における代表的な動作について、図面を用いて説明する。
　図４１Ａは、第５の開示例に係る電池保護回路５０ｄａが３個の電池セル５を直列充電する様子を示す模式図である。
　図４１Ａに示すように、電池保護回路５０ｄａは、第３の端子６３ｄに１５Ｖが印加され、第２の端子６２ｄが接地されることで、電池セル５ｄｃと電池セル５ｄｂと電池セル５ｄａとを直列充電しながら、第１の端子６１ｄから、電池セル５ｄａの正極側の電圧を外部に供給することができる。
　図４１Ｂは、電池保護回路５０ｄａが、３個の電池セル５の直列充電を停止して、第１の端子６１ｄから、電池セル５ｄａの正極側の電圧の外部への供給を開始する様子を示す模式図である。
　図４１Ｃは、電池保護回路５０ｄａが、電池セル５ｄａを充電する様子を示す模式図である。
　図４１Ｃに示すように、電池保護回路５０ｄａは、第３の端子６３ｄに５Ｖが印加され、第２の端子６２ｄが接地されることで、電池セル５ｄａを充電しながら、第１の端子６１ｄから、電池セル５ｄａの正極側の電圧を外部に供給することができる。
　図４１Ｄは、電池保護回路５０ｄａが３個の電池セル５を並列放電する様子を示す模式図である。
　（実施の形態５）
　以下、実施の形態５に係る電池保護システムについて説明する。
　図４２は、実施の形態５に係る電池保護システム１００ｅの構成の一例を示す回路図である。
　図４２に示すように、電池保護システム１００ｅは、電池保護回路５０ｅと、電池セル５と、パワーマネージメント回路８０とを備える。パワーマネージメント回路８０は、これにさらに接続される不図示の本体機器の機能回路に電力を給電する機能を有するＩＣを備える。なお、本体機器の機能回路とは例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路、Ｗｉ－Ｆｉ（登録商標）回路、ＬｉＤＡＲ回路等の機能回路である。
　また、電池保護回路５０ｅは、第１の半導体装置１ｅａと、第２の半導体装置１ｅｂと、保護ＩＣ７０ｅａと、保護ＩＣ７０ｅｂと、第１の端子７１と、第２の端子７２と、第３の端子７３と、第４の端子７４と、第５の端子７５と、第６の端子７６とを備える。
　保護ＩＣ７０ｅａは、電池セル５の電圧に基づいて、第１の半導体装置１ｅａを制御して、電池セル５の充放電を制御する。
　保護ＩＣ７０ｅｂは、電池セル５の電圧に基づいて、第２の半導体装置１ｅｂを制御して、電池セル５の充放電を制御する。
　第１の半導体装置１ｅａは、実施の形態１においてその詳細を説明した半導体装置１のうちの、特定縦型ＭＯＳトランジスタを備えるタイプの第２の特定半導体装置１である。第１の半導体装置１ｅａは、３個の縦型ＭＯＳトランジスタを備え、そのうちの１個が、特定縦型ＭＯＳトランジスタである。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、保護ＩＣ７０ｅａにより制御される。特定縦型ＭＯＳトランジスタのみ、特定縦型ＭＯＳトランジスタの出力電圧を受け付ける、パワーマネージメント回路８０内のＩＣによって、導通状態と非導通状態とを制御されてもよい。
　第２の半導体装置１ｅｂは、実施の形態１においてその詳細を説明した半導体装置１のうちの、特定縦型ＭＯＳトランジスタを備えるタイプの第２の特定半導体装置１である。第１の半導体装置１ｅｂは、３個の縦型ＭＯＳトランジスタを備え、そのうちの１個が、特定縦型ＭＯＳトランジスタである。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、保護ＩＣ７０ｅｂにより制御される。特定縦型ＭＯＳトランジスタのみ、特定縦型ＭＯＳトランジスタの出力電圧を受け付ける、パワーマネージメント回路８０内のＩＣによって、導通状態と非導通状態とを制御されてもよい。
　第１の端子７１は、第１の半導体装置１ｅａの特定縦型ＭＯＳトランジスタのソースパッドと接続される。なお、第１の半導体装置１ｅａの特定縦型ＭＯＳトランジスタのソースパッドと第１の端子７１との間には、電流を制限する抵抗器が備わってもよい。
　第２の端子７２は、第１の半導体装置１ｅａが備える３個の縦型ＭＯＳトランジスタのうち、特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの一方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続される。なお、第１の半導体装置１ｅａの特定縦型ＭＯＳトランジスタのソースパッドと第２の端子７２との間には、電流を制限する抵抗器が備わってもよい。
　第３の端子７３は、第１の半導体装置１ｅａが備える３個の縦型ＭＯＳトランジスタのうち、特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの他方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続される。
　第４の端子７４は、第２の半導体装置１ｅｂの特定縦型ＭＯＳトランジスタのソースパッドと接続される。
　第５の端子７５は、第２の半導体装置１ｅｂが備える３個の縦型ＭＯＳトランジスタのうち、特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの一方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続される。
　第６の端子７６は、第２の半導体装置１ｅｂが備える３個の縦型ＭＯＳトランジスタのうち、特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの他方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続される。
　電池セル５は、正極が第３の端子７３に接続され、負極が第６の端子７６に接続される。
　パワーマネージメント回路８０は、第１の端子７１と第２の端子７２と第４の端子７４と第５の端子７５とに接続され、第２の端子７２と第５の端子７５とを通して、電池保護回路５０ｅを介して、充電時には電池セル５に充電電流を流し、放電時には電池セル５から放電電流を受け取る。また、パワーマネージメント回路８０は、第１の端子７１と第４の端子７４とを通して、電池セル５の電圧をモニターできる程度の電流を受け取る。
　なお、実施の形態５において、電池保護システム１００ｅは、電池保護回路５０ｅが、保護ＩＣ７０ｅａと保護ＩＣ７０ｅｂとを備えるとして説明したが、電池保護システム１００ｅは、必ずしも、電池保護回路５０ｅが、保護ＩＣ７０ｅａと保護ＩＣ７０ｅｂとを備える構成に限定される必要はない。
　電池保護システム１００ｅは、例えば、電池保護回路５０ｅの外部において、保護ＩＣ７０ｅａと保護ＩＣ７０ｅｂとを備える構成であってもよい。
　（実施の形態６）
　以下、実施の形態６に係る電池保護システムについて説明する。
　図４３は、実施の形態６に係る電池保護システム１００ｆの構成の一例を示す回路図である。
　図４３に示すように、電池保護システム１００ｆは、電池保護回路５０ｆと、電池セル５と、パワーマネージメント回路８０ｆとを備える。パワーマネージメント回路８０ｆは、これにさらに接続される不図示の本体機器の機能回路に電力を給電する機能を有するＩＣを備える。
　なお、本体機器の機能回路とは例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路、Ｗｉ－Ｆｉ（登録商標）回路、ＬｉＤＡＲ回路等の機能回路である。
　また、電池保護回路５０ｆは、第１の半導体装置１ｆａと、半導体スイッチ装置９と、保護ＩＣ７０ｆａと、保護ＩＣ７０ｆｂと、第１の端子７１ｆと、第２の端子７２ｆと、第３の端子７３ｆと、第４の端子７４ｆとを備える。
　保護ＩＣ７０ｆａは、電池セル５の電圧に基づいて、第１の半導体装置１ｆａを制御して、電池セル５の充放電を制御する。
　保護ＩＣ７０ｆｂは、電池セル５の電圧に基づいて、半導体スイッチ装置９を制御して、電池セル５の充放電を制御する。
　第１の半導体装置１ｆａは、実施の形態１においてその詳細を説明した半導体装置１のうちの、特定縦型ＭＯＳトランジスタを備えるタイプの第２の特定半導体装置１である。第１の半導体装置１ｆａは、３個の縦型ＭＯＳトランジスタを備え、そのうちの１個が、特定縦型ＭＯＳトランジスタである。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、保護ＩＣ７０ｆａにより制御される。特定縦型ＭＯＳトランジスタを経由する電流経路は、電池セル５に通常の充電電流よりも小さな電流で充電を行う際に使用される。また、特定縦型ＭＯＳトランジスタを経由する電流経路は、電池セル５から通常の放電電流よりも小さな電流で放電を行う際に使用される。小さな電流とは、特定縦型ＭＯＳトランジスタの導通抵抗や、特定縦型ＭＯＳトランジスタのソースパッド側に備える抵抗器によって調整されるものであってもよいし、特定縦型ＭＯＳトランジスタのゲートパッドに印加する電圧をパルス的に制御して調整されるものであってもよい。
　半導体スイッチ装置９は、各縦型ＭＯＳトランジスタの導通状態と非導通状態とが、保護ＩＣ７０ｆｂにより制御される。
　第１の端子７１ｆは、第１の半導体装置１ｆａが備える３個の縦型ＭＯＳトランジスタのうち、特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの一方の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。なお、第１の端子７１ｆと第１の半導体装置１ｆａとの間には、センス抵抗器や、その他の電池保護回路があってもよい。
　第２の端子７２ｆは、第１の半導体装置１ｆａが備える３個の縦型ＭＯＳトランジスタのうち、特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの他方の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
　第３の端子７３ｆは、半導体スイッチ装置９が備える２個の縦型ＭＯＳトランジスタの一方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続される。
　第４の端子７４ｆは、半導体スイッチ装置９が備える２個の縦型ＭＯＳトランジスタの他方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続される。
　電池セル５は、正極が第１の端子７１ｆに接続され、負極が第３の端子７３ｆに接続される。
　パワーマネージメント回路８０ｆは、第２の端子７２ｆと第４の端子７４ｆとに接続され、第２の端子７２ｆと第４の端子７４ｆとを通して、電池保護回路５０ｆを介して、充電時には電池セル５に充電電流を流し、放電時には電池セル５から放電電流を受け取る。
　なお、実施の形態６において、電池保護システム１００ｆは、電池保護回路５０ｆが、保護ＩＣ７０ｆａと保護ＩＣ７０ｆｂとを備えるとして説明したが、電池保護システム１００ｆは、必ずしも、電池保護回路５０ｆが、保護ＩＣ７０ｆａと保護ＩＣ７０ｆｂとを備える構成に限定される必要はない。
　電池保護システム１００ｆは、例えば、電池保護回路５０ｆの外部において、保護ＩＣ７０ｆａと保護ＩＣ７０ｆｂとを備える構成であってもよい。
　（実施の形態７）
　以下、実施の形態７に係る電池保護システムについて説明する。
　図４４は、実施の形態７に係る電池保護システム１００ｇの構成の一例を示す回路図である。
　図４４に示すように、電池保護システム１００ｇは、電池保護回路５０ｇと、Ｘ（Ｘは１以上の整数）個の電池セル５と、Ｙ（Ｙは２以上の整数）個のパワーマネージメント回路８０ｇとを備える。パワーマネージメント回路８０ｇは、これにさらに接続される不図示の本体機器の機能回路に電力を給電する機能を有するＩＣを備える。
　なお、本体機器の機能回路とは例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路、Ｗｉ－Ｆｉ（登録商標）回路、ＬｉＤＡＲ回路等の機能回路である。
　また、電池保護回路５０ｇは、第１の半導体装置１ｇａと、第２の半導体装置１ｇｂと、保護ＩＣ７０ｇａと、保護ＩＣ７０ｇｂと、Ｘ個の第１の端子７１ｇと、Ｙ個の第２の端子７２ｇと、第３の端子７３ｇと、Ｙ個の第４の端子７４ｇとを備える。
　保護ＩＣ７０ｇａは、Ｘ個の電池セル５の各電圧に基づいて、第１の半導体装置１ｇａを制御して、Ｘ個の電池セル５の充放電を制御する。
　保護ＩＣ７０ｇｂは、Ｘ個の電池セル５の各電圧に基づいて、第２の半導体装置１ｇｂを制御して、Ｘ個の電池セル５の充放電を制御する。
　第１の半導体装置１ｇａは、実施の形態１においてその詳細を説明した半導体装置１であって、Ｘ＋Ｙ個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、保護ＩＣ７０ｇａにより制御される。
　第２の半導体装置１ｇｂは、実施の形態１においてその詳細を説明した半導体装置１であって、１＋Ｙ個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、保護ＩＣ７０ｇｂにより制御される。
　Ｘ個の第１の端子７１ｇは、それぞれ、第１の半導体装置１ｇａが備えるＸ＋Ｙ個の縦型ＭＯＳトランジスタのうちのＸ個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
　Ｙ個の第２の端子７２ｇは、それぞれ、第１の半導体装置１ｇａが備えるＸ＋Ｙ個の縦型ＭＯＳトランジスタのうちの上記Ｘ個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
　第３の端子７３ｇは、第２の半導体装置１ｇｂが備える１＋Ｙ個の縦型ＭＯＳトランジスタのうちの１個の縦型ＭＯＳトランジスタの１以上のソースパッドと接続される。
　Ｙ個の第４の端子７４ｇは、それぞれ、第２の半導体装置１ｇｂが備える１＋Ｙ個の縦型ＭＯＳトランジスタのうちの上記１個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
　Ｘ個の電池セル５は、それぞれの正極がＸ個の第１の端子７１ｇのそれぞれに接続され、それぞれの負極が第３の端子７３ｇに接続される。
　Ｙ個のパワーマネージメント回路８０ｇは、それぞれ、Ｙ個の第２の端子７２ｇのそれぞれ、および、Ｙ個の第４の端子７４ｇのそれぞれに接続され、Ｙ個の第２の端子７２ｇのうちの１個とＹ個の第４の端子７４ｇのうちの１個とを通して、電池保護回路５０ｇを介して、充電時にはＸ個の電池セル５のうちの少なくとも１個の電池セル５に充電電流を流し、放電時にはＸ個の電池セル５のうちの少なくとも１個の電池セル５から放電電流を受け取る。
　上記構成の電池保護システム１００ｇは、Ｙ個のパワーマネージメント回路８０ｇを利用した、Ｘ個の電池セル５の充放電を実現することができる。
　例えば、１つのパワーマネージメント回路８０ｇが供給する充電電流が６Ａの場合、半導体装置１ｇｂに備わるＸ＋Ｙ個の縦型ＭＯＳトランジスタのうち、第３の端子７３ｇと接続する縦型ＭＯＳトランジスタには、（６Ａ×Ｙ）Ａの電流が流れるため、半導体装置１ｇｂに備わるＸ＋Ｙ個の縦型ＭＯＳトランジスタのうち、第４の端子７４ｇと接続する縦型ＭＯＳトランジスタ１個に比べ、第３の端子７３ｇと接続する縦型ＭＯＳトランジスタは、半導体装置の平面視において、（６Ａ×Ｙ）の２乗倍の面積を有することで、局所的な発熱を避け、最適な大きさで半導体装置１ｇｂを実現することができる。
　また、上記構成の電池保護システム１００ｇは、保護ＩＣ７０ｇａまたは保護ＩＣ７０ｇｂが、Ｘ個の電池セル５のいずれかの充電に係る異常または放電に係る異常を検知した場合に、第１の半導体装置１ｇａまたは第２の半導体装置１ｇｂを制御することで、該当する電池セル５の充電または放電を停止する。
　これにより、該当する電池セル５は、充電に係る異常または放電に係る異常による悪影響から保護される。
　なお、実施の形態７において、電池保護システム１００ｇは、電池保護回路５０ｇが、保護ＩＣ７０ｇａと保護ＩＣ７０ｇｂとを備えるとして説明したが、電池保護システム１００ｇは、必ずしも、電池保護回路５０ｇが、保護ＩＣ７０ｇａと保護ＩＣ７０ｇｂとを備える構成に限定される必要はない。
　電池保護システム１００ｇは、例えば、電池保護回路５０ｇの外部において、保護ＩＣ７０ｇａと保護ＩＣ７０ｇｂとを備える構成であってもよい。
　（実施の形態８）
　以下、実施の形態８に係るパワーマネージメントシステムについて説明する。
　図４５は、実施の形態８に係るパワーマネージメントシステム２００の構成の一例を示す回路図である。
　図４５に示すように、パワーマネージメントシステム２００は、パワーマネージメント回路５１と、Ｘ（Ｘは１以上の整数）個の外部回路８（図４５中の外部回路８ａ～外部回路８ｄが対応）とを備える。
　また、パワーマネージメント回路５１は、第１の半導体装置１ｈと、Ｙ（Ｙは２以上の整数）個の回路６（図４５中の回路６ａ～回路６ｄ）が対応）と、制御部７と、Ｘ個の端子７１ｈとを備える。
　制御部７は、第１の半導体装置１ｈを制御して、Ｘ個の外部回路８と、Ｙ個の回路６との接続状態を制御する。
　第１の半導体装置１ｈは、実施の形態１においてその詳細を説明した半導体装置１であって、Ｘ＋Ｙ個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、制御部７により制御される。
　Ｘ個の端子７１ｈは、それぞれ、第１の半導体装置１ｈが備えるＸ＋Ｙ個の縦型ＭＯＳトランジスタのうちのＸ個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
　Ｙ個の回路６は、それぞれ、第１の半導体装置１ｈが備えるＸ＋Ｙ個の縦型ＭＯＳトランジスタのうちの上記Ｘ個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。実施の形態８において、第１の半導体装置１ｈが備えるＸ＋Ｙ個の縦型ＭＯＳトランジスタのうちの上記Ｙ個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれは、Ｙ個の回路６のそれぞれの電源端子に接続する。
　Ｙ個の回路６は、例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路、Ｗｉ－Ｆｉ（登録商標）回路、ＬｉＤＡＲ回路等の本体機器の機能回路と、供給電力を電池セルに充電可能な電圧へ変換する電圧変換回路、あるいは、本体機器の保護機能回路付き電池セル等とが接続されている。各回路６は電源分離されており、半導体装置１を介して相互に接続される。
　Ｘ個の外部回路８は、それぞれ、Ｘ個の端子７１ｈのそれぞれと接続される。実施の形態８において、Ｘ個の外部回路８は、電源供給元回路または電源受給先回路であって、Ｘ個の端子７１ｈのそれぞれは、電源供給元回路または電源受給先回路であるＸ個の外部回路８の電源端子に接続する。
　Ｘ個の外部回路８は、電源供給元回路として、例えば、ＡＣアダプター、ＵＳＢ５Ｖ回路、ワイヤレス充電器等であり、電源受給先回路として、例えば、外部デバイス等である。
　上記構成のパワーマネージメントシステム２００は、Ｘ個の外部回路８のうちの電源供給元回路から、Ｙ個の回路６のいずれかへの電源供給、および、Ｙ個の回路６のいずれかからＸ個の外部回路８のうちの電源受給先回路への電源供給を実現することができる。外部回路８から電池セルに充電可能な電圧で充電電流が供給される場合は、半導体装置１ｈを介して電池保護機能付き電池セルを備えた回路６に、直接に充電電流が供給されることで、電圧変換回路を通す際に生じる電力損失を回避した高効率充電を実現できる。外部回路８から電池セルに充電できない電圧で充電電流が供給されようとする場合は、直接に電池保護機能付き電池セルを備えた回路６に充電せず、半導体装置１ｈを介して、当該電圧は、電圧を変換する機能を備えた回路６に供給されて電池セルに供給できる電圧へ変換される。しかる後、電池セルに供給できる電圧で、電池保護機能付き電池セルを備えた回路６へ充電電流が供給される。
　なお、実施の形態８において、パワーマネージメントシステム２００は、パワーマネージメント回路５１が、制御部７を備えるとして説明したが、パワーマネージメントシステム２００は、必ずしも、パワーマネージメント回路５１が、制御部７を備える構成に限定される必要はない。
　パワーマネージメントシステム２００は、例えば、パワーマネージメント回路５１の外部において、制御部７を備える構成であってもよい。
　（実施の形態９）
　以下、実施の形態９に係るパワーマネージメントシステムについて説明する。
　図４６は、実施の形態９に係るパワーマネージメントシステム２００ａの構成の一例を示す回路図である。
　図４６に示すように、パワーマネージメントシステム２００ａは、パワーマネージメント回路５１ａと、電源回路８ｅとを備える。
　また、パワーマネージメント回路５１ａは、第１の半導体装置１ｉと、Ｙ（Ｙは２以上の整数）個の回路６ａ（図４６中の回路６ａａ～回路６ａｄ）が対応）と、制御部７ａと、ＤＣ／ＤＣ回路９０と、端子７１ｉとを備える。
　ＤＣ／ＤＣ回路９０は、電源回路８ｅの出力電圧を、Ｙ個の回路６ａが利用する電圧に変換する。
　制御部７ａは、第１の半導体装置１ｉを制御して、ＤＣ／ＤＣ回路９０と、Ｙ個の回路６との接続状態を制御する。
　第１の半導体装置１ｉは、実施の形態１においてその詳細を説明した半導体装置１であって、１＋Ｙ個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、制御部７ａにより制御される。
　端子７１ｉは、ＤＣ／ＤＣ回路９０の一方の端子（電圧入力端子）に接続される。
　ＤＣ／ＤＣ回路９０の他方の端子（電圧出力端子）は、第１の半導体装置１ｉが備える１＋Ｙ個の縦型ＭＯＳトランジスタのうちの１個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
　Ｙ個の回路６ａは、それぞれ、第１の半導体装置１ｉが備える１＋Ｙ個の縦型ＭＯＳトランジスタのうちの上記１個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。実施の形態９において、第１の半導体装置１ｉが備える１＋Ｙ個の縦型ＭＯＳトランジスタのうちの上記Ｙ個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれは、Ｙ個の回路６ａのそれぞれの電源端子に接続するとして説明する。
　Ｙ個の回路６ａは、例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路、Ｗｉ－Ｆｉ（登録商標）回路、ＬｉＤＡＲ回路等の、他の回路とは電源分離されている回路である。
　電源回路８ｅは、端子７１ｉに接続され、端子７１ｉに電圧を出力する。
　上記構成のパワーマネージメントシステム２００ａは、ＤＣ／ＤＣ回路９０により変換された電圧を、Ｙ個の回路６ａのうち、電圧を供給する必要がある回路６ａに限定して供給することができる。
　これにより、Ｙ個の回路６ａによる電力の消費を抑制することができる。
（補足）
　以上、本開示の一態様に係る半導体装置、電池保護回路、および、パワーマネージメント回路について、実施の形態１～実施の形態９に基づいて説明したが、本開示は、これら実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形をこれら実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
　本開示は、半導体装置、電池保護回路、および、パワーマネージメント回路等に広く利用可能である。
　１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｅａ、１ｅｂ、１ｆａ、１ｇａ、１ｇｂ、１ｈ、１ｉ　半導体装置
　２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ　端子接続縦型ＭＯＳトランジスタ
　５、５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｃａ、５ｃｂ、５ｃｃ、５ｄａ、５ｄｂ、５ｄｃ　電池セル
　６、６ａ、６ｂ、６ｃ、６ｄ、６ａａ、６ａｂ、６ａｃ、６ａｄ　回路
　７、７ａ　制御部
　８、８ａ、８ｂ、８ｃ、８ｄ　外部回路
　８ｅ　電源回路
　９　半導体スイッチ装置
　１０　トランジスタ（第１の縦型ＭＯＳトランジスタ）
　１１　第１のソース電極
　１２、１３、２２、２３、８２、８３　部分
　１４　第１のソース領域
　１５　第１のゲート導体
　１６　第１のゲート絶縁膜
　１８　第１のボディ領域
　１９　第１のゲート電極
　２０　トランジスタ（第２の縦型ＭＯＳトランジスタ）
　２１　第２のソース電極
　２４　第２のソース領域
　２５　第２のゲート導体
　２６　第２のゲート絶縁膜
　２８　第２のボディ領域
　２９　第２のゲート電極
　３０　金属層
　３１　第３のソース電極
　３２　半導体基板
　３３　低濃度不純物層
　３４　酸化膜
　３５　保護層
　３７　トランジスタ（第３の縦型ＭＯＳトランジスタ）
　３８　高濃度不純物層
　３９　第３のゲート電極
　４０　半導体層
　５０、５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ、５０ｆ、５０ｇ、５０ｃａ、５０ｄａ　電池保護回路
　５１、５１ａ　パワーマネージメント回路
　６０、６０ｃ、６０ｄ　充放電制御ＩＣ
　６０ａ　充電制御ＩＣ
　６０ｂ　放電制御ＩＣ
　６１、６１ｃ、６１ｄ、７１、７１ｆ、７１ｇ　第１の端子
　６２、６２ｃ、６２ｄ、７２、７２ｆ、７２ｇ　第２の端子
　６３ｃ、６３ｄ、７３、７３ｆ、７３ｇ　第３の端子
　７０ｅａ、７０ｅｂ、７０ｆａ、７０ｆｂ、７０ｇａ、７０ｇｂ　保護ＩＣ
　７１ｈ、７１ｉ　端子
　７４、７４ｆ、７４ｇ　第４の端子
　７５　第５の端子
　７６　第６の端子
　８０、８０ｆ、８０ｇ　パワーマネージメント回路
　８１　ドレイン電極
　９０　ＤＣ／ＤＣ回路
　１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ　電池保護システム
　１１１、１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ　第１のソースパッド
　１１９　第１のゲートパッド（ゲートパッド）
　１２１、１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅ　第２のソースパッド
　１２９　第２のゲートパッド（ゲートパッド）
　１３１、１３１ａ、１３１ｂ　第３のソースパッド
　１３９　第３のゲートパッド（ゲートパッド）
　１４１　ドレインパッド
　２００、２００ａ　パワーマネージメントシステム
　３００　共通端子
　Ａ１、Ａ２、Ａ３、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５　領域

Claims (24)

  1. 　フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    　半導体層と、
    　前記半導体層内に形成されたＮ（Ｎは３以上の整数）個の縦型ＭＯＳトランジスタと、を備え、
    　前記Ｎ個の縦型ＭＯＳトランジスタのそれぞれは、前記半導体層の上面に、当該縦型ＭＯＳトランジスタのゲート電極に電気的に接続されたゲートパッドと、当該縦型ＭＯＳトランジスタのソース電極に電気的に接続された１以上のソースパッドと、を有し、
    　前記半導体層は、半導体基板を有し、
    　前記半導体基板は、前記Ｎ個の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、
    　前記半導体層の平面視における、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの面積は、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きい
    　半導体装置。
  2. 　前記半導体層の平面視における、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの面積は、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流の２乗に比例する
    　請求項１に記載の半導体装置。
  3. 　前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの、最大仕様電流を流す際の導通抵抗は、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流の２乗に反比例する
    　請求項１または請求項２に記載の半導体装置。
  4. 　前記Ｎ個の縦型ＭＯＳトランジスタのうちの１個は、最大仕様電流が、前記Ｎ個の縦型ＭＯＳトランジスタのうちのＫ（Ｋは、２以上Ｎ－１以下の整数）個の縦型ＭＯＳトランジスタの最大仕様電流の和と等しい特定縦型ＭＯＳトランジスタである
    　請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 　前記Ｎ個の縦型ＭＯＳトランジスタのうちの少なくとも１個は、有する前記１以上のソースパッドが１のソースパッドである特定縦型ＭＯＳトランジスタであり、
    　前記半導体層の平面視において、前記少なくとも１個の特定縦型ＭＯＳトランジスタそれぞれが有する前記ゲートパッドおよび前記１のソースパッドは、正円形であり、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれが有する前記ゲートパッドおよび前記１以上のソースパッドの中に、前記少なくとも１個の特定縦型ＭＯＳトランジスタそれぞれが有する前記ゲートパッドおよび前記１のソースパッドよりも有意に面積が小さいゲートパッドおよびソースパッドが存在しない
    　請求項１から請求項３のいずれか１項に記載の半導体装置。
  6. 　前記半導体装置は、前記半導体層の平面視において矩形であり、
    　前記Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる１以上の電流経路それぞれにおける、当該電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接する
    　請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　前記半導体装置は、前記半導体層の平面視において長方形であり、
    　前記半導体層の平面視において、前記１以上の電流経路それぞれにおける、前記第１の出入口縦型ＭＯＳトランジスタと前記第２の出入口縦型ＭＯＳトランジスタとの境界線は、前記半導体装置の長辺に平行である
    　請求項６に記載の半導体装置。
  8. 　前記半導体層の平面視において、前記１以上の電流経路それぞれにおける、前記第１の出入口縦型ＭＯＳトランジスタと前記第２の出入口縦型ＭＯＳトランジスタとの境界線は、前記半導体装置の４つの辺のいずれに対しても平行でない
    　請求項６に記載の半導体装置。
  9. 　前記半導体層の平面視において、前記１以上の電流経路それぞれにおける、前記第１の出入口縦型ＭＯＳトランジスタと前記第２の出入口縦型ＭＯＳトランジスタとの境界線は、前記半導体装置の４つの辺のうちの、第１の辺に平行な線分と、前記第１の辺に直交する第２の辺に平行な線分とが交互に接続されてなる
    　請求項６に記載の半導体装置。
  10. 　前記Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第１の電流経路における、当該第１の電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、
    　前記Ｎ個の縦型ＭＯＳトランジスタのうち、前記仕様により定まる第２の電流経路における、当該第２の電流経路の入口または出口に位置する前記第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第３の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、
    　前記Ｎ個の縦型ＭＯＳトランジスタのうち、前記仕様により定まる第３の電流経路における、当該第３の電流経路の入口または出口に位置する前記第２の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する前記第３の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、
    　前記第３の出入口縦型ＭＯＳトランジスタの前記ゲートパッドは、前記第１の出入口縦型ＭＯＳトランジスタと前記第２の出入口縦型ＭＯＳトランジスタとの境界線の延長線上に位置する
    　請求項１から請求項５のいずれか１項に記載の半導体装置。
  11. 　前記Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第１の電流経路における、当該第１の電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、
    　前記Ｎ個の縦型ＭＯＳトランジスタのうち、前記仕様により定まる第２の電流経路における、当該第２の電流経路の入口または出口に位置する前記第２の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第３の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、
    　前記第１の出入口縦型ＭＯＳトランジスタと前記第３の出入口縦型ＭＯＳトランジスタとにより定まる電流経路は、前記仕様により定まる電流経路のいずれにも該当せず、
    　前記第１の出入口縦型ＭＯＳトランジスタと前記第３の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、
    　前記第３の出入口縦型ＭＯＳトランジスタの前記ゲートパッドは、前記第２の出入口縦型ＭＯＳトランジスタと前記第３の出入口縦型ＭＯＳトランジスタとの境界線よりも、前記第１の出入口縦型ＭＯＳトランジスタと前記第３の出入口縦型ＭＯＳトランジスタとの境界線の近傍に位置する
    　請求項１から請求項５のいずれか１項に記載の半導体装置。
  12. 　さらに、前記半導体層の上面に、前記半導体基板に電気的に接続されたドレインパッドを備える
    　請求項１から請求項１１のいずれか１項に記載の半導体装置。
  13. 　請求項１に記載の半導体装置と、
    　前記半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの１個の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッドと接続された第１の端子と、
    　正極と負極とのうちの一方の第１の極が、前記半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの、前記端子接続縦型ＭＯＳトランジスタを除くＮ－１個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＮ－１個の電池セルと、を備え、
    　前記Ｎ－１個の電池セルにおける前記第１の極の極性は同じである
    　電池保護回路。
  14. 　請求項１に記載の第１の半導体装置と、
    　請求項１に記載の第２の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個である第２の半導体装置と、
    　互いに直列接続されたＮ－１個の電池セルと、
    　前記第１の半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの１個の第１の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッド、および、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうちの１個の第２の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッドと接続された第１の端子と、
    　前記Ｎ－１個の電池セルの負極と接続された第２の端子と、
    　前記Ｎ－１個の電池セルのうち、前記直列接続における正極側端部に位置する電池セルの正極と接続された第３の端子と、を備え、
    　前記Ｎ－１個の電池セルそれぞれの正極は、前記第１の半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの、前記第１の端子接続縦型ＭＯＳトランジスタを除くＮ－１個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続され、
    　前記Ｎ－１個の電池セルのうち、前記直列接続における負極側端部に位置する第１の電池セルの正極と、前記直列接続において前記第１の電池セルの隣に位置する第２の電池セルの負極とのそれぞれは、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうちの、前記第２の端子接続縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続され、
    　前記第１の電池セルと前記第２の電池セルとは、前記第２の半導体装置を介して直列接続される
    　電池保護回路。
  15. 　請求項１に記載の第１の半導体装置と、
    　請求項１に記載の第２の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個である第２の半導体装置と、
    　互いに直列接続されたＮ個の電池セルと、
    　前記第１の半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの１個の第１の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッド、および、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうちの１個の第２の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッドと接続された第１の端子と、
    　前記Ｎ個の電池セルの負極と接続された第２の端子と、
    　前記Ｎ個の電池セルのうち、前記直列接続における正極側端部に位置する電池セルの正極と接続された第３の端子と、を備え、
    　前記Ｎ個の電池セルのうちの、前記直列接続における負極側端部に位置する第１の電池セルを除くＮ－１個の電池セルそれぞれの正極は、前記第１の半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの、前記第１の端子接続縦型ＭＯＳトランジスタを除くＮ－１個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続され、
    　前記Ｎ個の電池セルのうち、前記直列接続における負極側端部に位置する第１の電池セルの正極と、前記Ｎ個の電池セルのうち、前記直列接続において前記第１の電池セルの隣に位置する第２の電池セルの負極とのそれぞれは、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうちの、前記第２の端子接続縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続され、
    　前記第１の電池セルと前記第２の電池セルとは、前記第２の半導体装置を介して直列接続される
    　電池保護回路。
  16. 　請求項５に記載の第１の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個であり、備える特定縦型ＭＯＳトランジスタの数が１個である第１の半導体装置と、
    　請求項５に記載の第２の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個であり、備える特定縦型ＭＯＳトランジスタの数が１個である第２の半導体装置と、
    　前記第１の半導体装置が備える前記１個の特定縦型ＭＯＳトランジスタの１のソースパッドと接続された第１の端子と、
    　前記第１の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうち、前記１個の特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続された、第２の端子および第３の端子と、
    　前記第２の半導体装置が備える前記１個の特定縦型ＭＯＳトランジスタの１のソースパッドと接続された第４の端子と、
    　前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうち、前記１個の特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続された、第５の端子および第６の端子と、を備え、
    　前記第３の端子は、１以上の電池セルの正極と接続するための端子であり、
    　前記第６の端子は、前記１以上の電池セルの負極と接続するための端子であり、
    　前記第１の端子と前記第２の端子と前記第４の端子と前記第５の端子とは、パワーマネージメント回路に接続するための端子であり、
    　前記パワーマネージメント回路は、前記第２の端子と前記第５の端子とを通して、充電時には前記１以上の電池セルに充電電流を流し、放電時には前記１以上の電池セルから放電電流を受け取る
    　電池保護回路。
  17. 　請求項５に記載の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個であり、備える特定縦型ＭＯＳトランジスタの数が１個である半導体装置と、
    　前記半導体装置が備える前記１個の特定縦型ＭＯＳトランジスタの１のソースパッド、および、前記半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうち、前記１個の特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの一方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続された第１の端子と、
    　前記半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうち、前記１個の特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの他方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続された第２の端子と、
    　第３の端子と、
    　第４の端子と、を備え、
    　前記第１の端子は、１以上の電池セルの正極と接続するための端子であり、
    　前記第３の端子は、前記１以上の電池セルの負極と接続するための端子であり、
    　前記第２の端子と前記第４の端子とは、パワーマネージメント回路に接続するための端子であり、
    　前記パワーマネージメント回路は、前記第２の端子と前記第４の端子とを通して、充電時には前記１以上の電池セルに充電電流を流し、放電時には前記１以上の電池セルから放電電流を受け取る
    　電池保護回路。
  18. 　請求項１に記載の第１の半導体装置であって、備える縦型ＭＯＳトランジスタの数がＸ（Ｘは１以上の整数）＋Ｙ（Ｙは２以上の整数）個である第１の半導体装置と、
    　請求項１に記載の第２の半導体装置であって、備える縦型ＭＯＳトランジスタの数が１＋Ｙ個である第２の半導体装置と、
    　前記第１の半導体装置が備えるＸ＋Ｙ個のうちのＸ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＸ個の第１の端子と、
    　前記第１の半導体装置が備えるＸ＋Ｙ個のうちの前記Ｘ個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＹ個の第２の端子と、
    　前記第２の半導体装置が備える１＋Ｙ個のうちの１個の縦型ＭＯＳトランジスタの前記１以上のソースパッドと接続された第３の端子と、
    　前記第２の半導体装置が備える１＋Ｙ個のうちの、前記１個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＹ個の第４の端子と、を備え、
    　前記Ｘ個の第１の端子は、Ｘ個の電池セルの正極のそれぞれと接続するための端子であり、
    　前記第３の端子は、前記Ｘ個の電池セルの負極と接続するための端子であり、
    　前記Ｙ個の第２の端子と前記Ｙ個の第４の端子とは、Ｙ個のパワーマネージメント回路のそれぞれと接続するための端子であり、
    　前記Ｙ個のパワーマネージメント回路のそれぞれは、前記Ｙ個の第２の端子のうちの１個と前記Ｙ個の第４の端子のうちの１個とを通して、充電時には前記Ｘ個の電池セルのうちの少なくとも１個の電池セルに充電電流を流し、放電時には前記少なくとも１個の電池セルから放電電流を受け取る
    　電池保護回路。
  19. 　請求項１に記載の半導体装置であって、備える縦型ＭＯＳトランジスタの数がＸ（Ｘは１以上の整数）＋Ｙ（Ｙは２以上の整数）個である半導体装置と、
    　前記半導体装置が備えるＸ＋Ｙ個のうちのＸ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＸ個の端子と、
    　前記半導体装置が備えるＸ＋Ｙ個のうちの、前記Ｘ個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＹ個の回路と、を備え、
    　前記Ｘ個の端子のそれぞれは、Ｘ個の外部回路それぞれに接続されるための端子であり、
    　前記Ｙ個の回路のそれぞれは、互いに電源分離されている
    　パワーマネージメント回路。
  20. 　フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    　半導体層と、
    　前記半導体層内に形成されたＮ（Ｎは３以上の整数）個の縦型トランジスタと、を備え、
    　前記Ｎ個の縦型トランジスタのそれぞれは、前記半導体層の上面に、当該縦型トランジスタの導通を制御する制御電極に電気的に接続された制御パッドと、当該縦型トランジスタが、外部から電流を流入する、または外部へ電流を流出する外部接続電極に電気的に接続された１以上の外部接続パッドと、を有し、
    　前記半導体層は、半導体基板を有し、
    　前記半導体基板の、前記Ｎ個の縦型トランジスタが形成された一方の主面と背向する、他方の主面側に、前記Ｎ個の縦型トランジスタに共通する共通電極を備え、
    　前記半導体層の平面視における、前記Ｎ個の縦型トランジスタそれぞれの面積は、前記Ｎ個の縦型トランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きい
    　半導体装置。
  21. 　前記半導体層の平面視における、前記Ｎ個の縦型トランジスタそれぞれの面積は、前記Ｎ個の縦型トランジスタそれぞれの最大仕様電流の２乗に比例する
    　請求項２０に記載の半導体装置。
  22. 　前記Ｎ個の縦型トランジスタそれぞれの、最大仕様電流を流す際の導通抵抗は、前記Ｎ個の縦型トランジスタそれぞれの最大仕様電流の２乗に反比例する
    　請求項２０または請求項２１に記載の半導体装置。
  23. 　前記半導体層の上面側に、前記共通電極に電気的に接続された共通端子を備える
    　請求項２０に記載の半導体装置。
  24. 　前記Ｎ個の縦型トランジスタのそれぞれが有する前記１以上の外部接続パッドのそれぞれは、前記Ｎ個の縦型トランジスタから外部へ電流が流出する外部出力端子であり、
    　前記共通端子は、前記Ｎ個の縦型トランジスタに外部から電流が流入する外部入力端子である
    　請求項２３に記載の半導体装置。
PCT/JP2022/014447 2021-03-29 2022-03-25 半導体装置、電池保護回路、および、パワーマネージメント回路 WO2022210367A1 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1020237018403A KR102606591B1 (ko) 2021-03-29 2022-03-25 반도체 장치, 전지 보호 회로, 및, 파워 매니지먼트 회로
KR1020237008853A KR102550988B1 (ko) 2021-03-29 2022-03-25 반도체 장치, 전지 보호 회로, 및, 파워 매니지먼트 회로
JP2022570609A JP7253674B2 (ja) 2021-03-29 2022-03-25 半導体装置、電池保護回路、および、パワーマネージメント回路
CN202310630382.5A CN116646351B (zh) 2021-03-29 2022-03-25 半导体装置、电池保护电路及电源管理电路
CN202280006532.9A CN116250076A (zh) 2021-03-29 2022-03-25 半导体装置、电池保护电路及电源管理电路
US18/181,332 US20230215940A1 (en) 2021-03-29 2023-03-09 Semiconductor device, battery protection circuit, and power management circuit
JP2023050578A JP7340713B2 (ja) 2021-03-29 2023-03-27 半導体装置
US18/330,053 US11894456B2 (en) 2021-03-29 2023-06-06 Semiconductor device, battery protection circuit, and power management circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202163167328P 2021-03-29 2021-03-29
US63/167,328 2021-03-29

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/181,332 Continuation US20230215940A1 (en) 2021-03-29 2023-03-09 Semiconductor device, battery protection circuit, and power management circuit

Publications (1)

Publication Number Publication Date
WO2022210367A1 true WO2022210367A1 (ja) 2022-10-06

Family

ID=83459061

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/014447 WO2022210367A1 (ja) 2021-03-29 2022-03-25 半導体装置、電池保護回路、および、パワーマネージメント回路

Country Status (6)

Country Link
US (2) US20230215940A1 (ja)
JP (2) JP7253674B2 (ja)
KR (2) KR102606591B1 (ja)
CN (2) CN116646351B (ja)
TW (1) TWI820648B (ja)
WO (1) WO2022210367A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116646351B (zh) * 2021-03-29 2024-02-09 新唐科技日本株式会社 半导体装置、电池保护电路及电源管理电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013247309A (ja) * 2012-05-29 2013-12-09 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
WO2020129786A1 (ja) * 2018-12-19 2020-06-25 パナソニックセミコンダクターソリューションズ株式会社 半導体装置

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07114279B2 (ja) 1988-01-06 1995-12-06 株式会社東芝 半導体装置
DE69433808T2 (de) * 1993-11-30 2005-06-09 Siliconix Inc., Santa Clara Vielfach-Spannungsversorgung und Verfahren zur Auswahl einer Spannungsquelle aus einer Vielzahl von Spannungsquellen
DE10260769A1 (de) * 2002-12-23 2004-07-15 Infineon Technologies Ag DRAM-Speicher mit vertikal angeordneten Auswahltransistoren
CN100492697C (zh) * 2003-08-22 2009-05-27 松下电器产业株式会社 纵型有机fet及其制造方法
US7884454B2 (en) * 2005-01-05 2011-02-08 Alpha & Omega Semiconductor, Ltd Use of discrete conductive layer in semiconductor device to re-route bonding wires for semiconductor device package
JP2006324320A (ja) * 2005-05-17 2006-11-30 Renesas Technology Corp 半導体装置
JP5113331B2 (ja) * 2005-12-16 2013-01-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2007201338A (ja) * 2006-01-30 2007-08-09 Sanyo Electric Co Ltd 半導体装置
JP5157164B2 (ja) * 2006-05-29 2013-03-06 富士電機株式会社 半導体装置、バッテリー保護回路およびバッテリーパック
US7700417B2 (en) * 2007-03-15 2010-04-20 Freescale Semiconductor, Inc. Methods for forming cascode current mirrors
JP4577425B2 (ja) * 2007-11-07 2010-11-10 株式会社デンソー 半導体装置
US8461669B2 (en) * 2010-09-20 2013-06-11 Monolithic Power Systems, Inc. Integrated power converter package with die stacking
JP2012175067A (ja) * 2011-02-24 2012-09-10 Sony Corp 撮像素子、製造方法、および電子機器
US9324625B2 (en) * 2012-05-31 2016-04-26 Infineon Technologies Ag Gated diode, battery charging assembly and generator assembly
JP6190204B2 (ja) * 2012-09-25 2017-08-30 エスアイアイ・セミコンダクタ株式会社 半導体装置
JP6063713B2 (ja) * 2012-11-08 2017-01-18 ルネサスエレクトロニクス株式会社 電池保護システム
JP6348703B2 (ja) 2013-11-12 2018-06-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
CN106415837B (zh) * 2013-11-28 2019-10-22 罗姆股份有限公司 半导体装置
DE102014106825B4 (de) * 2014-05-14 2019-06-27 Infineon Technologies Ag Halbleitervorrichtung
US10164447B2 (en) * 2015-02-26 2018-12-25 Renesas Electronics Corporation Semiconductor chip, semiconductor device and battery pack
JP6663927B2 (ja) * 2015-12-04 2020-03-13 ルネサスエレクトロニクス株式会社 半導体チップおよび半導体装置並びに電子装置
JP6795888B2 (ja) * 2016-01-06 2020-12-02 力智電子股▲フン▼有限公司ｕＰＩ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐ． 半導体装置及びそれを用いた携帯機器
JP6577916B2 (ja) * 2016-07-11 2019-09-18 ミツミ電機株式会社 保護ｉｃ
JP7042217B2 (ja) * 2016-12-27 2022-03-25 ヌヴォトンテクノロジージャパン株式会社 半導体装置
KR102331070B1 (ko) * 2017-02-03 2021-11-25 삼성에스디아이 주식회사 배터리 팩 및 배터리 팩의 충전 제어 방법
US11227925B2 (en) * 2017-04-14 2022-01-18 Ptek Technology Co., Ltd. Semiconductor device and charging system using the same
JPWO2019021099A1 (ja) * 2017-07-25 2020-08-06 株式会社半導体エネルギー研究所 蓄電システム、電子機器及び車両、並びに推定方法
JP6447946B1 (ja) * 2018-01-19 2019-01-09 パナソニックＩｐマネジメント株式会社 半導体装置および半導体モジュール
US10930748B2 (en) * 2018-06-19 2021-02-23 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
TWI737559B (zh) * 2018-06-19 2021-08-21 日商新唐科技日本股份有限公司 半導體裝置
JP6573189B1 (ja) * 2018-06-19 2019-09-11 パナソニックＩｐマネジメント株式会社 半導体装置
JP7101085B2 (ja) * 2018-08-30 2022-07-14 株式会社東芝 半導体装置及び半導体装置の製造方法
WO2020104890A1 (ja) * 2018-11-22 2020-05-28 株式会社半導体エネルギー研究所 半導体装置および電池パック
KR20210119462A (ko) * 2019-01-24 2021-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 동작 방법
JPWO2020174299A1 (ja) * 2019-02-25 2020-09-03
EP3836201A1 (en) * 2019-12-11 2021-06-16 Infineon Technologies Austria AG Semiconductor switch element and method of manufacturing the same
KR20220143061A (ko) * 2020-02-21 2022-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 축전 장치, 전지 제어 회로, 전자 부품, 차량, 및 전자 기기
CN116646351B (zh) * 2021-03-29 2024-02-09 新唐科技日本株式会社 半导体装置、电池保护电路及电源管理电路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013247309A (ja) * 2012-05-29 2013-12-09 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
WO2020129786A1 (ja) * 2018-12-19 2020-06-25 パナソニックセミコンダクターソリューションズ株式会社 半導体装置

Also Published As

Publication number Publication date
JPWO2022210367A1 (ja) 2022-10-06
KR20230044021A (ko) 2023-03-31
CN116646351A (zh) 2023-08-25
KR20230084602A (ko) 2023-06-13
US20230215940A1 (en) 2023-07-06
JP7340713B2 (ja) 2023-09-07
CN116646351B (zh) 2024-02-09
US20230317841A1 (en) 2023-10-05
KR102550988B1 (ko) 2023-07-04
TW202303924A (zh) 2023-01-16
TWI820648B (zh) 2023-11-01
KR102606591B1 (ko) 2023-11-29
JP7253674B2 (ja) 2023-04-06
CN116250076A (zh) 2023-06-09
JP2023084132A (ja) 2023-06-16
US11894456B2 (en) 2024-02-06

Similar Documents

Publication Publication Date Title
US10170919B2 (en) Battery protecting apparatus
US9899328B2 (en) Power semiconductor module
US8704269B2 (en) Die package
JPH0828464B2 (ja) 電力モジュール
JP7324603B2 (ja) 半導体装置
JP7253674B2 (ja) 半導体装置、電池保護回路、および、パワーマネージメント回路
KR100983959B1 (ko) 반도체 장치
TW201642424A (zh) 半導體晶片、半導體裝置及電池組
JP6701641B2 (ja) 半導体モジュール
CN106233454A (zh) 半导体装置及半导体模组
JP2000058820A (ja) パワー半導体素子及びパワーモジュール
JP6988518B2 (ja) 整流装置及び回転電機
US7034344B2 (en) Integrated semiconductor power device for multiple battery systems
WO2021079735A1 (ja) 半導体装置及びそれを用いた整流素子、オルタネータ
JP2014187080A (ja) 半導体素子、半導体装置及び複合モジュール
TW202410386A (zh) 半導體裝置
JP2020027878A (ja) 半導体装置
JP2017199811A (ja) 半導体モジュール
US20220157778A1 (en) Semiconductor circuit device
CN114079446A (zh) 开关装置及用于制造开关装置的方法
JP2013013179A (ja) ノイズ低減回路
JP2008258643A (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22780580

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022570609

Country of ref document: JP

Kind code of ref document: A

DPE1 Request for preliminary examination filed after expiration of 19th month from priority date (pct application filed from 20040101)
ENP Entry into the national phase

Ref document number: 20237008853

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22780580

Country of ref document: EP

Kind code of ref document: A1