JP6573189B1 - 半導体装置 - Google Patents

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Abstract

第１電極（１１）、第２電極（２１）、及び第１電極（１１）と第２電極（２１）との間の導通状態を制御する制御電極（５５）を有するトランジスタ素子（１００）と、複数の第１の抵抗素子（１１０）と、を有する半導体装置（１）であって、複数の第１の抵抗素子（１１０）の全ての一方の電極は、第２電極（２１）に電気的に接続され、複数の第１の抵抗素子（１１０）の全ての他方の電極がいずれかに接触接続された１以上の外部抵抗端子（３０）、第１電極（１１）に電気的に接続された外部第１端子（１０）、及び制御電極（５５）に電気的に接続された外部制御端子（４０）を有し、１以上の外部抵抗端子（３０）、外部第１端子（１０）、及び外部制御端子（４０）は、半導体装置（１）の表面に形成された外部接続端子であるフェースダウン実装チップサイズパッケージ型の半導体装置（１）。

Description

本開示は、半導体装置に関し、特には、ＣＳＰ（Chip Size Package）型の半導体装置に関する。
従来、１のトランジスタ素子と、放電時の電流を制限する１の抵抗素子とを有する放電制御用の半導体装置が知られている（例えば、特許文献１参照）。
国際公開第ＷＯ２０１５／１６６６５４号
上記従来の半導体装置では、放電電流制御用の抵抗素子が１つしかないので、半導体装置上における、放電制御時の発熱箇所は抵抗素子が配置されている局所領域のみとなる。この場合、その局所領域の温度が半導体装置の許容動作温度を上回って半導体装置が破壊することがある。また発生した熱を放熱する上でも、局所領域で発生した熱をその周辺領域へと伝熱することは容易ではないので、放熱効率は良くない。
そこで、本開示は、放電制御時における、抵抗素子の発熱最高温度を従来よりも低減し、また、放熱を従来よりも効率的にできる半導体装置を提供することを目的とする。
本開示に係る半導体装置は、第１電極、第２電極、及び前記第１電極と前記第２電極との間の導通状態を制御する制御電極を有するトランジスタ素子と、複数の第１の抵抗素子と、を有する半導体装置であって、前記複数の第１の抵抗素子の全ての一方の電極は、前記第２電極に電気的に接続され、前記複数の第１の抵抗素子の全ての他方の電極がいずれかに接触接続された１以上の外部抵抗端子、前記第１電極に電気的に接続された外部第１端子、及び前記制御電極に電気的に接続された外部制御端子を有し、前記１以上の外部抵抗端子、前記外部第１端子、及び前記外部制御端子は、前記半導体装置の表面に形成された外部接続端子であるフェースダウン実装チップサイズパッケージ型の半導体装置である。
この構成によれば、発熱源となる第１の抵抗素子を複数並列に有するので、放電制御時において、発熱箇所は複数の第１の抵抗素子が配置された位置に分散され、かつ各第１の抵抗素子における発熱最高温度は従来よりも低減することができる。よって、放電制御時の、半導体装置の破壊を回避しつつ、半導体装置の発熱を従来よりも効率的に放熱することが可能となる。
本開示に係る半導体装置によれば、放電制御時の、半導体装置の破壊を回避しつつ、半導体装置の発熱を従来よりも効率的に放熱することが可能となる。
図１は、実施の形態に係る半導体装置の外観図である。 図２は、実施の形態に係る半導体装置の回路図である。 図３は、実施の形態に係る半導体装置の上面透視図である。 図４は、実施の形態に係る半導体装置の断面図である。 図５は、実施の形態に係る半導体装置の上面透視図である。 図６は、実施の形態に係る半導体装置の回路図である。 図７は、実施の形態に係る半導体装置の断面図である。 図８は、実施の形態に係る半導体装置の断面図である。 図９は、実施の形態に係る半導体装置の断面図である。 図１０は、実施の形態に係る半導体装置の上面透視図である。 図１１は、実施の形態に係る半導体装置の断面図である。 図１２は、実施の形態に係る半導体装置の上面透視図である。 図１３は、実施の形態に係る半導体装置が実装されている様子を示す模式図である。 図１４Ａは、実施の形態に係る半導体装置の上面図である。 図１４Ｂは、実施の形態に係る半導体装置の上面図である。 図１５は、実施の形態に係る充放電回路を示す模式図である。 図１６は、実施の形態に係る半導体装置の温度シミュレーション結果を示す図である。 図１７は、実施の形態に係る半導体装置が所定の温度条件を満たすときの各辺の長さと体積との関係を示す図である。
以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
本開示において、「ＡとＢとが電気的に接続される」とは、ＡとＢとが、配線を介して直接的に接続される場合と、ＡとＢとが配線を介さずに直接的に接続される場合と、ＡとＢとが抵抗成分（抵抗素子、抵抗配線）を介して間接的に接続される場合と、を含む。
（実施の形態）
＜縦型ＭＯＳトランジスタを備える構成＞
以下、本実施の形態に係る半導体装置１の構成について説明する。半導体装置１は、１つの縦型ＭＯＳ（Metal Oxide Semiconductor）トランジスタと、複数の抵抗素子とを内蔵するＣＳＰチップであり、ＢＧＡ（Ball Grid Array）型の、ＬＧＡ（Land Grid Array）型、または他の型のＣＳＰチップであってもよい。
上記縦型ＭＯＳトランジスタは、パワートランジスタであり、いわゆる、トレンチＭＯＳ型ＦＥＴ（Field Effect Transistor）である。
図１は、半導体装置１の外観図である。
図１に示されるように、半導体装置１は、その表面に、外部第１端子１０と、外部第２端子２０と、外部抵抗端子３０Ａ〜３０Ｆ（以下、外部抵抗端子３０と記す場合がある）と、外部制御端子４０とを、外部接続端子として備える。半導体装置１は、フェースダウン実装されることで、上記外部接続端子が実装基板の実装面に接合される。
図２は、半導体装置１の回路図である。
図２に示されるように、半導体装置１は、上記外部接続端子に加えて、縦型ＭＯＳトランジスタであるトランジスタ素子１００と、第１の抵抗素子１１０Ａ〜１１０Ｆ（以下、第１の抵抗素子１１０と記す場合がある）と、ＥＳＤ保護用のツェナーダイオード１９０とを備え、トランジスタ素子１００には、ソースドレイン間に寄生素子としてボディダイオードＢＤが存在する。
第１の抵抗素子１１０の全ての一方の電極は、外部第２端子２０に電気的に接続される。第１の抵抗素子１１０の全ての他方の電極は、それぞれ、１対１に対応付けられた外部抵抗端子３０に電気的に接続され、かつ互いに電気的に短絡されてもよい。
図３は、半導体装置１の上面透視図であり、図４は、図３中のＡ１−Ａ２線における切断面を見た、半導体装置１の断面図である。
以下、図３、図４を用いて、半導体装置１の内部構成について説明する。
図４および図３に示されるように、半導体装置１は、半導体基板５１と、第１の低濃度不純物層５２と、高濃度不純物層５７と、絶縁層６１と、パッシベーション層６２と、金属層７１と、トランジスタ素子１００と、ドレイン外部電極２１と、抵抗電極３１と、第１の抵抗素子１１０と、メタル配線１２０〜１２３とを含んで構成される。
半導体基板５１は、第１導電型の不純物を含むシリコンからなり、例えば、Ｎ型のシリコン基板であってもよく、ここでは、第１導電型がＮ型、第２導電型がＰ型であるとする。
第１の低濃度不純物層５２は、半導体基板５１の上面（図４での上側主面）に接触して形成され、半導体基板５１の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。第１の低濃度不純物層５２は、例えば、エピタキシャル成長により半導体基板５１上に形成されてもよい。
高濃度不純物層５７は、半導体基板５１の上面に接触して形成され、第１の低濃度不純物層５２の第１導電型の不純物の濃度より高い濃度の第１導電型の不純物を含み、第１の低濃度不純物層５２のドレイン引き上げ領域１６０に形成される。高濃度不純物層５７は、ドレイン引き上げ領域１６０に、第１導電型の不純物を注入することで形成されてもよい。
なお、高濃度不純物層５７は半導体装置１において必須ではなく、この部分は第１の低濃度不純物層５２であっても良く、その場合は、第１導電型の不純物の追加注入工程が不要となり、半導体装置１を低コストで製造できる。
絶縁層６１は、第１の低濃度不純物層５２の上面に接触して形成される絶縁層であり、二酸化ケイ素であってもよく、ＣＶＤ（Chemical Vapor Deposition）法により形成されてもよい。
パッシベーション層６２は、半導体装置１の表面に形成される保護層であり、窒化ケイ素であってもよく、ＣＶＤ法により形成されてもよい。
金属層７１は、半導体基板５１の下面（図４での下側主面）に接触して形成され、金属材料で構成されている。
トランジスタ素子１００は、トランジスタ素子領域１５０に形成され、ソース電極として働く第１電極１１（以下、ソース電極と記す場合がある）と、ドレイン電極として働く半導体基板５１（以下、ドレイン電極と記す場合がある）と、第１電極１１（ソース電極）と半導体基板５１（ドレイン電極）との間の導通状態を制御する制御電極として働くゲート導体５５とを有する。
トランジスタ素子領域１５０の第１の低濃度不純物層５２には、第１導電型と異なる第２導電型の不純物を含むボディ領域５３が形成されている。ボディ領域５３には、第１導電型の不純物を含むソース領域５４、ゲート導体５５、及びゲート絶縁膜５６が形成されている。
第１電極１１は、ソース領域５４及びボディ領域５３に接触接続されており、その上面は、パッシベーション層６２の開口を通して、半導体装置１の表面に外部第１端子１０として露出している。
ドレイン外部電極２１は、高濃度不純物層５７に接触接続されており、その上面は、パッシベーション層６２の開口を通して、半導体装置１の表面に外部第２端子２０として露出している。
抵抗電極３１（３１Ａ〜３１Ｆ）は、第１の抵抗素子１１０（１１０Ａ〜１１０Ｆ）の他方の電極に接触接続され、その上面は、パッシベーション層６２の開口を通して、半導体装置１の表面に外部抵抗端子３０（３０Ａ〜３０Ｆ）として露出している。ここでは、抵抗電極３１と、第１の抵抗素子１１０と、外部抵抗端子３０とはそれぞれ複数あり、それぞれが１対１対応している。また、各抵抗電極３１同士は、メタル配線１２２を通して電気的に接続されていてもよい。
第３電極４１（図３参照）（以下、ゲート電極と記す場合がある）は、メタル配線１２１（図３参照）を通してゲート導体５５（図４参照）に電気的に接続されている。第３電極４１の上面は、パッシベーション層６２の開口を通して、半導体装置１の表面に外部制御端子４０として露出している。
第１の抵抗素子１１０は、絶縁層６１内に形成され、不純物が注入されたポリシリコンからなり、例えば、ＣＶＤ法により形成されてもよい。ポリシリコンのシート抵抗は、不純物の種類やドーズ量などにより定めることができる。
メタル配線１２０（１２０Ａ〜１２０Ｆ）のそれぞれは、絶縁層６１の上に形成され、ドレイン外部電極２１と第１の抵抗素子１１０（１１０Ａ〜１１０Ｆ）のそれぞれの一方の電極とを電気的に接続している。
ツェナーダイオード１９０は、図３において、ツェナーダイオード領域１７０として図示され、一方の電極がメタル配線１２３を通して第１電極１１に電気的に接続され、他方の電極が第３電極４１に電気的に接続されている。
第１電極１１、ドレイン外部電極２１、抵抗電極３１、第３電極４１、金属層７１およびメタル配線１２０〜１２３は、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
上述の半導体装置１は、第１導電型がＮ型、第２導電型がＰ型である構成であるが、本実施の形態に係る半導体装置はその構成に限定されず、第１導電型がＰ型、第２導電型がＮ型である構成であってもよい。その場合は、ソースドレイン間に寄生素子として存在するボディダイオードの順方向の向きは、半導体装置１のボディダイオードＢＤの順方向の向きと逆になる。また、第１導電型の不純物は、例えば、ヒ素、リンであってもよく、第２導電型の不純物は、例えばボロンであってもよい。
上述の半導体装置１は、複数の第１の抵抗素子１１０に対して、同数の複数の外部抵抗端子３０および同数の抵抗電極３１を備える構成である。本実施の形態に係る半導体装置は、この構成に限定されず、複数の第１の抵抗素子１１０に対して、１以上の外部抵抗端子３０および外部抵抗端子３０の数以下の抵抗電極３１があればよい。例えば、上述の半導体装置１（第１の抵抗素子１１０の数が６）の場合は、外部抵抗端子３０の数は１〜５、または７以上、抵抗電極３１の数は外部抵抗端子３０以下あればよい。この時、第１の抵抗素子１１０の他方の電極は、抵抗電極３１のいずれかに接触接続されていればよい。この他にも、後述する図５において、第１の抵抗素子５１０Ａ〜５１０Ｊ（以下抵抗素子５１０と記す場合がある）と、外部抵抗端子４３０Ａ〜４３０Ｅ（以下、外部抵抗端子４３０と記す場合がある）と、抵抗電極４３１Ａ〜４３０Ｃ（以下、抵抗電極４３１と記す場合がある）の数量関係が例示される。
上述の半導体装置１は、外部接続端子３０の形状は、半導体装置１の平面視において、円形であるが、本実施の形態に係る半導体装置は円形に限定されず、外部接続端子の形状は、長円形、多角形などでもよい。
半導体装置１は、上記構成により、ソース電極の電位に対してゲート電極の電位が閾値以上になり、トランジスタ素子１００が導通状態となった時に（以下、導通時と記す場合がある）、外部抵抗端子３０から外部第１端子１０へと導通電流を流すことができる。この導通電流の経路は、外部抵抗端子３０から外部第１端子１０へと順に、抵抗電極３１、第１の抵抗素子１１０、メタル配線１２０、ドレイン外部電極２１、高濃度不純物層５７、半導体基板５１、第１の低濃度不純物層５２、ボディ領域５３、ソース領域５４、第１電極１１を通る経路となる。この時、第１の抵抗素子１１０に流れる電流は、複数の第１の抵抗素子１１０のそれぞれに分流されるため、導通時における発熱箇所は、各第１の抵抗素子１１０が配置された位置に分散され、各第１の抵抗素子における発熱最高温度は、導通電流の分流度合いに応じて低くなる。従って、半導体装置１によると、導通時の発熱最高温度を低減し、また放熱を効率的に行うことができる。
また、第１の抵抗素子１１０とメタル配線１２０とが接触接続する領域、および第１の抵抗素子１１０と抵抗電極３１とが接触接続する領域をコンタクト１１１と称し、図３において、それぞれに対して共通のハンチングをかけて図示している。第１の抵抗素子１１０の他方の電極は、コンタクト１１１で抵抗電極３１に直接的に接触接続されているので、第１の抵抗素子１１０で生じる発熱を、金属材料で構成された抵抗電極３１から外部抵抗端子３０を通して、金属材料のみの導熱経路で実装基板に伝えることができる。従って、半導体装置１によると、導通時に生じる発熱を、効率的に放熱することができる。
各第１の抵抗素子１１０の全ての他方の電極は、半導体装置１内で互いに電気的に短絡されている。従って、半導体装置１によると、外部抵抗端子３０のうちの一部の外部抵抗端子３０が実装不具合などにより実装基板に対して接合オープン不良状態となった場合でも、外部第１端子１０と外部抵抗端子３０との間に設定された放電制御に必要な抵抗値が確保される。
各第１の抵抗素子１１０の抵抗値は、同一であることが望ましい。これにより、各第１の抵抗素子１１０で生じる発熱量が均等化され、各第１の抵抗素子における発熱最高温度を最低値に揃えることができる。従って、半導体装置１によると、導通時の発熱最高温度を低減し、また放熱を効率的に行うことができる。ここで、抵抗値が同一であるとは、製造工程における出来栄えのばらつきの範囲内において同一であることをいう。
各外部抵抗端子３０は、半導体装置１の平面視において、外部第２端子２０を中心に放射状に配置されている。ここで、放射状に配置されているとは、半導体装置１の平面視において、内側から外側に向かって、内側に外部第２端子２０、外側に外部抵抗端子３０が配置されている状態のことを言う。この場合、第１の抵抗素子１１０で生じる熱は、コンタクト１１１で接触接続された抵抗電極３１から外部抵抗端子３０を通して、実装基板のより広い面積領域へ分散放熱されるので、半導体装置１内の一部の箇所に熱がこもってしまうことが抑制される。従って、半導体装置１によると、導通時に生じる発熱を、効率的に放熱することができる。この他にも、後述する図５において、外部第２端子４２０と外部抵抗端子４３０Ａ〜４３０Ｅ（以下、外部抵抗端子４３０と記す場合がある）との配置位置関係が例示される。
なお、放射状に配置されている条件として、放射状配置対象物（ここでは、外部抵抗端子３０）の半数以上が、放射配置条件を満たしていればよく、以降の放射状配置記載に関しても、これと同じ満足条件が適用される。
各第１の抵抗素子１１０は、半導体装置１の平面視において、外部第２端子２０を中心に放射状に配置されている。これにより、第１の抵抗素子１１０の領域で生じる熱は、半導体装置１のより広い面積領域で発生することになり、半導体装置１内の一部の箇所に熱がこもってしまうことが抑制される。従って、半導体装置１によると、導通時に生じる発熱を従来より抑制し、また放熱を効率的に行うことができる。この他にも、後述する図５に図示される外部第２端子４２０と第１の抵抗素子５１０Ａ〜５１０Ｊ（以下抵抗素子５１０と記す場合がある）との配置位置関係に例示される。
半導体装置１の平面視において、少なくとも１つの外部抵抗端子３０と半導体装置１の外周辺との最短距離は、その外部抵抗端子３０を含む抵抗電極３１に接触接続された第１の抵抗素子１１０と半導体装置１の外周辺との最短距離以下であってもよい。これにより、半導体装置１内に熱がこもってしまうことが抑制される。従って、半導体装置１によると、導通時に生じる発熱を、効率的に放熱することができる。
半導体装置１の平面視において、少なくとも１つの外部抵抗端子３０の中心点と半導体装置１の外周辺との最短距離は、その外部抵抗端子３０を含む抵抗電極３１に接触接続された第１の抵抗素子１１０の中心点と半導体装置１の外周辺との最短距離以下であってもよい。これにより、半導体装置１内に熱がこもってしまうことが抑制される。従って、半導体装置１によると、導通時に生じる発熱を、効率的に放熱することができる。
外部第２端子２０は、半導体装置１の平面視において、他の外部接続端子よりも中央側に配置されている。（外部第２端子２０の四方が、他の外部接続端子であればよい。）半導体装置１が実装基板にリフロー実装される場合には、実装工程中の加熱によって半導体装置１のチップ反りが発生することがある。このチップ反りは、金属層７１を構成する金属の線膨張係数の方が、半導体基板５１や第１の低濃度不純物層５２等を構成するシリコンの線膨張係数よりも大きいために生じ、半導体装置１の中央側が実装基板から離れる方向への反りとなる。この結果、半導体装置１の中央側に配置された外部接続端子の方が、外周側に配置された外部接続端子よりも、実装基板との接合部分でのボイド不良が発生する可能性が高くなる。一方で、外部第２端子２０は、後述する図１５の応用回路例で示されるように、実際の応用回路で使用されないことがある。従って、外部第２端子２０が、半導体装置１の平面視において、他の外部接続端子よりも中央側に配置されることで、外部第２端子２０が応用回路で使用されない場合には、リフロー実装時に半導体装置１の中央側外部端子の接合部分でボイド不良が発生しても、応用回路としての実害を無くすることができる。この他にも、後述する図５に図示される、外部第２端子４２０と、外部第１端子４１０Ａ〜４１０Ｂ、外部制御端子４４０、及び、外部抵抗端子４３０との配置位置関係に例示される。
発熱源である、複数の第１の抵抗素子１１０が、それぞれ、独立の外部抵抗端子３０に１対１対応して隣接配置されるとすれば、半導体装置が備える、外部抵抗端子３０の数量と、外部第１端子１０と外部第２端子２０および外部制御端子４０（以下、これらの３つの外部接続端子を併せて、外部非抵抗端子と記す場合がある）の数量との関係で放熱性が決まると考えられる。つまり、実質的な分散発熱源である、外部抵抗端子３０の数量が多い方が、放熱効果が高いと言える。簡単に考察するために、外部接続端子は、半導体装置表面に行列状に配置されると仮定し、最少の外部接続端子構成として、２行２列の４端子の場合を検討する。この場合、後述の外部第２端子２０を備えない構成を適用し、外部抵抗端子３０の数を２、外部非抵抗端子数を２（外部第１端子１０と外部制御端子４０）とすれば整合できる。この場合は、外部抵抗端子３０は（隣接配置される第１の抵抗素子１１０も同時に）、半導体装置の平面視面積の約１／２の領域に配置されることになる。（半導体装置の平面視面積における領域面積を、占有する外部接続端子数比で考えた場合）従来の半導体装置では、外部接続端子数が４、放電電流制御用の抵抗素子が隣接配置された外部抵抗端子が１なので、この場合でも、導通時の発熱最高温度を低減し、また放熱を効率的に行うことができる。
また、上述の半導体装置１の場合は、外部接続端子数が９、外部抵抗端子３０の数が６なので、半導体装置１の平面視面積の約２／３の領域に外部抵抗端子３０が配置されており、さらに導通時の発熱最高温度を低減し、また放熱をさらに効率的に行うことができる。
＜第１の抵抗素子と外部抵抗端子とが１対１に対応していない構成＞
図５は、本実施の形態に係る半導体装置１Ｅの上面透視図であり、図６は、半導体装置１Ｅの回路図である。
以下では、半導体装置１Ｅについて、半導体装置１と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置１との相違点を中心に説明する。
図５及び図６において、外部第１端子４１０Ａ〜４１０Ｂ、外部第２端子４２０、外部制御端子４３０、外部抵抗端子４４０は、それぞれ、半導体装置１の、外部第１端子１０、外部第２端子２０、外部抵抗端子３０、外部制御端子４０と、その形状を除いて同様の外部接続端子である。
各外部抵抗端子４３０は、半導体装置１Ｅの平面視において、外部第２端子４２０を中心に放射状に配置されている。
各第１の抵抗素子５１０は、半導体装置１の、第１の抵抗素子１１０と同様の抵抗素子であり、半導体装置１Ｅの平面視において、外部第２端子４２０を中心に放射状に配置されている。
外部第２端子４２０は、半導体装置１Ｅの平面視において、他の外部接続端子よりも半導体装置１Ｅの中央側に配置されている。
第１電極４１１Ａ〜４１１Ｂ、ドレイン外部電極４２１、抵抗電極４３１Ａ〜４３１Ｃ、第３電極４４１は、それぞれ、半導体装置１の、第１電極１１、ドレイン外部電極２１、抵抗電極３１、第３電極４１と、その形状を除いて同様の電極である。
トランジスタ素子領域５５０、ドレイン引き上げ領域５６０、ツェナーダイオード領域５７０は、それぞれ、半導体装置１の、トランジスタ素子領域１５０、ドレイン引き上げ領域１６０、ツェナーダイオード領域１７０と同様の領域である。
メタル配線５２０Ａ〜５２０Ｂ、５２１、５２２、５２３は、それぞれ、半導体装置１のメタル配線１２０、１２１、１２２、１２３と同様の配線であり、コンタクト５１１は、半導体装置１のコンタクト１１１と同様のコンタクトである。
半導体装置１Ｅは、図６に示されるように、第１の抵抗素子５１０と外部抵抗端子４３０と抵抗電極４３１とのそれぞれが１対１に対応していない、第１の抵抗素子５１０の数が１０、外部抵抗端子４３０の数が５、抵抗電極４３１の数が３の例である。具体的には、第１の抵抗素子５１０Ａと外部抵抗端子４３０Ａとが、第１の抵抗素子５１０Ｂ〜５１０Ｄと外部抵抗端子４３０Ｂとが、第１の抵抗素子５１０Ｅ〜５１０Ｆと外部抵抗端子４３０Ｃとが、第１の抵抗素子５１０Ｇと外部抵抗端子４３０Ｄとが、第１の抵抗素子５１０Ｈ〜５１０Ｊと外部抵抗端子４３０Ｅとが、対応している。また、第１の抵抗素子５１０と抵抗電極４３１との関係は、抵抗電極４３１Ａと第１の抵抗素子５１０Ａ〜５１０Ｄとが、抵抗電極４３１Ｂと第１の抵抗素子５１０Ｅ〜５１０Ｆとが、抵抗電極４３１Ｃと第１の抵抗素子５１０Ｇ〜５１０Ｊとが、コンタクト５１１で接触接続されている。
上述の半導体装置１Ｅの構成においても、半導体装置１と同様に、導通時の発熱最高温度を低減し、また放熱を効率的に行うことができる。
さらに、外部抵抗端子４３０Ｂ、４３０Ｃ及び４３０Ｅの平面視形状が長円型状なので、円形状の場合と比較して端子面積が大きく、より効率的に放熱することができる。
＜横型ＭＯＳトランジスタを備える構成＞
上述の半導体装置１は、縦型ＭＯＳトランジスタであるトランジスタ素子１００を備える構成であるが、本実施の形態に係る半導体装置は、トランジスタ素子が縦型ＭＯＳトランジスタである構成に限定されない。
図７は、本実施の形態に係る半導体装置１Ａの断面図である。
半導体装置１Ａは、半導体装置１から、縦型ＭＯＳトランジスタであるトランジスタ素子１００が、横型ＭＯＳトランジスタであるトランジスタ素子１００Ａに変更されて構成される。
以下では、半導体装置１と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置１との相違点を中心に説明する。
半導体装置１Ａの外観は、図１に図示される半導体装置１と同様の外観である。また、半導体装置１Ａは、図３に図示される半導体装置１と同様の位置に、外部第１端子１０と、外部第２端子２０と、外部抵抗端子３０と、外部制御端子４０と、第１の抵抗素子１１０と、ＥＳＤ保護用のツェナーダイオード１９０とを備える。
図７に示されるように、半導体装置１Ａは、半導体基板８１と、絶縁層６１と、パッシベーション層６２と、金属層７１と、トランジスタ素子１００Ａと、抵抗電極３１と、第１の抵抗素子１１０と、メタル配線１２０とを含んで構成される。
半導体基板８１は、第２導電型の不純物を含み、シリコンからなり、例えば、Ｐ型のシリコン基板であってもよく、ここでは、第１導電型がＮ型、第２導電型がＰ型であるとする。
トランジスタ素子１００Ａは、第１電極１１と、ドレイン外部電極２１と、ゲート導体８４と、ソース内部電極８２と、ドレイン内部電極８３とを有する。
ソース内部電極８２は、半導体基板８１の内部に形成される第１導電型の拡散層であり、第１電極１１に接触接続され、例えば、半導体基板８１の一部の領域に、第１導電型の不純物を注入することで形成されてもよい。
ドレイン内部電極８３は、半導体基板８１の内部に形成される第１導電型の拡散層であり、ドレイン外部電極２１に接触接続され、例えば、半導体基板８１の一部の領域に、第１導電型の不純物を注入することで形成されてもよい。
ゲート導体８４は、半導体基板８１の上の薄膜状の絶縁層６１の上面に接し、半導体装置１Ａの平面視におけるソース内部電極８２とドレイン内部電極８３との間に形成され、第１導電型の不純物が注入されたポリシリコンからなり、メタル配線１２１を通して第３電極４１（図３参照）に電気的に接続されている。ゲート導体８４は、半導体装置１のゲート導体５５と同様の制御電極である。
半導体装置１Ａは、上記構成により、半導体装置１と同様に、トランジスタ素子１００Ａが導通状態である場合に、外部抵抗端子３０から外部第１端子１０へと電流を流すことができる。この時の電流経路は、外部抵抗端子３０から外部第１端子１０へと順に、抵抗電極３１、第１の抵抗素子１１０、メタル配線１２０、ドレイン外部電極２１、ドレイン内部電極８３、半導体基板８１、ソース内部電極８２、第１電極１１を通る経路となる。
上述の半導体装置１Ａは、第１導電型がＮ型、第２導電型がＰ型である構成であるが、本実施の形態に係る半導体装置はその構成に限定されず、第１導電型がＰ型、第２導電型がＮ型である構成であってもよい。
＜第２の抵抗素子を備える構成＞
上述の半導体装置１は、導通電流経路内に、第１の抵抗素子を備える構成であるが、本実施の形態に係る半導体装置は、さらに、第２の抵抗素子を備える構成であってもよい。
図８は、本実施の形態に係る、縦型ＭＯＳトランジスタ型の半導体装置１Ｆの断面図である。
以下では、半導体装置１Ｆについて、半導体装置１と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置１との相違点を中心に説明する。
図８に示されるように、半導体装置１Ｆは、半導体装置１の構成に対して、高濃度不純物層５７が第２の抵抗素子６１０に変更されて構成される。
第２の抵抗素子６１０は、半導体基板５１、または第１の低濃度不純物層５２の上に接触接続して形成され、半導体基板５１の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む第２の低濃度不純物層からなる。第２の抵抗素子６１０は、ドレイン外部電極２１の下方に、ドレイン外部電極２１と接触接続されて形成されるので、第２の抵抗素子６１０の追加設置による半導体装置１Ｆの面積増加がない。また、第２の抵抗素子６１０は、不純物を含むポリシリコンからなるとしてもよい。
半導体装置１Ｆの導通電流の経路は、外部抵抗端子３０から外部第１端子１０へと順に、抵抗電極３１、第１の抵抗素子１１０、メタル配線１２０、ドレイン外部電極２１、第２の抵抗素子６１０、半導体基板５１、第１の低濃度不純物層５２、ボディ領域５３、ソース領域５４、第１電極１１を通る経路となる。導通時における発熱箇所は、第１の抵抗素子１１０と第２の抵抗素子６１０の両方になるので、半導体装置１と比べて発熱箇所がさらに分散され、導通時の発熱最高温度をさらに低減し、また放熱をさらに効率的に行うことができる。
各第１の抵抗素子１１０の抵抗値は、同一であり、かつ第２の抵抗素子６１０の抵抗値を第１の抵抗素子１１０の数量倍した値であることが望ましい。これにより、各第１の抵抗素子１１０の抵抗値で生じる発熱量と、第２の抵抗素子６１０で生じる発熱量が均等化され、各第１の抵抗素子１１０及び第２の抵抗素子６１０における発熱最高温度を最低値に揃えることができる。
図９は、本実施の形態に係る、横型ＭＯＳトランジスタ型の半導体装置１Ｇの断面図である。
以下では、半導体装置１Ｇについて、半導体装置１Ａと同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置１Ａとの相違点を中心に説明する。
図９に示されるように、半導体装置１Ｇは、半導体装置１Ａの構成に対して、第２の抵抗素子７１０が追加されて構成される。
第２の抵抗素子７１０は、半導体基板８１の内部のドレイン内部電極８３とゲート導体８４の直下部との間に、ドレイン内部電極８３に接してソース内部電極８２側に形成され、ドレイン内部電極８３の第１導電型の不純物の濃度よりも低い濃度の第１導電型の不純物を含む低濃度不純物層からなる。
半導体装置１Ｇの導通電流の経路は、外部抵抗端子３０から外部第１端子１０へと順に、抵抗電極３１、第１の抵抗素子１１０、メタル配線１２０、ドレイン外部電極２１、ドレイン内部電極８３、第２の抵抗素子７１０、半導体基板８１、ソース内部電極８２、第１電極１１を通る経路となる。導通時における発熱箇所は、第１の抵抗素子１１０と第２の抵抗素子７１０の両方になるので、半導体装置１Ａと比べて発熱箇所がさらに分散され、導通時の発熱最高温度をさらに低減し、また放熱をさらに効率的に行うことができる。
各第１の抵抗素子１１０の抵抗値は、同一であり、かつ第２の抵抗素子７１０の抵抗値を第１の抵抗素子１１０の数量倍した値であることが望ましい。これにより、各第１の抵抗素子１１０の抵抗値で生じる発熱量と、第２の抵抗素子７１０で生じる発熱量が均等化され、各第１の抵抗素子１１０及び第２の抵抗素子７１０における発熱最高温度を最低値に揃えることができる。
上記構成の半導体装置１Ｇは、第２の抵抗素子７１０は、ドレイン内部電極８３に接してソース内部電極８２側に追加形成される構成であるが、ドレイン内部電極８３の位置に、ドレイン内部電極８３と置換されて構成されてもよい。
＜外部第２端子を備えない構成＞
上述の半導体装置１Ｆは、外部第２端子２０を備える構成であるが、本実施の形態に係る半導体装置は、外部第２端子２０を備える構成に限定されない。
図１０は、半導体装置１Ｈの上面透視図である。
以下では、半導体装置１Ｈについて、半導体装置１Ｆと同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置１Ｆとの相違点を中心に説明する。
図１０において、外部第１端子８１０、外部抵抗端子８３０Ａ〜８３０Ｇ（以下、外部抵抗端子８３０と記す場合がある）、外部制御端子８４０は、それぞれ、半導体装置１Ｆの、外部第１端子１０、外部抵抗端子３０、外部制御端子４０と同様の外部接続端子である。
第１電極８１１、抵抗電極８３１Ａ〜８３１Ｇ（以下抵抗電極８３１と記す場合がある）、第３電極８４１は、それぞれ、半導体装置１Ｆの、第１電極１１、抵抗電極３１、第３電極４１と同様の電極である。
トランジスタ素子領域９５０、ツェナーダイオード領域９７０は、それぞれ、半導体装置１Ｆの、トランジスタ素子領域１５０、ツェナーダイオード領域１７０と同様の領域である。
メタル配線９２１、９２２Ａ〜９２２Ｆ、９２３は、それぞれ、半導体装置１Ｆのメタル配線１２１、１２２、１２３と同様の配線である。
図１０に示されるように、半導体装置１Ｈは、半導体装置１Ｆから外部第２端子２０が無くなった分、外部抵抗端子８３０が１つ増えている。
図１１は、図１０中のＢ１−Ｂ２線における切断面を見た、半導体装置１Ｈの断面図である。
図１１に示されるように、半導体装置１Ｈは、半導体基板５１と、第１の低濃度不純物層５２と、絶縁層６１と、パッシベーション層６２と、金属層７１と、トランジスタ素子１００Ｃと、抵抗電極８３１（８３１Ａ〜８３１Ｇのうち、図１１では、８３１Ａ〜８３１Ｂのみ表示）と、第１の抵抗素子９１０（９１０Ａ〜９１０Ｇのうち、図１１では９１０Ａ〜９１０Ｂのみ表示）と、第２の抵抗素子９３０（９３０Ａ〜９３０Ｇのうち、図１１では、９３０Ａ〜９３０Ｂのみ表示）とを含んで構成される。
トランジスタ素子１００Ｃは、半導体装置１Ｆのトランジスタ素子１００から、第１電極１１が第１電極８１１に変更され、外部第１端子１０が外部第１端子８１０に変更されている点を除いて、トランジスタ素子１００と同様のトランジスタ素子である。
第１の抵抗素子９１０は、半導体装置１Ｆの第１の抵抗素子１１０と同様の、不純物が注入されたポリシリコンからなる抵抗素子である。
第２の抵抗素子９３０は、半導体装置１Ｆの第２の抵抗素子６１０と同様の、第２の低濃度不純物層からなる抵抗素子である。
半導体装置１Ｈは、抵抗電極８３１の下方に形成され、他方の電極が抵抗電極８３１に接触接続された、第１の抵抗素子９１０を備える。さらに、第１の抵抗素子９１０の下方に形成され、他方の電極が第１の抵抗素子９１０の一方の電極に接触接続され、一方の電極が半導体基板５１に接触接続された、第２の抵抗素子９３０を備える。
半導体装置１Ｈは、抵抗電極８３１と、第１の抵抗素子９１０と、第２の抵抗素子９３０とを、それぞれ７つずつ備え、それぞれの１つずつ同士が１対１対応している。
半導体装置１Ｈの導通電流の経路は、外部抵抗端子８３０から外部第１端子８１０へと順に、抵抗電極８３１、第１の抵抗素子９１０、第２の抵抗素子９３０、半導体基板５１、第１の低濃度不純物層５２、ボディ領域５３、ソース領域５４、第１電極８１１を通る経路となる。
上述したように、半導体装置１Ｈは、半導体装置１Ｆに対して、外部第２端子２０を備えない代わりに外部抵抗端子８３０を１つ多く備えるので、導通時の発熱最高温度をさらに低減し、また放熱をさらに効率的に行うことができる。さらにこの時、外部抵抗端子８３０を半導体装置１Ｈの平面視における四隅の位置全てに割り付ける構成が、分散放熱的に望ましい。さらにこの時、外部第１端子８１０は、他の外部接続端子よりも中央側に配置されることが、半導体装置１Ｈ内でバランス良く分散放熱をする上で望ましい。
上述の半導体装置１Ｈは、第１の抵抗素子９１０と１対１で対応付けられた複数の第２の抵抗素子９３０を備える構成であるが、本実施の形態に係る半導体装置は、第２の抵抗素子９３０は、第１の抵抗素子９１０と１対１で対応付けられたり、複数である構成に限定されず、１つの第２の抵抗素子９３０が複数の第１の抵抗素子９１０と対応付けられてもよく、また第２の抵抗素子９３０は１以上であればよく、第１の抵抗素子９１０の数と同数でなくてもよい。
また、本実施の形態に係る半導体装置は、第２の抵抗素子９３０は無くてもよく、第２の抵抗素子９３０の代わりに、半導体装置１Ｆの第１の低濃度不純物層５２であっても、半導体装置１の高濃度不純物層５７であってもよい。これらの場合でも、外部第２端子２０を備えず、外部抵抗端子８３０を１つ多く備えるので、導通時の発熱最高温度をさらに低減し、また放熱をさらに効率的に行うことができる。
＜抵抗電極、第１の抵抗素子のバリエーション＞
上述の半導体装置１、１Ａ、１Ｆ、および１Ｇは、外部抵抗端子３０および第１の抵抗素子１１０が、図３または図５に示される位置に配置された構成であるが、本実施の形態に係る半導体装置は、それらの構成に限定されない。
図１２は、本実施の形態に係る半導体装置１Ｂの上面透視図である。
以下では、半導体装置１と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置１との相違点を中心に説明する。
図１２において、外部第１端子２１０、外部第２端子２２０、外部抵抗端子２３０Ａ〜２３０Ｆ（以下、外部抵抗端子２３０と記す場合がある）、外部制御端子２４０は、それぞれ、半導体装置１の、外部第１端子１０、外部第２端子２０、外部抵抗端子３０、外部制御端子４０と同様の外部接続端子である。
第１の抵抗素子３１０Ａ〜３１０Ｌは、半導体装置１の第１の抵抗素子１１０と同様の抵抗素子である。
第１電極２１１、ドレイン外部電極２２１、抵抗電極２３１Ａ〜２３１Ｆ、第３電極２４１は、それぞれ、半導体装置１の、第１電極１１、ドレイン外部電極２１、抵抗電極３１、第３電極４１と同様の電極である。
トランジスタ素子領域３５０、ドレイン引き上げ領域３６０、ツェナーダイオード領域３７０は、それぞれ、半導体装置１の、トランジスタ素子領域１５０、ドレイン引き上げ領域１６０、ツェナーダイオード領域１７０と同様の領域である。
メタル配線３２０Ａ〜３２０Ｇ、３２１、３２２Ａ〜３２２Ｄ、３２３は、それぞれ、半導体装置１のメタル配線１２０、１２１、１２２、１２３と同様の配線であり、コンタクト３１１は、半導体装置１のコンタクト１１１と同様のコンタクトである。
図１２に示されるように、外部抵抗端子２３０は、半導体装置１Ｂの平面視面積の約２／３の領域からなる第１端子領域２８０に行列状に配置され、外部第１端子２１０と外部第２端子２２０および外部制御端子２４０（以下、これらの３つの外部接続端子をまとめて、外部非抵抗端子２と記す場合がある）は、半導体装置１Ｂの平面視面積の約１／３の領域からなる第２端子領域２９０に一列に配置されている。言い換えると、外部抵抗端子２３０が配置された端子列には外部非抵抗端子２は配置されず、外部非抵抗端子２が配置された端子列には外部抵抗端子２３０が配置されない。
図１３は、半導体装置１Ｂが、後述する図１５に示された充放電回路が実装される実装基板に、フェースダウン実装されている様子の一例を示す模式図である。
基板配線３００は、後述する図１５に示された充放電回路のハイサイド側の配線であって、ストレート型の配線パターンである。一般的に、大電流が流れる基板配線は、導通抵抗低減や電流集中回避のために、屈曲形状を避けた、ストレート型の配線パターンが望ましい。上述の半導体装置１Ｂは、第１端子領域２８０の端子列の向きと基板配線３００の配線方向とを合わせることで、全ての外部抵抗端子２３０を基板配線３００に接合できる。
図１４Ａ、図１４Ｂは、半導体装置１Ｂに対して、外部抵抗端子２３０の数量が増加した場合の、本実施の形態に係る半導体装置１Ｃ、１Ｄの上面図である。
半導体装置１Ｃ、１Ｄは、それぞれ、外部接続端子２３０の端子列数が６、８であり、平面視面積の約５／６、約７／８の領域からなる第１端子領域２８０Ａ、２８０Ｂに、１５個、２１個の外部抵抗端子２３０が行列状に配置され、平面視面積の約１／６、約１／８の領域からなる第２端子領域２９０Ａ、２９０Ｂに、外部非抵抗端子２が一列に配置されている。充放電回路の電池１０１０の容量が大きい場合は、半導体装置による放電電流が多くなるが、半導体装置の許容動作温度を越えないように、外部抵抗端子２３０の数量を増やして分散発熱度を大きくする必要がある。この時でも、上述の半導体装置１Ｃ、１Ｄは、第１端子領域２８０Ａ、２８０Ｂと第２端子領域２９０Ａ、２９０Ｂとが、半導体装置１Ｃ、１Ｄの一辺と平行に、半導体装置の平面視で２分割されるように配置されているので、ストレート型配線パターンの実装基板に実装できる。
また、第１端子領域と第２端子領域の配置位置関係は、半導体装置の一辺と平行に、半導体装置の平面視で２分割される関係でなくてもよい。例えば、複数の第１端子領域と１つの第２端子領域とで、半導体装置の一辺と平行に、半導体装置の平面視で数分割される関係でも良い。つまり、外部抵抗端子を含む端子列に他の外部端子が含まれない構成であれば、全ての外部抵抗端子を、ストレート型の配線パターンの実装基板に実装できる。
また、上述の半導体装置１Ｂでは、第１端子領域２８０には、外部抵抗端子２３０のみが配置されるとしたが、外部第２端子２２０が含まれても良い。この場合は、半導体装置１Ｂの外部接続端子の中で外部第２端子２２０が使用されない応用回路においては、実装基板への実装時に、外部第２端子２２０は実装基板へ接合しなければよい。
＜応用例＞
図１５は、スマートホンなどの電池の充放電回路であり、半導体装置１をこの充放電回路のハイサイド側に設置して、電池１０１０を瞬時的に放電させる放電回路として使用する場合を一応用例として示している。
半導体装置１は、制御ＩＣ１０２０から与えられる制御信号に応じて、トランジスタ素子１００を瞬時的に導通状態にして、電池１０１０を瞬時的に放電させる。放電後の電池１０１０の電圧の挙動を調べることで、電池１０１０の消耗度合などを推定できる。この瞬時放電時には、半導体装置１には、例えば１Ａ以上の比較的大きな電流が流れる。
発明者は、図１５に示される充放電回路を仮想して、半導体装置１をスマートホンのバッテリーモジュール基板の大きさ相当である３４ｍｍ×２．５ｍｍ×０．４ｍｍのガラスエポキシ基板に実装した状態として、半導体装置１を規定の消費電力条件で１００ｍｓの期間動作させた場合の、半導体装置１の温度推移シミュレーションを行った。具体的には、複数の半導体装置１の体積条件で、放電動作時の温度推移におけるピーク温度値を求めた。
図１６に、そのシミュレーション結果を示す。
図１６において、縦軸はピーク温度値Ｔｊｐ、横軸は体積Ｖであり、菱形記号は実装基板を１層金属基板、消費電力条件を６．１６Ｗとした場合の、丸記号は、実装基板を３層金属基板、消費電力条件を７．０４Ｗとした場合の、三角記号は、実装基板を３層金属基板、消費電力条件を９．０２Ｗとした場合の結果である。
この結果から、トランジスタ素子１００の導通動作開始時においては、半導体装置１で発生した熱は、実装基板への放熱よりも半導体装置１での蓄熱が支配的となるため、ピーク温度値Ｔｊｐは、体積Ｖに依存し、体積Ｖが大きい方が小さくなると考えられる。
また、この結果から、ピーク温度値Ｔｊｐを許容ジャンクション温度１５０℃以下に抑えるには、実装基板を１層金属基板、消費電力条件を６．１６Ｗとする場合は体積Ｖを２．２０ｍｍ３以上にすればよく、実装基板を３層金属基板、消費電力条件を７．０４Ｗとする場合は体積Ｖを１．９４ｍｍ３以上にすればよく、実装基板を３層金属基板、消費電力条件を９．０２Ｗとする場合は体積Ｖを３．０５ｍｍ３以上にすればよいという知見が得られる。
図１７は、上述の知見を用いて、ピーク温度値Ｔｊｐを許容ジャンクション温度１５０℃以下に抑える半導体装置１の構成条件を検討したもので、半導体装置１の平面視における一方の辺の長さをＸ、他方の辺の長さをＹ、半導体装置１の厚さをＺ、半導体装置１の体積をＶとして、ＸとＹとＺとＶとの関係を示した図である。
図１７から、Ｘが４．４ｍｍ、Ｙが２．０ｍｍの場合は、ピーク温度値Ｔｊｐを許容ジャンクション温度１５０℃以下に抑えるには、実装基板を１層金属基板、消費電力条件を６．１６Ｗとした場合には、半導体装置１の厚さを２５０μｍ以上にすればよく、実装基板を３層金属基板、消費電力条件を９．０２Ｗとした場合には、半導体装置１の厚さを３５０μｍ以上にすればよいという知見が得られる。
図１５に示されるように、上記構成の半導体装置１は、電池を放電する放電回路として利用できるが、本実施の形態に係る半導体装置は、それに限定されず、例えば、電池を充電する充電回路としても利用することもできる。この場合は、半導体装置１を、第１導電型をＰ型、第２導電型をＮ型として構成し、外部抵抗端子３０を、電池１０１０の陽極側ノードに接続し、外部第１端子１０に電池の陽極電圧よりも高い電圧を与えることで実現できる。
以上、本実施の形態に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、例示した異なる半導体装置おける構成要素を組み合わせて構築される形態も、本実施の形態の範囲内に含まれてもよい。
例えば、トランジスタ素子はＮＰＮ型やＰＮＰ型のバイポーラトランジスタでも良い。
本願発明に係る半導体装置は、電流経路の導通状態を制御する装置として広く利用できる。
１、１Ａ〜１Ｈ 半導体装置
１０、２１０、４１０Ａ、４１０Ｂ、８１０ 外部第１端子
１１、２１１、４１１Ａ、４１１Ｂ、８１１ 第１電極
２０、２２０、４２０ 外部第２端子
２１、２２１、４２１ ドレイン外部電極
３０、３０Ａ〜３０Ｆ、２３０、２３０Ａ〜２３０Ｆ、４３０、４３０Ａ〜４３０Ｅ、８３０、８３０Ａ〜８３０Ｇ 外部抵抗端子
３１、３１Ａ〜３１Ｆ、２３１Ａ〜２３１Ｆ、４３１Ａ〜４３１Ｃ、８３１、８３１Ａ〜８３１Ｇ 抵抗電極
４０、２４０、４４０、８４０ 外部制御端子
４１、２４１、４４１、８４１ 第３電極
５１、８１ 半導体基板
５２ 第１の低濃度不純物層
５３ ボディ領域
５４ ソース領域
５５、８４ ゲート導体
５６ ゲート絶縁膜
５７ 高濃度不純物層
６１ 絶縁層
６２ パッシベーション層
７１ 金属層
８２ ソース内部電極
８３ ドレイン内部電極
１００、１００Ａ〜１００Ｃ トランジスタ素子
１１０、１１０Ａ〜１１０Ｆ、３１０Ａ〜３１０Ｌ、５１０、５１０Ａ〜５１０Ｊ、９１０、９１０Ａ、９１０Ｂ 第１の抵抗素子
１１１、３１１、５１１ コンタクト
１２０、１２０Ａ〜１２０Ｆ、１２１、１２２、１２３、３２０Ａ〜３２０Ｇ、３２１、３２２Ａ〜３２２Ｄ、５２０Ａ、５２０Ｂ、５２１、５２２、５２３、９２１、９２２Ａ〜９２２Ｇ、９２３ メタル配線
１５０、３５０、５５０、９５０ トランジスタ素子領域
１６０、３６０、５６０ ドレイン引き上げ領域
１７０、３７０、５７０、９７０ ツェナーダイオード領域
１９０ ツェナーダイオード
２８０、２８０Ａ、２８０Ｂ 第１端子領域
２９０、２９０Ａ、２９０Ｂ 第２端子領域
３００ 基板配線
６１０、７１０、９３０、９３０Ａ、９３０Ｂ 第２の抵抗素子
１０１０ 電池
１０２０ 制御ＩＣ

Claims (22)

  1. 第１電極、第２電極、及び前記第１電極と前記第２電極との間の導通状態を制御する制御電極を有するトランジスタ素子と、複数の第１の抵抗素子と、を有する半導体装置であって、
    前記複数の第１の抵抗素子の全ての一方の電極は、前記第２電極に電気的に接続され、
    前記複数の第１の抵抗素子の全ての他方の電極がいずれかに接触接続された１以上の外部抵抗端子、前記第１電極に電気的に接続された外部第１端子、及び前記制御電極に電気的に接続された外部制御端子を有し、
    前記１以上の外部抵抗端子、前記外部第１端子、及び前記外部制御端子は、前記半導体装置の表面に形成された外部接続端子である
    フェースダウン実装チップサイズパッケージ型の半導体装置。
  2. 前記１以上の外部抵抗端子は、複数であり、前記半導体装置の平面視において、前記半導体装置の平面視面積の半分以上の領域に配置されている
    請求項１に記載の半導体装置。
  3. 前記複数の第１の抵抗素子の全ての他方の電極は、前記半導体装置内で互いに電気的に短絡されている
    請求項１に記載の半導体装置。
  4. 前記複数の第１の抵抗素子の抵抗値は、全て同一である
    請求項１に記載の半導体装置。
  5. 前記第２電極に電気的に接続され、前記半導体装置の表面に形成された外部第２端子を有し、
    前記１以上の外部抵抗端子は、複数であり、前記半導体装置の平面視において、前記外部第２端子を中心に放射状に配置されている
    請求項１に記載の半導体装置。
  6. 前記第２電極に電気的に接続され、前記半導体装置の表面に形成された外部第２端子を有し、
    前記複数の第１の抵抗素子は、前記半導体装置の平面視において、前記外部第２端子を中心に放射状に配置されている
    請求項１に記載の半導体装置。
  7. 前記第２電極に電気的に接続され、前記半導体装置の表面に形成された外部第２端子を有し、
    前記外部第２端子と前記第１電極との電流経路内に形成された第２の抵抗素子を有する
    請求項１に記載の半導体装置。
  8. 前記トランジスタ素子は、第１導電型の不純物を含むシリコンからなる半導体基板と、前記半導体基板の上面に接触して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む第１の低濃度不純物層と、を有する縦型トランジスタであり、
    前記半導体基板は、前記第２電極として働き、
    前記第２の抵抗素子は、
    前記第１の低濃度不純物層の上面より下方に埋め込まれ、
    一方の電極は前記第２電極に電気的に接続され、
    他方の電極は前記外部第２端子に電気的に接続されている
    請求項７に記載の半導体装置。
  9. 前記トランジスタ素子は、第１導電型の不純物を含むシリコンからなる半導体基板と、前記半導体基板の上面に接触して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む第１の低濃度不純物層と、を有する縦型トランジスタであり、
    前記半導体基板は、前記第２電極として働き、
    前記第１の低濃度不純物層の上面より下方に埋め込まれ、一方の電極は前記第２電極に電気的に接続され、他方の電極は前記複数の第１の抵抗素子のうちの少なくとも１つの第１の抵抗素子の前記一方の電極に電気的に接続された１以上の第２の抵抗素子を有する
    請求項１に記載の半導体装置。
  10. 前記１以上の第２の抵抗素子は、前記複数の第１の抵抗素子と同数、かつ複数であり、
    前記１以上の第２の抵抗素子は、前記複数の第１の抵抗素子と１対１に対応付けられており、
    前記１以上の第２の抵抗素子のそれぞれの前記他方の電極は、当該第２の抵抗素子に対応付けられた前記複数の第１の抵抗素子の前記一方の電極に電気的に接続されている
    請求項９に記載の半導体装置。
  11. 前記第２の抵抗素子は、不純物を含む半導体層からなる
    請求項７に記載の半導体装置。
  12. 前記第２の抵抗素子は、ポリシリコン層からなる
    請求項７に記載の半導体装置。
  13. 前記半導体装置の平面視における前記外部接続端子の配列において、
    前記外部第１端子及び前記外部制御端子を含む端子列には前記１以上の外部抵抗端子を含まず、
    前記１以上の外部抵抗端子を含む端子列には前記外部第１端子及び前記１以上の外部制御端子を含まない
    請求項１に記載の半導体装置。
  14. 前記第２電極に電気的に接続され、前記半導体装置の表面に形成された外部第２端子を有し、
    前記外部第２端子は、前記半導体装置の平面視において、他の前記外部接続端子よりも前記半導体装置の中央側に配置されている
    請求項１に記載の半導体装置。
  15. 前記半導体装置の平面視における少なくとも１つの前記１以上の外部抵抗端子において、当該外部抵抗端子と前記半導体装置の外周辺との最近接距離は、当該外部抵抗端子に電気的に接続された前記複数の第１の抵抗素子と前記半導体装置の外周辺との最近接距離以下である
    請求項１に記載の半導体装置。
  16. 前記半導体装置の平面視における少なくとも１つの前記１以上の外部抵抗端子において、当該外部抵抗端子の中心点と前記半導体装置の外周辺との最近接距離は、当該外部抵抗端子に電気的に接続された前記複数の第１の抵抗素子の中心点と前記半導体装置の外周辺との最近接距離以下である
    請求項１に記載の半導体装置。
  17. 前記半導体装置の主材料はシリコンであり、前記半導体装置の厚さは２５０μｍ以上である
    請求項１に記載の半導体装置。
  18. 前記半導体装置の厚さは３５０μｍ以上である
    請求項１７に記載の半導体装置。
  19. 前記半導体装置の主材料はシリコンであり、
    前記半導体装置の体積は１．９４ｍｍ３以上である
    請求項１に記載の半導体装置。
  20. 前記半導体装置の体積は２．２０ｍｍ３以上である
    請求項１９に記載の半導体装置。
  21. 前記半導体装置の体積は３．０５ｍｍ３以上である
    請求項２０に記載の半導体装置。
  22. 前記半導体装置の表面に、前記第２電極と同電位の外部端子が形成されていない
    請求項１に記載の半導体装置。
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