JP2008034586A - 半導体装置 - Google Patents

Abstract

【課題】保護トランジスタを備える半導体装置において、保護トランジスタの動作均一性の向上を図ると共に、保護トランジスタの素子面積の増大を招くことなくＥＳＤサージから内部回路を保護することである。
【解決手段】半導体基板上に形成されたバイポーラトランジスタ１００を備える半導体装置であって、半導体基板におけるバイポーラトランジスタ形成領域上に配置された複数の電流制御部１０７を備え、複数の電流制御部１０７の各々は、バイポーラトランジスタ１００を構成するベース層１０２とエミッタ層１０３とを電気的に接続している。
【選択図】図１

Description

本発明は、保護トランジスタを備えた半導体装置に関するものである。

近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴い、ＥＳＤ（Ｅlectro Ｓtatic Ｄischarge）サージから内部回路を保護することが困難となっている。

ＥＳＤサージから内部回路を保護するために、半導体集積回路装置内に設けられる保護トランジスタ、例えば電源間保護トランジスタは、電源電圧以上の耐圧を保持しながら、内部回路が破壊電圧に到達する前にトランジスタ動作を開始する必要がある。

しかしながら、電源間保護トランジスタの多くは、１次降伏電圧が電源電圧の２倍以上と高いため、サージ電流に対して電源間保護トランジスタがトランジスタ動作を開始する前に、内部回路にＥＳＤサージが到達し、内部回路が破壊されるという問題がある。

そこで、１次降伏電圧を低下させるために、例えばベース端子とエミッタ端子との間に高抵抗素子を接続すると共にエミッタ端子を接地する、いわゆるＢＶＣＥＲ型バイポーラ保護トランジスタを備えた半導体装置が提案されている。

しかしながら、従来例に係る半導体装置では、サージ電流に対する保護トランジスタの動作均一性が悪いという問題がある。

すなわち、従来例に係る半導体装置では、保護トランジスタ内でのトランジスタ動作領域が、素子面積の全ての領域ではなく一部の領域に限定されており、例えば数Ａ程度のサージ電流を取り扱う素子面積が比較的大きい保護トランジスタの場合、素子面積の５０％程度の領域しか、トランジスタ動作に寄与しておらず、そのため、ＥＳＤサージから内部回路を保護するためには、保護トランジスタの素子面積を増大させる必要が生じる。

このように、従来例に係る半導体装置では、サージ電流に対する保護トランジスタの動作均一性が悪いため、保護トランジスタの素子面積を増大させる必要が生じ、保護トランジスタの素子面積の増大を招く。

更には、従来例に係る半導体装置では、サージ電流に対する保護トランジスタの動作均一性が悪いため、保護トランジスタ内での動作領域では温度上昇が起こるのに対し、保護トランジスタ内での非動作領域では温度上昇が起こらない。そのため、保護トランジスタ内で１０００℃程度の温度差が生じる。ここで、一般に、バイポーラトランジスタの電流利得は、温度に対して正の係数をもつことから、従来例に係る半導体装置では、保護トランジスタ内での電流集中領域（言い換えれば、温度上昇領域）に電流がより一層集中し、これにより、保護トランジスタが破壊されるおそれがある。

そこで、動作均一性を向上させたバイポーラ保護トランジスタを備えた半導体装置が提案されている（例えば特許文献１参照）。以下に、従来技術に係る半導体装置について、図１３を参照しながら説明する。図１３は、従来技術に係る半導体装置の構造について示す平面図である。

図１３に示すように、ｐ型拡散層からなる半導体基板（図示せず）に、内部回路（図示せず）と電気的に分離するように、バイポーラ保護トランジスタ５００が設けられている。従来技術に係る半導体装置は、図１３に示すように、主要な構成要素として、コレクタ層５０１、ベース層５０２、エミッタ層５０３、コレクタコンタクト層（図示せず）、ｎ型拡散層５０５、拡散抵抗５０６、ポリシリコン抵抗５０７、及び金属配線５０９Ａ〜５０９Ｃを備えている。

具体的には、図１３に示すように、半導体基板中に、ｎ型拡散層からなるコレクタ層５０１が設けられている。コレクタ層５０１中に、ｐ型拡散層からなるベース層５０２が設けられている。ベース層５０２中に、ｎ型拡散層からなるエミッタ層５０３が、互いに間隔を空けて複数設けられている。

半導体基板中に、コレクタ層５０１と電気的に分離するように、ｎ型拡散層５０５が設けられている。ｎ型拡散層５０５中に、半導体基板と電気的に分離するように、ｐ型拡散層からなる１０ｋΩ程度の拡散抵抗５０６が設けられている。

半導体基板上に、ポリシリコンからなるポリシリコン抵抗５０７が設けられており、複数のポリシリコン抵抗５０７の各々が、複数のエミッタ層５０３の各々と対応するように配置されている。

半導体基板上には、金属からなる金属配線５０９Ａ〜５０９Ｃが設けられている。ここで、金属配線５０９Ａは、図１３に示すように、ベース層５０２と接触するコンタクト部５０８ａ、及び拡散抵抗５０６と接触するコンタクト部５０８ｃを有している。このように、金属配線５０９Ａによって、ベース層５０２と拡散抵抗５０６とを電気的に接続している。また、金属配線５０９Ｂは、図１３に示すように、ポリシリコン抵抗５０７と接触するコンタクト部５０８ｄ、及び拡散抵抗５０６と接触するコンタクト部５０８ｃを有している。このように、金属配線５０９Ｂによって、ポリシリコン抵抗５０７と拡散抵抗５０６とを電気的に接続している。また、金属配線５０９Ｃは、図１３に示すように、エミッタ層５０３と接触するコンタクト部５０８ｂ、及びポリシリコン抵抗５０７と接触するコンタクト部５０８ｄを有している。このように、金属配線５０９Ｃによって、エミッタ層５０３とポリシリコン抵抗５０７とを電気的に接続している。

従来技術に係る半導体装置では、図１３に示すように、ベース層５０２とエミッタ層５０３とを電気的に接続する拡散抵抗５０６を設けている。これにより、ＢＶＣＥＲ型バイポーラ保護トランジスタが構成され、１次降伏電圧を低下させることができる。

従来技術に係る半導体装置では、コレクタ層５０１にサージ電流が流れ込むと、コレクタ層５０１の電位が上昇し、バイポーラ保護トランジスタの１次降伏電圧に到達すると、トランジスタ動作を開始し、エミッタ層５０３にサージ電流が流れ、外部へ放電される。

従来技術に係る半導体装置によると、図１３に示すように、各エミッタ層５０３と各ポリシリコン抵抗５０７とが直列に接続されており、複数のエミッタ層５０３のうちの特定のエミッタ層に電流が集中することを緩和させることができるので、バイポーラ保護トランジスタの動作均一性の向上を図ることが可能である。
特表２００３−５００８３６号公報

しかしながら、従来技術に係る半導体装置では、以下に示す問題がある。

従来技術に係る半導体装置では、保護トランジスタの動作均一性の向上を図るために、エミッタ層５０３と電気的に接続する直列抵抗（ポリシリコン抵抗５０７）を設けている。

そのため、電圧降下により、エミッタ層５０３の両端に発生する電位差が増加するため、保護すべき内部回路の損傷を招くおそれがあるので、保護トランジスタの素子面積を増大させる必要が生じる。

前記に鑑み、本発明の目的は、保護トランジスタを備える半導体装置において、保護トランジスタの動作均一性の向上を図ると共に、保護トランジスタの素子面積の増大を招くことなくＥＳＤサージから内部回路を保護することである。

ここで、ＥＳＤサージは数Ａ程度の大電流であることから、保護トランジスタがトランジスタ動作を開始すると、保護トランジスタ内で温度上昇が起こり、１０００℃程度まで温度が上昇する。そのため、保護トランジスタ内での動作領域と非動作領域との間に１０００℃程度の温度差が生じる。

本発明は、保護トランジスタ内での温度差に着目し、保護トランジスタ形成領域上に設けた複数の電流制御部の各々を用いて、保護トランジスタ内での温度差、すなわち、保護トランジスタ内での動作状態に対応して、保護トランジスタ内での動作領域及び非動作領域の各々に流れる電流量を制御することにより、保護トランジスタの動作を制御するものである。

具体的には、前記の目的を達成するために、本発明に係る第１の半導体装置は、半導体基板上に形成されたバイポーラトランジスタを備える半導体装置であって、半導体基板におけるバイポーラトランジスタ形成領域上に配置された複数の電流制御部を備え、複数の電流制御部の各々は、バイポーラトランジスタを構成するベース層とエミッタ層とを電気的に接続していることを特徴とする。

本発明に係る第１の半導体装置によると、半導体基板におけるバイポーラトランジスタ形成領域上に、ベース層とエミッタ層とを電気的に接続する電流制御部を、互いに間隔を空けて複数設ける。

これにより、バイポーラトランジスタ（保護トランジスタ）内で電流が局所的に集中し、バイポーラトランジスタ内での電流集中領域において温度上昇が発生すると、バイポーラトランジスタ内での温度差、すなわち、バイポーラトランジスタ内での動作状態に対応して、複数の電流制御部の各々によって、トランジスタ動作に寄与するベース−エミッタ間に流れる電流量を制御することができるので、バイポーラトランジスタの動作均一性の向上を図ることができる。

このように、本発明に係る第１の半導体装置では、複数の電流制御部の各々によって、ＥＳＤサージに対するバイポーラトランジスタの動作均一性が確保され、バイポーラトランジスタの素子面積を最大限に活用することができるので、バイポーラトランジスタの素子面積の増大を招くことなく、ＥＳＤサージから内部回路を保護することができる。

本発明に係る第１の半導体装置において、複数の電流制御部の各々は、負の温度係数を有する抵抗体であることが好ましい。

このようにすると、負の温度係数を有する抵抗体とは抵抗値の温度係数が負を示す抵抗体であり、温度が上昇する程、負の温度係数を有する抵抗体の抵抗値が低下する。

そのため、バイポーラトランジスタ内で電流が局所的に集中し、バイポーラトランジスタ内での電流集中領域において温度上昇が発生すると、バイポーラトランジスタ内での電流集中領域の比較的近くに位置する負の温度係数を有する抵抗体の抵抗値は、電流集中領域の比較的遠くに位置する負の温度係数を有する抵抗体の抵抗値よりも低下する。

これにより、バイポーラトランジスタ内での電流集中領域では、ベース層に流れ込む電流のうち、エミッタ層に流れる電流が減少し、抵抗値が低下した負の温度係数を有する抵抗体に流れる電流が増加するので、ベース−エミッタ間に流れる電流を減少させることができる。

また、これにより、バイポーラトランジスタ内での電流集中領域では、エミッタ−ベース間の電位差が小さくなるため、バイポーラトランジスタ内での電流集中領域以外の領域と比較して、ベース−エミッタ間に電流が流れ難くなるので、ベース−エミッタ間に流れる電流を減少させることができる。

このため、バイポーラトランジスタ内での電流集中領域ではトランジスタ動作が抑制されるので、バイポーラトランジスタの動作均一性の向上を図ることができる。

本発明に係る第１の半導体装置において、複数の電流制御部の各々は、ダイオード素子であり、ダイオード素子のアノードがベース層と電気的に接続していると共に、ダイオード素子のカソードがエミッタ層と電気的に接続していることが好ましい。

このようにすると、ダイオード素子の電流能力の温度係数は正であり、温度が上昇する程、ダイオード素子に流れる電流が増加する。

そのため、バイポーラトランジスタ内で電流が局所的に集中し、バイポーラトランジスタ内での電流集中領域において温度上昇が発生すると、バイポーラトランジスタ内での電流集中領域の比較的近くに位置するダイオード素子に流れる電流量は、電流集中領域の比較的遠くに位置するダイオード素子に流れる電流量よりも増加する。

これにより、バイポーラトランジスタ内での電流集中領域（言い換えれば、温度上昇領域）では、ベース層に流れ込んだ電流のうち、エミッタ層に流れる電流が減少し、電流集中領域の比較的近くに位置するダイオード素子に流れる電流が増加するので、ベース−エミッタ間に流れる電流を減少させることができる。

このため、バイポーラトランジスタ内での電流集中領域ではトランジスタ動作が抑制されるので、バイポーラトランジスタの動作均一性の向上を図ることができる。

本発明に係る第１の半導体装置において、複数の電流制御部の各々は、バイポーラトランジスタを構成するコレクタ層とベース層との境界上に配置されていることが好ましい。

ここで、バイポーラトランジスタ内での温度上昇領域は、コレクタ層とベース層との境界である。そのため、コレクタ層とベース層との境界領域上に電流制御部を配置させることによって、バイポーラトランジスタ内での温度上昇領域上に電流制御部を配置させることができるので、電流制御部としての機能をより効果的に働かせることができる。

本発明に係る第１の半導体装置において、エミッタ層とベース層とを電気的に接続する抵抗体を更に備えていることが好ましい。

本発明に係る第１の半導体装置において、複数の電流制御部の各々におけるベース層に電気的に接続するコンタクト部とエミッタ層に電気的に接続するコンタクト部との間に存在している部分が、コレクタ層とベース層との境界上を経由するように配置されていることが好ましい。

このようにすると、電流制御部を流れる電流がバイポーラトランジスタ内での温度上昇領域上を流れるように、電流制御部を配置させることができるので、電流制御部としての機能をより一層効果的に働かせることができる。

前記の目的を達成するために、本発明に係る第２の半導体装置は、半導体基板上に形成されたＭＯＳトランジスタを備える半導体装置であって、半導体基板におけるＭＯＳトランジスタ形成領域上に配置された複数の電流制御部を備え、複数の電流制御部の各々は、ＭＯＳトランジスタを構成するボディ層とソース層とを電気的に接続していることを特徴とする。

本発明に係る第２の半導体装置によると、半導体基板におけるＭＯＳトランジスタ形成領域上に、ボディ層とソース層とを電気的に接続する電流制御部を、互いに間隔を空けて複数設ける。

これにより、ＭＯＳトランジスタ（保護トランジスタ）内で電流が局所的に集中し、ＭＯＳトランジスタ内での電流集中領域において温度上昇が発生すると、ＭＯＳトランジスタ内での温度差、すなわち、ＭＯＳトランジスタ内での動作状態に対応して、複数の電流制御部の各々によって、トランジスタ動作に寄与するボディ−ソース間に流れる電流量を制御することができるので、ＭＯＳトランジスタの動作均一性の向上を図ることができる。

このように、本発明に係る第２の半導体装置では、複数の電流制御部の各々によって、ＥＳＤサージに対するＭＯＳトランジスタの動作均一性が確保され、ＭＯＳトランジスタの素子面積を最大限に活用することができるので、ＭＯＳトランジスタの素子面積の増大を招くことなく、ＥＳＤサージから内部回路を保護することができる。

本発明に係る第２の半導体装置において、複数の電流制御部の各々は、負の温度係数を有する抵抗体であることが好ましい。

このようにすると、負の温度係数を有する抵抗体とは抵抗値の温度係数が負を示す抵抗体であり、温度が上昇する程、負の温度係数を有する抵抗体の抵抗値が低下する。

そのため、ＭＯＳトランジスタ内で電流が局所的に集中し、ＭＯＳトランジスタ内での電流集中領域において温度上昇が発生すると、ＭＯＳトランジスタ内での電流集中領域の比較的近くに位置する負の温度係数を有する抵抗体の抵抗値は、電流集中領域の比較的遠くに位置する負の温度係数を有する抵抗体の抵抗値よりも低下する。

これにより、ＭＯＳトランジスタ内での電流集中領域では、ボディ層に流れ込む電流のうち、ソース層に流れる電流が減少し、抵抗値が低下した負の温度係数を有する抵抗体に流れる電流が増加するので、ボディ−ソース間に流れる電流を減少させることができる。

このため、ＭＯＳトランジスタ内での電流集中領域ではトランジスタ動作が抑制されるので、ＭＯＳトランジスタの動作均一性の向上を図ることができる。

本発明に係る第２の半導体装置において、複数の電流制御部の各々は、ダイオード素子であり、ダイオード素子のアノードがボディ層と電気的に接続していると共に、ダイオード素子のカソードがソース層と電気的に接続していることが好ましい。

このようにすると、ダイオード素子の電流能力の温度係数は正であり、温度が上昇する程、ダイオード素子に流れる電流が増加する。

そのため、ＭＯＳトランジスタ内で電流が局所的に集中し、ＭＯＳトランジスタ内での電流集中領域において温度上昇が発生すると、ＭＯＳトランジスタ内での電流集中領域の比較的近くに位置するダイオード素子に流れる電流量は、電流集中領域の比較的遠くに位置するダイオード素子に流れる電流量よりも増加する。

これにより、ＭＯＳトランジスタ内での電流集中領域（言い換えれば、温度上昇領域）では、ボディ層に流れ込んだ電流のうち、ソース層に流れる電流が減少し、ダイオード素子に流れる電流が増加するので、ボディ−ソース間に流れる電流を減少させることができる。

このため、ＭＯＳトランジスタ内での電流集中領域ではトランジスタ動作が抑制されるので、ＭＯＳランジスタの動作均一性の向上を図ることができる。

本発明に係る第２の半導体装置において、複数の電流制御部の各々は、ＭＯＳトランジスタを構成するドレイン層とゲート電極下に位置するボディ層との境界上に配置されていることが好ましい。

ここで、ＭＯＳトランジスタ内での温度上昇領域は、ドレイン層とボディ層との境界である。そのため、ドレイン層とボディ層との境界領域上に電流制御部を配置させることによって、ＭＯＳトランジスタ内での温度上昇領域上に電流制御部を配置させることができるので、電流制御部としての機能をより効果的に働かせることができる。

本発明に係る第２の半導体装置において、ボディ層とソース層とを電気的に接続する抵抗体を更に備えていることが好ましい。

本発明に係る第２の半導体装置において、複数の電流制御部の各々におけるボディ層に電気的に接続するコンタクト部とソース層に電気的に接続するコンタクト部との間に存在している部分が、ドレイン層とゲート電極下に位置するボディ層との境界上を経由するように配置されていることが好ましい。

このようにすると、電流制御部を流れる電流がＭＯＳトランジスタ内での温度上昇領域上を流れるように、電流制御部を配置させることができるので、電流制御部としての機能をより一層効果的に働かせることができる。

本発明に係る第１又は第２の半導体装置において、負の温度係数を有する抵抗体はポリシリコン又はアモルファスシリコンからなることが好ましい。

本発明に係る第１又は第２の半導体装置において、ダイオード素子はポリシリコンからなることが好ましい。

本発明に係る半導体装置によると、保護トランジスタ内での温度差、すなわち、保護トランジスタ内での動作状態に対応して、複数の電流制御部の各々によって、トランジスタ動作に寄与する電流量を制御することができるので、保護トランジスタの動作均一性の向上を図ることができる。このように、複数の電流制御部の各々によって、ＥＳＤサージに対する保護トランジスタの動作均一性が確保され、保護トランジスタの素子面積を最大限に活用することができるので、保護トランジスタの素子面積の増大を招くことなく、ＥＳＤサージから内部回路を保護することができる。

以下に、本発明の各実施形態について図面を参照しながら説明する。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、ＢＶＣＥＲ型バイポーラ保護トランジスタを備えた半導体装置を具体例に挙げて、図１(a) 及び(b) を参照しながら説明する。図１(a) は、本発明の第１の実施形態に係る半導体装置の構造について示す平面図であり、図１(b) は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図であって、具体的には、図１(a) に示すIb−Ib線における断面図である。

本実施形態では、ベース層１０２とエミッタ層１０３とを電気的に接続する電流制御部として、ベース層１０２とエミッタ層１０３とを電気的に接続する負の温度係数を有する抵抗体１０７を設ける。ここで、負の温度係数を有する抵抗体１０７とは、抵抗値の温度係数が負を示す抵抗体であり、温度が上昇する程、抵抗体の抵抗値が低下する。

図１(a) に示すように、ｐ型拡散層からなる半導体基板（図示せず）に、内部回路（図示せず）と電気的に分離するように、ＢＶＣＥＲ型バイポーラ保護トランジスタ１００が設けられている。本実施形態に係る半導体装置は、図１(a) に示すように、主要な構成要素として、コレクタ層１０１、ベース層１０２、エミッタ層１０３、コレクタコンタクト層１０４、負の温度係数を有する抵抗体１０７、金属配線１０９Ａ〜１０９Ｃ、及び絶縁体膜１１０を備えている。

具体的には、図１(a) に示すように、半導体基板中に、ｎ型拡散層からなるコレクタ層１０１が設けられている。コレクタ層１０１中に、ｐ型拡散層からなるベース層１０２が設けられている。ベース層１０２中に、ｎ型拡散層からなるエミッタ層１０３が設けられている。コレクタ層１０１中に、コレクタ層１０１と電気的に接続し高濃度のｎ型拡散層からなるコレクタコンタクト層１０４が設けられている。

ベース層１０２及びエミッタ層１０３上には、例えば１×１０^２０ ／ｃｍ^３ の高濃度のｐ型不純物が注入されたポリシリコンからなる負の温度係数を有する抵抗体１０７が、互いに間隔を空けて複数設けられている。

半導体基板上には、金属からなる金属配線１０９Ａ〜１０９Ｃが設けられている。ここで、金属配線１０９Ａは、図１(a) に示すように、ベース層１０２と接触するコンタクト部１０８ａ（図１(b) 参照）、及び負の温度係数を有する抵抗体１０７と接触するコンタクト部１０８（図１(b) 参照）を有している。このように、金属配線１０９Ａによって、ベース層１０２と負の温度係数を有する抵抗体１０７とが電気的に接続している。また、金属配線１０９Ｂは、エミッタ層１０３と接触するコンタクト部１０８ｂ、及び負の温度係数を有する抵抗体１０７と接触するコンタクト部１０８を有している。このように、金属配線１０９Ｂによって、エミッタ層１０３と負の温度係数を有する抵抗体１０７とが電気的に接続している。また、金属配線１０９Ｃは、コレクタ層１０１と電気的に接続するコレクタコンタクト層１０４と接触するコンタクト部１０８ｃを有している。従って、コンタクト部１０８ａを介してベース層１０２に接続される金属配線１０９Ａを挟んで、コンタクト部１０８ｂを介してエミッタ層１０３に接続される金属配線１０９Ｂと、コンタクト部１０８ｃを介してコレクタコンタクト層１０４（コレクタ層１０１）に接続される金属配線１０９Ｃとが配置されている。

このように、負の温度係数を有する抵抗体１０７は、金属配線１０９Ａによってベース層１０２と電気的に接続していると共に、金属配線１０９Ｂによってエミッタ層１０３と電気的に接続しており、ベース層１０２とエミッタ層１０３との間を並列に接続する負の温度係数を有する抵抗体１０７は、図１(a) に示すように、ベース層１０２及びエミッタ層１０３上に、互いに間隔を空けて複数配置されている。ここでは、互いに隣り合う２つの抵抗体１０７の間には、ベース層１０２と接触するコンタクト部１０８ａ及びエミッタ層１０３と接触するコンタクト部１０８ｂがそれぞれ間隔を空けて２個配置されている。

また、図１(b) に示すように、半導体基板上には、絶縁体膜１１０が設けられており、絶縁体膜１１０中に埋め込まれるように、負の温度係数を有する抵抗体１０７が設けられている。絶縁体膜１１０中には、ベース層１０２の上面が露出する開口部、及び負の温度係数を有する抵抗体１０７の上面が露出する開口部が設けられており、各開口部内に埋め込まれるように、金属配線１０９Ａが設けられている。これにより、金属配線１０９Ａが、コンタクト部１０８ａにおいてベース層１０２と接触すると共に、コンタクト部１０８において負の温度係数を有する抵抗体１０７と接触する。

このように、絶縁体膜１１０は、金属配線１０９Ａにおけるコンタクト部１０８ａ，１０８が存在する部分以外の部分と、コレクタ層１０１、ベース層１０２及び負の温度係数を有する抵抗体１０７の各々とが接触することを防止している。尚、絶縁体膜１１０は、複数層の絶縁膜から構成されていてもよい。

以下に、本実施形態に係る半導体装置の動作について説明する。

まず、コレクタコンタクト層１０４と電気的に接続する金属配線１０９Ｃからコレクタ層１０１にサージ電流が流れ込むと、コレクタ層１０１の電位が上昇する。やがて、バイポーラ保護トランジスタの１次降伏電圧に到達すると、コレクタ層１０１とベース１０２層との境界でアバランシエ降伏が発生し、コレクタ層１０１からベース層１０２にサージ電流が流れ出す。

最初に、ベース層１０２に流れ込むサージ電流は、負の温度係数を有する抵抗体１０７を経由し、エミッタ層１０３と電気的に接続する金属配線１０９Ｂを経由して、外部へ放電される。

続いて、ベース層１０２に流れ込むサージ電流が増加し、ベース層１０２の電位が上昇すると、エミッタ層１０３にサージ電流が流れ出す（ダイオードの順バイアス動作）。エミッタ層１０３に流れ込むサージ電流は、エミッタ層１０３と電気的に接続する金属配線１０９Ｂを経由して、外部へ放電される。このようにして、本実施形態に係る半導体装置は、バイポーラトランジスタ動作を開始し、コレクタ層１０１の電位が急激に低下する。

ここで、ベース層１０２に流れ込むサージ電流がエミッタ層１０３に流れ出すまでの間、ベース層１０２に流れ込むサージ電流は、負の温度係数を有する抵抗体１０７を経由して、外部へ放電される。一方、ベース層１０２に流れ込むサージ電流がエミッタ層１０３に流れ出すと、エミッタ層１０３を流れて、外部へ放電される経路が支配的となる。

このように、本実施形態に係る半導体装置では、サージ電流を外部へ放電することで、内部回路にサージ電流が流れ込むことを防止することができるので、ＥＳＤサージから内部回路を保護することができる。

本実施形態に係る半導体装置によると、半導体基板におけるＢＶＣＥＲ型バイポーラ保護トランジスタ１００形成領域上には、ベース層１０２とエミッタ層１０３とを電気的に接続する負の温度係数を有する抵抗体１０７が、互いに間隔を空けて複数設けられている。

そのため、バイポーラ保護トランジスタ内で電流が局所的に集中し、バイポーラ保護トランジスタ内での電流集中領域において温度上昇が発生すると、バイポーラ保護トランジスタ内での電流集中領域の比較的近くに位置する負の温度係数を有する抵抗体１０７の抵抗値は、電流集中領域の比較的遠くに位置する負の温度係数を有する抵抗体１０７の抵抗値よりも低下する。

これにより、バイポーラ保護トランジスタ内での電流集中領域では、ベース層１０２に流れ込む電流のうち、エミッタ層１０３に流れる電流が減少し、抵抗値が低下した負の温度係数を有する抵抗体１０７に流れる電流が増加するので、トランジスタ動作に寄与するベース−エミッタ間に流れる電流を減少させることができる。

また、これにより、バイポーラ保護トランジスタ内での電流集中領域では、エミッタ−ベース間の電位差が小さくなるため、バイポーラ保護トランジスタ内での電流集中領域以外の領域と比較して、ベース−エミッタ間に電流が流れ難くなるので、ベース−エミッタ間に流れる電流を減少させることができる。

このため、バイポーラ保護トランジスタ内での電流集中領域ではトランジスタ動作が抑制され、これ以上の電流集中が発生しないよう負のフィードバックが発生するので、バイポーラ保護トランジスタの動作均一性の向上を図ることができる。

以上のように、本実施形態に係る半導体装置では、負の温度係数を有する抵抗体１０７の各々によって、ＥＳＤサージに対するバイポーラ保護トランジスタの動作均一性が確保され、バイポーラ保護トランジスタの素子面積を最大限に活用することができるので、バイポーラ保護トランジスタの素子面積の増大を招くことなく、ＥＳＤサージから内部回路を保護することができる。

以下に、本発明の効果について有効に説明するために、従来例に係る半導体装置と本発明に係る半導体装置とについて、図２を参照しながら説明する。

図２は、保護トランジスタの素子面積と２次降伏電流との関係、言い換えれば、ある素子面積を有する保護トランジスタが耐え得るサージ電流（２次降伏電流）値について、従来例に係る半導体装置と本発明に係る半導体装置とで比較する図である。

従来例に係る半導体装置の場合、図２に示すように、保護トランジスタが耐え得るサージ電流値は、保護トランジスタの素子面積が増加するに従い顕著に減少する。

これに対し、本発明に係る半導体装置では、図２に示すように、保護トランジスタの素子面積の増加に比例して、保護トランジスタが耐え得るサージ電流値が増加する。

このように、本発明では、保護トランジスタの素子面積を最大限に活用することができるので、従来例のようにＥＳＤサージから内部回路を保護するために保護トランジスタの素子面積を増大させる必要がなく、従来例と比較して、保護トランジスタの素子面積を削減することができる。

＜第１の変形例＞
以下に、本発明の第１の変形例に係る半導体装置について、ＢＶＣＥＲ型バイポーラ保護トランジスタを備えた半導体装置を具体例に挙げて、図３及び図４を参照しながら説明する。図３及び図４は、本発明の第１の変形例に係る半導体装置の構造について示す平面図である。本変形例の半導体装置は、抵抗体の形状以外は第１の実施形態の半導体装置と同様な構成を有している。

図３に示す半導体装置における負の温度係数を有する抵抗体１０７Ａは、コンタクト部１０８を介して金属配線１０９Ａ，１０９Ｂに接続されていると共に、コレクタコンタクト層１０４とベース層１０２との間に位置するコレクタ層１０１とベース層１０２との境界領域上にまで延在させた構造を有している。更に、抵抗体１０７Ａは、コレクタ層１０１とベース層１０２との境界領域上に位置する領域の幅が、ベース層１０２上のコンタクト部１０８とエミッタ層１０３上のコンタクト部１０８との間に位置する領域の幅よりも広く概略Ｔ字形状を有している。従って、抵抗体１０７Ａは、図１に示す抵抗体１０７に対して、コレクタ層１０１とベース層１０２との境界領域上に位置する幅広の抵抗体領域を設けた点で相違している。

図４に示す半導体装置における負の温度係数を有する抵抗体１０７Ｂは、ベース層１０２（金属配線１０９Ａ）に電気的に接続するコンタクト部１０８とエミッタ層１０３（金属配線１０９Ｂ）に電気的に接続するコンタクト部１０８との間に存在する部分が、コレクタコンタクト層１０４とベース層１０２との間に位置するコレクタ層１０１とベース層１０２との境界領域上を経由するように配置した構造を有している。従って、抵抗体１０７Ｂは、図１に示す抵抗体１０７に対して、コレクタ層１０１とベース層１０２との境界領域上を経由して、ベース層１０２に電気的に接続するコンタクト部１０８とエミッタ層１０３に電気的に接続するコンタクト部１０８とに接続されている点で相違している。

ここで、バイポーラ保護トランジスタ内での電流集中領域、言い換えれば、温度上昇領域は、コレクタ層１０１とベース層１０２との境界（すなわち、アバランシェ降伏発生箇所）である。

そこで、本変形例では、図３及び図４に示すように、負の温度係数を有する抵抗体１０７Ａ，１０７Ｂを、コレクタ層１０１とベース層１０２との境界領域上にまで延在させる。これにより、バイポーラ保護トランジスタ内での温度上昇領域上に負の温度係数を有する抵抗体１０７Ａ，１０７Ｂを配置させることができるので、発熱に対する負のフィードバックをより有効に働かせることができる。

更には、図４に示すように、負の温度係数を有する抵抗体１０７Ｂにおけるベース層１０２に電気的に接続するコンタクト部１０８とエミッタ層１０３に電気的に接続するコンタクト部１０８との間に存在する部分を、コレクタ層１０１とベース層１０２との境界領域上にまで延在させる。これにより、負の温度係数を有する抵抗体１０７Ｂを流れる電流がバイポーラ保護トランジスタ内での温度上昇領域上を流れるように、負の温度係数を有する抵抗体１０７Ｂを配置させることができるので、発熱に対する負のフィードバックをより一層有効に働かせることができる。

（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について、ＢＶＣＥＲ型バイポーラ保護トランジスタを備えた半導体装置を具体例に挙げて、図５(a) 及び(b) を参照しながら説明する。図５(a) は、本発明の第２の実施形態に係る半導体装置の構造について示す平面図であり、図５(b) は、本発明の第２の実施形態に係る半導体装置の構造について示す断面図であって、具体的には、図５(a) に示すＶｂ−Ｖｂ線における断面図である。図５(a) 及び(b) において、前述の本発明の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、前述の本発明の第１の実施形態に係る半導体装置と同様の説明は繰り返し行わない。

本実施形態と前述の第１の実施形態との相違点は、以下に示す点である。

ベース層１０２とエミッタ層１０３とを電気的に接続する電流制御部として、前述の第１の実施形態では負の温度係数を有する抵抗体１０７を設けるのに対し、本実施形態ではダイオード素子２０７を設ける。

図５(a) に示すように、ｐ型拡散層からなる半導体基板（図示せず）に、内部回路（図示せず）と電気的に分離するように、ＢＶＣＥＲ型バイポーラ保護トランジスタ２００が設けられている。本実施形態に係る半導体装置は、図５(a) に示すように、主要な構成要素として、コレクタ層１０１、ベース層１０２、エミッタ層１０３、コレクタコンタクト層１０４、ｎ型拡散層２０５、拡散抵抗２０６、ダイオード素子２０７、金属配線１０９Ａ〜１０９Ｃ、及び絶縁体膜１１０を備えている。

具体的には、図５(a) に示すように、半導体基板中に、ｎ型拡散層からなるコレクタ層１０１が設けられている。コレクタ層１０１中に、ｐ型拡散層からなるベース層１０２が設けられている。ベース層１０２中に、ｎ型拡散層からなるエミッタ層１０３が設けられている。コレクタ層１０１中に、コレクタ層１０１と電気的に接続し高濃度のｎ型拡散層からなるコレクタコンタクト層１０４が設けられている。

半導体基板中に、コレクタ層１０１と電気的に分離するように、ｎ型拡散層２０５が設けられている。ｎ型拡散層２０５中に、半導体基板と電気的に分離するように、ｐ型拡散層からなる拡散抵抗２０６が設けられている。

ベース層１０２及びエミッタ層１０３上には、ｐ型ポリシリコン２０７ａとｎ型ポリシリコン２０７ｂとが接合されてなるダイオード素子２０７が、互いに間隔を空けて複数設けられている。ここで、例えばダイオード素子２０７のアノード側を構成するｐ型ポリシリコン２０７ａとして、１×１０^２０ ／ｃｍ^３ の高濃度のｐ型不純物が注入されたポリシリコンを用いると共に、カソード側を構成するｎ型ポリシリコン２０７ｂとして、１×１０^１８ ／ｃｍ^３ の高濃度のｎ型不純物が注入されたポリシリコンを用いる。

半導体基板上には、金属からなる金属配線１０９Ａ〜１０９Ｃが設けられている。ここで、金属配線１０９Ａは、図５(a) に示すように、ベース層１０２と接触するコンタクト部１０８ａ（図５(b) 参照）、及びダイオード素子２０７を構成するｐ型ポリシリコン２０７ａと接触するコンタクト部２０８ａ（図５(b) 参照）を有している。このように、金属配線１０９Ａによって、ベース層１０２とダイオード素子２０７のアノード側とが電気的に接続している。また、金属配線１０９Ｂは、エミッタ層１０３と接触するコンタクト部１０８ｂ、及びダイオード素子２０７を構成するｎ型ポリシリコン２０７ｂと接触するコンタクト部２０８ｂを有している。このように、金属配線１０９Ｂによって、エミッタ層１０３とダイオード素子２０７のカソード側とが電気的に接続している。また、金属配線１０９Ｃは、コレクタ層１０１と電気的に接続するコレクタコンタクト層１０４と接触するコンタクト部１０８ｃを有している。

このように、ダイオード素子２０７は、金属配線１０９Ａによってアノード側がベース層１０２と電気的に接続していると共に、金属配線１０９Ｂによってカソード側がエミッタ層１０３と電気的に接続しており、ベース層１０２とエミッタ層１０３との間を並列に接続するダイオード素子２０７は、図５(a) に示すように、ベース層１０２及びエミッタ層１０３上に、互いに間隔を空けて複数配置されている。ここでは、互いに隣り合う２つのダイオード素子２０７の間には、ベース層１０２と接触するコンタクト部１０８ａ及びエミッタ層１０３と接触するコンタクト部１０８ｂがそれぞれ間隔を空けて２個配置されている。また、ダイオード素子２０７におけるＰＮ接合は、金属配線１０９Ａと金属配線１０９Ｂとの間に位置する。

また、図５(b) に示すように、半導体基板上には、絶縁体膜１１０が設けられており、絶縁体膜１１０中に埋め込まれるように、ダイオード素子２０７が設けられている。絶縁体膜１１０中には、ベース層１０２の上面が露出する開口部、及びダイオード素子２０７を構成するｐ型ポリシリコン２０７ａの上面が露出する開口部が設けられており、各開口部内に埋め込まれるように、金属配線１０９Ａが設けられている。これにより、金属配線１０９Ａが、コンタクト部１０８ａにおいてベース層１０２と接触すると共に、コンタクト部２０８ａにおいてダイオード素子２０７と接触する。

このように、絶縁体膜１１０は、金属配線１０９Ａにおけるコンタクト部１０８ａ，２０８ａが存在する部分以外の部分と、コレクタ層１０１、ベース層１０２及びダイオード素子２０７の各々とが接触することを防止している。尚、絶縁体膜１１０は、複数層の絶縁膜から構成されていてもよい。

本実施形態では、前述の第１の実施形態と同様に、コレクタコンタクト層１０４と電気的に接続する金属配線１０９Ｃからベース層１０２にサージ電流が流れ込むと、ベース層１０２の電位が上昇し、バイポーラトランジスタ動作を開始し、サージ電流を外部へ放電することで、内部回路にサージ電流が流れ込むことを防止することができるので、ＥＳＤサージから内部回路を保護することができる。

本実施形態に係る半導体装置によると、半導体基板におけるＢＶＣＥＲ型バイポーラ保護トランジスタ２００形成領域上には、ベース層１０２とエミッタ層１０３とを電気的に接続するダイオード素子２０７が、互いに間隔を空けて複数設けられている。

ここで、一般に、ダイオード素子の電流能力の温度係数は正であり、温度が上昇する程、ダイオード素子に流れる電流が増加する。

そのため、バイポーラ保護トランジスタ内で電流が局所的に集中し、バイポーラ保護トランジスタ内での電流集中領域において温度上昇が発生すると、バイポーラ保護トランジスタ内での温度上昇領域の比較的近くに位置するダイオード素子２０７に流れる電流は、温度上昇領域の比較的遠くに位置するダイオード素子２０７に流れる電流よりも増加する。

これにより、バイポーラ保護トランジスタ内での電流集中領域では、ベース層１０２に流れ込む電流のうち、エミッタ層１０３に流れる電流が減少し、バイポーラ保護トランジスタ内での温度上昇領域の比較的近くに位置するダイオード素子２０７に流れる電流が増加するので、トランジスタ動作に寄与するベース−エミッタ間に流れる電流を減少させることができる。

このため、バイポーラ保護トランジスタ内での電流集中領域ではトランジスタ動作が抑制され、これ以上の電流集中が発生しないよう負のフィードバックが発生するので、バイポーラ保護トランジスタの動作均一性の向上を図ることができる。

以上のように、本実施形態に係る半導体装置では、複数のダイオード素子２０７の各々によって、ＥＳＤサージに対するバイポーラ保護トランジスタの動作均一性が確保され、バイポーラ保護トランジスタの素子面積を最大限に活用することができるので、バイポーラ保護トランジスタの素子面積の増大を招くことなく、ＥＳＤサージから内部回路を保護することができる。

尚、本実施形態では、ベース層１０２とエミッタ層１０３とを電気的に接続する抵抗体として、ｎ型拡散層２０５中に形成された拡散抵抗２０６を設けることにより、ＢＶＣＥＲ型バイポーラ保護トランジスタを構成したが、本発明はこれに限定されるものではない。

＜第２の変形例＞
以下に、本発明の第２の変形例に係る半導体装置について、ＢＶＣＥＲ型バイポーラ保護トランジスタを備えた半導体装置を具体例に挙げて、図６を参照しながら説明する。図６は、本発明の第２の変形例に係る半導体装置の構造について示す平面図である。本変形例の半導体装置は、ダイオード素子の形状以外は第２の実施形態の半導体装置と同様な構成を有している。

図６に示す半導体装置におけるダイオード素子２０７Ａは、ベース層１０２（金属配線１０９Ａ）に電気的に接続するコンタクト部２０８ａとエミッタ層１０３（金属配線１０９Ｂ）に電気的に接続するコンタクト部２０８ｂとの間に存在する部分が、コレクタコンタクト層１０４とベース層１０２との間に位置するコレクタ層１０１とベース層１０２との境界領域上を経由するように配置した構造を有している。従って、ダイオード素子２０７Ａは、図５に示すダイオード素子２０７に対して、コレクタ層１０１とベース層１０２との境界領域上を経由して、ベース層１０２に電気的に接続するコンタクト部２０８ａとエミッタ層１０３に電気的に接続するコンタクト部２０８ｂとに接続されている点で相違している。尚、ダイオード素子２０７ＡにおけるＰＮ接合は、金属配線１０９Ａと金属配線１０９Ｃとの間に位置するコレクタ層１０１とベース層１０２との境界領域上に位置している。

ここで、保護トランジスタ内での電流集中領域、言い換えれば、温度上昇領域は、コレクタ層１０１とベース層１０２との境界（すなわち、アバランシェ降伏発生箇所）である。

そこで、本変形例では、ダイオード素子２０７Ａにおけるベース層１０２に電気的に接続するコンタクト部２０８ａとエミッタ層１０３に電気的に接続するコンタクト部２０８ｂとの間に存在する部分を、コレクタ層１０１とベース層１０２との境界領域上にまで延在させる。これにより、ダイオード素子２０７Ａを流れる電流がバイポーラ保護トランジスタ内での温度上昇領域上を流れるように、ダイオード素子２０７Ａを配置させることができるので、発熱に対する負のフィードバックをより一層有効に働かせることができる。

（第３の実施形態）
ここで、保護トランジスタとして、前述した第１及び第２の実施形態ではバイポーラ型保護トランジスタを用いたのに対し、後述する第３及び第４の実施形態ではＭＯＳ型保護トランジスタを用いる。

ＭＯＳ型保護トランジスタでは、ＥＳＤサージが印加された場合、内部にもつ寄生のバイポーラ構造によるバイポーラトランジスタ動作が支配的になる。従って、ＭＯＳ型保護トランジスタを構成するドレイン層をコレクタ層、ソース層をエミッタ層、ボディ層をベース層と見なし、ボディ層とソース層とを電気的に接続する電流制御部として、後述する第３の実施形態では負の温度係数を有する抵抗体を用いる、又は後述する第４の実施形態ではダイオード素子を用いることにより、ＭＯＳ型保護トランジスタにおいても、バイポーラ型保護トランジスタと同様に、保護トランジスタの動作均一性の向上を図ることができる。

以下に、本発明の第３の実施形態に係る半導体装置について、ＧＧＮＭＯＳ型保護トランジスタを備えた半導体装置を具体例に挙げて、図７(a) 及び(b) を参照しながら説明する。図７(a) は、本発明の第３の実施形態に係る半導体装置の構造について示す平面図であり、図７(b) は、本発明の第３の実施形態に係る半導体装置の構造について示す断面図であって、具体的には、図７(a) に示すVIIb−VIIb線における断面図である。

図７(a) に示すように、半導体基板（図示せず）に、内部回路（図示せず）と電気的に分離するように、ＧＧＮＭＯＳ型保護トランジスタ３００が設けられている。本実施形態に係る半導体装置は、図７(a) に示すように、主要な構成要素として、ボディ層３０１、ボディコンタクト層３０２、ソース層３０３、ドレイン層３０４、ゲート電極３０５、負の温度係数を有する抵抗体３０８、金属配線３１０Ａ〜３１０Ｃ、及び絶縁体膜３１１を備えている。

具体的には、図７(a) に示すように、半導体基板中に、ＭＯＳトランジスタのバックゲートを構成するｐ型拡散層からなるボディ層３０１が設けられている。ボディ層３０１中に、ボディ層３０１と電気的に接続しボディ層３０１よりも高濃度のｐ型拡散層からなるボディコンタクト層３０２、ｎ型拡散層からなるソース層３０３及びｎ型拡散層からなるドレイン層３０４の各々が互いに間隔を空けて設けられている。ボディ層３０１におけるソース層３０３とドレイン層３０４との間に位置する領域上には、高濃度のｎ型不純物が注入されたポリシリコンからなるゲート電極３０５が設けられている。ボディコンタクト層３０２は、ソース層３０３を挟んでゲート電極３０５の反対側に位置する領域に設けられている。

ボディコンタクト層３０２及びソース層３０３上には、高濃度のｐ型不純物が注入されたポリシリコンからなる負の温度係数を有する抵抗体３０８が、互いに間隔を空けて複数設けられている。

半導体基板上には、金属からなる金属配線３１０Ａ〜３１０Ｃが設けられている。ここで、金属配線３１０Ａは、図７(a) に示すように、ソース層３０３と接触するコンタクト部３０９ａ（図７(b) 参照）、負の温度係数を有する抵抗体３０８と接触するコンタクト部３０９（図７(b) 参照）、及びゲート電極３０５と接触するコンタクト部３０９ｄを有している。このように、金属配線３１０Ａによって、ソース層３０３と負の温度係数を有する抵抗体３０８とが電気的に接続していると共に、ソース層３０３とゲート電極３０５とが電気的に接続している。また、金属配線３１０Ｂは、ボディコンタクト層３０２と接触するコンタクト部３０９ｂ、及び負の温度係数を有する抵抗体３０８と接触するコンタクト部３０９を有している。このように、金属配線３１０Ｂによって、ボディコンタクト層３０２と負の温度係数を有する抵抗体３０８とが電気的に接続している。また、金属配線３１０Ｃは、ドレイン層３０４と接触するコンタクト部３０９ｃを有している。

このように、負の温度係数を有する抵抗体３０８は、金属配線３１０Ａによってソース層３０３と電気的に接続していると共に、金属配線３１０Ｂによってボディコンタクト層３０２と電気的に接続しており、ボディコンタクト層３０２とソース層３０３との間を並列に接続する負の温度係数を有する抵抗体３０８は、図７(a) に示すように、ボディコンタクト層３０２及びソース層３０３上に、互いに間隔を空けて複数配置されている。ここでは、互いに隣り合う２つの抵抗体３０８の間には、ソース層３０３と接触するコンタクト部３０９ａ及びボディコンタクト層３０２と接触するコンタクト部３０９ｂがそれぞれ間隔を空けて２個配置されている。

また、図７(b) に示すように、半導体基板上には、絶縁体膜３１１が設けられており、絶縁体膜３１１中に埋め込まれるように、負の温度係数を有する抵抗体３０８が設けられている。絶縁体膜３１１中には、ソース層３０３の上面が露出する開口部、及び負の温度係数を有する抵抗体３０８の上面が露出する開口部が設けられており、各開口部内に埋め込まれるように、金属配線３１０Ａが設けられている。これにより、金属配線３１０Ａが、コンタクト部３０９ａにおいてソース層３０３と接触すると共に、コンタクト部３０９において負の温度係数を有する抵抗体３０８と接触する。

このように、絶縁体膜３１１は、金属配線３１０Ａにおけるコンタクト部３０９ａ，３０９が存在する部分以外の部分と、ボディ層３０１、ソース層３０３及び負の温度係数を有する抵抗体３０８の各々とが接触することを防止している。尚、絶縁体膜３１１は、複数層の絶縁膜から構成されていてもよい。

以下に、本実施形態に係る半導体装置の動作について説明する。

まず、ドレイン層３０４と電気的に接続する金属配線３１０Ｃからドレイン層３０４にサージ電流が流れ込むと、ドレイン層３０４の電位が上昇する。やがて、ＭＯＳ型保護トランジスタの１次降伏電圧に到達すると、ドレイン層３０４とボディ層３０１層との境界でアバランシエ降伏が発生し、ドレイン層３０４からボディ層３０１にサージ電流が流れ出す。

最初に、ボディ層３０１に流れ込むサージ電流は、ボディコンタクト層３０２に到達し、負の温度係数を有する抵抗体３０８を経由し、ソース層３０３と電気的に接続する金属配線３１０Ａを経由して、外部へ放電される。

続いて、ボディ層３０１に流れ込むサージ電流が増加し、ボディ層３０１の電位が上昇すると、ボディ層３０１からソース層３０３にサージ電流が流れ出す（ダイオードの順バイアス動作）。ソース層３０３に流れ込むサージ電流は、ソース層３０３と電気的に接続する金属配線３１０Ａを経由して、外部へ放電される。このようにして、本実施形態に係る半導体装置は、バイポーラトランジスタ動作を開始し、ドレイン層３０４の電位が急激に低下する。

ここで、ボディ層３０１に流れ込むサージ電流がソース層３０３に流れ出すまでの間、ボディ層３０１に流れ込むサージ電流は、負の温度係数を有する抵抗体３０８を経由して、外部へ放電される。一方、ボディ層３０１に流れ込むサージ電流がソース層３０３に流れ出すと、ソース層３０３を流れて、外部へ放電される経路が支配的となる。

このように、本実施形態に係る半導体装置では、サージ電流を外部へ放電することで、内部回路にサージ電流が流れ込むことを防止することができるので、ＥＳＤサージから内部回路を保護することができる。

本実施形態に係る半導体装置によると、半導体基板におけるＭＯＳ型保護トランジスタ３００形成領域上には、ボディコンタクト層３０２とソース層３０３とを電気的に接続する負の温度係数を有する抵抗体３０８が、互いに間隔を空けて複数設けられている。

そのため、ＭＯＳ型保護トランジスタ内で電流が局所的に集中し、ＭＯＳ型保護トランジスタ内での電流集中領域において温度上昇が発生すると、ＭＯＳ型保護トランジスタ内での電流集中領域の比較的近くに位置する負の温度係数を有する抵抗体３０８の抵抗値は、電流集中領域の比較的遠くに位置する負の温度係数を有する抵抗体３０８の抵抗値よりも低下する。

これにより、ＭＯＳ型保護トランジスタ内での電流集中領域では、ボディ層３０１に流れ込む電流のうち、ソース層３０３に流れる電流が減少し、抵抗値が低下した負の温度係数を有する抵抗体３０８に流れる電流が増加するので、ベース−エミッタ間に流れる電流を減少させることができる。

このため、ＭＯＳ型保護トランジスタ内での電流集中領域ではトランジスタ動作が抑制され、これ以上の電流集中が発生しないよう負のフィードバックが発生するので、ＭＯＳ型保護トランジスタの動作均一性の向上を図ることができる。

以上のように、本実施形態に係る半導体装置では、複数の負の温度係数を有する抵抗体３０８の各々によって、ＥＳＤサージに対するＭＯＳ型保護トランジスタの動作均一性が確保され、ＭＯＳ型保護トランジスタの素子面積を最大限に活用することができるので、ＭＯＳ型保護トランジスタの素子面積の増大を招くことなく、ＥＳＤサージから内部回路を保護することができる。

＜第３の変形例＞
以下に、本発明の第３の変形例に係る半導体装置について、ＧＧＮＭＯＳ型保護トランジスタを備えた半導体装置を具体例に挙げて、図８及び図９を参照しながら説明する。図８及び図９は、本発明の第３の変形例に係る半導体装置の構造について示す平面図である。

図８に示す半導体装置は、負の温度係数を有する抵抗体３０８Ａにおけるボディコンタクト層３０２に電気的に接続されるコンタクト部３０９とソース層３０３に電気的に接続されるコンタクト部３０９との間に存在する部分が、ドレイン層３０４とボディ層３０１（ゲート電極３０５下に位置する領域）との境界領域上を経由して配置されるように、ボディコンタクト層３０２をソース層３０３側ではなくドレイン層３０４側に配置させる。従って、ボディコンタクト層３０２は、ドレイン層３０４を挟んでゲート電極３０５の反対側に位置する領域に設けられている。これにより、抵抗体３０８Ａは、ドレイン層３０４及びゲート電極３０５上を横断するように形成される。

図９に示す半導体装置は、ゲート電極３０５を挟んだ両側にソース層３０３とドレイン層３０４とを備えており、ボディコンタクト層３０２はソース層３０３を挟んでゲート電極３０５の反対側に位置する領域に設けられている。そして、負の温度係数を有する抵抗体３０８Ｂは、ドレイン層３０４とボディ層３０１（ゲート電極３０５下に位置する領域）との境界領域上にまで延在させた構造を有している。更に、抵抗体３０８Ｂは、ドレイン層３０４とボディ層３０１との境界領域上に位置する領域の幅が、ソース層３０３及びボディコンタクト層３０２上に位置する領域の幅よりも広く概略Ｔ字形状を有している。従って、抵抗体３０８Ｂは、図７に示す抵抗体３０８に対して、ゲート電極３０５上を横断し、且つドレイン層３０４とボディ層３０１との境界領域上に位置する幅広の抵抗体領域を設けた点で相違している。

ここで、ＭＯＳ型保護トランジスタ内での電流集中領域、言い換えれば、温度上昇領域は、ドレイン層３０４とボディ層３０１との境界（すなわち、アバランシェ降伏発生箇所）である。

そこで、本変形例では、図８及び図９に示すように、負の温度係数を有する抵抗体３０８Ａ，３０８Ｂを、ドレイン層３０４とボディ層３０１との境界領域上に配置させる。これにより、ＭＯＳ型保護トランジスタ内での温度上昇領域上に負の温度係数を有する抵抗体３０８Ａ，３０８Ｂを配置させることができるので、発熱に対する負のフィードバックをより有効に働かせることができる。

更には、図８に示すように、負の温度係数を有する抵抗体３０８Ａにおけるボディコンタクト層３０２に電気的に接続するコンタクト部３０９とソース層３０３に電気的に接続するコンタクト部３０９との間に存在する部分を、ドレイン層３０４とボディ層３０１との境界領域上に配置させる。これにより、負の温度係数を有する抵抗体３０８Ａを流れる電流がＭＯＳ型保護トランジスタ内での温度上昇領域上を流れるように、負の温度係数を有する抵抗体３０８Ａを配置させることができるので、発熱に対する負のフィードバックをより一層有効に働かせることができる。

（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体装置について、ＧＧＮＭＯＳ型保護トランジスタを備えた半導体装置を具体例に挙げて、図１０(a) 及び(b) を参照しながら説明する。図１０(a) は、本発明の第４の実施形態に係る半導体装置の構造について示す平面図であり、図１０(b) は、本発明の第４の実施形態に係る半導体装置の構造について示す断面図であって、具体的には、図１０(a) に示すXb−Xb線における断面図である。図１０(a) 及び(b) において、前述の本発明の第３の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、前述の第３の実施形態と同様の説明は繰り返し行わない。

本実施形態と前述の第３の実施形態との相違点は、以下に示す点である。

ボディ層３０１とソース層３０３とを電気的に接続する電流制御部として、前述の第３の実施形態では負の温度係数を有する抵抗体３０８を設けるのに対し、本実施形態ではダイオード素子４０８を設ける。

図１０(a) に示すように、半導体基板（図示せず）に、内部回路（図示せず）と電気的に分離するように、ＧＧＮＭＯＳ型保護トランジスタ４００が設けられている。本実施形態に係る半導体装置は、図１０(a) に示すように、主要な構成要素として、ボディ層３０１、ボディコンタクト層３０２、ソース層３０３、ドレイン層３０４、ゲート電極３０５、ｎ型拡散層４０６、拡散抵抗４０７、ダイオード素子４０８、金属配線３１０Ａ〜３１０Ｃ、及び絶縁体膜３１１を備えている。

具体的には、図１０(a) に示すように、半導体基板中に、ＭＯＳトランジスタのバックゲートを構成するｐ型拡散層からなるボディ層３０１が設けられている。ボディ層３０１中に、ボディ層３０１と電気的に接続しボディ層３０１よりも高濃度のｐ型拡散層からなるボディコンタクト層３０２、ｎ型拡散層からなるソース層３０３及びｎ型拡散層からなるドレイン層３０４の各々が互いに間隔を空けて設けられている。ボディ層３０１におけるソース層３０３とドレイン層３０４との間に位置する領域上には、高濃度のｎ型不純物が注入されたポリシリコンからなるゲート電極３０５が設けられている。ボディコンタクト層３０２は、ソース層３０３を挟んでゲート電極３０５の反対側に位置する領域に設けられている。

半導体基板中に、ボディ層３０１と電気的に分離するように、ｎ型拡散層４０６が設けられている。ｎ型拡散層４０６中に、半導体基板と電気的に分離するように、ｐ型拡散層からなる拡散抵抗４０７が設けられている。

ボディコンタクト層３０２及びソース層３０３上には、ｐ型ポリシリコン４０８ｂとｎ型ポリシリコン４０８ａとが接合されてなるダイオード素子４０８が、互いに間隔を空けて複数設けられている。ここで、例えばダイオード素子４０８のアノード側を構成するｐ型ポリシリコン４０８ｂとして、１×１０^２０ ／ｃｍ^３ の高濃度のｐ型不純物が注入されたポリシリコンを用いると共に、カソード側を構成するｎ型ポリシリコン４０８ａとして、１×１０^１８ ／ｃｍ^３ の高濃度のｎ型不純物が注入されたポリシリコンを用いる。

半導体基板上には、金属からなる金属配線３１０Ａ〜３１０Ｃが設けられている。ここで、金属配線３１０Ａは、図１０(a) に示すように、ソース層３０３と接触するコンタクト部３０９ａ（図１０(b) 参照）、ダイオード素子４０８を構成するｎ型ポリシリコン４０８ａと接触するコンタクト部４０９ａ（図１０(b) 参照）、及びゲート電極３０５と接触するコンタクト部３０９ｄを有している。このように、金属配線３１０Ａによって、ソース層３０３とダイオード素子４０８のカソード側とが電気的に接続していると共に、ソース層３０３とゲート電極３０５とが電気的に接続している。また、金属配線３１０Ｂは、ボディコンタクト層３０２と接触するコンタクト部３０９ｂ、及びダイオード素子４０８を構成するｐ型ポリシリコン４０８ｂと接触するコンタクト部４０９ｂを有している。このように、金属配線３１０Ｂによって、ボディコンタクト層３０２とダイオード素子４０８のアノード側とが電気的に接続している。また、金属配線３１０Ｃは、ドレイン層３０４と接触するコンタクト部３０９ｃを有している。

このように、ダイオード素子４０８は、金属配線３１０Ａによってカソード側がソース層３０３と電気的に接続していると共に、金属配線３１０Ｂによってアノード側がボディコンタクト層３０２と電気的に接続しており、ボディコンタクト層３０２とソース層３０３との間を並列に接続するダイオード素子４０８は、図１０(a) に示すように、ボディコンタクト層３０２及びソース層３０３上に、互いに間隔を空けて複数配置されている。ここでは、互いに隣り合う２つのダイオード素子４０８の間には、ソース層３０３と接触するコンタクト部３０９ａ及びボディコンタクト層３０２と接触するコンタクト部３０９ｂがそれぞれ間隔を空けて２個配置されている。また、ダイオード素子４０８におけるＰＮ接合は、金属配線３１０Ａと金属配線３１０Ｂとの間に位置する。

また、図１０(b) に示すように、半導体基板上には、絶縁体膜３１１が設けられており、絶縁体膜３１１中に埋め込まれるように、ダイオード素子４０８が設けられている。絶縁体膜３１１中には、ソース層３０３の上面が露出する開口部、及びダイオード素子４０８を構成するｎ型ポリシリコン４０８ａの上面が露出する開口部が設けられており、各開口部内に埋め込まれるように、金属配線３１０Ａが設けられている。これにより、金属配線３１０Ａが、コンタクト部３０９ａにおいてソース層３０３と接触すると共に、コンタクト部４０９ａにおいてダイオード素子４０８と接触する。

このように、絶縁体膜３１１は、金属配線３１０Ａにおけるコンタクト部３０９ａ，４０９ａが存在する部分以外の部分と、ボディ層３０１、ソース層３０３及びダイオード素子４０８の各々とが接触することを防止している。尚、絶縁体膜３１１は、複数層の絶縁膜から構成されていてもよい。

本実施形態では、前述の第３の実施形態と同様に、ドレイン層３０４と電気的に接続する金属配線３１０Ｃからボディ層３０１にサージ電流が流れ込むと、ボディ層３０１の電位が上昇し、バイポーラトランジスタ動作を開始し、サージ電流を外部へ放電することで、内部回路にサージ電流が流れ込むことを防止することができるので、ＥＳＤサージから内部回路を保護することができる。

本実施形態に係る半導体装置によると、半導体基板におけるＭＯＳ型保護トランジスタ４００形成領域上には、ボディコンタクト層３０２とソース層３０３とを電気的に接続するダイオード素子４０８が、互いに間隔を空けて複数設けられている。

ここで、一般に、ダイオード素子の電流能力は正の温度係数を有しており、温度が上昇する程、ダイオード素子に流れる電流量が増大する。

そのため、ＭＯＳ型保護トランジスタ内で電流が局所的に集中し、ＭＯＳ型保護トランジスタ内での電流集中領域において温度上昇が発生すると、ＭＯＳ型保護トランジスタ内での電流集中領域の比較的近くに位置するダイオード素子４０８に流れる電流量は、電流集中領域の比較的遠くに位置するダイオード素子４０８に流れる電流量よりも増加する。

これにより、ＭＯＳ型保護トランジスタ内での電流集中領域では、ボディ層３０１に流れ込む電流のうち、ソース層３０３に流れる電流が減少し、ＭＯＳ型保護トランジスタ内での電流集中領域の比較的近くに位置するダイオード素子４０８に流れる電流が増加するので、トランジスタ動作に寄与するボディ−ソース間に流れる電流を減少させることができる。

このため、ＭＯＳ型保護トランジスタ内での電流集中領域ではトランジスタ動作が抑制され、これ以上の電流集中が発生しないよう負のフィードバックが発生するので、ＭＯＳ型保護トランジスタの動作均一性の向上を図ることができる。

以上のように、本実施形態に係る半導体装置では、複数のダイオード素子４０８の各々によって、ＥＳＤサージに対するＭＯＳ型保護トランジスタの動作均一性が確保され、ＭＯＳ型保護トランジスタの素子面積を最大限に活用することができるので、ＭＯＳ型保護トランジスタの素子面積の増大を招くことなく、ＥＳＤサージから内部回路を保護することができる。

尚、本実施形態では、ボディ層３０１とソース層３０３とを電気的に接続する抵抗体として、ｎ型拡散層４０６中に形成された拡散抵抗４０７を設けたが、本発明はこれに限定されるものではない。

＜第４の変形例＞
以下に、本発明の第４の変形例に係る半導体装置について、ＧＧＮＭＯＳ型保護トランジスタを備えた半導体装置を具体例に挙げて、図１１及び図１２を参照しながら説明する。図１１及び図１２は、本発明の第４の変形例に係る半導体装置の構造について示す平面図である。

図１１に示す半導体装置は、ダイオード素子４０８Ａにおけるボディコンタクト層３０２に電気的に接続されるコンタクト部４０９ｂとソース層３０３に電気的に接続されるコンタクト部４０９ａとの間に存在する部分が、ボディ層３０１（ゲート電極３０５下に位置する領域）とドレイン層３０４との境界領域上を経由して配置されるように、ボディコンタクト層３０２をソース層３０３側ではなくドレイン層３０４側に配置させる。従って、ボディコンタクト層３０２は、ドレイン層３０４を挟んでゲート電極３０５の反対側に位置する領域に設けられている。これにより、ダイオード素子４０８Ａは、ドレイン層３０４及びゲート電極３０５上を横断するように形成される。尚、ダイオード素子４０８ＡにおけるＰＮ接合は、ボディ層３０１（ゲート電極３０５下に位置する領域）とドレイン層３０４との境界領域上に位置している。

図１２に示す半導体装置は、ゲート電極３０５を挟んだ両側にソース層３０３とドレイン層３０４とを備えており、ボディコンタクト層３０２はソース層３０３を挟んでゲート電極３０５の反対側に位置する領域に設けられている。そして、ダイオード素子４０８Ｂは、コンタクト部４０９ａとコンタクト部４０９ｂとの間に存在する部分が、ドレイン層３０４とボディ層３０１（ゲート電極３０５下に位置する領域）との境界領域上を経由するように配置した構造を有している。従って、ダイオード素子４０８Ｂは、図１０に示すダイオード素子４０８に対して、ドレイン層３０４とボディ層３０１との境界領域上を経由して、コンタクト部４０９ａとコンタクト部４０９ｂとに接続されている点で相違している。尚、ダイオード素子４０８ＢにおけるＰＮ接合は、ボディ層３０１（ゲート電極３０５下に位置する領域）とドレイン層３０４との境界領域上に位置している。

ここで、ＭＯＳ型保護トランジスタ内での電流集中領域、言い換えれば、温度上昇領域は、ボディ層３０１とドレイン層３０４との境界（すなわち、アバランシェ降伏発生箇所）である。

そこで、本変形例では、図１１及び図１２に示すように、ダイオード素子４０８Ａ，４０８Ｂにおけるコンタクト部４０９ａ（ソース層３０３）とコンタクト部４０９ｂ（ボディコンタクト層３０２）との間に存在する部分を、ボディ層３０１とドレイン層３０４との境界領域上に配置させる。これにより、ダイオード素子４０８Ａ，４０８Ｂを流れる電流がＭＯＳ型保護トランジスタ内での温度上昇領域上を流れるように、ダイオード素子４０８Ａ，４０８Ｂを配置させることができるので、発熱に対する負のフィードバックをより一層有効に働かせることができる。

また、図１１に示すように、ボディコンタクト層３０２を、ソース層３０３側ではなくドレイン層３０４側に配置させることによって、図１２に示すように、ダイオード素子４０８Ｂの形状をコ字状に調整することなく、より容易な設計変更で、ダイオード素子４０８Ａにおけるコンタクト部４０９ａ（ソース層３０３）とコンタクト部４０９ｂ（ボディコンタクト層３０２）との間に存在する部分を、ボディ層３０１とドレイン層３０４との境界領域上に配置させることができる。

以上説明したように、本発明は、保護トランジスタの動作均一性の向上を図ると共に、保護トランジスタの素子面積の増大を招くことなくＥＳＤサージから内部回路を保護することができるので、保護トランジスタを備える半導体装置に有用である。

(a) は、本発明の第１の実施形態に係る半導体装置の構造について示す平面図であり、(b) は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。 保護トランジスタの素子面積と２次降伏電流との関係について示す図である。 本発明の第１の変形例に係る半導体装置の構造について示す平面図である。 本発明の第１の変形例に係る半導体装置の構造について示す平面図である。 (a) は、本発明の第２の実施形態に係る半導体装置の構造について示す平面図であり、(b) は、本発明の第２の実施形態に係る半導体装置の構造について示す断面図である。 本発明の第２の変形例に係る半導体装置の構造について示す平面図である。 (a) は、本発明の第３の実施形態に係る半導体装置の構造について示す平面図であり、(b) は、本発明の第３の実施形態に係る半導体装置の構造について示す断面図である。 本発明の第３の変形例に係る半導体装置の構造について示す平面図である。 本発明の第３の変形例に係る半導体装置の構造について示す平面図である。 (a) は、本発明の第４の実施形態に係る半導体装置の構造について示す平面図であり、(b) は、本発明の第４の実施形態に係る半導体装置の構造について示す断面図である。 本発明の第４の変形例に係る半導体装置の構造について示す平面図である。 本発明の第４の変形例に係る半導体装置の構造について示す平面図である。 従来技術に係る半導体装置の構造について示す平面図である。

符号の説明

１００，２００ ＢＶＣＥＲ型バイポーラ保護トランジスタ
１０１ コレクタ層
１０２ ベース層
１０３ エミッタ層
１０４ コレクタコンタクト層
１０７，１０７Ａ，１０７Ｂ 負の温度係数を有する抵抗体
１０８ａ，１０８ｂ，１０８ コンタクト部
１０９Ａ，１０９Ｂ，１０９Ｃ 金属配線
１１０ 絶縁体膜
２０５ ｎ型拡散層
２０６ 拡散抵抗
２０７，２０７Ａ ダイオード素子
２０７ａ ｐ型ポリシリコン
２０７ｂ ｎ型ポリシリコン
２０８ａ，２０８ｂ コンタクト部
３００，４００ ＧＧＮＭＯＳ型保護トランジスタ
３０１ ボディ層
３０２ ボディコンタクト層
３０３ ソース層
３０４ ドレイン層
３０５ ゲート電極
３０８，３０８Ａ，３０８Ｂ 負の温度係数を有する抵抗体
３０９ａ，３０９ｂ，３０９ｃ，３０９ｄ，３０９ コンタクト部
３１０Ａ，３１０Ｂ，３１０Ｃ 金属配線
３１１ 絶縁体膜
４０６ ｎ型拡散層
４０７ 拡散抵抗
４０８，４０８Ａ，４０８Ｂ ダイオード素子
４０８ａ ｎ型ポリシリコン
４０８ｂ ｐ型ポリシリコン
４０９ａ，４０９ｂ コンタクト部

Claims (14)

1. 半導体基板上に形成されたバイポーラトランジスタを備える半導体装置であって、
   前記半導体基板におけるバイポーラトランジスタ形成領域上に配置された複数の電流制御部を備え、
   前記複数の電流制御部の各々は、前記バイポーラトランジスタを構成するベース層とエミッタ層とを電気的に接続していることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記複数の電流制御部の各々は、負の温度係数を有する抵抗体であることを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   前記複数の電流制御部の各々は、ダイオード素子であり、
   前記ダイオード素子のアノードが前記ベース層と電気的に接続していると共に、前記ダイオード素子のカソードが前記エミッタ層と電気的に接続していることを特徴とする半導体装置。
4. 請求項１又は２に記載の半導体装置において、
   前記複数の電流制御部の各々は、前記バイポーラトランジスタを構成するコレクタ層と前記ベース層との境界上に配置されていることを特徴とする半導体装置。
5. 請求項１又は３に記載の半導体装置において、
   前記エミッタ層と前記ベース層とを電気的に接続する抵抗体を更に備えていることを特徴とする半導体装置。
6. 請求項１〜３、５のうちいずれか１項に記載の半導体装置において、
   前記複数の電流制御部の各々における前記ベース層に電気的に接続するコンタクト部と前記エミッタ層に電気的に接続するコンタクト部との間に存在している部分が、コレクタ層と前記ベース層との境界上を経由するように配置されていることを特徴とする半導体装置。
7. 半導体基板上に形成されたＭＯＳトランジスタを備える半導体装置であって、
   前記半導体基板におけるＭＯＳトランジスタ形成領域上に配置された複数の電流制御部を備え、
   前記複数の電流制御部の各々は、前記ＭＯＳトランジスタを構成するボディ層とソース層とを電気的に接続していることを特徴とする半導体装置。
8. 請求項７に記載の半導体装置において、
   前記複数の電流制御部の各々は、負の温度係数を有する抵抗体であることを特徴とする半導体装置。
9. 請求項７に記載の半導体装置において、
   前記複数の電流制御部の各々は、ダイオード素子であり、
   前記ダイオード素子のアノードが前記ボディ層と電気的に接続していると共に、前記ダイオード素子のカソードが前記ソース層と電気的に接続していることを特徴とする半導体装置。
10. 請求項７又は８に記載の半導体装置において、
    前記複数の電流制御部の各々は、前記ＭＯＳトランジスタを構成するドレイン層とゲート電極下に位置する前記ボディ層との境界上に配置されていることを特徴とする半導体装置。
11. 請求項７又は９に記載の半導体装置において、
    前記ボディ層と前記ソース層とを電気的に接続する抵抗体を更に備えていることを特徴とする半導体装置。
12. 請求項７〜９、１１のうちいずれか１項に記載の半導体装置において、
    前記複数の電流制御部の各々における前記ボディ層に電気的に接続するコンタクト部と前記ソース層に電気的に接続するコンタクト部との間に存在している部分が、ドレイン層とゲート電極下に位置する前記ボディ層との境界上を経由するように配置されていることを特徴とする半導体装置。
13. 請求項２又は８に記載の半導体装置において、
    前記負の温度係数を有する抵抗体はポリシリコン又はアモルファスシリコンからなることを特徴とする半導体装置。
14. 請求項３又は９に記載の半導体装置において、
    前記ダイオード素子はポリシリコンからなることを特徴とする半導体装置。

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