JP7340713B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7340713B2
JP7340713B2 JP2023050578A JP2023050578A JP7340713B2 JP 7340713 B2 JP7340713 B2 JP 7340713B2 JP 2023050578 A JP2023050578 A JP 2023050578A JP 2023050578 A JP2023050578 A JP 2023050578A JP 7340713 B2 JP7340713 B2 JP 7340713B2
Authority
JP
Japan
Prior art keywords
vertical mos
mos transistor
vertical
outer periphery
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023050578A
Other languages
English (en)
Other versions
JP2023084132A (ja
Inventor
興輝 山本
晴久 高田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Nuvoton Technology Corp Japan
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nuvoton Technology Corp Japan filed Critical Nuvoton Technology Corp Japan
Publication of JP2023084132A publication Critical patent/JP2023084132A/ja
Application granted granted Critical
Publication of JP7340713B2 publication Critical patent/JP7340713B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0029—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H7/00—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions
    • H02H7/18—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for batteries; for accumulators
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0068—Battery or charger load switching, e.g. concurrent charging and load supply
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/10—Energy storage using batteries

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Emergency Protection Circuit Devices (AREA)

Description

本開示は、縦型トランジスタをはじめとする半導体装置、電池保護回路、および、パワーマネージメント回路に関する。なお、縦型トランジスタとは、縦型の、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）等をいう。
従来、ドレイン領域を共通とする複数の縦型ＭＯＳトランジスタを備える半導体装置が知られている（例えば、特許文献１参照）。
特開平１－１７９４５６号公報
ドレイン領域を共通とする複数の縦型ＭＯＳトランジスタを備える半導体装置において、局所的な発熱を抑制することが望まれる。
そこで、本開示は、局所的な発熱を抑制することができる半導体装置等を提供することを目的とする。
本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層内に形成された、第１の縦型ＭＯＳトランジスタと第２の縦型ＭＯＳトランジスタと第３の縦型ＭＯＳトランジスタとを含むＮ（Ｎは３以上の整数）個の縦型ＭＯＳトランジスタと、を備え、前記Ｎ個の縦型ＭＯＳトランジスタのそれぞれは、前記半導体層の上面に、当該縦型ＭＯＳトランジスタのゲート電極に電気的に接続されたゲートパッドと、当該縦型ＭＯＳトランジスタのソース電極に電気的に接続されたソースパッドと、を有し、前記半導体層は、半導体基板を有し、前記半導体基板は、前記Ｎ個の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記半導体装置は、前記半導体層の平面視において、第１の外周辺と、それぞれ前記第１の外周辺に隣接する第２の外周辺および第３の外周辺と、前記第１の外周辺に対向する第４の外周辺と、を有する矩形であり、前記半導体層の平面視において、前記第１の縦型ＭＯＳトランジスタは、前記第１の外周辺に全長が面する第１の辺と、前記第２の外周辺に全長が面し、前記第１の辺に隣接する第２の辺と、前記第３の外周辺に全長が面し、前記第１の辺に隣接する第３の辺と、を有する多角形であり、前記第１の外周辺と前記第１の辺との間、前記第２の外周辺と前記第２の辺との間、および、前記第３の外周辺と前記第３の辺との間のそれぞれには、前記Ｎ個の縦型ＭＯＳトランジスタのうちの他の縦型ＭＯＳトランジスタが挟まれず、前記半導体層の平面視において、前記第２の縦型ＭＯＳトランジスタは、前記第２の外周辺に全長が面する第４の辺と、前記第４の外周辺に全長が面し、前記第４の辺に隣接する第５の辺と、を有する多角形であり、前記第２の外周辺と前記第４の辺との間、および、前記第４の外周辺と前記第５の辺との間のそれぞれには、前記Ｎ個の縦型ＭＯＳトランジスタのうちの他の縦型ＭＯＳトランジスタが挟まれず、前記半導体層の平面視において、前記第３の縦型ＭＯＳトランジスタは、前記第３の外周辺に全長が面する第６の辺と、前記第４の外周辺に全長が面し、前記第６の辺に隣接する第７の辺と、を有する多角形であり、前記第３の外周辺と前記第６の辺との間、および、前記第４の外周辺と前記第７の辺との間のそれぞれには、前記Ｎ個の縦型ＭＯＳトランジスタのうちの他の縦型ＭＯＳトランジスタが挟まれず、前記半導体層の平面視における、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの面積は、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きく、前記半導体層の平面視において、前記第１の縦型ＭＯＳトランジスタの面積をＳ１、前記第２の縦型ＭＯＳトランジスタの面積をＳ２、前記第３の縦型ＭＯＳトランジスタの面積をＳ３とする場合に、Ｓ１＞Ｓ２＝Ｓ３、または、Ｓ１＜Ｓ２＝Ｓ３である。
本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層内に形成された、第１の縦型ＭＯＳトランジスタと第２の縦型ＭＯＳトランジスタと第３の縦型ＭＯＳトランジスタとを含むＮ（Ｎは３以上の整数）個の縦型ＭＯＳトランジスタと、を備え、前記Ｎ個の縦型ＭＯＳトランジスタのそれぞれは、前記半導体層の上面に、当該縦型ＭＯＳトランジスタのゲート電極に電気的に接続されたゲートパッドと、当該縦型ＭＯＳトランジスタのソース電極に電気的に接続されたソースパッドと、を有し、前記半導体層は、半導体基板を有し、前記半導体基板は、前記Ｎ個の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記半導体装置は、前記半導体層の平面視において、第１の外周辺と、それぞれ前記第１の外周辺に隣接する第２の外周辺および第３の外周辺と、前記第１の外周辺に対向する第４の外周辺と、を有する矩形であり、前記半導体層の平面視において、前記第１の縦型ＭＯＳトランジスタは、前記第１の外周辺に全長が面する第１の辺と、前記第２の外周辺に全長が面し、前記第１の辺に隣接する第２の辺と、前記第３の外周辺に全長が面し、前記第１の辺に隣接する第３の辺と、を有する多角形であり、前記第１の外周辺と前記第１の辺との間、前記第２の外周辺と前記第２の辺との間、および、前記第３の外周辺と前記第３の辺との間のそれぞれには、前記Ｎ個の縦型ＭＯＳトランジスタのうちの他の縦型ＭＯＳトランジスタが挟まれず、前記半導体層の平面視において、前記第２の縦型ＭＯＳトランジスタは、前記第２の外周辺に全長が面する第４の辺と、前記第４の外周辺に全長が面し、前記第４の辺に隣接する第５の辺と、を有する多角形であり、前記第２の外周辺と前記第４の辺との間、および、前記第４の外周辺と前記第５の辺との間のそれぞれには、前記Ｎ個の縦型ＭＯＳトランジスタのうちの他の縦型ＭＯＳトランジスタが挟まれず、前記半導体層の平面視において、前記第３の縦型ＭＯＳトランジスタは、前記第３の外周辺に全長が面する第６の辺と、前記第４の外周辺に全長が面し、前記第６の辺に隣接する第７の辺と、を有する多角形であり、前記第３の外周辺と前記第６の辺との間、および、前記第４の外周辺と前記第７の辺との間のそれぞれには、前記Ｎ個の縦型ＭＯＳトランジスタのうちの他の縦型ＭＯＳトランジスタが挟まれず、前記半導体層の平面視における、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの面積は、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きく、前記第１の縦型ＭＯＳトランジスタの最大仕様電流をＩＭ１、前記第２の縦型ＭＯＳトランジスタの最大仕様電流をＩＭ２、前記第３の縦型ＭＯＳトランジスタの最大仕様電流をＩＭ３とする場合に、ＩＭ１＞ＩＭ２＝ＩＭ３、または、ＩＭ１＜ＩＭ２＝ＩＭ３である。
本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層内に形成された、第１の縦型トランジスタと第２の縦型トランジスタと第３の縦型トランジスタとを含むＮ（Ｎは３以上の整数）個の縦型トランジスタと、を備え、前記Ｎ個の縦型トランジスタのそれぞれは、前記半導体層の上面に、当該縦型トランジスタの導通を制御する制御電極に電気的に接続された制御パッドと、当該縦型トランジスタが、外部から電流を流入する、または外部へ電流を流出する外部接続電極に電気的に接続された外部接続パッドと、を有し、前記半導体層は、半導体基板を有し、前記半導体基板の、前記Ｎ個の縦型トランジスタが形成された一方の主面と背向する、他方の主面側に、前記Ｎ個の縦型トランジスタに共通する共通電極を備え、前記半導体装置は、前記半導体層の平面視において、第１の外周辺と、それぞれ前記第１の外周辺に隣接する第２の外周辺および第３の外周辺と、前記第１の外周辺に対向する第４の外周辺と、を有する矩形であり、前記半導体層の平面視において、前記第１の縦型トランジスタは、前記第１の外周辺に全長が面する第１の辺と、前記第２の外周辺に全長が面し、前記第１の辺に隣接する第２の辺と、前記第３の外周辺に全長が面し、前記第１の辺に隣接する第３の辺と、を有する多角形であり、前記第１の外周辺と前記第１の辺との間、前記第２の外周辺と前記第２の辺との間、および、前記第３の外周辺と前記第３の辺との間のそれぞれには、前記Ｎ個の縦型トランジスタのうちの他の縦型トランジスタが挟まれず、前記半導体層の平面視において、前記第２の縦型トランジスタは、前記第２の外周辺に全長が面する第４の辺と、前記第４の外周辺に全長が面し、前記第４の辺に隣接する第５の辺と、を有する多角形であり、前記第２の外周辺と前記第４の辺との間、および、前記第４の外周辺と前記第５の辺との間のそれぞれには、前記Ｎ個の縦型トランジスタのうちの他の縦型トランジスタが挟まれず、前記半導体層の平面視において、前記第３の縦型トランジスタは、前記第３の外周辺に全長が面する第６の辺と、前記第４の外周辺に全長が面し、前記第６の辺に隣接する第７の辺と、を有する多角形であり、前記第３の外周辺と前記第６の辺との間、および、前記第４の外周辺と前記第７の辺との間のそれぞれには、前記Ｎ個の縦型トランジスタのうちの他の縦型トランジスタが挟まれず、前記半導体層の平面視における、前記Ｎ個の縦型トランジスタそれぞれの面積は、前記Ｎ個の縦型トランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きく、前記半導体層の平面視において、前記第１の縦型トランジスタの面積をＳ１、前記第２の縦型トランジスタの面積をＳ２、前記第３の縦型トランジスタの面積をＳ３とする場合に、Ｓ１＞Ｓ２＝Ｓ３、または、Ｓ１＜Ｓ２＝Ｓ３である。
本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層内に形成された、第１の縦型トランジスタと第２の縦型トランジスタと第３の縦型トランジスタとを含むＮ（Ｎは３以上の整数）個の縦型トランジスタと、を備え、前記Ｎ個の縦型トランジスタのそれぞれは、前記半導体層の上面に、当該縦型トランジスタの導通を制御する制御電極に電気的に接続された制御パッドと、当該縦型トランジスタが、外部から電流を流入する、または外部へ電流を流出する外部接続電極に電気的に接続された外部接続パッドと、を有し、前記半導体層は、半導体基板を有し、前記半導体基板の、前記Ｎ個の縦型トランジスタが形成された一方の主面と背向する、他方の主面側に、前記Ｎ個の縦型トランジスタに共通する共通電極を備え、前記半導体装置は、前記半導体層の平面視において、第１の外周辺と、それぞれ前記第１の外周辺に隣接する第２の外周辺および第３の外周辺と、前記第１の外周辺に対向する第４の外周辺と、を有する矩形であり、前記半導体層の平面視において、前記第１の縦型トランジスタは、前記第１の外周辺に全長が面する第１の辺と、前記第２の外周辺に全長が面し、前記第１の辺に隣接する第２の辺と、前記第３の外周辺に全長が面し、前記第１の辺に隣接する第３の辺と、を有する多角形であり、前記第１の外周辺と前記第１の辺との間、前記第２の外周辺と前記第２の辺との間、および、前記第３の外周辺と前記第３の辺との間のそれぞれには、前記Ｎ個の縦型トランジスタのうちの他の縦型トランジスタが挟まれず、前記半導体層の平面視において、前記第２の縦型トランジスタは、前記第２の外周辺に全長が面する第４の辺と、前記第４の外周辺に全長が面し、前記第４の辺に隣接する第５の辺と、を有する多角形であり、前記第２の外周辺と前記第４の辺との間、および、前記第４の外周辺と前記第５の辺との間のそれぞれには、前記Ｎ個の縦型トランジスタのうちの他の縦型トランジスタが挟まれず、前記半導体層の平面視において、前記第３の縦型トランジスタは、前記第３の外周辺に全長が面する第６の辺と、前記第４の外周辺に全長が面し、前記第６の辺に隣接する第７の辺と、を有する多角形であり、前記第３の外周辺と前記第６の辺との間、および、前記第４の外周辺と前記第７の辺との間のそれぞれには、前記Ｎ個の縦型トランジスタのうちの他の縦型トランジスタが挟まれず、前記半導体層の平面視における、前記Ｎ個の縦型トランジスタそれぞれの面積は、前記Ｎ個の縦型トランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きく、前記第１の縦型トランジスタの最大仕様電流をＩＭ１、前記第２の縦型トランジスタの最大仕様電流をＩＭ２、前記第３の縦型トランジスタの最大仕様電流をＩＭ３とする場合に、ＩＭ１＞ＩＭ２＝ＩＭ３、または、ＩＭ１＜ＩＭ２＝ＩＭ３である。
本開示の一態様に係る半導体装置等によると、局所的な発熱を抑制することができる半導体装置等を提供することができる。
図１は、実施の形態１に係る半導体装置の構造の一例を示す断面図である。 図２は、実施の形態１に係る半導体装置の構造の一例を示す平面図である。 図３は、実施の形態１に係る半導体装置の回路構成の一例を示す回路図である。 図４Ａは、実施の形態１に係る半導体装置の平面図である。 図４Ｂは、実施の形態１に係る半導体装置の平面図である。 図５は、実施の形態１に係る半導体装置の平面図である。 図６は、実施の形態１に係る半導体装置の平面図である。 図７Ａは、実施の形態１に係る半導体装置の平面図である。 図７Ｂは、実施の形態１に係る半導体装置の平面図である。 図８は、実施の形態１に係る半導体装置の平面図である。 図９は、実施の形態１に係る半導体装置の平面図である。 図１０Ａは、実施の形態１に係る半導体装置の平面図である。 図１０Ｂは、実施の形態１に係る半導体装置の平面図である。 図１０Ｃは、実施の形態１に係る半導体装置の平面図である。 図１０Ｄは、実施の形態１に係る半導体装置の平面図である。 図１１Ａは、実施の形態１に係る半導体装置の平面図である。 図１１Ｂは、実施の形態１に係る半導体装置の平面図である。 図１１Ｃは、実施の形態１に係る半導体装置の平面図である。 図１１Ｄは、実施の形態１に係る半導体装置の平面図である。 図１１Ｅは、実施の形態１に係る半導体装置の平面図である。 図１１Ｆは、実施の形態１に係る半導体装置の平面図である。 図１１Ｇは、実施の形態１に係る半導体装置の平面図である。 図１１Ｈは、実施の形態１に係る半導体装置の平面図である。 図１１Ｉは、実施の形態１に係る半導体装置の平面図である。 図１１Ｊは、実施の形態１に係る半導体装置の平面図である。 図１２は、実施の形態１に係る半導体装置の平面図である。 図１３Ａは、実施の形態１に係る半導体装置の平面図である。 図１３Ｂは、実施の形態１に係る半導体装置の平面図である。 図１４Ａは、実施の形態１に係る半導体装置の平面図である。 図１４Ｂは、実施の形態１に係る半導体装置の平面図である。 図１５は、実施の形態１に係る半導体装置の平面図である。 図１６は、実施の形態１に係る半導体装置の平面図である。 図１７は、実施の形態１に係る半導体装置の平面図である。 図１８は、実施の形態１に係る半導体装置の平面図である。 図１９は、実施の形態１に係る半導体装置の平面図である。 図２０は、実施の形態１に係る半導体装置の平面図である。 図２１Ａは、実施の形態１に係る半導体装置の平面図である。 図２１Ｂは、実施の形態１に係る半導体装置の平面図である。 図２１Ｃは、実施の形態１に係る半導体装置の平面図である。 図２１Ｄは、実施の形態１に係る半導体装置の平面図である。 図２１Ｅは、実施の形態１に係る半導体装置の平面図である。 図２１Ｆは、実施の形態１に係る半導体装置の平面図である。 図２１Ｇは、実施の形態１に係る半導体装置の平面図である。 図２１Ｈは、実施の形態１に係る半導体装置の平面図である。 図２２Ａは、実施の形態１に係る半導体装置の構造の一例を示す断面図である。 図２２Ｂは、実施の形態１に係る半導体装置の構造の一例を示す平面図である。 図２３は、実施の形態１に係る半導体装置の構造の一例を示す断面図である。 図２４は、実施の形態２に係る電池保護システムの構成の一例を示す回路図である。 図２５Ａは、実施の形態２に係る電池保護システムが電池セルを充電する様子を示す模式図である。 図２５Ｂは、実施の形態２に係る電池保護システムが電池セルを放電する様子を示す模式図である。 図２６は、実施の形態２に係る電池保護システムの構成の一例を示す回路図である。 図２７は、実施の形態２に係る電池保護システムの構成の一例を示す回路図である。 図２８は、実施の形態３に係る電池保護システムの構成の一例を示す回路図である。 図２９Ａは、実施の形態３に係る電池保護システムがＮ個の電池セルを直列充電する様子を示す模式図である。 図２９Ｂは、実施の形態３に係る電池保護システムがＮ個の電池セルを放電する様子を示す模式図である。 図２９Ｃは、実施の形態３に係る電池保護システムがＮ個の電池セルを並列充電する様子を示す模式図である。 図３０Ａは、実施の形態３に係る電池保護回路の具体例を示す回路図である。 図３０Ｂは、従来例に係る電池保護回路の具体例を示す回路図である。 図３１Ａは、実施の形態３に係る電池保護回路の具体例を示す回路図である。 図３１Ｂは、従来例に係る電池保護回路の具体例を示す回路図である。 図３２Ａは、実施の形態３に係る電池保護回路の具体例を示す回路図である。 図３２Ｂは、従来例に係る電池保護回路の具体例を示す回路図である。 図３３Ａは、実施の形態３に係る電池保護システムが３個の電池セルを直列充電する様子を示す模式図である。 図３３Ｂは、実施の形態３に係る電池保護システムが３個の電池セルの直列充電を中止して、１個の電池セルの正極の電圧の外部への供給を開始する様子を示す模式図である。 図３３Ｃは、実施の形態３に係る電池保護システムが１個の電池セルを充電する様子を示す模式図である。 図３３Ｄは、実施の形態３に係る電池保護システムが３個の電池セルを並列放電する様子を示す模式図である。 図３４は、実施の形態４に係る電池保護システムの構成の一例を示す回路図である。 図３５Ａは、実施の形態４に係る電池保護システムがＮ－１個の電池セルを直列充電する様子を示す模式図である。 図３５Ｂは、実施の形態４に係る電池保護システムがＮ－１個の電池セルを放電する様子を示す模式図である。 図３５Ｃは、実施の形態４に係る電池保護システムがＮ－１個の電池セルを並列充電する様子を示す模式図である。 図３６は、実施の形態４に係る電池保護回路の具体例を示す回路図である。 図３７Ａは、実施の形態４に係る半導体装置の平面図の一例である。 図３７Ｂは、実施の形態４に係る半導体装置の平面図の一例である。 図３８Ａは、実施の形態４に係る半導体装置の平面図の一例である。 図３８Ｂは、実施の形態４に係る半導体装置の平面図の一例である。 図３９は、実施の形態４に係る電池保護回路の具体例を示す回路図である。 図４０は、実施の形態４に係る電池保護回路の具体例を示す回路図である。 図４１Ａは、実施の形態４に係る電池保護システムが３個の電池セルを直列充電する様子を示す模式図である。 図４１Ｂは、実施の形態４に係る電池保護システムが３個の電池セルの直列充電を中止して、１個の電池セルの正極の電圧の外部への供給を開始する様子を示す模式図である。 図４１Ｃは、実施の形態４に係る電池保護システムが１個の電池セルを充電する様子を示す模式図である。 図４１Ｄは、実施の形態４に係る電池保護システムが３個の電池セルを並列充電する様子を示す模式図である。 図４２は、実施の形態５に係る電池保護システムの構成の一例を示す模式図である。 図４３は、実施の形態６に係る電池保護システムの構成の一例を示す模式図である。 図４４は、実施の形態７に係る電池保護システムの構成の一例を示す模式図である。 図４５は、実施の形態８に係るパワーマネージメントシステムの構成の一例を示す模式図である。 図４６は、実施の形態９に係るパワーマネージメントシステムの構成の一例を示す模式図である。
（本開示の一態様を得るに至った経緯）
発明者らは、ドレイン領域を共通とする複数の縦型ＭＯＳトランジスタであって、最大仕様電流が互いに異なる複数の縦型ＭＯＳトランジスタを備える半導体装置の開発を進めている。
その中で、発明者らは、最大仕様電流が互いに異なる複数の縦型ＭＯＳトランジスタ間で、各縦型ＭＯＳトランジスタに最大仕様電流を流す場合に、それらの導通抵抗が等しい場合には、最大仕様電流が大きい縦型ＭＯＳトランジスタの領域の局所的な発熱量の方が、最大仕様電流が小さい縦型ＭＯＳトランジスタの領域の局所的な発熱量よりも大きくなることに気が付いた。そして、このことにより、半導体装置に局所的な発熱が生じるという好ましくない現象が発生することを確認した。
そこで、発明者らは、ドレイン領域を共通とする複数の縦型ＭＯＳトランジスタを備える半導体装置において、局所的な発熱を抑制することができる半導体装置を実現すべく、鋭意、実験、検討を重ねた。
一般に、導通抵抗がＲ［Ω］となるトランジスタに電流Ｉ［Ａ］を流す場合におけるトランジスタの発熱量は、Ｒ×Ｉ２に比例する。
このため、発明者らは、ドレイン領域を共通とする複数の縦型ＭＯＳトランジスタを備える半導体装置において局所的な発熱を抑制するためには、各縦型ＭＯＳトランジスタの最大仕様電流に応じて、各縦型ＭＯＳトランジスタの導通抵抗を、最大仕様電流がより大きい縦型ＭＯＳトランジスタ程、より小さくすることが有効であるとの知見を得た。
そこで、発明者らは、この知見に基づいて、さらに、実験、検討を重ねた。その結果、発明者らは、下記本開示に係る半導体装置等に想到した。
本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層内に形成されたＮ（Ｎは３以上の整数）個の縦型ＭＯＳトランジスタと、を備え、前記Ｎ個の縦型ＭＯＳトランジスタのそれぞれは、前記半導体層の上面に、当該縦型ＭＯＳトランジスタのゲート電極に電気的に接続されたゲートパッドと、当該縦型ＭＯＳトランジスタのソース電極に電気的に接続された１以上のソースパッドと、を有し、前記半導体層は、半導体基板を有し、前記半導体基板は、前記Ｎ個の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記半導体層の平面視における、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの面積は、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きい。
上記構成の半導体装置によると、縦型ＭＯＳトランジスタの最大仕様電流が大きい程、半導体層の平面視における面積が大きくなる。
一般に、縦型ＭＯＳトランジスタの導通抵抗は、半導体層の平面視における面積に反比例する。このため、上記構成の半導体装置において、最大仕様電流がより大きい縦型ＭＯＳトランジスタ程、導通抵抗がより小さくなる。
したがって、上記構成の半導体装置によると、局所的な発熱を抑制することができる半導体装置を提供することができる。
また、前記半導体層の平面視における、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの面積は、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流の２乗に比例するとしてもよい。
また、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの、最大仕様電流を流す際の導通抵抗は、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流の２乗に反比例するとしてもよい。
また、前記Ｎ個の縦型ＭＯＳトランジスタのうちの１個は、最大仕様電流が、前記Ｎ個の縦型ＭＯＳトランジスタのうちのＫ（Ｋは、２以上Ｎ－１以下の整数）個の縦型ＭＯＳトランジスタの最大仕様電流の和と等しい特定縦型ＭＯＳトランジスタであるとしてもよい。
また、前記Ｎ個の縦型ＭＯＳトランジスタのうちの少なくとも１個は、有する前記１以上のソースパッドが１のソースパッドである特定縦型ＭＯＳトランジスタであり、前記半導体層の平面視において、前記少なくとも１個の特定縦型ＭＯＳトランジスタそれぞれが有する前記ゲートパッドおよび前記１のソースパッドは、正円形であり、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれが有する前記ゲートパッドおよび前記１以上のソースパッドの中に、前記少なくとも１個の特定縦型ＭＯＳトランジスタそれぞれが有する前記ゲートパッドおよび前記１のソースパッドよりも有意に面積が小さいゲートパッドおよびソースパッドが存在しないとしてもよい。
また、前記半導体装置は、前記半導体層の平面視において矩形であり、前記Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる１以上の電流経路それぞれにおける、当該電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接するとしてもよい。
また、前記半導体装置は、前記半導体層の平面視において長方形であり、前記半導体層の平面視において、前記１以上の電流経路それぞれにおける、前記第１の出入口縦型ＭＯＳトランジスタと前記第２の出入口縦型ＭＯＳトランジスタとの境界線は、前記半導体装置の長辺に平行であるとしてもよい。
また、前記半導体層の平面視において、前記１以上の電流経路それぞれにおける、前記第１の出入口縦型ＭＯＳトランジスタと前記第２の出入口縦型ＭＯＳトランジスタとの境界線は、前記半導体装置の４つの辺のいずれに対しても平行でないとしてもよい。
また、前記半導体層の平面視において、前記１以上の電流経路それぞれにおける、前記第１の出入口縦型ＭＯＳトランジスタと前記第２の出入口縦型ＭＯＳトランジスタとの境界線は、前記半導体装置の４つの辺のうちの、第１の辺に平行な線分と、前記第１の辺に直交する第２の辺に平行な線分とが交互に接続されてなるとしてもよい。
また、前記Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第１の電流経路における、当該第１の電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、前記Ｎ個の縦型ＭＯＳトランジスタのうち、前記仕様により定まる第２の電流経路における、当該第２の電流経路の入口または出口に位置する前記第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第３の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、前記Ｎ個の縦型ＭＯＳトランジスタのうち、前記仕様により定まる第３の電流経路における、当該第３の電流経路の入口または出口に位置する前記第２の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する前記第３の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、前記第３の出入口縦型ＭＯＳトランジスタの前記ゲートパッドは、前記第１の出入口縦型ＭＯＳトランジスタと前記第２の出入口縦型ＭＯＳトランジスタとの境界線の延長線上に位置するとしてもよい。
また、前記Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第１の電流経路における、当該第１の電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、前記Ｎ個の縦型ＭＯＳトランジスタのうち、前記仕様により定まる第２の電流経路における、当該第２の電流経路の入口または出口に位置する前記第２の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第３の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、前記第１の出入口縦型ＭＯＳトランジスタと前記第３の出入口縦型ＭＯＳトランジスタとにより定まる電流経路は、前記仕様により定まる電流経路のいずれにも該当せず、前記第１の出入口縦型ＭＯＳトランジスタと前記第３の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、前記第３の出入口縦型ＭＯＳトランジスタの前記ゲートパッドは、前記第２の出入口縦型ＭＯＳトランジスタと前記第３の出入口縦型ＭＯＳトランジスタとの境界線よりも、前記第１の出入口縦型ＭＯＳトランジスタと前記第３の出入口縦型ＭＯＳトランジスタとの境界線の近傍に位置するとしてもよい。
また、さらに、前記半導体層の上面に、前記半導体基板に電気的に接続されたドレインパッドを備えるとしてもよい。
本開示の一態様に係る電池保護回路は、上記半導体装置と、前記半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの１個の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッドと接続された第１の端子と、正極と負極とのうちの一方の第１の極が、前記半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの、前記端子接続縦型ＭＯＳトランジスタを除くＮ－１個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＮ－１個の電池セルと、を備え、前記Ｎ－１個の電池セルにおける前記第１の極の極性は同じである。
上記構成の電池保護回路によると、局所的な発熱を抑制することができる第１の半導体装置を備える電池保護回路を提供することができる。
本開示の一態様に係る電池保護回路は、上記第１の半導体装置と、上記第２の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個である第２の半導体装置と、互いに直列接続されたＮ－１個の電池セルと、前記第１の半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの１個の第１の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッド、および、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうちの１個の第２の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッドと接続された第１の端子と、前記Ｎ－１個の電池セルの負極と接続された第２の端子と、前記Ｎ－１個の電池セルのうち、前記直列接続における正極側端部に位置する電池セルの正極と接続された第３の端子と、を備え、前記Ｎ－１個の電池セルそれぞれの正極は、前記第１の半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの、前記第１の端子接続縦型ＭＯＳトランジスタを除くＮ－１個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続され、前記Ｎ－１個の電池セルのうち、前記直列接続における負極側端部に位置する第１の電池セルの正極と、前記直列接続において前記第１の電池セルの隣に位置する第２の電池セルの負極とのそれぞれは、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうちの、前記第２の端子接続縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続され、前記第１の電池セルと前記第２の電池セルとは、前記第２の半導体装置を介して直列接続される。
上記構成の電池保護回路によると、局所的な発熱を抑制することができる第１の半導体装置および第２の半導体装置を備える電池保護回路を提供することができる。
本開示の一態様に係る電池保護回路は、上記第１の半導体装置と、上記第２の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個である第２の半導体装置と、互いに直列接続されたＮ個の電池セルと、前記第１の半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの１個の第１の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッド、および、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうちの１個の第２の端子接続縦型ＭＯＳトランジスタの前記１以上のソースパッドと接続された第１の端子と、前記Ｎ個の電池セルの負極と接続された第２の端子と、前記Ｎ個の電池セルのうち、前記直列接続における正極側端部に位置する電池セルの正極と接続された第３の端子と、を備え、前記Ｎ個の電池セルのうちの、前記直列接続における負極側端部に位置する第１の電池セルを除くＮ－１個の電池セルそれぞれの正極は、前記第１の半導体装置が備える前記Ｎ個の縦型ＭＯＳトランジスタのうちの、前記第１の端子接続縦型ＭＯＳトランジスタを除くＮ－１個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続され、前記Ｎ個の電池セルのうち、前記直列接続における負極側端部に位置する第１の電池セルの正極と、前記Ｎ個の電池セルのうち、前記直列接続において前記第１の電池セルの隣に位置する第２の電池セルの負極とのそれぞれは、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうちの、前記第２の端子接続縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続され、前記第１の電池セルと前記第２の電池セルとは、前記第２の半導体装置を介して直列接続される。
上記構成の電池保護回路によると、局所的な発熱を抑制することができる第１の半導体装置および第２の半導体装置を備える電池保護回路を提供することができる。
本開示の一態様に係る電池保護回路は、上記第１の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個であり、備える特定縦型ＭＯＳトランジスタの数が１個である第１の半導体装置と、上記第２の半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個であり、備える特定縦型ＭＯＳトランジスタの数が１個である第２の半導体装置と、前記第１の半導体装置が備える前記１個の特定縦型ＭＯＳトランジスタの１のソースパッドと接続された第１の端子と、前記第１の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうち、前記１個の特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続された、第２の端子および第３の端子と、前記第２の半導体装置が備える前記１個の特定縦型ＭＯＳトランジスタの１のソースパッドと接続された第４の端子と、前記第２の半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうち、前記１個の特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続された、第５の端子および第６の端子と、を備え、前記第３の端子は、１以上の電池セルの正極と接続するための端子であり、前記第６の端子は、前記１以上の電池セルの負極と接続するための端子であり、前記第１の端子と前記第２の端子と前記第４の端子と前記第５の端子とは、パワーマネージメント回路に接続するための端子であり、前記パワーマネージメント回路は、前記第２の端子と前記第５の端子とを通して、充電時には前記１以上の電池セルに充電電流を流し、放電時には前記１以上の電池セルから放電電流を受け取る。
上記構成の電池保護回路によると、局所的な発熱を抑制することができる第１の半導体装置および第２の半導体装置を備える電池保護回路を提供することができる。
本開示の一態様に係る電池保護回路は、上記半導体装置であって、備える縦型ＭＯＳトランジスタの数が３個であり、備える特定縦型ＭＯＳトランジスタの数が１個である半導体装置と、前記半導体装置が備える前記１個の特定縦型ＭＯＳトランジスタの１のソースパッド、および、前記半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうち、前記１個の特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの一方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続された第１の端子と、前記半導体装置が備える前記３個の縦型ＭＯＳトランジスタのうち、前記１個の特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの他方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続された第２の端子と、第３の端子と、第４の端子と、を備え、前記第１の端子は、１以上の電池セルの正極と接続するための端子であり、前記第３の端子は、前記１以上の電池セルの負極と接続するための端子であり、前記第２の端子と前記第４の端子とは、パワーマネージメント回路に接続するための端子であり、前記パワーマネージメント回路は、前記第２の端子と前記第４の端子とを通して、充電時には前記１以上の電池セルに充電電流を流し、放電時には前記１以上の電池セルから放電電流を受け取る。
上記構成の電池保護回路によると、局所的な発熱を抑制することができる第１の半導体装置を備える電池保護回路を提供することができる。
本開示の一態様に係る電池保護回路は、上記第１の半導体装置であって、備える縦型ＭＯＳトランジスタの数がＸ（Ｘは１以上の整数）＋Ｙ（Ｙは２以上の整数）個である第１の半導体装置と、上記第２の半導体装置であって、備える縦型ＭＯＳトランジスタの数が１＋Ｙ個である第２の半導体装置と、前記第１の半導体装置が備えるＸ＋Ｙ個のうちのＸ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＸ個の第１の端子と、前記第１の半導体装置が備えるＸ＋Ｙ個のうちの前記Ｘ個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＹ個の第２の端子と、前記第２の半導体装置が備える１＋Ｙ個のうちの１個の縦型ＭＯＳトランジスタの前記１以上のソースパッドと接続された第３の端子と、前記第２の半導体装置が備える１＋Ｙ個のうちの、前記１個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＹ個の第４の端子と、を備え、前記Ｘ個の第１の端子は、Ｘ個の電池セルの正極のそれぞれと接続するための端子であり、前記第３の端子は、前記Ｘ個の電池セルの負極と接続するための端子であり、前記Ｙ個の第２の端子と前記Ｙ個の第４の端子とは、Ｙ個のパワーマネージメント回路のそれぞれと接続するための端子であり、前記Ｙ個のパワーマネージメント回路のそれぞれは、前記Ｙ個の第２の端子のうちの１個と前記Ｙ個の第４の端子のうちの１個とを通して、充電時には前記Ｘ個の電池セルのうちの少なくとも１個の電池セルに充電電流を流し、放電時には前記少なくとも１個の電池セルから放電電流を受け取る。
上記構成の電池保護回路によると、局所的な発熱を抑制することができる第１の半導体装置および第２の半導体装置を備える電池保護回路を提供することができる。
本開示の一態様に係るパワーマネージメント回路は、上記半導体装置であって、備える縦型ＭＯＳトランジスタの数がＸ（Ｘは１以上の整数）＋Ｙ（Ｙは２以上の整数）個である半導体装置と、前記半導体装置が備えるＸ＋Ｙ個のうちのＸ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＸ個の端子と、前記半導体装置が備えるＸ＋Ｙ個のうちの、前記Ｘ個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの前記１以上のソースパッドのそれぞれと接続されたＹ個の回路と、を備え、前記Ｘ個の端子のそれぞれは、Ｘ個の外部回路それぞれに接続されるための端子であり、前記Ｙ個の回路のそれぞれは、互いに電源分離されている。
上記構成のパワーマネージメント回路によると、局所的な発熱を抑制することができる第１の半導体装置を備えるパワーマネージメント回路を提供することができる。
本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層内に形成されたＮ（Ｎは３以上の整数）個の縦型トランジスタと、を備え、前記Ｎ個の縦型トランジスタのそれぞれは、前記半導体層の上面に、当該縦型トランジスタの導通を制御する制御電極に電気的に接続された制御パッドと、当該縦型トランジスタが、外部から電流を流入する、または外部へ電流を流出する外部接続電極に電気的に接続された１以上の外部接続パッドと、を有し、前記半導体層は、半導体基板を有し、前記半導体基板の、前記Ｎ個の縦型トランジスタが形成された一方の主面と背向する、他方の主面側に、前記Ｎ個の縦型トランジスタに共通する共通電極を備え、前記半導体層の平面視における、前記Ｎ個の縦型トランジスタそれぞれの面積は、前記Ｎ個の縦型トランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きい。
上記構成の半導体装置によると、縦型トランジスタの最大仕様電流が大きい程、半導体層の平面視における面積が大きくなる。
一般に、縦型トランジスタの導通抵抗は、半導体層の平面視における面積に反比例する。このため、上記構成の半導体装置において、最大仕様電流がより大きい縦型トランジスタ程、導通抵抗がより小さくなる。
したがって、上記構成の半導体装置によると、局所的な発熱を抑制することができる半導体装置を提供することができる。
また、前記半導体層の平面視における、前記Ｎ個の縦型トランジスタそれぞれの面積は、前記Ｎ個の縦型トランジスタそれぞれの最大仕様電流の２乗に比例するとしてもよい。
また、前記Ｎ個の縦型トランジスタそれぞれの、最大仕様電流を流す際の導通抵抗は、前記Ｎ個の縦型トランジスタそれぞれの最大仕様電流の２乗に反比例するとしてもよい。
また、前記半導体層の上面側に、前記共通電極に電気的に接続された共通端子を備えるとしてもよい。
また、前記Ｎ個の縦型トランジスタのそれぞれが有する前記１以上の外部接続パッドのそれぞれは、前記Ｎ個の縦型トランジスタから外部へ電流が流出する外部出力端子であり、前記共通端子は、前記Ｎ個の縦型トランジスタに外部から電流が流入する外部入力端子であるとしてもよい。
以下、本開示の一態様に係る半導体装置等の具体例について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置および接続形態、ならびに、ステップ（工程）およびステップの順序等は、一例であって本開示を限定する趣旨ではない。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
（実施の形態１）
［１－１．半導体装置の構造］
以下、実施の形態１に係る半導体装置の構造について説明する。実施の形態１に係る半導体装置は、Ｎ（Ｎは３以上の整数）個の縦型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが形成された、フェイスダウン実装が可能なチップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ：ＣＳＰ）型の半導体デバイスである。上記Ｎ個の縦型ＭＯＳトランジスタは、いわゆる、トレンチ型ＭＯＳＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
本開示においては、実施例では、縦型トランジスタの一例として、縦型ＭＯＳトランジスタを用いて説明するが、縦型トランジスタとしては、縦型ＭＯＳトランジスタに限定される必要はなく、例えば、ＢＪＴであってもＩＧＢＴであってもよい。ＢＪＴである場合は、本開示における、ソースをエミッタに、ドレインをコレクタに、ボディをベースにそれぞれ読み替えればよい。また、本開示における、導通を制御するゲート電極は、ベース電極と読み替えればよい。同様に、ＩＧＢＴである場合には、本開示における、ソースをエミッタに、ドレインをコレクタにそれぞれ読み替えればよい。
図１は、実施の形態１に係る半導体装置１の構造の一例を示す断面図である。図２は、半導体装置１の構造の一例を示す平面図である。図１は、図２のＩ－Ｉにおける切断面を示す。図３は、半導体装置１の回路構成の一例を示す回路図である。
説明の都合上、図１～図３は、Ｎが３である場合の半導体装置１を図示する図面となっており、また、図１～図３を用いて行う説明において、Ｎが３であるとして説明しているが、半導体装置１は、Ｎが３以上であれば、必ずしもＮが３である場合に限定される必要はない。
図１～図３に示すように、半導体装置１は、半導体層４０と、金属層３０と、保護層３５と、半導体層４０内の領域Ａ１に形成された第１の縦型ＭＯＳトランジスタ１０（以下、「トランジスタ１０」とも称する。）と、半導体層４０内の領域Ａ２に形成された第２の縦型ＭＯＳトランジスタ２０（以下、「トランジスタ２０」とも称する。）と、半導体層４０内の領域Ａ３に形成された第３の縦型ＭＯＳトランジスタ３７（以下、「トランジスタ３７」とも称する。）と、を備える。
なお、図１には図示されていないが、本明細書において、第Ｎの縦型トランジスタが形成される半導体層４０内の領域のことを、領域ＡＮとも称する。
説明の都合上、図１は、半導体層４０の平面視において、半導体装置１および半導体層４０が、矩形である場合の半導体装置１を図示する図面となっているが、半導体装置１は、半導体層４０の平面視において、半導体装置１および半導体層４０が矩形である構成に限定されない。
半導体層４０は、半導体基板３２と低濃度不純物層３３と酸化膜３４とが積層されて構成される。
半導体基板３２は、半導体層４０の下面側に配置され、第１導電型の不純物を含むシリコンからなる。
低濃度不純物層３３は、半導体層４０の上面側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。
酸化膜３４は、半導体層４０の上面に配置され、低濃度不純物層３３に接触して形成される。
保護層３５は、半導体層４０の上面に接触して形成され、半導体層４０の上面の少なくとも一部を被覆する。
金属層３０は、半導体基板３２の下面に接触して形成され、銀、銅、ニッケル、または、これらの合金からなってもよいし、電極として機能することが可能な、導電率の良好な金属材料からなってもよい。なお、金属層３０には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。
図２に示すように、トランジスタ１０は、半導体層４０の平面視における領域Ａ１内の半導体層４０の上面に、フェイスダウン実装時に実装基板に接合材を介して接合される、１以上（ここでは５つ）の第１のソースパッド１１１（ここでは、第１のソースパッド１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、および、１１１ｅ）、および、第１のゲートパッド１１９を有する。また、トランジスタ２０は、半導体層４０の平面視における領域Ａ２内の半導体層４０の上面に、フェイスダウン実装時に実装基板に接合材を介して接合される、１以上（ここでは５つ）の第２のソースパッド１２１（ここでは、第２のソースパッド１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、および、１２１ｅ）、および、第２のゲートパッド１２９を有する。また、トランジスタ３７は、半導体層４０の平面視における領域Ａ３内の半導体層４０の上面に、フェイスダウン実装時に実装基板に接合材を介して接合される、１以上（ここでは２つ）の第３のソースパッド１３１（ここでは、第３のソースパッド１３１ａ、および、１３１ｂ）、および、第３のゲートパッド１３９を有する。
第１のソースパッド１１１のそれぞれ、第２のソースパッド１２１のそれぞれ、および、第３のソースパッド１３１のそれぞれは、半導体層４０の平面視において、長方形、長円形、または、正円形である。なお、本明細書において、長方形、長円形の端部形状は、角型（長方形に対応）、半円型（長円形に対応）に限定されず、多角形型であってもよい。第１のゲートパッド１１９、第２のゲートパッド１２９、および、第３のゲートパッド１３９は、半導体層４０の平面視において、正円形である。
なお、１以上の第１のソースパッド１１１の数および形状、１以上の第２のソースパッド１２１の数および形状、ならびに、１以上の第３のソースパッド１３１の数および形状は、それぞれ、必ずしも、図２に例示された通りの数および形状に限定される必要はない。
図１および図２に示すように、低濃度不純物層３３の第１の領域Ａ１には、第１導電型と異なる第２導電型の不純物を含む第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の不純物を含む第１のソース領域１４、第１のゲート導体１５、および第１のゲート絶縁膜１６が形成されている。第１のソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介して第１のソース領域１４および第１のボディ領域１８に接続されている。第１のゲート導体１５は、第１のゲートパッド１１９に電気的に接続される。
第１のソース電極１１の部分１２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。
第１のソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
低濃度不純物層３３の第２の領域Ａ２には、第２導電型の不純物を含む第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の不純物を含む第２のソース領域２４、第２のゲート導体２５、および第２のゲート絶縁膜２６が形成されている。第２のソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介して第２のソース領域２４および第２のボディ領域２８に接続されている。第２のゲート導体２５は、第２のゲートパッド１２９に電気的に接続される。
第２のソース電極２１の部分２２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の表面には、金などのめっきが施されてもよい。
第２のソース電極２１の部分２３は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
低濃度不純物層３３の第３の領域Ａ３には、低濃度不純物層３３の第１の領域Ａ１、および、低濃度不純物層３３の第２の領域Ａ２と同様に、第２導電型の不純物を含む第３のボディ領域（不図示）が形成されている。第３のボディ領域には、第１導電型の不純物を含む第３のソース領域（不図示）、第３のゲート導体（不図示）、および第３のゲート絶縁膜（不図示）が形成されている。第３のソース電極３１（図１、図２には不図示、図３参照）は第１の部分（不図示）と第２の部分（不図示）とからなり、第１の部分は、第２の部分を介して第３のソース領域（不図示）および第３のボディ領域に接続されている。第３のゲート導体は、第３のゲートパッド１３９に電気的に接続される。
第３のソース電極３１の第１の部分は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。第１の部分の表面には、金などのめっきが施されてもよい。
第３のソース電極３１の第２の部分は、第１の部分と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
トランジスタ１０、トランジスタ２０、および、トランジスタ３７の上記構成により、低濃度不純物層３３と半導体基板３２とは、トランジスタ１０の第１のドレイン領域、トランジスタ２０の第２のドレイン領域、および、トランジスタ３７の第３のドレイン領域が共通化された、共通ドレイン領域として機能する。すなわち、半導体基板３２は、Ｎ個の（ここでは３個の）縦型ＭＯＳトランジスタの共通ドレイン領域として機能する。
図１に示すように、第１のボディ領域１８は、開口を有する酸化膜３４で覆われ、酸化膜３４の開口を通して、第１のソース領域１４に接続される第１のソース電極１１の部分１３が設けられている。酸化膜３４および第１のソース電極の部分１３は、開口を有する保護層３５で覆われ、保護層３５の開口を通して第１のソース電極の部分１３に接続される部分１２が設けられている。
第２のボディ領域２８は、開口を有する酸化膜３４で覆われ、酸化膜３４の開口を通して、第２のソース領域２４に接続される第２のソース電極２１の部分２３が設けられている。酸化膜３４および第２のソース電極の部分２３は、開口を有する保護層３５で覆われ、保護層３５の開口を通して第２のソース電極の部分２３に接続される部分２２が設けられている。
第３のボディ領域は、第１のボディ領域１８、および、第２のボディ領域２８と同様に、開口を有する酸化膜３４で覆われ、酸化膜３４の開口を通して、第３のソース領域に接続される第３のソース電極３１の第２の部分が設けられている。酸化膜３４および第３のソース電極の第２の部分は、開口を有する保護層３５で覆われ、保護層３５の開口を通して第３のソース電極の第２の部分に接続される第１の部分が設けられている。
したがって、１以上の第１のソースパッド１１１、１以上の第２のソースパッド１２１、および、１以上の第３のソースパッド１３１は、それぞれ、第１のソース電極１１、第２のソース電極２１、および、第３のソース電極３１が半導体装置１の上面に部分的に露出した領域、いわゆる端子の部分を指す。同様に、第１のゲートパッド１１９、第２のゲートパッド１２９、および、第３のゲートパッド１３９は、それぞれ、第１のゲート電極１９（図１、図２には不図示、図３参照）、第２のゲート電極２９（図１、図２には不図示、図３参照）、および、第３のゲート電極３９（図１、図２には不図示、図３参照）が半導体装置１の上面に部分的に露出した領域、いわゆる端子の部分を指す。
半導体装置１において、例えば、第１導電型をＮ型、第２導電型をＰ型として、第１のソース領域１４、第２のソース領域２４、第３のソース領域、半導体基板３２、および、低濃度不純物層３３はＮ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８、および、第３のボディ領域はＰ型半導体であってもよい。
また、半導体装置１において、例えば、第１導電型をＰ型、第２導電型をＮ型として、第１のソース領域１４、第２のソース領域２４、第３のソース領域、半導体基板３２、および、低濃度不純物層３３はＰ型半導体であり、かつ、第１のボディ領域１８、第２のボディ領域２８、および、第３のボディ領域はＮ型半導体であってもよい。
以下の説明では、トランジスタ１０とトランジスタ２０とトランジスタ３７と（つまり、Ｎ個の縦型ＭＯＳトランジスタの全て）が、第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として、半導体装置１の導通動作について説明する。
半導体装置１において、第１のソース電極１１に高電圧および第２のソース電極２１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９にしきい値以上の電圧を印加すると、第２のボディ領域２８中の第２のゲート絶縁膜２６の近傍に導通チャネルが形成される。その結果、第１のソース電極１１－第１のボディ領域１８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第２のボディ領域２８に形成された導通チャネル－第２のソース領域２４－第２のソース電極２１という経路で主電流が流れて当該経路が導通状態となる。なお、この主電流経路における、第１のボディ領域１８と低濃度不純物層３３との接触面にはＰＮ接合があり、図３に示すように、ボディダイオードとして機能している。
同様に、半導体装置１において、第２のソース電極２１に高電圧および第１のソース電極１１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９にしきい値以上の電圧を印加すると、第１のボディ領域１８中の第１のゲート絶縁膜１６の近傍に導通チャネルが形成される。その結果、第２のソース電極２１－第２のボディ領域２８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第１のボディ領域１８に形成された導通チャネル－第１のソース領域１４－第１のソース電極１１という経路で主電流が流れて当該経路が導通状態となる。なお、この主電流経路における、第２のボディ領域２８と低濃度不純物層３３との接触面にはＰＮ接合があり、図３に示すように、ボディダイオードとして機能している。
同様に、半導体装置１において、第１のソース電極１１に高電圧および第３のソース電極３１に低電圧を印加し、第３のソース電極３１を基準として第３のゲート電極３９にしきい値以上の電圧を印加すると、第１のソース電極１１から第３のソース電極３１への経路で主電流が流れて、当該経路が導通状態となる。
同様に、半導体装置１において、第３のソース電極３１に高電圧および第１のソース電極１１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９にしきい値以上の電圧を印加すると、第３のソース電極３１から第１のソース電極１１への経路で主電流が流れて、当該経路が導通状態となる。
同様に、半導体装置１において、第２のソース電極２１に高電圧および第３のソース電極３１に低電圧を印加し、第３のソース電極３１を基準として第３のゲート電極３９にしきい値以上の電圧を印加すると、第２のソース電極２１から第３のソース電極３１への経路で主電流が流れて、当該経路が導通状態となる。
同様に、半導体装置１において、第３のソース電極３１に高電圧および第２のソース電極２１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９にしきい値以上の電圧を印加すると、第３のソース電極３１から第２のソース電極２１への経路で主電流が流れて、当該経路が導通状態となる。
同様に、半導体装置１において、第１のソース電極１１および第２のソース電極２１に高電圧、ならびに、第３のソース電極３１に低電圧を印加し、第３のソース電極３１を基準として第３のゲート電極３９にしきい値以上の電圧を印加すると、第１のソース電極１１および第２のソース電極２１から第３のソース電極３１への経路で主電流が流れて、当該経路が導通状態となる。
同様に、半導体装置１において、第３のソース電極３１に高電圧、ならびに、第１のソース電極１１および第２のソース電極２１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９にしきい値以上の電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９にしきい値以上の電圧を印加すると、第３のソース電極３１から第１のソース電極１１および第２のソース電極２１への経路で主電流が流れて、当該経路が導通状態となる。
同様に、半導体装置１において、第２のソース電極２１および第３のソース電極３１に高電圧、ならびに、第１のソース電極１１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９にしきい値以上の電圧を印加すると、第２のソース電極２１および第３のソース電極３１から第１のソース電極１１への経路で主電流が流れて、当該経路が導通状態となる。
同様に、半導体装置１において、第１のソース電極１１に高電圧、ならびに、第２のソース電極２１および第３のソース電極３１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９にしきい値以上の電圧を印加し、第３のソース電極３１を基準として第３のゲート電極３９にしきい値以上の電圧を印加すると、第１のソース電極１１から第２のソース電極２１および第３のソース電極３１への経路で主電流が流れて、当該経路が導通状態となる。
同様に、半導体装置１において、第３のソース電極３１および第１のソース電極１１に高電圧、ならびに、第２のソース電極２１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９にしきい値以上の電圧を印加すると、第３のソース電極３１および第１のソース電極１１から第２のソース電極２１への経路で主電流が流れて、当該経路が導通状態となる。
同様に、半導体装置１において、第２のソース電極２１に高電圧、ならびに、第３のソース電極３１および第１のソース電極１１に低電圧を印加し、第３のソース電極３１を基準として第３のゲート電極３９にしきい値以上の電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９にしきい値以上の電圧を印加すると、第２のソース電極２１から第３のソース電極３１および第１のソース電極１１への経路で主電流が流れて、当該経路が導通状態となる。
［１－２．最大仕様電流と平面視におけるトランジスタの面積との関係］
Ｎ個の縦型ＭＯＳトランジスタ（ここでは、第１の縦型ＭＯＳトランジスタ１０と、第２の縦型ＭＯＳトランジスタ２０と、第３の縦型ＭＯＳトランジスタ３７との３個）それぞれは、最大仕様電流が規定されている。仕様とは、該当するトランジスタの製品仕様のことであり、最大仕様電流とは、通常、該当するトランジスタの製品仕様書に記載される値のことである。仕様書に記載される値としては、最大定格電流でもよいし、最大定格電流の５０％に相当する電流であってもよい。最大定格電流の５０％というのは、通常、製品仕様書で導通抵抗を評価する際の電流値として記載されるものである。この意味では最大仕様電流を最大定格電流の５０％に限ることなく、製品仕様書で導通抵抗を評価する際に記載される電流値であると捉えてもよい。なお、製品仕様書に記載の導通抵抗とは、いわゆるオン抵抗であってもよい。
半導体層４０の平面視における、Ｎ個の縦型ＭＯＳトランジスタそれぞれの面積は、Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きくなっている。
ところで、本明細書では、半導体層４０の平面視において、第Ｎの縦型ＭＯＳトランジスタを構成するものはすべて第Ｎの領域ＡＮに備わると定義する。すなわち、第Ｎの縦型ＭＯＳトランジスタの面積とは、第Ｎの領域ＡＮの面積とみてよい。また、上記定義によれば、半導体層４０の平面視において、Ｎ個の縦型ＭＯＳトランジスタを備える半導体装置１は、Ｎ個の領域に分割されており、どの領域にも属さない箇所は存在しないことになることをことわっておく。
また、第Ｎの縦型ＭＯＳトランジスタの面積は隣接する他の縦型ＭＯＳトランジスタとの境界によって規定される。ここで、境界とは、半導体層４０の平面視において、例えば、第１の縦型ＭＯＳトランジスタ１０と第２の縦型ＭＯＳトランジスタ２０とが隣接するとき、第１のソース電極１１の部分１３と、第２のソース電極２１の部分２３との間隔の中央位置をたどる仮想直線であると捉えてもよいし、当該中央位置に設けられることがあるＥＱＲ（ＥＱｕｉ ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）とよばれる、電流を通す機能を持たない金属配線のことを捉えてもよいし、また、有限の幅となるが当該間隔そのものと捉えてもよい。当該間隔の場合でも、肉眼あるいは低倍率での外観では線として認識することができる。
また、半導体層４０の平面視における、第Ｎの縦型ＭＯＳトランジスタの面積とは、第Ｎの縦型ＭＯＳトランジスタのアクティブ領域の面積のことであってもよい。縦型ＭＯＳトランジスタのアクティブ領域とは、縦型ＭＯＳトランジスタのボディ領域のうち、縦型ＭＯＳトランジスタが導通状態となる場合に主電流が流れる領域のことを言う。
ここでは、半導体層４０の平面視において、各縦型ＭＯＳトランジスタのアクティブ領域は、各縦型ＭＯＳトランジスタのボディ領域の範囲とほぼ同一である。また、半導体層４０の平面視において、各縦型ＭＯＳトランジスタのボディ領域の範囲は、各縦型ＭＯＳトランジスタが形成されている領域の範囲（すなわち、縦型ＭＯＳトランジスタがトランジスタ１０である場合には領域Ａ１、トランジスタ２０である場合には領域Ａ２、トランジスタ３７である場合には領域Ａ３）とほぼ同一である。このため、半導体層４０の平面視において、各縦型ＭＯＳトランジスタのアクティブ領域の面積と、各縦型ＭＯＳトランジスタが形成されている領域の範囲とはほぼ同一である。
以下、第１の縦型ＭＯＳトランジスタ１０の最大仕様電流をＩ１、第２の縦型ＭＯＳトランジスタ２０の最大仕様電流をＩ２、…、第Ｎの縦型ＭＯＳトランジスタの最大仕様電流をＩＮとも称し、半導体層４０の平面視における、第１の縦型ＭＯＳトランジスタ１０の面積をＳ１、第２の縦型ＭＯＳトランジスタ２０の面積をＳ２、…、第Ｎの縦型ＭＯＳトランジスタの面積をＳＮとも称し、第１の縦型ＭＯＳトランジスタ１０に最大仕様電流Ｉ１が流れるときの導通抵抗をＲ１、第２の縦型ＭＯＳトランジスタ２０に最大仕様電流Ｉ２が流れるときの導通抵抗をＲ２、…、第Ｎの縦型ＭＯＳトランジスタに最大仕様電流ＩＮが流れるときの導通抵抗をＲＮとも称する。
本開示において、半導体層４０の平面視における、Ｎ個の縦型ＭＯＳトランジスタの面積は、Ｎ個の縦型ＭＯＳトランジスタの最大仕様電流の２乗に比例している。すなわち、Ｓ１：Ｓ２：…：ＳＮ＝Ｉ１２：Ｉ２２：…：ＩＮ２となっている。
一般に、半導体層４０の平面視における縦型ＭＯＳトランジスタの面積と、縦型ＭＯＳトランジスタの導通抵抗とは反比例する。このため、Ｎ個の縦型ＭＯＳトランジスタの導通抵抗は、Ｎ個の縦型ＭＯＳトランジスタの最大仕様電流の２乗に反比例している。すなわち、１／Ｒ１：１／Ｒ２：…：１／ＲＮ＝Ｉ１２：Ｉ２２：…：ＩＮ２となっている。
各縦型ＭＯＳトランジスタでの発熱量は、各縦型ＭＯＳトランジスタによる電力損失Ｐ＝Ｒ×Ｉ２で求められる。
上述した通り、上記構成の半導体装置１は、Ｎ個の縦型ＭＯＳトランジスタの導通抵抗が、Ｎ個の縦型ＭＯＳトランジスタの最大仕様電流の２乗に反比例している。
このため、上記構成の半導体装置１において、各縦型ＭＯＳトランジスタに最大仕様電流を流す際における各縦型ＭＯＳトランジスタの発熱量は、等しくなる。
したがって、上記構成の半導体装置１によると、局所的な発熱を抑制することができる。
また、上記構成の半導体装置１では、想定する用途として大電流を流す必要のない電流経路には、はじめから不要な大きさの縦型ＭＯＳトランジスタをあてがうことなく、適切な大きさの縦型ＭＯＳトランジスタを設置することができるため、半導体装置自体の小型化を実現することができる利点もある。
ところで、導通抵抗は、通常、Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる、ある電流経路において、一方の入口または出口に位置する出入口縦型ＭＯＳトランジスタから、他方の出口または入口に位置する出入口縦型ＭＯＳトランジスタまでを流れる、当該電流経路における導通抵抗として測定される。このため上述した第Ｎの縦型ＭＯＳトランジスタ単体に注目した、最大仕様電流ＩＮが流れるときの導通抵抗ＲＮというのは、当該トランジスタの製品仕様書に記載があって、第Ｎの縦型ＭＯＳトランジスタが一方の出入口縦型ＭＯＳトランジスタとなるような電流経路に着目したとき、第Ｎの縦型ＭＯＳトランジスタに最大仕様電流ＩＮが流れるときの当該電流経路の導通抵抗を、第Ｎの縦型ＭＯＳトランジスタの面積と、当該電流経路の他方となる出入口縦型ＭＯＳトランジスタの面積との和を分母とした、当該電流経路の他方となる出入口縦型ＭＯＳトランジスタの面積に比例するように分けることで求められる。例えば、第１の縦型ＭＯＳトランジスタ（面積Ｓ１、最大仕様電流Ｉ１、そのときの導通抵抗Ｒ１）と第２の縦型ＭＯＳトランジスタ（面積Ｓ２、最大仕様電流Ｉ２＞Ｉ１、そのときの導通抵抗Ｒ２）との間を流れる電流経路が仕様により定まるものであり、第１の縦型ＭＯＳトランジスタと第２の縦型ＭＯＳトランジスタとの間を電流Ｉ１が流れるときの当該電流経路の導通抵抗がＲ１２であった場合、Ｒ１＝Ｒ１２×Ｓ２／（Ｓ１＋Ｓ２）の関係が成り立つ。
［１－３．半導体装置の好ましい形状］
Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる１以上の電流経路それぞれにおける、各電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、半導体層４０の平面視において、互いに隣接することが好ましい。
これにより、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの間に挟まっている他の縦型ＭＯＳトランジスタに最大仕様電流が流れているタイミングで、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの間の電流経路にも電流が流れてしまうことで、他の縦型ＭＯＳトランジスタが、最大仕様電流が流れている以上に発熱してしまうことが抑制される。
図４Ａと図４Ｂとは、それぞれ、Ｎが３である場合の半導体装置１の平面図であって、仕様により定まる電流経路が、（１）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第２の縦型ＭＯＳトランジスタ（Ｔｒ２）との間に流れる電流経路と、（２）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路との２つの電流経路であり、（３）第２の縦型ＭＯＳトランジスタ（Ｔｒ２）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路が、仕様により定まる電流経路でないときの半導体装置１の形状の一例を示す平面図である。
図４Ａに示す半導体装置１の形状によると、仕様により定まる一方の電流経路の入口または出口に位置するＴｒ１とＴｒ２とが互いに隣接し、仕様により定まる他方の電流経路の入口または出口に位置するＴｒ１とＴｒ３とが互いに隣接している。
これに対して、図４Ｂに示す半導体装置１の形状によると、仕様により定まる一方の電流経路の入口または出口に位置するＴｒ１とＴｒ２とが互いに隣接しているものの、仕様により定まる他方の電流経路の入口または出口に位置するＴｒ１とＴｒ３とが互いに隣接していない。そして、半導体層４０の平面視において、Ｔｒ１とＴｒ３との間に流れる電流経路上に、Ｔｒ２が位置している。
このため、Ｔｒ１とＴｒ２との間に流れる電流経路とＴｒ１とＴｒ３との間に流れる電流経路とが重複することとなり、Ｔｒ２に最大仕様電流が流れているタイミングでＴｒ３にも最大仕様電流が流れてしまうことで、Ｔｒ２が、Ｔｒ２のみにＴｒ２の最大仕様電流が流れている以上に発熱してしまう。
このため、図４Ａに示す半導体装置１の形状の方が、図４Ｂに示す半導体装置１の形状よりも好ましいといえる。
ところで、仕様により定まる電流経路とは、該当するトランジスタの製品仕様書で導通抵抗（オン抵抗）が示される電流経路のことである。Ｎ個の縦型ＭＯＳトランジスタの任意の組み合わせを自由に電流経路とすることではなく、用途に応じて１以上の電流経路と、それぞれの出入口縦型ＭＯＳトランジスタにおける最大仕様電流が設計されており、製品仕様書に記載されることになる。
なお、本明細書において、以下、第１の縦型ＭＯＳトランジスタのことをＴｒ１、第２の縦型ＭＯＳトランジスタのことをＴｒ２、…、第Ｎの縦型ＭＯＳトランジスタのことをＴｒＮとも称する。
また、半導体装置１が半導体層４０の平面視において長方形である場合には、半導体層４０の平面視において、仕様により定まる１以上の電流経路それぞれにおける、各電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとの境界線は、半導体装置１の長辺に平行であることの方が、半導体装置１の短辺に平行であることよりも好ましい。
これにより、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの間の電流の流れる範囲を、比較的広くすることができる。すなわち、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとにより定まる電流経路の導通抵抗を比較的低くすることができる。
図５は、図４Ａ、図４Ｂと同様に、Ｎが３である場合の半導体装置１の平面図であって、仕様により定まる電流経路が、（１）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第２の縦型ＭＯＳトランジスタ（Ｔｒ２）との間に流れる電流経路と、（２）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路との２つの電流経路であり、（３）第２の縦型ＭＯＳトランジスタ（Ｔｒ２）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路が、仕様により定まる電流経路でないときの半導体装置１の形状の一例を示す平面図である。
図５に示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の長辺に平行である。
これに対して、図４Ａに示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の短辺に平行である。
このため、半導体層４０の平面視において、図５に示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線の方が、図４Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線よりも長くなり、かつ、図５に示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線の方が、図４Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線よりも長くなる。
このため、図５に示す半導体装置１の形状の方が、図４Ａに示す半導体装置１の形状よりも好ましいといえる。
また、半導体層４０の平面視において、仕様により定まる１以上の電流経路それぞれにおける、各電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとの境界線は、半導体装置１の４つの辺のいずれに対しても平行でないことの方が、半導体装置１の４つの辺のいずれかに対して平行であることよりも好ましい。
これにより、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの間の電流の流れる範囲を、比較的広くすることができる。すなわち、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとにより定まる電流経路の導通抵抗を比較的低くすることができる。
図６は、図４Ａ、図４Ｂ、図５と同様に、Ｎが３である場合の半導体装置１の平面図であって、仕様により定まる電流経路が、（１）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第２の縦型ＭＯＳトランジスタ（Ｔｒ２）との間に流れる電流経路と、（２）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路との２つの電流経路であり、（３）第２の縦型ＭＯＳトランジスタ（Ｔｒ２）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路が、仕様により定まる電流経路でないときの半導体装置１の形状の一例を示す平面図である。
図６に示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のいずれに対しても平行でない。つまり、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のいずれに対しても斜めになっている。
これに対して、図４Ａに示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のいずれかに対して平行である。
このため、半導体層４０の平面視において、図６に示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線の方が、図４Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線よりも長くなり、かつ、図６に示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線の方が、図４Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線よりも長くなる。
このため、図６に示す半導体装置１の形状の方が、図４Ａに示す半導体装置１の形状よりも好ましいといえる。
図７Ａと図７Ｂとは、それぞれ、Ｎが３である場合の半導体装置１の平面図であって、仕様により定まる電流経路が、（１）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第２の縦型ＭＯＳトランジスタ（Ｔｒ２）との間に流れる電流経路と、（２）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路と、（３）第２の縦型ＭＯＳトランジスタ（Ｔｒ２）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路との３つの電流経路であるときの半導体装置１の形状の一例を示す平面図である。
図７Ａに示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、Ｔｒ１とＴｒ３との境界線、および、Ｔｒ２とＴｒ３との境界線は、半導体装置１の４つの辺のいずれかに対して平行である。
これに対して、図７Ｂに示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のいずれに対しても平行でない。つまり、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のいずれに対しても斜めになっている。
このため、半導体層４０の平面視において、図７Ｂに示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線の方が、図７Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線よりも長くなり、かつ、図７Ｂに示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線の方が、図７Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線よりも長くなる。さらには、図７Ｂに示す半導体装置１の形状におけるＴｒ２とＴｒ３との境界線の方が、図７Ａに示す半導体装置１の形状におけるＴｒ２とＴｒ３との境界線よりも長くなる。
このため、図７Ｂに示す半導体装置１の形状の方が、図７Ａに示す半導体装置１の形状よりも好ましいといえる。
また、半導体層４０の平面視において、仕様により定まる１以上の電流経路それぞれにおける、各電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとの境界線は、半導体装置１の４つの辺のうちの、第１の辺に平行な線分と、第１の辺に直交する第２の辺に平行な線分とが交互に接続されてなることの方が、半導体装置１の４つの辺のいずれかに対して平行な１本の線分であることよりも好ましい。
これにより、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの間の電流の流れる範囲を、広くすることができる。すなわち、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとにより定まる電流経路の導通抵抗を低くすることができる。
図８は、図４Ａ、図４Ｂ、図５、図６と同様に、Ｎが３である場合の半導体装置１の平面図であって、仕様により定まる電流経路が、（１）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第２の縦型ＭＯＳトランジスタ（Ｔｒ２）との間に流れる電流経路と、（２）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路との２つの電流経路であり、（３）第２の縦型ＭＯＳトランジスタ（Ｔｒ２）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路が、仕様により定まる電流経路でないときの半導体装置１の形状の一例を示す平面図である。
図８に示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のうちの、第１の辺に平行な線分と、第１の辺に直交する第２の辺に平行な線分とが交互に接続されてなる。つまり、これら境界線は、半導体層４０の平面視において、階段状になる。
これに対して、図４Ａに示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のいずれかに対して平行な１本の線分である。
このため、半導体層４０の平面視において、図８に示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線の方が、図４Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線よりも長くなり、かつ、図８に示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線の方が、図４Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線よりも長くなる。
このため、図８に示す半導体装置１の形状の方が、図４Ａに示す半導体装置１の形状よりも好ましいといえる。
図９は、図７Ａ、図７Ｂと同様に、それぞれ、Ｎが３である場合の半導体装置１の平面図であって、仕様により定まる電流経路が、（１）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第２の縦型ＭＯＳトランジスタ（Ｔｒ２）との間に流れる電流経路と、（２）第１の縦型ＭＯＳトランジスタ（Ｔｒ１）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路と、（３）第２の縦型ＭＯＳトランジスタ（Ｔｒ２）と第３の縦型ＭＯＳトランジスタ（Ｔｒ３）との間に流れる電流経路との３つの電流経路であるときの半導体装置１の形状の一例を示す平面図である。
図９に示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のうちの、第１の辺に平行な線分と、第１の辺に直交する第２の辺に平行な線分とが交互に接続されてなる。つまり、これら境界線は、半導体層４０の平面視において、階段状になる。
これに対して、図７Ａに示す半導体装置１の形状によると、半導体層４０の平面視において、Ｔｒ１とＴｒ２との境界線、および、Ｔｒ１とＴｒ３との境界線は、半導体装置１の４つの辺のいずれかに対して平行な１本の線分である。
このため、半導体層４０の平面視において、図９に示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線の方が、図７Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ２との境界線よりも長くなり、かつ、図９に示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線の方が、図７Ａに示す半導体装置１の形状におけるＴｒ１とＴｒ３との境界線よりも長くなる。さらには、図９に示す半導体装置１の形状におけるＴｒ２とＴｒ３との境界線の方が、図７Ａに示す半導体装置１の形状におけるＴｒ２とＴｒ３との境界線よりも長くなる。
このため、図９に示す半導体装置１の形状の方が、図７Ａに示す半導体装置１の形状よりも好ましいといえる。
［１－４．半導体装置の形状の具体例］
以下、半導体装置１の形状の具体例について、図面を用いて例示する。
以下の図面において、ＸＡ（Ｘは、数字）との記載は、その場所に位置する縦型ＭＯＳトランジスタの最大仕様電流［Ａ］を意味する。
図１０Ａ、図１０Ｂ、図１０Ｃ、図１０Ｄは、それぞれ、Ｎが３である場合の半導体装置１の平面図である。
半導体層４０の平面視における、第１の縦型ＭＯＳトランジスタ１０の面積をＳ１、第２の縦型ＭＯＳトランジスタ２０の面積をＳ２、…、第Ｎの縦型ＭＯＳトランジスタの面積をＳＮとする。
図１０Ａは、Ｉ１＝Ｉ２＝Ｉ３の場合の一例である、この例では、Ｉ１＝１［Ａ］、Ｉ２＝１［Ａ］、Ｉ３＝１［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３＝１２：１２：１２となっている。
図１０Ｂは、Ｉ１＝Ｉ２＞Ｉ３の場合の一例である。この例では、Ｉ１＝１．５［Ａ］、Ｉ２＝１．５［Ａ］、Ｉ３＝１［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３＝１．５２：１．５２：１２となっている。
図１０Ｃは、Ｉ１＞Ｉ２＝Ｉ３の場合の一例である。この例では、Ｉ１＝２［Ａ］、Ｉ２＝１［Ａ］、Ｉ３＝１［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３＝２２：１２：１２となっている。
図１０Ｄは、Ｉ１＞Ｉ２＞Ｉ３の場合の一例である。この例では、Ｉ１＝３［Ａ］、Ｉ２＝２［Ａ］、Ｉ３＝１［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３＝３２：２２：１２となっている。
図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄ、図１１Ｅ、図１１Ｆ、図１１Ｇ、図１１Ｈ、図１１Ｉ、図１１Ｊは、それぞれ、Ｎが４である場合の半導体装置１の平面図である。
図１１Ａ、図１１Ｂは、Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４の場合の一例である、この例では、Ｉ１＝１［Ａ］、Ｉ２＝１［Ａ］、Ｉ３＝１［Ａ］、Ｉ４＝１［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝１２：１２：１２：１２となっている。
図１１Ｃ、図１１Ｄは、Ｉ１＝Ｉ２＝Ｉ３＞Ｉ４の場合の一例である、この例では、Ｉ１＝１［Ａ］、Ｉ２＝１［Ａ］、Ｉ３＝１［Ａ］、Ｉ４＝０．３［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝１２：１２：１２：０．３２となっている。
図１１Ｅは、Ｉ１＝Ｉ２＞Ｉ３＝Ｉ４の場合の一例である、この例では、Ｉ１＝１［Ａ］、Ｉ２＝１［Ａ］、Ｉ３＝０．６［Ａ］、Ｉ４＝０．６［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝１２：１２：０．６２：０．６２となっている。
図１１Ｆは、Ｉ１＞Ｉ２＝Ｉ３＝Ｉ４、かつ、Ｉ１≠Ｉ２＋Ｉ３＋Ｉ４の場合の一例である、この例では、Ｉ１＝１．５［Ａ］、Ｉ２＝０．８［Ａ］、Ｉ３＝０．８［Ａ］、Ｉ４＝０．８［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝１．５２：０．８２：０．８２：０．８２となっている。
図１１Ｇは、Ｉ１＞Ｉ２＝Ｉ３＝Ｉ４、かつ、Ｉ１＝Ｉ２＋Ｉ３＋Ｉ４の場合の一例である、この例では、Ｉ１＝３［Ａ］、Ｉ２＝１［Ａ］、Ｉ３＝１［Ａ］、Ｉ４＝１［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝３２：１２：１２：１２となっている。
図１１Ｈは、Ｉ１＞Ｉ２＞Ｉ３＝Ｉ４の場合の一例である、この例では、Ｉ１＝１．４［Ａ］、Ｉ２＝１．１［Ａ］、Ｉ３＝０．５［Ａ］、Ｉ４＝０．５［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝１．４２：１．１２：０．５２：０．５２となっている。
図１１Ｉは、Ｉ１＞Ｉ２＞Ｉ３＞Ｉ４、かつ、Ｉ１＝Ｉ２＋Ｉ３＋Ｉ４の場合の一例である、この例では、Ｉ１＝２．５［Ａ］、Ｉ２＝１．３［Ａ］、Ｉ３＝０．７［Ａ］、Ｉ４＝０．５［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝２．５２：１．３２：０．７２：０．５２となっている。
図１１Ｊは、Ｉ１＞Ｉ２＞Ｉ３＞Ｉ４、かつ、Ｉ１≠Ｉ２＋Ｉ３＋Ｉ４の場合の一例である、この例では、Ｉ１＝１．７［Ａ］、Ｉ２＝１．３［Ａ］、Ｉ３＝０．７［Ａ］、Ｉ４＝０．５［Ａ］となっている。このため、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝１．７２：１．３２：０．７２：０．５２となっている。
以下、Ｎ個の縦型ＭＯＳトランジスタの最大仕様電流が特定の条件を満たす半導体装置１について説明する。便宜上、この半導体装置１のことを、第１の特定半導体装置とも称する。
第１の特定半導体装置は、Ｎ個の縦型ＭＯＳトランジスタのうちの１個が、以下の条件を満たす特定縦型ＭＯＳトランジスタである半導体装置１のことを言う。その条件とは、最大仕様電流が、Ｎ個の縦型ＭＯＳトランジスタのうちのＫ（Ｋは、２以上Ｎ－１以下の整数）個の縦型ＭＯＳトランジスタの最大仕様電流の和と等しいという条件である。
このような第１の特定半導体装置は、特定縦型ＭＯＳトランジスタと、各上記Ｋ個の縦型ＭＯＳトランジスタとの間の電流経路のそれぞれに対して、各上記Ｋ個の縦型ＭＯＳトランジスタの最大仕様電流を流した場合に、特定縦型ＭＯＳトランジスタに流れる電流が、その特定縦型ＭＯＳトランジスタの最大仕様電流となる関係になっている場合に適している。
Ｎが４である場合の第１の特定半導体装置の形状の具体例は、例えば、図１１Ｇ、図１１Ｉに例示される。
以下、Ｎ個の縦型ＭＯＳトランジスタの最大仕様電流とソースパッドの数および形状とが特定の条件を満たす半導体装置１について説明する。便宜上、この半導体装置１のことを、第２の特定半導体装置とも称する。
第２の特定半導体装置は、Ｎ個の縦型ＭＯＳトランジスタのうちの少なくとも１個が、以下の条件を満たす特定縦型ＭＯＳトランジスタである半導体装置１のことを言う。その条件とは、有するソースパッドが１つであり、半導体層４０の平面視において、有するゲートパッドおよびソースパッドが、正円形であり、Ｎ個の縦型ＭＯＳトランジスタそれぞれが有するゲートパッドおよびソースパッドの中に、特定縦型ＭＯＳトランジスタが有するゲートパッドおよびソースパッドよりも有意に面積が小さいゲートパッドおよびソースパッドが存在しないという条件である。
このような第２の特定半導体装置は、特定縦型ＭＯＳトランジスタを、Ｎ個の縦型ＭＯＳトランジスタの共通ドレイン領域の電圧をモニターするトランジスタとして利用する場合に適している。これは、特定縦型ＭＯＳトランジスタは、大電流を流す必要がなく、微小な電流を流すことさえできればよいため、特定縦型ＭＯＳトランジスタのソースパッドは、必要最小限の数（すなわち１つ）で、かつ、最小サイズで事足りる。そして、特定縦型ＭＯＳトランジスタのソースパッドを、１つでかつ最小サイズとすることで、他の縦型ＭＯＳトランジスタのソースパッド用の領域を最大限に確保することができるからである。
図１２は、第２の特定半導体装置のソースパッドの構成の一例を示す平面図である。
図１２は、Ｎが３であり、特定縦型ＭＯＳトランジスタの数が１である場合の例であって、領域Ａ３内に形成された第３の縦型ＭＯＳトランジスタが特定縦型ＭＯＳトランジスタであり、領域Ａ１内に形成された第１の縦型ＭＯＳトランジスタと領域Ａ２内に形成された第２の縦型ＭＯＳトランジスタとが、特定縦型ＭＯＳトランジスタではない縦型ＭＯＳトランジスタとなっている場合の例となっている。
図１２に示すように、特定縦型ＭＯＳトランジスタである第３の縦型ＭＯＳトランジスタが有するソースパッドは第３のソースパッド１３１の１つだけであり、半導体層４０の平面視において、３個の縦型ＭＯＳトランジスタが有するソースパッドおよびゲートパッドの中に、特定縦型ＭＯＳトランジスタである第３の縦型ＭＯＳトランジスタが有する第３のソースパッド１３１および第３のゲートパッド１３９よりも有意に面積が小さいソースパッドおよびゲートパッドが存在していない。
以下、第２の特定半導体装置の形状の具体例について、図面を用いて例示する。
図１３Ａ、図１３Ｂは、それぞれ、Ｎが３であり、特定縦型ＭＯＳトランジスタの数が１であり、第３の縦型ＭＯＳトランジスタが特定縦型ＭＯＳトランジスタである場合の半導体装置１の平面図である。
図１３Ａは、Ｉ１＝Ｉ２の場合の一例である、この例では、Ｉ１＝１［Ａ］、Ｉ２＝１［Ａ］、Ｉ３≪１［Ａ］となっている。
図１３Ｂは、Ｉ１＞Ｉ２の場合の一例である、この例では、Ｉ１＝３［Ａ］、Ｉ２＝２［Ａ］、Ｉ３≪１［Ａ］となっている。
図１４Ａ、図１４Ｂは、それぞれ、Ｎが４であり、特定縦型ＭＯＳトランジスタの数が２であり、第３の縦型ＭＯＳトランジスタと第４の縦型ＭＯＳトランジスタとが特定縦型ＭＯＳトランジスタである場合の半導体装置１の平面図である。
図１４Ａは、Ｉ１＝Ｉ２の場合の一例である、この例では、Ｉ１＝１［Ａ］、Ｉ２＝１［Ａ］、Ｉ３≪１［Ａ］、Ｉ４≪１［Ａ］となっている。
図１４Ｂは、Ｉ１＞Ｉ２の場合の一例である、この例では、Ｉ１＝３［Ａ］、Ｉ２＝２［Ａ］、Ｉ３≪１［Ａ］、Ｉ４≪１［Ａ］となっている。
以下、半導体装置１におけるゲートパッドの好ましい配置位置について説明する。
（１）Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第１の電流経路における、第１の電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、半導体層４０の平面視において互いに隣接し、（２）Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第２の電流経路における、第２の電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第３の出入口縦型ＭＯＳトランジスタとは、半導体層４０の平面視において互いに隣接し、（３）Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第３の電流経路における、第３の電流経路の入口または出口に位置する第２の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第３の出入口縦型ＭＯＳトランジスタとは、半導体層４０の平面視において互いに隣接する場合には、第３の出入口縦型ＭＯＳトランジスタのゲートパッドは、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界線の延長線上に位置することが好ましい。
図１５は、Ｎが３である場合の半導体装置１であって、上記好ましい位置に第３の出入口縦型ＭＯＳトランジスタのゲートパッド１３９が配置された半導体装置１の平面図である。
図１５に示すように、第３の出入口縦型ＭＯＳトランジスタである第３の縦型ＭＯＳトランジスタのゲートパッド１３９は、半導体層４０の平面視において、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界線の延長線上に位置している。
上記位置に第３の出入口縦型ＭＯＳトランジスタのゲートパッド１３９を配置することで、半導体層４０の平面視において、第２の電流経路および第３の電流経路上の第３の領域Ａ３に第３の出入口縦型ＭＯＳトランジスタのソースパッド１３１を配置するための領域を最大限確保することができるようになるため、第２の電流経路および第３の電流経路の抵抗値を抑制することができる。
また、この際、第３の出入口縦型ＭＯＳトランジスタの方が、第１の出入口縦型ＭＯＳトランジスタおよび第２の出入口縦型ＭＯＳトランジスタよりも、最大仕様電流が小さい場合には、第１の出入口縦型ＭＯＳトランジスタのゲートパッドは、第１の出入口縦型ＭＯＳトランジスタと第３の出入口縦型ＭＯＳトランジスタとの境界付近に配置しないことが望ましく、第２の出入口縦型ＭＯＳトランジスタのゲートパッドは、第２の出入口縦型ＭＯＳトランジスタと第３の出入口縦型ＭＯＳトランジスタとの境界付近に配置しないことが好ましい。
図１６は、図１５に示す半導体装置１において、第３の出入口縦型ＭＯＳトランジスタの方が、第１の出入口縦型ＭＯＳトランジスタおよび第２の出入口縦型ＭＯＳトランジスタよりも、最大仕様電流が小さい場合に、第１の出入口縦型ＭＯＳトランジスタのゲートパッド１１９と、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９との配置が好ましくない領域を記載した、半導体装置１の平面図である。
図１６において、領域Ｂ１は、第１の出入口縦型ＭＯＳトランジスタのゲートパッド１１９と、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９との配置が好ましくない領域である。
なお、半導体層４０の平面視における、第１の出入口縦型ＭＯＳトランジスタの、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界線に対して直交する方向における幅が、第１の出入口縦型ＭＯＳトランジスタのゲートパッド１１９の直径の２倍を超えて大きい場合には、第１の出入口縦型ＭＯＳトランジスタのゲートパッド１１９は、さらに、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界付近に配置しないことが好ましい。
上記位置に第１の出入口縦型ＭＯＳトランジスタのゲートパッド１１９を配置しないことで、ゲートパッド１１９が、第１の電流経路に流れる電流の妨げになることが抑制されるため、第１の電流経路の抵抗値を抑制することができる。
同様に、半導体層４０の平面視における、第２の出入口縦型ＭＯＳトランジスタの、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界線に対して直交する方向における幅が、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の直径の２倍を超えて大きい場合には、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９は、さらに、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界付近に配置しないことが好ましい。
上記位置に第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９を配置しないことで、ゲートパッド１２９が、第１の電流経路に流れる電流の妨げになることが抑制されるため、第１の電流経路の抵抗値を抑制することができる。
図１７は、図１５に示す半導体装置１において、半導体層４０の平面視における、第１の出入口縦型ＭＯＳトランジスタの、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界線に対して直交する方向における幅が、第１の出入口縦型ＭＯＳトランジスタのゲートパッド１１９の直径の２倍を超えて大きく、かつ、第２の出入口縦型ＭＯＳトランジスタの、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界線に対して直交する方向における幅が、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の直径の２倍を超えて大きい場合における、第１の出入口縦型ＭＯＳトランジスタのゲートパッド１１９と、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９との配置が好ましくない領域を記載した、半導体装置１の平面図である。
図１７において、領域Ｂ２は、第１の出入口縦型ＭＯＳトランジスタのゲートパッド１１９の配置が好ましくない領域であり、領域Ｂ３は、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の配置が好ましくない領域である。
また、（１）Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第１の電流経路における、第１の電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、半導体層４０の平面視において互いに隣接し、（２）Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第２の電流経路における、第２の電流経路の入口または出口に位置する第２の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第３の出入口縦型ＭＯＳトランジスタとは、半導体層４０の平面視において互いに隣接し、（３）第１の出入口縦型ＭＯＳトランジスタと第３の出入口縦型ＭＯＳトランジスタとにより定まる電流経路は、仕様により定まる電流経路のいずれにも該当せず、第１の出入口縦型ＭＯＳトランジスタと第３の出入口縦型ＭＯＳトランジスタとは、半導体層４０の平面視において互いに隣接している場合には、第３の出入口縦型ＭＯＳトランジスタのゲートパッドは、第２の出入口縦型ＭＯＳトランジスタと第３の縦型ＭＯＳトランジスタとの境界線よりも、第１の出入口縦型ＭＯＳトランジスタと第３の縦型ＭＯＳトランジスタとの境界線の近傍に位置することが好ましい。
図１８は、Ｎが３である場合の半導体装置１であって、上記好ましい位置に第３の出入口縦型ＭＯＳトランジスタのゲートパッドが配置された半導体装置１の平面図である。
図１８に示すように、第３の出入口縦型ＭＯＳトランジスタである第３の縦型ＭＯＳトランジスタのゲートパッド１３９は、半導体層４０の平面視において、第２の出入口縦型ＭＯＳトランジスタと第３の縦型ＭＯＳトランジスタとの境界線よりも、第１の出入口縦型ＭＯＳトランジスタと第３の縦型ＭＯＳトランジスタとの境界線の近傍に位置している。
上記位置に第３の出入口縦型ＭＯＳトランジスタのゲートパッド１３９を配置することで、半導体層４０の平面視において、第２の電流経路上の第３の領域Ａ３に第３の出入口縦型ＭＯＳトランジスタのソースパッドを配置するための領域を最大限確保することができるようになるため、第２の電流経路の抵抗値を抑制することができる。
また、この際、第３の出入口縦型ＭＯＳトランジスタの方が、第１の出入口縦型ＭＯＳトランジスタおよび第２の出入口縦型ＭＯＳトランジスタよりも、最大仕様電流が小さい場合には、第２の出入口縦型ＭＯＳトランジスタのゲートパッドは、第２の出入口縦型ＭＯＳトランジスタと第３の出入口縦型ＭＯＳトランジスタとの境界付近に配置しないことが好ましい。
図１９は、図１８に示す半導体装置１において、第３の出入口縦型ＭＯＳトランジスタの方が、第１の出入口縦型ＭＯＳトランジスタおよび第２の出入口縦型ＭＯＳトランジスタよりも、最大仕様電流が小さい場合に、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の配置が好ましくない領域を記載した、半導体装置１の平面図である。
図１９において、領域Ｂ４は、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の配置が好ましくない領域である。
なお、半導体層４０の平面視における、第２の出入口縦型ＭＯＳトランジスタの、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界線に対して直交する方向における幅が、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の直径の２倍を超えて大きい場合には、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９は、さらに、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界付近に配置しないことが好ましい。
上記位置に第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９を配置しないことで、ゲートパッド１２９が、第１の電流経路に流れる電流の妨げになることが抑制されるため、第１の電流経路の抵抗値を抑制することができる。
図２０は、図１８に示す半導体装置１において、半導体層４０の平面視における、第２の出入口縦型ＭＯＳトランジスタの、第１の出入口縦型ＭＯＳトランジスタと第２の出入口縦型ＭＯＳトランジスタとの境界線に対して直交する方向における幅が、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の直径の２倍を超えて大きい場合における、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の配置が好ましくない領域を記載した、半導体装置１の平面図である。
図２０において、領域Ｂ５は、第２の出入口縦型ＭＯＳトランジスタのゲートパッド１２９の配置が好ましくない領域である。
以下、様々な形状の半導体装置１における、ゲートパッドの配置が好ましくない領域の具体例について、図面を用いて例示する。
図２１Ａ、図２１Ｂ、図２１Ｃ、図２１Ｄ、図２１Ｅ、図２１Ｆ、図２１Ｇ、図２１Ｈは、それぞれ、半導体装置１の平面図である。
図２１Ａ、図２１Ｂ、図２１Ｃ、図２１Ｄ、図２１Ｅ、図２１Ｆ、図２１Ｇ、図２１Ｈでは、ゲートパッドの配置が好ましくない領域を、ハッチングで囲まれた領域として図示している。
［１－５．共通ドレイン領域に接続されたパッドを有する構成例］
半導体装置１は、さらに、半導体層４０の上面に、Ｎ個の縦型ＭＯＳトランジスタの共通ドレイン領域に接続されたドレインパッドを有する構成であってもよい。
図２２Ａは、ドレインパッドをさらに有する構成の半導体装置１の構造の一例を示す断面図である。図２２Ｂは、ドレインパッドをさらに有する構成の半導体装置１の構造の一例を示す平面図である。図２２Ａは、図２２ＢにおけるＩ－Ｉにおける断面図を示す。
図２２Ｂに示すように、半導体装置１はドレインパッド１４１をさらに有してもよい。
ドレインパッド１４１をさらに有する半導体装置１は、図２２Ａに示すように、高濃度不純物層３８と、ドレイン電極８１とを備える。
ドレイン電極８１は、部分８２と部分８３とからなり、部分８２は、部分８３を介して高濃度不純物層３８（後述）に接続されている。
ドレイン電極８１の部分８２は、第１のソース電極１１の部分１２と同様に、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分８２の表面には、金などのめっきが施されてもよい。
ドレイン電極８１の部分８３は、部分８２と高濃度不純物層３８とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
ドレインパッド１４１は、ドレイン電極８１が半導体装置１の上面に部分的に露出した領域、いわゆる端子の部分を指す。
高濃度不純物層３８は、半導体層４０内において、半導体基板３２、低濃度不純物層３３、および、部分８３に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より高い濃度の第１導電型の不純物を含む。
このため、高濃度不純物層３８は、Ｎ個の縦型ＭＯＳトランジスタの共通ドレイン領域として機能する半導体基板３２および低濃度不純物層３３と、ドレイン電極８１とを電気的に接続する。
ところで、ここまでの説明は、縦型ＭＯＳトランジスタに基づいて行ったが、本開示はこれに限定される必要はない。縦型ＭＯＳトランジスタを、縦型トランジスタとしても有効である。縦型トランジスタとは、縦型ＭＯＳトランジスタの他に、縦型バイポーラトランジスタ（ＢＪＴ）と縦型絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）とを挙げることができる。当業者にとってＢＪＴやＩＧＢＴの基本的な構造および機能についてはよく知られているため詳細説明は省略するが、ＭＯＳトランジスタとの類似性は次のように理解することができる。すなわち、縦型ＢＪＴである場合は、上記説明において、ソースをエミッタに、ドレインをコレクタに、ボディをベースに読み替えて理解することができる。また、ゲート電極はベース電極と読み替えることができる。縦型ＩＧＢＴの場合は、上記説明において、ソースをエミッタに、ドレインをコレクタに読み替えて理解することができる。なお、縦型とは、半導体装置の垂直方向にチャネルが形成され、電流が流れる構造であることを言う。
なお、半導体装置１が縦型トランジスタである場合、ドレインパッドを有する代わりに、半導体層４０の下面に接触して形成された金属層３０（すなわち、Ｎ個の縦型トランジスタに共通する共通電極）と接続し、半導体層４０の上面側へ引き回されて形成される共通端子を有する構成であっても構わない。Ｎ個の縦型トランジスタは、もともと半導体層４０の上面側に、縦型トランジスタの導通を制御する制御電極（縦型ＭＯＳトランジスタの例では、ゲート電極）と接続する制御パッド（縦型ＭＯＳトランジスタの例ではゲートパッド）と、Ｎ個の縦型トランジスタが、外部から電流を流入する、または外部へ電流を流出する外部接続電極（縦型ＭＯＳトランジスタの例ではソース電極）と接続する１以上の外部接続パッド（縦型ＭＯＳトランジスタの例ではソースパッド）が備わる。Ｎ個の縦型トランジスタからなる半導体装置１においては、共通端子をＮ個の縦型トランジスタに外部から電流が流入する外部入力端子とし、さらに、Ｎ個の縦型トランジスタそれぞれが有する１以上の外部接続パッドのそれぞれをＮ個の縦型トランジスタから外部へ電流が流出する外部出力端子としてもよい。半導体層４０の下面とは、Ｎ個の縦型トランジスタが形成された一方の主面と背向する、他方の主面のことである。
図２３は、半導体装置１が縦型トランジスタである場合において、共通端子をさらに有する構成の半導体装置１の構造の一例を示す断面図である。
図２３に示すように、半導体装置１は、半導体装置１が縦型トランジスタである場合に、共通端子３００をさらに有する構成であってもよい。
（実施の形態２）
以下、実施の形態２に係る電池保護システムについて説明する。
［２－１．電池保護システムの構成］
図２４は、実施の形態２に係る電池保護システム１００の構成の一例を示す回路図である。
図２４に示すように、電池保護システム１００は、電池保護回路５０と、充放電制御ＩＣ６０とを備える。
また、電池保護回路５０は、第１の半導体装置１ａと、第２の半導体装置１ｂと、Ｎ－１個の電池セル５と、第１の端子６１と、第２の端子６２とを備える。
充放電制御ＩＣ６０は、第１の半導体装置１ａと第２の半導体装置１ｂとを制御して、Ｎ－１個の電池セル５の充放電を制御する。
第１の半導体装置１ａは、実施の形態１においてその詳細を説明した半導体装置１であって、Ｎ個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態（ＯＮ状態）と非導通状態（ＯＦＦ状態）とは、充放電制御ＩＣ６０により制御される。
図２４以降において、制御ＩＣから伸びて各半導体装置まで到達する矢印は、各半導体装置を制御する信号が制御ＩＣから発信されていることを示している。実際は、制御ＩＣと、各半導体装置を構成する縦型ＭＯＳトランジスタの各々のゲートパッドとが電気的に接続されて、それぞれの縦型ＭＯＳトランジスタの導通状態を制御するわけだが、図２４以降ではその表示の煩雑さを避けるために矢印を用いている。
第２の半導体装置１ｂは、実施の形態１においてその詳細を説明した半導体装置１であって、Ｎ個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、充放電制御ＩＣ６０により制御される。
第１の端子６１は、第１の半導体装置１ａが備えるＮ個の縦型ＭＯＳトランジスタのうちの１個の端子接続縦型ＭＯＳトランジスタ２ａの１以上のソースパッドと接続される。
第２の端子６２は、第２の半導体装置１ｂが備えるＮ個の縦型ＭＯＳトランジスタのうちの１個の端子接続縦型ＭＯＳトランジスタ２ｂの１以上のソースパッドと接続される。
Ｎ－１個の電池セル５は、それぞれの正極が、第１の半導体装置１ａが備えるＮ個の縦型ＭＯＳトランジスタのうちの、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
また、Ｎ－１個の電池セル５は、それぞれの負極が、第２の半導体装置１ｂが備えるＮ個の縦型ＭＯＳトランジスタのうちの、端子接続縦型ＭＯＳトランジスタ２ｂを除くＮ－１個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
［２－２．電池保護システムの動作］
以下、上記構成の電池保護システム１００が行う動作について説明する。
図２５Ａは、電池保護システム１００がＮ－１個の電池セル５を充電する様子を示す模式図である。図２５Ａにおいて、破線の矢印のそれぞれは、Ｎ－１個の電池セル５のそれぞれの充電経路を示す。
充放電制御ＩＣ６０は、充電時に、第１の半導体装置１ａの、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタ（図２５Ａ中の破線で囲まれた縦型ＭＯＳトランジスタ）を導通状態とし、第２の半導体装置１ｂの端子接続縦型ＭＯＳトランジスタ２ｂを導通状態とすることで、Ｎ－１個の電池セル５を同時に、並列に充電する。
また、図２５Ａには図示していないが、充放電制御ＩＣ６０は、Ｎ－１個の電池セル５のうち１個、または、Ｎ－１個すべてでない複数個の電池セル５だけを選択的に同時に、並列に充電してもよい。
充放電制御ＩＣ６０は、充電時において、充電に係る異常を検知した場合に、第２の半導体装置１ｂの端子接続縦型ＭＯＳトランジスタ２ｂを導通状態から非導通状態へと変更することで、Ｎ－１個の電池セル５の充電を停止する。
これにより、Ｎ－１個の電池セル５は、充電に係る異常による悪影響から保護される。
また、充放電制御ＩＣ６０は、充電時において、充電に係る異常を検知した場合に、第１の半導体装置１ａの、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタ（図２５Ａ中の破線で囲まれた縦型ＭＯＳトランジスタ）のうち、検知した異常に関係する電池セル５が接続される縦型ＭＯＳトランジスタを導通状態から非導通状態へと変更することで、該当する電池セル５の充電を停止する。
これにより、該当する電池セル５は、充電に係る異常による悪影響から保護される。
図２５Ｂは、電池保護システム１００がＮ－１個の電池セル５を放電する様子を示す模式図である。図２５Ｂにおいて、破線の矢印のそれぞれは、Ｎ－１個の電池セル５のそれぞれの放電経路を示す。
充放電制御ＩＣ６０は、放電時に、第２の半導体装置１ｂの、端子接続縦型ＭＯＳトランジスタ２ｂを除くＮ－１個の縦型ＭＯＳトランジスタ（図２５Ｂ中の破線で囲まれた縦型ＭＯＳトランジスタ）を導通状態とし、第１の半導体装置１ａの端子接続縦型ＭＯＳトランジスタ２ａを導通状態とすることで、Ｎ－１個の電池セル５を同時に、並列に放電する。
また、図２５Ｂには図示していないが、充放電制御ＩＣ６０は、Ｎ－１個の電池セル５のうち１個、または、Ｎ－１個すべてでない複数個の電池セル５だけを選択的に同時に、並列に放電してもよい。
充放電制御ＩＣ６０は、放電時において、放電に係る異常を検知した場合に、第１の半導体装置１ａの端子接続縦型ＭＯＳトランジスタ２ａを導通状態から非導通状態へと変更することで、Ｎ－１個の電池セル５の放電を停止する。
これにより、Ｎ－１個の電池セル５は、放電に係る異常による悪影響から保護される。
また、充放電制御ＩＣ６０は、放電時において、放電に係る異常を検知した場合に、第２の半導体装置１ｂの、端子接続縦型ＭＯＳトランジスタ２ｂを除くＮ－１個の縦型ＭＯＳトランジスタ（図２５Ｂ中の破線で囲まれた縦型ＭＯＳトランジスタ）のうち、検知した異常に関係する電池セル５が接続される縦型ＭＯＳトランジスタを導通状態から非導通状態へと変更することで、該当する電池セル５の放電を停止する。
これにより、該当する電池セル５は、放電に係る異常による悪影響から保護される。
本実施の形態２における半導体装置１ａについて述べておく。半導体装置１ａの製品仕様書では、Ｎ個ある縦型ＭＯＳトランジスタのうち、端子接続縦型ＭＯＳトランジスタ２ａと端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタとが、それぞれ一方と他方の出入口縦型ＭＯＳトランジスタとなる、Ｎ－１の電流経路が定まる。端子接続縦型ＭＯＳトランジスタ２ａは、定められたＮ－１の電流経路の全てにおいて共通した、一方または他方の出入口縦型ＭＯＳトランジスタである。実施の形態２においては、規定されたＮ－１の電流経路は電気的に等価であるため、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタにおけるそれぞれの最大仕様電流（これをＩａ［Ａ］とする）は等しい。さらに、端子接続縦型ＭＯＳトランジスタ２ａの最大仕様電流（これをＩｎ［Ａ］とする）は、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタのそれぞれの最大仕様電流Ｉａの和と等しくなる（Ｉｎ＝Ｉａ×（Ｎ－１））。したがって、半導体装置１ａは、端子接続縦型ＭＯＳトランジスタ２ａを特定縦型ＭＯＳトランジスタとする、第１の特定半導体装置である。
また、半導体装置１ａの製品仕様書では、端子接続縦型ＭＯＳトランジスタ２ａに最大仕様電流Ｉｎが流れ、また、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型トランジスタのそれぞれに最大仕様電流Ｉａが流れるときの、定められたＮ－１の電流経路のそれぞれの導通抵抗（オン抵抗）が記載される。Ｎ－１個の電流経路は電気的に等価であるため導通抵抗（オン抵抗、これをＲａｎ［Ω］とする）は全て等しい。このため製品仕様書では、重複を避けて１の導通抵抗のみを記載する場合がある。なお、導通抵抗（オン抵抗）を評価する際の電流値は、Ｎ個の縦型ＭＯＳトランジスタのそれぞれに対して製品仕様書に記載される。導通抵抗（オン抵抗）を評価する際の電流値は、Ｎ個の縦型ＭＯＳトランジスタのそれぞれに対して規定される最大定格電流の５０％の電流値または当該最大定格電流以下の電流値である。導通抵抗を評価する際に、Ｎ個の縦型ＭＯＳトランジスタのそれぞれに流す電流値として製品仕様書に記載される電流値を、Ｎ個の縦型ＭＯＳトランジスタのそれぞれの最大仕様電流と捉えてよい。また、製品仕様書に記載されるＮ個の縦型ＭＯＳトランジスタのそれぞれの最大定格電流を、Ｎ個の縦型ＭＯＳトランジスタのそれぞれの最大仕様電流と捉えてもよい。
ところで、Ｎ－１の電流経路を電気的に等価なものとするために、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタの面積（これをＳａとする）を全て等しくし、さらに端子接続縦型ＭＯＳトランジスタ２ａの面積（これをＳｎとする）は、Ｎ個の縦型ＭＯＳトランジスタの中で最も大きい面積とすることが望ましい（Ｓｎ＞Ｓａ）。これは、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタの最大仕様電流が全て等しく、さらに、端子接続縦型ＭＯＳトランジスタ２ａの最大仕様電流が最も大きいからである。さらに言えば、Ｓａ：Ｓｎ＝Ｉａ２：Ｉｎ２の関係が成り立つことが望ましく、Ｓａ：Ｓｎ＝１：（Ｎ－１）２の関係が成り立つことが望ましい。また端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタの、最大仕様電流Ｉａが流れるときの、単体としての導通抵抗Ｒａ（Ｒａ＝Ｒａｎ×Ｓｎ／（Ｓａ＋Ｓｎ））と、端子接続縦型ＭＯＳトランジスタ２ａの、最大仕様電流Ｉｎ＝Ｉａ×（Ｎ－１）が流れるときの、単体としての導通抵抗Ｒｎ（Ｒｎ＝Ｒａｎ×Ｓａ／（Ｓａ＋Ｓｎ））について、Ｉａ２：Ｉｎ２＝１／Ｒａ：１／Ｒｎが成立することが望ましい。このような関係が成立することで、半導体装置１ａにおいて、局所的な発熱を抑制することができる。
なお、実施の形態２において、電池保護システム１００は、Ｎ－１個の電池セル５の正極側に第１の半導体装置１ａを備え、負極側に第２の半導体装置１ｂを備える構成について説明した。これに対して、実施の形態２に係る電池保護システムは、Ｎ－１個の電池セル５の正極側に第１の半導体装置１ａのみを備える構成であってもよいし、Ｎ－１個の電池セル５の負極側に第２の半導体装置１ｂのみを備える構成であってもよい。
図２６は、Ｎ－１個の電池セル５の正極側に第１の半導体装置１ａを備える構成の、実施の形態２に係る電池保護システム１００ａの構成の一例を示す回路図である。
図２６に示すように、電池保護システム１００ａは、電池保護システム１００から、電池保護回路５０が電池保護回路５０ａに変更され、充放電制御ＩＣ６０が充電制御ＩＣ６０ａに変更されて構成される。
また、電池保護回路５０ａは、電池保護回路５０から、第２の半導体装置１ｂが削除され、第２の端子６２の接続先が、端子接続縦型ＭＯＳトランジスタ２ｂの１以上のソースパッドから、Ｎ－１個の電池セル５の負極に変更されて構成される。
充電制御ＩＣ６０ａは、第１の半導体装置１ａを制御して、Ｎ－１個の電池セル５の充電を制御する。
充電制御ＩＣ６０ａは、充電時に、第１の半導体装置１ａの、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタを導通状態とすることで、Ｎ－１個の電池セル５を同時に、並列に充電する。
また、図２６には図示していないが、充電制御ＩＣ６０ａは、Ｎ－１個の電池セル５のうち１個、または、Ｎ－１個すべてではない複数個の電池セル５だけを選択的に同時に、並列に充電してもよい。
充電制御ＩＣ６０ａは、充電時において、充電に係る異常を検知した場合に、第１の半導体装置１ａの、端子接続縦型ＭＯＳトランジスタ２ａを除くＮ－１個の縦型ＭＯＳトランジスタのうち、検知した異常に関係する電池セル５が接続される縦型ＭＯＳトランジスタを導通状態から非導通状態へと変更することで、該当する電池セル５の充電を停止する。
これにより、該当する電池セル５は、充電に係る異常による悪影響から保護される。
図２７は、Ｎ－１個の電池セル５の負極側に第２の半導体装置１ｂを備える構成の、実施の形態２に係る電池保護システム１００ｂの構成の一例を示す回路図である。
図２７に示すように、電池保護システム１００ｂは、電池保護システム１００から、電池保護回路５０が電池保護回路５０ｂに変更され、充放電制御ＩＣ６０が放電制御ＩＣ６０ｂに変更されて構成される。
また、電池保護回路５０ｂは、電池保護回路５０から、第１の半導体装置１ａが削除され、第１の端子６１の接続先が、端子接続縦型ＭＯＳトランジスタ２ａの１以上のソースパッドから、Ｎ－１個の電池セル５の正極に変更されて構成される。
放電制御ＩＣ６０ｂは、第２の半導体装置１ｂを制御して、Ｎ－１個の電池セル５の放電を制御する。
放電制御ＩＣ６０ｂは、放電時に、第２の半導体装置１ｂの、端子接続縦型ＭＯＳトランジスタ２ｂを除くＮ－１個の縦型ＭＯＳトランジスタを導通状態とすることで、Ｎ－１個の電池セル５を同時に、並列に放電する。
また、図２７には図示していないが、放電制御ＩＣ６０ｂは、Ｎ－１個の電池セル５のうち１個、または、Ｎ－１個すべてではない複数個の電池セル５だけを選択的に同時に、並列に放電してもよい。
放電制御ＩＣ６０ｂは、放電時において、放電に係る異常を検知した場合に、第２の半導体装置１ｂの、端子接続縦型ＭＯＳトランジスタ２ｂを除くＮ－１個の縦型ＭＯＳトランジスタのうち、検知した異常に関係する電池セル５が接続される縦型ＭＯＳトランジスタを導通状態から非導通状態へと変更することで、該当する電池セル５の充電を停止する。
これにより、該当する電池セル５は、放電に係る異常による悪影響から保護される。
（実施の形態３）
以下、実施の形態３に係る電池保護システムについて説明する。
［３－１．電池保護システムの構成］
図２８は、実施の形態３に係る電池保護システム１００ｃの構成の一例を示す回路図である。
図２８に示すように、電池保護システム１００ｃは、電池保護回路５０ｃと、充放電制御ＩＣ６０ｃとを備える。
また、電池保護回路５０ｃは、第１の半導体装置１ｃと、第２の半導体装置１ｄと、Ｎ個の電池セル５と、２Ｎ－２個の半導体スイッチ装置９と、第１の端子６１ｃと、第２の端子６２ｃと、第３の端子６３ｃとを備える。
充放電制御ＩＣ６０ｃは、第１の半導体装置１ｃと第２の半導体装置１ｄと２Ｎ－２個の半導体スイッチ装置９とを制御して、Ｎ個の電池セル５の充放電を制御する。
第１の半導体装置１ｃは、実施の形態１においてその詳細を説明した半導体装置１であって、Ｎ個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、充放電制御ＩＣ６０ｃにより制御される。
第２の半導体装置１ｄは、実施の形態１においてその詳細を説明した半導体装置１であって、３個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、充放電制御ＩＣ６０ｃにより制御される。
２Ｎ－２個の半導体スイッチ装置９は、それぞれ、互いにドレイン領域を共通とする２個の縦型ＭＯＳトランジスタを備え、各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、充放電制御ＩＣ６０ｃにより制御される。
２Ｎ－２個の半導体スイッチ装置９は、それぞれ、一方の縦型ＭＯＳトランジスタが導通状態になると、他方の縦型ＭＯＳトランジスタのソース電極から、一方の縦型ＭＯＳトランジスタのソース電極への電流経路が導通状態となり、他方の縦型ＭＯＳトランジスタが導通状態になると、一方の縦型ＭＯＳトランジスタのソース電極から、他方の縦型ＭＯＳトランジスタのソース電極への電流経路が導通状態となる。
Ｎ個の電池セルは、互いに直列接続される。実施の形態３において、互いに直列接続されるＮ個の電池セルのうち、負極側端部に位置する電池セル５ａを除くＮ－１個の電池セル５は、半導体スイッチ装置９を介して直列接続され、電池セル５ａと、直列接続において電池セル５ａの隣に位置する電池セル５ｂとは、第２の半導体装置１ｄを介して直列接続される。
第１の端子６１ｃは、第１の半導体装置１ｃが備えるＮ個の縦型ＭＯＳトランジスタのうちの１個の端子接続縦型ＭＯＳトランジスタ２ｃの１以上のソースパッド、および、第２の半導体装置１ｄが備える３個の縦型ＭＯＳトランジスタのうちの１個の端子接続縦型ＭＯＳトランジスタ２ｄの１以上のソースパッドと接続される。
第２の端子６２ｃは、Ｎ個の電池セル５の負極と接続される。実施の形態３において、各電池セル５の負極と第２の端子６２ｃとは、半導体スイッチ装置９を介して接続される。
第３の端子６３ｃは、互いに直列接続されるＮ個の電池セル５のうち、正極側端部に位置する電池セル５ｃの正極と接続される。
Ｎ個の電池セル５のうち、電池セル５ａを除くＮ－１個の電池セル５のそれぞれの正極が、第１の半導体装置１ｃが備えるＮ個の縦型ＭＯＳトランジスタのうちの、端子接続縦型ＭＯＳトランジスタ２ｃを除くＮ－１個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
電池セル５ａの正極と、電池セル５ｂの負極とのそれぞれは、第２の半導体装置１ｄが備える３個の縦型ＭＯＳトランジスタのうちの、端子接続縦型ＭＯＳトランジスタ２ｄを除く２個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
［３－２．電池保護システムの動作］
以下、上記構成の電池保護システム１００ｃが行う動作について説明する。
図２９Ａは、電池保護システム１００ｃがＮ個の電池セル５を直列充電する様子を示す模式図である。図２９Ａにおいて、破線の矢印は、Ｎ個の電池セル５の充電経路を示す。
充放電制御ＩＣ６０ｃは、直列充電時に、Ｎ個の電池セル５のうち、電池セル５ａを除くＮ－１個の電池セル５の間に挟まれているＮ－２個の半導体スイッチ装置９の、電池セル５の正極に接続されている側の縦型ＭＯＳトランジスタを導通状態とし、第２の半導体装置１ｄの、電池セル５ａの正極に接続されている側の縦型ＭＯＳトランジスタを導通状態とし、電池セル５ａと第２の端子６２ｃとの間に挟まれている半導体スイッチ装置９の、第２の端子６２ｃ側に接続されている側の縦型ＭＯＳトランジスタを導通状態とすることで、Ｎ個の電池セル５を同時に、直列に充電する。
充放電制御ＩＣ６０ｃは、直列充電時において、充電に係る異常を検知した場合に、例えば、第２の半導体装置１ｄの、電池セル５ａの正極に接続されている側の縦型ＭＯＳトランジスタを導通状態から非導通状態へと変更することで、Ｎ個の電池セルの充電を停止する。
これにより、Ｎ個の電池セル５は、充電に係る異常による悪影響から保護される。また直列充電時に電池セル５ａの負極が接続された半導体スイッチ装置９の、第２の端子６２ｃに接続されている側の縦型ＭＯＳトランジスが導通状態から非導通状態へと切り替わることで直列充電が停止した際には、第２の半導体装置１ｄの、端子接続縦型ＭＯＳトランジスタ２ｄから、電池セル５ａの正極側の電圧を第１の端子６１ｃを通して外部に供給し続けることが可能となる。
図２９Ｂは、電池保護システム１００ｃがＮ個の電池セル５を放電する様子を示す模式図である。図２９Ｂにおいて、破線の矢印のそれぞれは、Ｎ個の電池セル５のそれぞれの放電経路を示す。
充放電制御ＩＣ６０ｃは、放電時に、Ｎ個の電池セル５の負極のそれぞれと第２の端子６２ｃとの間に挟まれているＮ個の半導体スイッチ装置９の、電池セル５の負極に接続されている側の縦型ＭＯＳトランジスを導通状態とし、第２の半導体装置１ｄの端子接続縦型ＭＯＳトランジスタ２ｄを導通状態とし、第１の半導体装置１ｃの端子接続縦型ＭＯＳトランジスタ２ｃを導通状態とすることで、Ｎ個の電池セル５を同時に、並列に放電する。
また、図２９Ｂには図示していないが、充放電制御ＩＣ６０ｃは、Ｎ個の電池セル５のうち１個、または、Ｎ個全てでない複数個の電池セル５だけを選択的に同時に、並列に放電してもよい。
充放電制御ＩＣ６０ｃは、放電時において、放電に係る異常を検知した場合に、例えば、Ｎ個の電池セル５の負極のそれぞれと第２の端子６２ｃとの間に挟まれているＮ個の半導体スイッチ装置９のうち、検知した異常に関係する電池セル５の負極が接続された半導体スイッチ装置９の、電池セル５の負極に接続されている側の縦型ＭＯＳトランジスを導通状態から非導通状態へと変更することで、該当する電池セル５の放電を停止する。
これにより、該当する電池セル５は、放電に係る異常による悪影響から保護される。
図２９Ｃは、電池保護システム１００ｃがＮ個の電池セル５を並列充電する様子を示す模式図である。図２９Ｃにおいて、破線の矢印のそれぞれは、Ｎ個の電池セル５のそれぞれの充電経路を示す。
充放電制御ＩＣ６０ｃは、並列充電時に、Ｎ個の電池セル５の負極のそれぞれと第２の端子６２ｃとの間に挟まれているＮ個の半導体スイッチ装置９の、第２の端子６２ｃに接続されている側の縦型ＭＯＳトランジスを導通状態とし、第２の半導体装置１ｄの、電池セル５ａの正極に接続された縦型ＭＯＳトランジスを導通状態とし、第１の半導体装置１ｃの、端子接続縦型ＭＯＳトランジスタ２ｃを除くＮ－１個の縦型ＭＯＳトランジスタを導通状態とすることで、Ｎ個の電池セル５を同時に、並列に充電する。
また、図２９Ｃには図示していないが、充放電制御ＩＣ６０ｃは、Ｎ個の電池セル５のうち１個、または、Ｎ個すべてでない複数個の電池セル５だけを選択的に同時に、並列に充電してもよい。
充放電制御ＩＣ６０ｃは、並列充電時において、充電に係る異常を検知した場合に、例えば、Ｎ個の電池セル５の負極のそれぞれと第２の端子６２ｃとの間に挟まれているＮ個の半導体スイッチ装置９のうち、検知した異常に関係する電池セル５の負極が接続された半導体スイッチ装置９の、第２の端子６２ｃに接続されている側の縦型ＭＯＳトランジスを導通状態から非導通状態へと変更することで、該当する電池セル５の充電を停止する。
これにより、該当する電池セル５は、充電に係る異常による悪影響から保護される。
本実施形態３における第２の半導体装置１ｄについて述べておく。第２の半導体装置１ｄの製品仕様書では、３個ある縦型ＭＯＳトランジスタのうち、どの２個を選択しても、一方または他方の出入口縦型ＭＯＳトランジスタとなる、３の電流経路が定められる。本実施の形態３においては、電池セル５ｂの負極に接続された縦型ＭＯＳトランジスタと、電池セル５ａの正極に接続された縦型ＭＯＳトランジスタと、を一方または他方の出入口縦型ＭＯＳトランジスタとする電流経路は、図２９Ａで示したように直列充電に用いられるため大電流を通電する。しかし端子接続縦型ＭＯＳトランジスタ２ｄを一方または他方の出入口縦型ＭＯＳトランジスタとする、２のそれぞれの電流経路では大電流を通電する必要がない。したがって電池セル５ｂの負極に接続された縦型ＭＯＳトランジスタと、電池セル５ａの正極に接続された縦型ＭＯＳトランジスタの最大仕様電流は等しく（これをＩａ［Ａ］とする）、端子接続縦型ＭＯＳトランジスタ２ｄの最大仕様電流（これをＩｔ［Ａ］とする)よりも大きい（Ｉａ＞Ｉｔ）。
第２の半導体装置１ｄの製品仕様書では、定められる３の電流経路におけるそれぞれの導通抵抗（オン抵抗）が記載される。電池セル５ｂの負極に接続された縦型ＭＯＳトランジスタと、電池セル５ａの正極に接続された縦型ＭＯＳトランジスタと、を一方または他方の出入口縦型ＭＯＳトランジスタとする電流経路では、Ｉａが流れるときの導通抵抗（オン抵抗、これをＲａａ［Ω］とする）が記載される。また電池セル５ｂの負極に接続された縦型ＭＯＳトランジスタと、端子接続縦型ＭＯＳトランジスタ２ｄと、を一方または他方の出入口縦型ＭＯＳトランジスタとする電流経路では、Ｉｔが流れるときの導通抵抗（オン抵抗、これをＲａｔ［Ω］とする）が記載される。同様に、電池セル５ａの正極に接続された縦型ＭＯＳトランジスタと、端子接続縦型ＭＯＳトランジスタ２ｄと、を一方または他方の出入口縦型ＭＯＳトランジスタとする電流経路では、Ｉｔが流れるときの導通抵抗（オン抵抗、Ｒａｔ[Ω]）が記載される。端子接続縦型ＭＯＳトランジスタ２ｄを一方または他方の出入口縦型ＭＯＳトランジスタとする、２のそれぞれの電流経路は等価であるため製品仕様書では重複を避けて１の導通抵抗のみを記載する場合がある。なお、導通抵抗（オン抵抗）を評価する際の電流値は、３個の縦型ＭＯＳトランジスタのそれぞれに対して製品仕様書に記載される。導通抵抗（オン抵抗）を評価する際の電流値は、３個の縦型ＭＯＳトランジスタのそれぞれに対して規定される最大定格電流の５０％の電流値または当該最大定格電流以下の電流値である。導通抵抗を評価する際に、３個の縦型ＭＯＳトランジスタのそれぞれに流す電流値として製品仕様書に記載される電流値を、３個の縦型ＭＯＳトランジスタのそれぞれの最大仕様電流と捉えてよい。また製品仕様書に記載される３個の縦型ＭＯＳトランジスタのそれぞれの最大定格電流を、３個の縦型ＭＯＳトランジスタのそれぞれの最大仕様電流と捉えても差し支えない。
大電流を通電することになる、電池セル５ｂの負極に接続された縦型ＭＯＳトランジスタと、電池セル５ａの正極に接続された縦型ＭＯＳトランジスタとは、それぞれ同じ面積(これをＳａとする)を有し、さらに大電流を流す必要のない端子接続縦型ＭＯＳトランジスタ２ｄの面積（これをＳｔとする）は、３個の縦型ＭＯＳトランジスタの中で最も小さい面積とすることが望ましい（Ｓｔ＜Ｓａ）。さらにいえばＳａ：Ｓｔ＝Ｉａ２：Ｉｔ２のの関係が成り立つことが望ましい。また電池セル５ｂの負極に接続された縦型ＭＯＳトランジスタと、電池セル５ａの正極に接続された縦型ＭＯＳトランジスタとに、最大仕様電流Ｉａが流れるときの、それぞれの縦型ＭＯＳトランジスタ単体としての導通抵抗Ｒａ（Ｒａ＝Ｒａａ／２）と、端子接続縦型ＭＯＳトランジスタ２ｄの、最大仕様電流Ｉｔが流れるときの、単体としての導通抵抗Ｒｔ（Ｒｔ＝Ｒａｔ×Ｓａ／（Ｓａ＋Ｓｎ））について、Ｉａ２：Ｉｔ２＝１／Ｒａ：１／Ｒｔが成立することが望ましい。このような関係が成立することで、第２の半導体装置１ｄにおいて、局所的な発熱を抑制することができる。
［３－３．電池保護回路の具体例］
以下、電池保護回路５０ｃの具体例について、従来例と比較しながら図面を用いて説明する。
図３０Ａ、図３１Ａ、図３２Ａは、半導体装置１を利用する、実施の形態３に係る電池保護回路の具体例を示す回路図である。
図３０Ｂ、図３１Ｂ、図３２Ｂは、半導体装置１を利用しない、すなわち、半導体スイッチ装置９のみで回路を構成する、従来例に係る電池保護回路の具体例を示す回路図である。
図３０Ａは、２個の電池セル５の直列充電と並列放電とを実現することができる実施の形態３に係る電池保護回路の一例である第１の開示例を示す回路図であり、図３０Ｂは、同様の機能を実現することができる従来例に係る電池保護回路の一例である第１の従来例を示す回路図である。
図３０Ａと図３０Ｂとを比較することでわかるように、第１の開示例の方が、第１の従来例よりも、少ない部品点数で、同様の機能を実現することができる。
図３１Ａは、３個の電池セル５の直列充電と並列放電とを実現することができる、実施の形態３に係る電池保護回路の一例である第２の開示例を示す回路図であり、図３１Ｂは、同様の機能を実現することができる従来例に係る電池保護回路の一例である第２の従来例を示す回路図である。
図３１Ａと図３１Ｂとを比較することでわかるように、第２の開示例の方が、第２の従来例よりも、少ない部品点数で、同様の機能を実現することができる。
図３２Ａは、４個の電池セル５の直列充電と並列放電とを実現することができる、実施の形態３に係る電池保護回路の一例である第３の開示例を示す回路図であり、図３２Ｂは、同様の機能を実現することができる従来例に係る電池保護回路の一例である第３の従来例を示す回路図である。
図３２Ａと図３２Ｂとを比較することでわかるように、第３の開示例の方が、第３の従来例よりも、少ない部品点数で、同様の機能を実現することができる。
以下、第２の開示例における代表的な動作について、図面を用いて説明する。
図３３Ａは、第２の開示例に係る電池保護回路５０ｃａが３個の電池セル５を直列充電する様子を示す模式図である。
図３３Ａに示すように、電池保護回路５０ｃａは、第３の端子６３ｃに１５Ｖが印加され、第２の端子６２ｃが接地されることで、電池セル５ｃｃと電池セル５ｃｂと電池セル５ｃａとを直列充電しながら、第１の端子６１ｃから、電池セル５ｃａの正極側の電圧を外部に供給することができる。
図３３Ｂは、電池保護回路５０ｃａが、３個の電池セル５の直列充電を停止して、第１の端子６１ｃから、電池セル５ｃａの正極側の電圧の外部への供給を開始する様子を示す模式図である。
図３３Ｃは、電池保護回路５０ｃａが、電池セル５ｃａを充電する様子を示す模式図である。
図３３Ｃに示すように、電池保護回路５０ｃａは、第３の端子６３ｃに５Ｖが印加され、第２の端子６２ｃが接地されることで、電池セル５ｃａを充電しながら、第１の端子６１ｃから、電池セル５ｃａの正極側の電圧を外部に供給することができる。
図３３Ｄは、電池保護回路５０ｃａが３個の電池セル５を並列放電する様子を示す模式図である。
（実施の形態４）
以下、実施の形態４に係る電池保護システムについて説明する。
［４－１．電池保護システムの構成］
図３４は、実施の形態４に係る電池保護システム１００ｄの構成の一例を示す回路図である。
図３４に示すように、電池保護システム１００ｄは、電池保護回路５０ｄと、充放電制御ＩＣ６０ｄとを備える。
また、電池保護回路５０ｄは、第１の半導体装置１ｅと、第２の半導体装置１ｆと、Ｎ－１個の電池セル５と、２Ｎ－４個の半導体スイッチ装置９と、第１の端子６１ｄと、第２の端子６２ｄと、第３の端子６３ｄとを備える。
充放電制御ＩＣ６０ｄは、第１の半導体装置１ｅと第２の半導体装置１ｆと２Ｎ－４個の半導体スイッチ装置９とを制御して、Ｎ個－１の電池セル５の充放電を制御する。
第１の半導体装置１ｅは、実施の形態１においてその詳細を説明した半導体装置１であって、Ｎ個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、充放電制御ＩＣ６０ｄにより制御される。
第２の半導体装置１ｆは、実施の形態１においてその詳細を説明した半導体装置１であって、３個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、充放電制御ＩＣ６０ｄにより制御される。
２Ｎ－４個の半導体スイッチ装置９は、充放電制御ＩＣ６０ｄにより制御される。
Ｎ－１個の電池セルは、互いに直列接続される。実施の形態４において、互いに直列接続されるＮ－１個の電池セルのうち、負極側端部に位置する電池セル５ｄを除くＮ－２個の電池セル５は、半導体スイッチ装置９を介して直列接続され、電池セル５ｄと、直列接続において電池セル５ｄの隣に位置する電池セル５ｅとは、第２の半導体装置１ｆを介して直列接続される。
第１の端子６１ｄは、第１の半導体装置１ｅが備えるＮ個の縦型ＭＯＳトランジスタのうちの１個の端子接続縦型ＭＯＳトランジスタ２ｅの１以上のソースパッド、および、第２の半導体装置１ｆが備える３個の縦型ＭＯＳトランジスタのうちの１個の端子接続縦型ＭＯＳトランジスタ２ｆの１以上のソースパッドと接続される。
第２の端子６２ｄは、Ｎ－１個の電池セル５の負極と接続される。実施の形態４において、各電池セル５の負極と第２の端子６２ｄとは、半導体スイッチ装置９を介して接続される。
第３の端子６３ｄは、互いに直列接続されるＮ－１個の電池セル５のうち、正極側端部に位置する電池セル５ｆと接続される。
Ｎ－１個の電池セル５のそれぞれの正極が、第１の半導体装置１ｅが備えるＮ個の縦型ＭＯＳトランジスタのうちの、端子接続縦型ＭＯＳトランジスタ２ｅを除くＮ－１個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
電池セル５ｄの正極と、電池セル５ｅの負極とのそれぞれは、第２の半導体装置１ｆが備える３個の縦型ＭＯＳトランジスタのうちの、端子接続縦型ＭＯＳトランジスタ２ｆを除く２個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
［４－２．電池保護システムの動作］
以下、上記構成の電池保護システム１００ｄが行う動作について説明する。
図３５Ａは、電池保護システム１００ｄがＮ－１個の電池セル５を直列充電する様子を示す模式図である。図３５Ａにおいて、破線の矢印は、Ｎ－１個の電池セル５の充電経路を示す。
充放電制御ＩＣ６０ｄは、直列充電時に、Ｎ－１個の電池セル５のうち、電池セル５ｄを除くＮ－２個の電池セル５の間に挟まれているＮ－３個の半導体スイッチ装置９の、電池セル５の正極に接続されている側の縦型ＭＯＳトランジスタを導通状態とし、第２の半導体装置１ｆの、電池セル５ｄの正極に接続されている側の縦型ＭＯＳトランジスタを導通状態とし、電池セル５ｄと第２の端子６２ｄとの間に挟まれている半導体スイッチ装置９の、第２の端子６２ｄ側に接続されている側の縦型ＭＯＳトランジスタを導通状態とすることで、Ｎ－１個の電池セル５を同時に、直列に充電する。
充放電制御ＩＣ６０ｄは、直列充電時において、充電に係る異常を検知した場合に、例えば、第２の半導体装置１ｆの、電池セル５ｄの正極に接続されている側の縦型ＭＯＳトランジスタを導通状態から非導通状態へと変更することで、Ｎ－１個の電池セルの充電を停止する。
これにより、Ｎ－１個の電池セル５は、充電に係る異常による悪影響から保護される。
図３５Ｂは、電池保護システム１００ｄがＮ－１個の電池セル５を放電する様子を示す模式図である。図３５Ｂにおいて、破線の矢印のそれぞれは、Ｎ－１個の電池セル５のそれぞれの放電経路を示す。
充放電制御ＩＣ６０ｄは、放電時に、Ｎ－１個の電池セル５の負極のそれぞれと第２の端子６２ｄとの間に挟まれているＮ－１個の半導体スイッチ装置９の、電池セル５の負極に接続されている側の縦型ＭＯＳトランジスを導通状態とし、第１の半導体装置１ｅの端子接続縦型ＭＯＳトランジスタ２ｅを導通状態とすることで、Ｎ－１個の電池セル５を同時に、並列に放電する。
また、図３５Ｂには図示していないが、充放電制御ＩＣ６０ｄは、Ｎ－１個の電池セル５のうち１個、または、Ｎ－１個すべてでない複数個の電池セル５だけを選択的に同時に、並列に放電してもよい。
充放電制御ＩＣ６０ｄは、放電時において、放電に係る異常を検知した場合に、例えば、Ｎ－１個の電池セル５の負極のそれぞれと第２の端子６２ｄとの間に挟まれているＮ－１個の半導体スイッチ装置９のうち、検知した異常に関係する電池セル５の負極が接続された半導体スイッチ装置９の、電池セル５の負極に接続されている側の縦型ＭＯＳトランジスを導通状態から非導通状態へと変更することで、該当する電池セル５の放電を停止する。
これにより、該当する電池セル５は、放電に係る異常による悪影響から保護される。
図３５Ｃは、電池保護システム１００ｄがＮ－１個の電池セル５を並列充電する様子を示す模式図である。図３５Ｃにおいて、破線の矢印のそれぞれは、Ｎ－１個の電池セル５のそれぞれの充電経路を示す。
充放電制御ＩＣ６０ｄは、並列充電時に、Ｎ－１個の電池セル５の負極のそれぞれと第２の端子６２ｄとの間に挟まれているＮ－１個の半導体スイッチ装置９の、第２の端子６２ｄに接続されている側の縦型ＭＯＳトランジスを導通状態とし、第１の半導体装置１ｅの、端子接続縦型ＭＯＳトランジスタ２ｅを除くＮ－１個の縦型ＭＯＳトランジスタを導通状態とすることで、Ｎ－１個の電池セル５を同時に、並列に充電する。
また、図３５Ｃには図示していないが、充放電制御ＩＣ６０ｄは、Ｎ－１個の電池セル５のうち１個、または、Ｎ－１個すべてでない複数個の電池セル５だけを選択的に同時に、並列に充電してもよい。
充放電制御ＩＣ６０ｄは、並列充電時において、充電に係る異常を検知した場合に、例えば、Ｎ－１個の電池セル５の負極のそれぞれと第２の端子６２ｄとの間に挟まれているＮ－１個の半導体スイッチ装置９のうち、検知した異常に関係する電池セル５の負極が接続された半導体スイッチ装置９の、第２の端子６２ｄに接続されている側の縦型ＭＯＳトランジスを導通状態から非導通状態へと変更することで、該当する電池セル５の充電を停止する。
これにより、該当する電池セル５は、充電に係る異常による悪影響から保護される。
［４－３．電池保護回路の具体例］
以下、電池保護回路５０ｄの具体例について、従来例と比較しながら図面を用いて説明する。
図３６、図３９、図４０は、半導体装置１を利用する、実施の形態４に係る電池保護回路の具体例を示す回路図である。
図３６は、２個の電池セル５の直列充電と並列放電とを実現することができる、実施の形態４に係る電池保護回路の一例である第４の開示例を示す回路図である。図３０Ｂに示す第１の従来例は、同様の機能を有する、半導体装置１を利用しない電池保護回路の例である。
図３６と図３０Ｂとを比較することでわかるように、第４の開示例の方が、第１の従来例よりも、少ない部品点数で、同様の機能を実現することができる。
図３７Ａと図３７Ｂとは、第４の開示例における第１の半導体装置１の平面図の一例である。
図３７Ａと図３７Ｂとに示すように、第１の半導体装置１における、端子接続縦型ＭＯＳトランジスタの面積Ｓ１と、他の２個の縦型ＭＯＳトランジスタの面積Ｓ２とＳ３との関係は、Ｓ１：Ｓ２：Ｓ３＝４：１：１であることが好ましい。
図３８Ａと図３８Ｂとは、第４の開示例における第２の半導体装置１の平面図の一例である。
図３８Ａと図３８Ｂとに示すように、第２の半導体装置１における、端子接続縦型ＭＯＳトランジスタの面積Ｓ１は、他の２個の縦型ＭＯＳトランジスタの面積Ｓ２とＳ３とよりも小さいこと、および、他の２個の縦型ＭＯＳトランジスタの面積Ｓ２とＳ３とが等しいことが好ましい。
図３９は、３個の電池セル５の直列充電と並列放電とを実現することができる、実施の形態４に係る電池保護回路の一例である第５の開示例を示す回路図である。図３１Ｂに示す第２の従来例は、同様の機能を有する、半導体装置１を利用しない電池保護回路の例である。
図３９と図３１Ｂとを比較することでわかるように、第５の開示例の方が、第２の従来例よりも、少ない部品点数で、同様の機能を実現することができる。
図４０は、４個の電池セル５の直列充電と並列放電とを実現することができる、実施の形態４に係る電池保護回路の一例である第６の開示例を示す回路図である。図３２Ｂに示す第３の従来例は、同様の機能を有する、半導体装置１を利用しない電池保護回路の例である。
図４０と図３２Ｂとを比較することでわかるように、第６の開示例の方が、第３の従来例よりも、少ない部品点数で、同様の機能を実現することができる。
以下、第５の開示例における代表的な動作について、図面を用いて説明する。
図４１Ａは、第５の開示例に係る電池保護回路５０ｄａが３個の電池セル５を直列充電する様子を示す模式図である。
図４１Ａに示すように、電池保護回路５０ｄａは、第３の端子６３ｄに１５Ｖが印加され、第２の端子６２ｄが接地されることで、電池セル５ｄｃと電池セル５ｄｂと電池セル５ｄａとを直列充電しながら、第１の端子６１ｄから、電池セル５ｄａの正極側の電圧を外部に供給することができる。
図４１Ｂは、電池保護回路５０ｄａが、３個の電池セル５の直列充電を停止して、第１の端子６１ｄから、電池セル５ｄａの正極側の電圧の外部への供給を開始する様子を示す模式図である。
図４１Ｃは、電池保護回路５０ｄａが、電池セル５ｄａを充電する様子を示す模式図である。
図４１Ｃに示すように、電池保護回路５０ｄａは、第３の端子６３ｄに５Ｖが印加され、第２の端子６２ｄが接地されることで、電池セル５ｄａを充電しながら、第１の端子６１ｄから、電池セル５ｄａの正極側の電圧を外部に供給することができる。
図４１Ｄは、電池保護回路５０ｄａが３個の電池セル５を並列放電する様子を示す模式図である。
（実施の形態５）
以下、実施の形態５に係る電池保護システムについて説明する。
図４２は、実施の形態５に係る電池保護システム１００ｅの構成の一例を示す回路図である。
図４２に示すように、電池保護システム１００ｅは、電池保護回路５０ｅと、電池セル５と、パワーマネージメント回路８０とを備える。パワーマネージメント回路８０は、これにさらに接続される不図示の本体機器の機能回路に電力を給電する機能を有するＩＣを備える。なお、本体機器の機能回路とは例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路、Ｗｉ－Ｆｉ（登録商標）回路、ＬｉＤＡＲ回路等の機能回路である。
また、電池保護回路５０ｅは、第１の半導体装置１ｅａと、第２の半導体装置１ｅｂと、保護ＩＣ７０ｅａと、保護ＩＣ７０ｅｂと、第１の端子７１と、第２の端子７２と、第３の端子７３と、第４の端子７４と、第５の端子７５と、第６の端子７６とを備える。
保護ＩＣ７０ｅａは、電池セル５の電圧に基づいて、第１の半導体装置１ｅａを制御して、電池セル５の充放電を制御する。
保護ＩＣ７０ｅｂは、電池セル５の電圧に基づいて、第２の半導体装置１ｅｂを制御して、電池セル５の充放電を制御する。
第１の半導体装置１ｅａは、実施の形態１においてその詳細を説明した半導体装置１のうちの、特定縦型ＭＯＳトランジスタを備えるタイプの第２の特定半導体装置１である。第１の半導体装置１ｅａは、３個の縦型ＭＯＳトランジスタを備え、そのうちの１個が、特定縦型ＭＯＳトランジスタである。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、保護ＩＣ７０ｅａにより制御される。特定縦型ＭＯＳトランジスタのみ、特定縦型ＭＯＳトランジスタの出力電圧を受け付ける、パワーマネージメント回路８０内のＩＣによって、導通状態と非導通状態とを制御されてもよい。
第２の半導体装置１ｅｂは、実施の形態１においてその詳細を説明した半導体装置１のうちの、特定縦型ＭＯＳトランジスタを備えるタイプの第２の特定半導体装置１である。第１の半導体装置１ｅｂは、３個の縦型ＭＯＳトランジスタを備え、そのうちの１個が、特定縦型ＭＯＳトランジスタである。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、保護ＩＣ７０ｅｂにより制御される。特定縦型ＭＯＳトランジスタのみ、特定縦型ＭＯＳトランジスタの出力電圧を受け付ける、パワーマネージメント回路８０内のＩＣによって、導通状態と非導通状態とを制御されてもよい。
第１の端子７１は、第１の半導体装置１ｅａの特定縦型ＭＯＳトランジスタのソースパッドと接続される。なお、第１の半導体装置１ｅａの特定縦型ＭＯＳトランジスタのソースパッドと第１の端子７１との間には、電流を制限する抵抗器が備わってもよい。
第２の端子７２は、第１の半導体装置１ｅａが備える３個の縦型ＭＯＳトランジスタのうち、特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの一方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続される。なお、第１の半導体装置１ｅａの特定縦型ＭＯＳトランジスタのソースパッドと第２の端子７２との間には、電流を制限する抵抗器が備わってもよい。
第３の端子７３は、第１の半導体装置１ｅａが備える３個の縦型ＭＯＳトランジスタのうち、特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの他方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続される。
第４の端子７４は、第２の半導体装置１ｅｂの特定縦型ＭＯＳトランジスタのソースパッドと接続される。
第５の端子７５は、第２の半導体装置１ｅｂが備える３個の縦型ＭＯＳトランジスタのうち、特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの一方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続される。
第６の端子７６は、第２の半導体装置１ｅｂが備える３個の縦型ＭＯＳトランジスタのうち、特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの他方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続される。
電池セル５は、正極が第３の端子７３に接続され、負極が第６の端子７６に接続される。
パワーマネージメント回路８０は、第１の端子７１と第２の端子７２と第４の端子７４と第５の端子７５とに接続され、第２の端子７２と第５の端子７５とを通して、電池保護回路５０ｅを介して、充電時には電池セル５に充電電流を流し、放電時には電池セル５から放電電流を受け取る。また、パワーマネージメント回路８０は、第１の端子７１と第４の端子７４とを通して、電池セル５の電圧をモニターできる程度の電流を受け取る。
なお、実施の形態５において、電池保護システム１００ｅは、電池保護回路５０ｅが、保護ＩＣ７０ｅａと保護ＩＣ７０ｅｂとを備えるとして説明したが、電池保護システム１００ｅは、必ずしも、電池保護回路５０ｅが、保護ＩＣ７０ｅａと保護ＩＣ７０ｅｂとを備える構成に限定される必要はない。
電池保護システム１００ｅは、例えば、電池保護回路５０ｅの外部において、保護ＩＣ７０ｅａと保護ＩＣ７０ｅｂとを備える構成であってもよい。
（実施の形態６）
以下、実施の形態６に係る電池保護システムについて説明する。
図４３は、実施の形態６に係る電池保護システム１００ｆの構成の一例を示す回路図である。
図４３に示すように、電池保護システム１００ｆは、電池保護回路５０ｆと、電池セル５と、パワーマネージメント回路８０ｆとを備える。パワーマネージメント回路８０ｆは、これにさらに接続される不図示の本体機器の機能回路に電力を給電する機能を有するＩＣを備える。
なお、本体機器の機能回路とは例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路、Ｗｉ－Ｆｉ（登録商標）回路、ＬｉＤＡＲ回路等の機能回路である。
また、電池保護回路５０ｆは、第１の半導体装置１ｆａと、半導体スイッチ装置９と、保護ＩＣ７０ｆａと、保護ＩＣ７０ｆｂと、第１の端子７１ｆと、第２の端子７２ｆと、第３の端子７３ｆと、第４の端子７４ｆとを備える。
保護ＩＣ７０ｆａは、電池セル５の電圧に基づいて、第１の半導体装置１ｆａを制御して、電池セル５の充放電を制御する。
保護ＩＣ７０ｆｂは、電池セル５の電圧に基づいて、半導体スイッチ装置９を制御して、電池セル５の充放電を制御する。
第１の半導体装置１ｆａは、実施の形態１においてその詳細を説明した半導体装置１のうちの、特定縦型ＭＯＳトランジスタを備えるタイプの第２の特定半導体装置１である。第１の半導体装置１ｆａは、３個の縦型ＭＯＳトランジスタを備え、そのうちの１個が、特定縦型ＭＯＳトランジスタである。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、保護ＩＣ７０ｆａにより制御される。特定縦型ＭＯＳトランジスタを経由する電流経路は、電池セル５に通常の充電電流よりも小さな電流で充電を行う際に使用される。また、特定縦型ＭＯＳトランジスタを経由する電流経路は、電池セル５から通常の放電電流よりも小さな電流で放電を行う際に使用される。小さな電流とは、特定縦型ＭＯＳトランジスタの導通抵抗や、特定縦型ＭＯＳトランジスタのソースパッド側に備える抵抗器によって調整されるものであってもよいし、特定縦型ＭＯＳトランジスタのゲートパッドに印加する電圧をパルス的に制御して調整されるものであってもよい。
半導体スイッチ装置９は、各縦型ＭＯＳトランジスタの導通状態と非導通状態とが、保護ＩＣ７０ｆｂにより制御される。
第１の端子７１ｆは、第１の半導体装置１ｆａが備える３個の縦型ＭＯＳトランジスタのうち、特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの一方の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。なお、第１の端子７１ｆと第１の半導体装置１ｆａとの間には、センス抵抗器や、その他の電池保護回路があってもよい。
第２の端子７２ｆは、第１の半導体装置１ｆａが備える３個の縦型ＭＯＳトランジスタのうち、特定縦型ＭＯＳトランジスタを除く２個の縦型ＭＯＳトランジスタの他方の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
第３の端子７３ｆは、半導体スイッチ装置９が備える２個の縦型ＭＯＳトランジスタの一方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続される。
第４の端子７４ｆは、半導体スイッチ装置９が備える２個の縦型ＭＯＳトランジスタの他方の縦型ＭＯＳトランジスタの１以上のソースパッドと接続される。
電池セル５は、正極が第１の端子７１ｆに接続され、負極が第３の端子７３ｆに接続される。
パワーマネージメント回路８０ｆは、第２の端子７２ｆと第４の端子７４ｆとに接続され、第２の端子７２ｆと第４の端子７４ｆとを通して、電池保護回路５０ｆを介して、充電時には電池セル５に充電電流を流し、放電時には電池セル５から放電電流を受け取る。
なお、実施の形態６において、電池保護システム１００ｆは、電池保護回路５０ｆが、保護ＩＣ７０ｆａと保護ＩＣ７０ｆｂとを備えるとして説明したが、電池保護システム１００ｆは、必ずしも、電池保護回路５０ｆが、保護ＩＣ７０ｆａと保護ＩＣ７０ｆｂとを備える構成に限定される必要はない。
電池保護システム１００ｆは、例えば、電池保護回路５０ｆの外部において、保護ＩＣ７０ｆａと保護ＩＣ７０ｆｂとを備える構成であってもよい。
（実施の形態７）
以下、実施の形態７に係る電池保護システムについて説明する。
図４４は、実施の形態７に係る電池保護システム１００ｇの構成の一例を示す回路図である。
図４４に示すように、電池保護システム１００ｇは、電池保護回路５０ｇと、Ｘ（Ｘは１以上の整数）個の電池セル５と、Ｙ（Ｙは２以上の整数）個のパワーマネージメント回路８０ｇとを備える。パワーマネージメント回路８０ｇは、これにさらに接続される不図示の本体機器の機能回路に電力を給電する機能を有するＩＣを備える。
なお、本体機器の機能回路とは例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路、Ｗｉ－Ｆｉ（登録商標）回路、ＬｉＤＡＲ回路等の機能回路である。
また、電池保護回路５０ｇは、第１の半導体装置１ｇａと、第２の半導体装置１ｇｂと、保護ＩＣ７０ｇａと、保護ＩＣ７０ｇｂと、Ｘ個の第１の端子７１ｇと、Ｙ個の第２の端子７２ｇと、第３の端子７３ｇと、Ｙ個の第４の端子７４ｇとを備える。
保護ＩＣ７０ｇａは、Ｘ個の電池セル５の各電圧に基づいて、第１の半導体装置１ｇａを制御して、Ｘ個の電池セル５の充放電を制御する。
保護ＩＣ７０ｇｂは、Ｘ個の電池セル５の各電圧に基づいて、第２の半導体装置１ｇｂを制御して、Ｘ個の電池セル５の充放電を制御する。
第１の半導体装置１ｇａは、実施の形態１においてその詳細を説明した半導体装置１であって、Ｘ＋Ｙ個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、保護ＩＣ７０ｇａにより制御される。
第２の半導体装置１ｇｂは、実施の形態１においてその詳細を説明した半導体装置１であって、１＋Ｙ個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、保護ＩＣ７０ｇｂにより制御される。
Ｘ個の第１の端子７１ｇは、それぞれ、第１の半導体装置１ｇａが備えるＸ＋Ｙ個の縦型ＭＯＳトランジスタのうちのＸ個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
Ｙ個の第２の端子７２ｇは、それぞれ、第１の半導体装置１ｇａが備えるＸ＋Ｙ個の縦型ＭＯＳトランジスタのうちの上記Ｘ個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
第３の端子７３ｇは、第２の半導体装置１ｇｂが備える１＋Ｙ個の縦型ＭＯＳトランジスタのうちの１個の縦型ＭＯＳトランジスタの１以上のソースパッドと接続される。
Ｙ個の第４の端子７４ｇは、それぞれ、第２の半導体装置１ｇｂが備える１＋Ｙ個の縦型ＭＯＳトランジスタのうちの上記１個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
Ｘ個の電池セル５は、それぞれの正極がＸ個の第１の端子７１ｇのそれぞれに接続され、それぞれの負極が第３の端子７３ｇに接続される。
Ｙ個のパワーマネージメント回路８０ｇは、それぞれ、Ｙ個の第２の端子７２ｇのそれぞれ、および、Ｙ個の第４の端子７４ｇのそれぞれに接続され、Ｙ個の第２の端子７２ｇのうちの１個とＹ個の第４の端子７４ｇのうちの１個とを通して、電池保護回路５０ｇを介して、充電時にはＸ個の電池セル５のうちの少なくとも１個の電池セル５に充電電流を流し、放電時にはＸ個の電池セル５のうちの少なくとも１個の電池セル５から放電電流を受け取る。
上記構成の電池保護システム１００ｇは、Ｙ個のパワーマネージメント回路８０ｇを利用した、Ｘ個の電池セル５の充放電を実現することができる。
例えば、１つのパワーマネージメント回路８０ｇが供給する充電電流が６Ａの場合、半導体装置１ｇｂに備わる１＋Ｙ個の縦型ＭＯＳトランジスタのうち、第３の端子７３ｇと接続する縦型ＭＯＳトランジスタには、（６Ａ×Ｙ）Ａの電流が流れるため、半導体装置１ｇｂに備わる１＋Ｙ個の縦型ＭＯＳトランジスタのうち、第４の端子７４ｇと接続する縦型ＭＯＳトランジスタ１個に比べ、第３の端子７３ｇと接続する縦型ＭＯＳトランジスタは、半導体装置の平面視において、（６Ａ×Ｙ）の２乗倍の面積を有することで、局所的な発熱を避け、最適な大きさで半導体装置１ｇｂを実現することができる。
また、上記構成の電池保護システム１００ｇは、保護ＩＣ７０ｇａまたは保護ＩＣ７０ｇｂが、Ｘ個の電池セル５のいずれかの充電に係る異常または放電に係る異常を検知した場合に、第１の半導体装置１ｇａまたは第２の半導体装置１ｇｂを制御することで、該当する電池セル５の充電または放電を停止する。
これにより、該当する電池セル５は、充電に係る異常または放電に係る異常による悪影響から保護される。
なお、実施の形態７において、電池保護システム１００ｇは、電池保護回路５０ｇが、保護ＩＣ７０ｇａと保護ＩＣ７０ｇｂとを備えるとして説明したが、電池保護システム１００ｇは、必ずしも、電池保護回路５０ｇが、保護ＩＣ７０ｇａと保護ＩＣ７０ｇｂとを備える構成に限定される必要はない。
電池保護システム１００ｇは、例えば、電池保護回路５０ｇの外部において、保護ＩＣ７０ｇａと保護ＩＣ７０ｇｂとを備える構成であってもよい。
（実施の形態８）
以下、実施の形態８に係るパワーマネージメントシステムについて説明する。
図４５は、実施の形態８に係るパワーマネージメントシステム２００の構成の一例を示す回路図である。
図４５に示すように、パワーマネージメントシステム２００は、パワーマネージメント回路５１と、Ｘ（Ｘは１以上の整数）個の外部回路８（図４５中の外部回路８ａ～外部回路８ｄが対応）とを備える。
また、パワーマネージメント回路５１は、第１の半導体装置１ｈと、Ｙ（Ｙは２以上の整数）個の回路６（図４５中の回路６ａ～回路６ｄ）が対応）と、制御部７と、Ｘ個の端子７１ｈとを備える。
制御部７は、第１の半導体装置１ｈを制御して、Ｘ個の外部回路８と、Ｙ個の回路６との接続状態を制御する。
第１の半導体装置１ｈは、実施の形態１においてその詳細を説明した半導体装置１であって、Ｘ＋Ｙ個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、制御部７により制御される。
Ｘ個の端子７１ｈは、それぞれ、第１の半導体装置１ｈが備えるＸ＋Ｙ個の縦型ＭＯＳトランジスタのうちのＸ個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
Ｙ個の回路６は、それぞれ、第１の半導体装置１ｈが備えるＸ＋Ｙ個の縦型ＭＯＳトランジスタのうちの上記Ｘ個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。実施の形態８において、第１の半導体装置１ｈが備えるＸ＋Ｙ個の縦型ＭＯＳトランジスタのうちの上記Ｙ個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれは、Ｙ個の回路６のそれぞれの電源端子に接続する。
Ｙ個の回路６は、例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路、Ｗｉ－Ｆｉ（登録商標）回路、ＬｉＤＡＲ回路等の本体機器の機能回路と、供給電力を電池セルに充電可能な電圧へ変換する電圧変換回路、あるいは、本体機器の保護機能回路付き電池セル等とが接続されている。各回路６は電源分離されており、半導体装置１を介して相互に接続される。
Ｘ個の外部回路８は、それぞれ、Ｘ個の端子７１ｈのそれぞれと接続される。実施の形態８において、Ｘ個の外部回路８は、電源供給元回路または電源受給先回路であって、Ｘ個の端子７１ｈのそれぞれは、電源供給元回路または電源受給先回路であるＸ個の外部回路８の電源端子に接続する。
Ｘ個の外部回路８は、電源供給元回路として、例えば、ＡＣアダプター、ＵＳＢ５Ｖ回路、ワイヤレス充電器等であり、電源受給先回路として、例えば、外部デバイス等である。
上記構成のパワーマネージメントシステム２００は、Ｘ個の外部回路８のうちの電源供給元回路から、Ｙ個の回路６のいずれかへの電源供給、および、Ｙ個の回路６のいずれかからＸ個の外部回路８のうちの電源受給先回路への電源供給を実現することができる。外部回路８から電池セルに充電可能な電圧で充電電流が供給される場合は、半導体装置１ｈを介して電池保護機能付き電池セルを備えた回路６に、直接に充電電流が供給されることで、電圧変換回路を通す際に生じる電力損失を回避した高効率充電を実現できる。外部回路８から電池セルに充電できない電圧で充電電流が供給されようとする場合は、直接に電池保護機能付き電池セルを備えた回路６に充電せず、半導体装置１ｈを介して、当該電圧は、電圧を変換する機能を備えた回路６に供給されて電池セルに供給できる電圧へ変換される。しかる後、電池セルに供給できる電圧で、電池保護機能付き電池セルを備えた回路６へ充電電流が供給される。
なお、実施の形態８において、パワーマネージメントシステム２００は、パワーマネージメント回路５１が、制御部７を備えるとして説明したが、パワーマネージメントシステム２００は、必ずしも、パワーマネージメント回路５１が、制御部７を備える構成に限定される必要はない。
パワーマネージメントシステム２００は、例えば、パワーマネージメント回路５１の外部において、制御部７を備える構成であってもよい。
（実施の形態９）
以下、実施の形態９に係るパワーマネージメントシステムについて説明する。
図４６は、実施の形態９に係るパワーマネージメントシステム２００ａの構成の一例を示す回路図である。
図４６に示すように、パワーマネージメントシステム２００ａは、パワーマネージメント回路５１ａと、電源回路８ｅとを備える。
また、パワーマネージメント回路５１ａは、第１の半導体装置１ｉと、Ｙ（Ｙは２以上の整数）個の回路６ａ（図４６中の回路６ａａ～回路６ａｄ）が対応）と、制御部７ａと、ＤＣ／ＤＣ回路９０と、端子７１ｉとを備える。
ＤＣ／ＤＣ回路９０は、電源回路８ｅの出力電圧を、Ｙ個の回路６ａが利用する電圧に変換する。
制御部７ａは、第１の半導体装置１ｉを制御して、ＤＣ／ＤＣ回路９０と、Ｙ個の回路６との接続状態を制御する。
第１の半導体装置１ｉは、実施の形態１においてその詳細を説明した半導体装置１であって、１＋Ｙ個の縦型ＭＯＳトランジスタを備える。各縦型ＭＯＳトランジスタの導通状態と非導通状態とは、制御部７ａにより制御される。
端子７１ｉは、ＤＣ／ＤＣ回路９０の一方の端子（電圧入力端子）に接続される。
ＤＣ／ＤＣ回路９０の他方の端子（電圧出力端子）は、第１の半導体装置１ｉが備える１＋Ｙ個の縦型ＭＯＳトランジスタのうちの１個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。
Ｙ個の回路６ａは、それぞれ、第１の半導体装置１ｉが備える１＋Ｙ個の縦型ＭＯＳトランジスタのうちの上記１個の縦型ＭＯＳトランジスタを除くＹ個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれと接続される。実施の形態９において、第１の半導体装置１ｉが備える１＋Ｙ個の縦型ＭＯＳトランジスタのうちの上記Ｙ個の縦型ＭＯＳトランジスタの１以上のソースパッドのそれぞれは、Ｙ個の回路６ａのそれぞれの電源端子に接続するとして説明する。
Ｙ個の回路６ａは、例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路、Ｗｉ－Ｆｉ（登録商標）回路、ＬｉＤＡＲ回路等の、他の回路とは電源分離されている回路である。
電源回路８ｅは、端子７１ｉに接続され、端子７１ｉに電圧を出力する。
上記構成のパワーマネージメントシステム２００ａは、ＤＣ／ＤＣ回路９０により変換された電圧を、Ｙ個の回路６ａのうち、電圧を供給する必要がある回路６ａに限定して供給することができる。
これにより、Ｙ個の回路６ａによる電力の消費を抑制することができる。
（補足）
以上、本開示の一態様に係る半導体装置、電池保護回路、および、パワーマネージメント回路について、実施の形態１～実施の形態９に基づいて説明したが、本開示は、これら実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形をこれら実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
本開示は、半導体装置、電池保護回路、および、パワーマネージメント回路等に広く利用可能である。
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｅａ、１ｅｂ、１ｆａ、１ｇａ、１ｇｂ、１ｈ、１ｉ 半導体装置
２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ 端子接続縦型ＭＯＳトランジスタ
５、５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｃａ、５ｃｂ、５ｃｃ、５ｄａ、５ｄｂ、５ｄｃ 電池セル
６、６ａ、６ｂ、６ｃ、６ｄ、６ａａ、６ａｂ、６ａｃ、６ａｄ 回路
７、７ａ 制御部
８、８ａ、８ｂ、８ｃ、８ｄ 外部回路
８ｅ 電源回路
９ 半導体スイッチ装置
１０ トランジスタ（第１の縦型ＭＯＳトランジスタ）
１１ 第１のソース電極
１２、１３、２２、２３、８２、８３ 部分
１４ 第１のソース領域
１５ 第１のゲート導体
１６ 第１のゲート絶縁膜
１８ 第１のボディ領域
１９ 第１のゲート電極
２０ トランジスタ（第２の縦型ＭＯＳトランジスタ）
２１ 第２のソース電極
２４ 第２のソース領域
２５ 第２のゲート導体
２６ 第２のゲート絶縁膜
２８ 第２のボディ領域
２９ 第２のゲート電極
３０ 金属層
３１ 第３のソース電極
３２ 半導体基板
３３ 低濃度不純物層
３４ 酸化膜
３５ 保護層
３７ トランジスタ（第３の縦型ＭＯＳトランジスタ）
３８ 高濃度不純物層
３９ 第３のゲート電極
４０ 半導体層
５０、５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ、５０ｆ、５０ｇ、５０ｃａ、５０ｄａ 電池保護回路
５１、５１ａ パワーマネージメント回路
６０、６０ｃ、６０ｄ 充放電制御ＩＣ
６０ａ 充電制御ＩＣ
６０ｂ 放電制御ＩＣ
６１、６１ｃ、６１ｄ、７１、７１ｆ、７１ｇ 第１の端子
６２、６２ｃ、６２ｄ、７２、７２ｆ、７２ｇ 第２の端子
６３ｃ、６３ｄ、７３、７３ｆ、７３ｇ 第３の端子
７０ｅａ、７０ｅｂ、７０ｆａ、７０ｆｂ、７０ｇａ、７０ｇｂ 保護ＩＣ
７１ｈ、７１ｉ 端子
７４、７４ｆ、７４ｇ 第４の端子
７５ 第５の端子
７６ 第６の端子
８０、８０ｆ、８０ｇ パワーマネージメント回路
８１ ドレイン電極
９０ ＤＣ／ＤＣ回路
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ 電池保護システム
１１１、１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ 第１のソースパッド
１１９ 第１のゲートパッド（ゲートパッド）
１２１、１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅ 第２のソースパッド
１２９ 第２のゲートパッド（ゲートパッド）
１３１、１３１ａ、１３１ｂ 第３のソースパッド
１３９ 第３のゲートパッド（ゲートパッド）
１４１ ドレインパッド
２００、２００ａ パワーマネージメントシステム
３００ 共通端子
Ａ１、Ａ２、Ａ３、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５ 領域

Claims (15)

  1. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    半導体層と、
    前記半導体層内に形成された、第１の縦型ＭＯＳトランジスタと第２の縦型ＭＯＳトランジスタと第３の縦型ＭＯＳトランジスタとを含むＮ（Ｎは３以上の整数）個の縦型ＭＯＳトランジスタと、を備え、
    前記Ｎ個の縦型ＭＯＳトランジスタのそれぞれは、前記半導体層の上面に、当該縦型ＭＯＳトランジスタのゲート電極に電気的に接続されたゲートパッドと、当該縦型ＭＯＳトランジスタのソース電極に電気的に接続されたソースパッドと、を有し、
    前記半導体層は、半導体基板を有し、
    前記半導体基板は、前記Ｎ個の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、
    前記半導体装置は、前記半導体層の平面視において、第１の外周辺と、それぞれ前記第１の外周辺に隣接する第２の外周辺および第３の外周辺と、前記第１の外周辺に対向する第４の外周辺と、を有する矩形であり、
    前記半導体層の平面視において、前記第１の縦型ＭＯＳトランジスタは、
    前記第１の外周辺に全長が面する第１の辺と、前記第２の外周辺に全長が面し、前記第１の辺に隣接する第２の辺と、前記第３の外周辺に全長が面し、前記第１の辺に隣接する第３の辺と、を有する多角形であり、
    前記第１の外周辺と前記第１の辺との間、前記第２の外周辺と前記第２の辺との間、および、前記第３の外周辺と前記第３の辺との間のそれぞれには、前記Ｎ個の縦型ＭＯＳトランジスタのうちの他の縦型ＭＯＳトランジスタが挟まれず、
    前記半導体層の平面視において、前記第２の縦型ＭＯＳトランジスタは、
    前記第２の外周辺に全長が面する第４の辺と、前記第４の外周辺に全長が面し、前記第４の辺に隣接する第５の辺と、を有する多角形であり、
    前記第２の外周辺と前記第４の辺との間、および、前記第４の外周辺と前記第５の辺との間のそれぞれには、前記Ｎ個の縦型ＭＯＳトランジスタのうちの他の縦型ＭＯＳトランジスタが挟まれず、
    前記半導体層の平面視において、前記第３の縦型ＭＯＳトランジスタは、
    前記第３の外周辺に全長が面する第６の辺と、前記第４の外周辺に全長が面し、前記第６の辺に隣接する第７の辺と、を有する多角形であり、
    前記第３の外周辺と前記第６の辺との間、および、前記第４の外周辺と前記第７の辺との間のそれぞれには、前記Ｎ個の縦型ＭＯＳトランジスタのうちの他の縦型ＭＯＳトランジスタが挟まれず、
    前記半導体層の平面視における、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの面積は、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きく、
    前記半導体層の平面視において、前記第１の縦型ＭＯＳトランジスタの面積をＳ１、前記第２の縦型ＭＯＳトランジスタの面積をＳ２、前記第３の縦型ＭＯＳトランジスタの面積をＳ３とする場合に、Ｓ１＞Ｓ２＝Ｓ３、または、Ｓ１＜Ｓ２＝Ｓ３である
    半導体装置。
  2. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    半導体層と、
    前記半導体層内に形成された、第１の縦型ＭＯＳトランジスタと第２の縦型ＭＯＳトランジスタと第３の縦型ＭＯＳトランジスタとを含むＮ（Ｎは３以上の整数）個の縦型ＭＯＳトランジスタと、を備え、
    前記Ｎ個の縦型ＭＯＳトランジスタのそれぞれは、前記半導体層の上面に、当該縦型ＭＯＳトランジスタのゲート電極に電気的に接続されたゲートパッドと、当該縦型ＭＯＳトランジスタのソース電極に電気的に接続されたソースパッドと、を有し、
    前記半導体層は、半導体基板を有し、
    前記半導体基板は、前記Ｎ個の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、
    前記半導体装置は、前記半導体層の平面視において、第１の外周辺と、それぞれ前記第１の外周辺に隣接する第２の外周辺および第３の外周辺と、前記第１の外周辺に対向する第４の外周辺と、を有する矩形であり、
    前記半導体層の平面視において、前記第１の縦型ＭＯＳトランジスタは、
    前記第１の外周辺に全長が面する第１の辺と、前記第２の外周辺に全長が面し、前記第１の辺に隣接する第２の辺と、前記第３の外周辺に全長が面し、前記第１の辺に隣接する第３の辺と、を有する多角形であり、
    前記第１の外周辺と前記第１の辺との間、前記第２の外周辺と前記第２の辺との間、および、前記第３の外周辺と前記第３の辺との間のそれぞれには、前記Ｎ個の縦型ＭＯＳトランジスタのうちの他の縦型ＭＯＳトランジスタが挟まれず、
    前記半導体層の平面視において、前記第２の縦型ＭＯＳトランジスタは、
    前記第２の外周辺に全長が面する第４の辺と、前記第４の外周辺に全長が面し、前記第４の辺に隣接する第５の辺と、を有する多角形であり、
    前記第２の外周辺と前記第４の辺との間、および、前記第４の外周辺と前記第５の辺との間のそれぞれには、前記Ｎ個の縦型ＭＯＳトランジスタのうちの他の縦型ＭＯＳトランジスタが挟まれず、
    前記半導体層の平面視において、前記第３の縦型ＭＯＳトランジスタは、
    前記第３の外周辺に全長が面する第６の辺と、前記第４の外周辺に全長が面し、前記第６の辺に隣接する第７の辺と、を有する多角形であり、
    前記第３の外周辺と前記第６の辺との間、および、前記第４の外周辺と前記第７の辺との間のそれぞれには、前記Ｎ個の縦型ＭＯＳトランジスタのうちの他の縦型ＭＯＳトランジスタが挟まれず、
    前記半導体層の平面視における、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの面積は、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きく、
    前記第１の縦型ＭＯＳトランジスタの最大仕様電流をＩＭ１、前記第２の縦型ＭＯＳトランジスタの最大仕様電流をＩＭ２、前記第３の縦型ＭＯＳトランジスタの最大仕様電流をＩＭ３とする場合に、ＩＭ１＞ＩＭ２＝ＩＭ３、または、ＩＭ１＜ＩＭ２＝ＩＭ３である
    半導体装置。
  3. ＩＭ２＋ＩＭ３＝ＩＭ１である
    請求項２に記載の半導体装置。
  4. 前記Ｎ個の縦型ＭＯＳトランジスタのうちの１個は、最大仕様電流が、前記Ｎ個の縦型ＭＯＳトランジスタのうちのＫ（Ｋは、２以上Ｎ－１以下の整数）個の縦型ＭＯＳトランジスタの最大仕様電流の和と等しい特定縦型ＭＯＳトランジスタである
    請求項１または請求項２に記載の半導体装置。
  5. 前記Ｎ個の縦型ＭＯＳトランジスタのうちの少なくとも１個は、有する前記ソースパッドが１のソースパッドである特定縦型ＭＯＳトランジスタであり、
    前記半導体層の平面視において、前記少なくとも１個の特定縦型ＭＯＳトランジスタそれぞれが有する前記ゲートパッドおよび前記１のソースパッドは、正円形であり、前記Ｎ個の縦型ＭＯＳトランジスタそれぞれが有する前記ゲートパッドおよび前記のソースパッドの中に、前記少なくとも１個の特定縦型ＭＯＳトランジスタそれぞれが有する前記ゲートパッドおよび前記１のソースパッドよりも有意に面積が小さいゲートパッドおよびソースパッドが存在しない
    請求項１または請求項２に記載の半導体装置。
  6. 前記半導体装置は、前記半導体層の平面視において矩形であり、
    前記Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる１以上の電流経路それぞれにおける、当該電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接する
    請求項１または請求項２に記載の半導体装置。
  7. 前記半導体装置は、前記半導体層の平面視において長方形であり、
    前記半導体層の平面視において、前記１以上の電流経路それぞれにおける、前記第１の出入口縦型ＭＯＳトランジスタと前記第２の出入口縦型ＭＯＳトランジスタとの境界線は、前記半導体装置の長辺に平行である
    請求項６に記載の半導体装置。
  8. 前記半導体層の平面視において、前記１以上の電流経路それぞれにおける、前記第１の出入口縦型ＭＯＳトランジスタと前記第２の出入口縦型ＭＯＳトランジスタとの境界線は、前記半導体装置の４つの辺のいずれに対しても平行でない
    請求項６に記載の半導体装置。
  9. 前記半導体層の平面視において、前記１以上の電流経路それぞれにおける、前記第１の出入口縦型ＭＯＳトランジスタと前記第２の出入口縦型ＭＯＳトランジスタとの境界線は、前記半導体装置の４つの辺のうちの、第１の辺に平行な線分と、前記第１の辺に直交する第２の辺に平行な線分とが交互に接続されてなる
    請求項６に記載の半導体装置。
  10. 前記Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第１の電流経路における、当該第１の電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、
    前記Ｎ個の縦型ＭＯＳトランジスタのうち、前記仕様により定まる第２の電流経路における、当該第２の電流経路の入口または出口に位置する前記第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第３の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、
    前記Ｎ個の縦型ＭＯＳトランジスタのうち、前記仕様により定まる第３の電流経路における、当該第３の電流経路の入口または出口に位置する前記第２の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する前記第３の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、
    前記第３の出入口縦型ＭＯＳトランジスタの前記ゲートパッドは、前記第１の出入口縦型ＭＯＳトランジスタと前記第２の出入口縦型ＭＯＳトランジスタとの境界線の延長線上に位置する
    請求項１または請求項２に記載の半導体装置。
  11. 前記Ｎ個の縦型ＭＯＳトランジスタのうち、仕様により定まる第１の電流経路における、当該第１の電流経路の入口または出口に位置する第１の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第２の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、
    前記Ｎ個の縦型ＭＯＳトランジスタのうち、前記仕様により定まる第２の電流経路における、当該第２の電流経路の入口または出口に位置する前記第２の出入口縦型ＭＯＳトランジスタと、出口または入口に位置する第３の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、
    前記第１の出入口縦型ＭＯＳトランジスタと前記第３の出入口縦型ＭＯＳトランジスタとにより定まる電流経路は、前記仕様により定まる電流経路のいずれにも該当せず、
    前記第１の出入口縦型ＭＯＳトランジスタと前記第３の出入口縦型ＭＯＳトランジスタとは、前記半導体層の平面視において互いに隣接し、
    前記第３の出入口縦型ＭＯＳトランジスタの前記ゲートパッドは、前記第２の出入口縦型ＭＯＳトランジスタと前記第３の出入口縦型ＭＯＳトランジスタとの境界線よりも、前記第１の出入口縦型ＭＯＳトランジスタと前記第３の出入口縦型ＭＯＳトランジスタとの境界線の近傍に位置する
    請求項１または請求項２に記載の半導体装置。
  12. さらに、前記半導体層の上面に、前記半導体基板に電気的に接続されたドレインパッドを備える
    請求項１または請求項２に記載の半導体装置。
  13. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    半導体層と、
    前記半導体層内に形成された、第１の縦型トランジスタと第２の縦型トランジスタと第３の縦型トランジスタとを含むＮ（Ｎは３以上の整数）個の縦型トランジスタと、を備え、
    前記Ｎ個の縦型トランジスタのそれぞれは、前記半導体層の上面に、当該縦型トランジスタの導通を制御する制御電極に電気的に接続された制御パッドと、当該縦型トランジスタが、外部から電流を流入する、または外部へ電流を流出する外部接続電極に電気的に接続された外部接続パッドと、を有し、
    前記半導体層は、半導体基板を有し、
    前記半導体基板の、前記Ｎ個の縦型トランジスタが形成された一方の主面と背向する、他方の主面側に、前記Ｎ個の縦型トランジスタに共通する共通電極を備え、
    前記半導体装置は、前記半導体層の平面視において、第１の外周辺と、それぞれ前記第１の外周辺に隣接する第２の外周辺および第３の外周辺と、前記第１の外周辺に対向する第４の外周辺と、を有する矩形であり、
    前記半導体層の平面視において、前記第１の縦型トランジスタは、
    前記第１の外周辺に全長が面する第１の辺と、前記第２の外周辺に全長が面し、前記第１の辺に隣接する第２の辺と、前記第３の外周辺に全長が面し、前記第１の辺に隣接する第３の辺と、を有する多角形であり、
    前記第１の外周辺と前記第１の辺との間、前記第２の外周辺と前記第２の辺との間、および、前記第３の外周辺と前記第３の辺との間のそれぞれには、前記Ｎ個の縦型トランジスタのうちの他の縦型トランジスタが挟まれず、
    前記半導体層の平面視において、前記第２の縦型トランジスタは、
    前記第２の外周辺に全長が面する第４の辺と、前記第４の外周辺に全長が面し、前記第４の辺に隣接する第５の辺と、を有する多角形であり、
    前記第２の外周辺と前記第４の辺との間、および、前記第４の外周辺と前記第５の辺との間のそれぞれには、前記Ｎ個の縦型トランジスタのうちの他の縦型トランジスタが挟まれず、
    前記半導体層の平面視において、前記第３の縦型トランジスタは、
    前記第３の外周辺に全長が面する第６の辺と、前記第４の外周辺に全長が面し、前記第６の辺に隣接する第７の辺と、を有する多角形であり、
    前記第３の外周辺と前記第６の辺との間、および、前記第４の外周辺と前記第７の辺との間のそれぞれには、前記Ｎ個の縦型トランジスタのうちの他の縦型トランジスタが挟まれず、
    前記半導体層の平面視における、前記Ｎ個の縦型トランジスタそれぞれの面積は、前記Ｎ個の縦型トランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きく、
    前記半導体層の平面視において、前記第１の縦型トランジスタの面積をＳ１、前記第２の縦型トランジスタの面積をＳ２、前記第３の縦型トランジスタの面積をＳ３とする場合に、Ｓ１＞Ｓ２＝Ｓ３、または、Ｓ１＜Ｓ２＝Ｓ３である
    半導体装置。
  14. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    半導体層と、
    前記半導体層内に形成された、第１の縦型トランジスタと第２の縦型トランジスタと第３の縦型トランジスタとを含むＮ（Ｎは３以上の整数）個の縦型トランジスタと、を備え、
    前記Ｎ個の縦型トランジスタのそれぞれは、前記半導体層の上面に、当該縦型トランジスタの導通を制御する制御電極に電気的に接続された制御パッドと、当該縦型トランジスタが、外部から電流を流入する、または外部へ電流を流出する外部接続電極に電気的に接続された外部接続パッドと、を有し、
    前記半導体層は、半導体基板を有し、
    前記半導体基板の、前記Ｎ個の縦型トランジスタが形成された一方の主面と背向する、他方の主面側に、前記Ｎ個の縦型トランジスタに共通する共通電極を備え、
    前記半導体装置は、前記半導体層の平面視において、第１の外周辺と、それぞれ前記第１の外周辺に隣接する第２の外周辺および第３の外周辺と、前記第１の外周辺に対向する第４の外周辺と、を有する矩形であり、
    前記半導体層の平面視において、前記第１の縦型トランジスタは、
    前記第１の外周辺に全長が面する第１の辺と、前記第２の外周辺に全長が面し、前記第１の辺に隣接する第２の辺と、前記第３の外周辺に全長が面し、前記第１の辺に隣接する第３の辺と、を有する多角形であり、
    前記第１の外周辺と前記第１の辺との間、前記第２の外周辺と前記第２の辺との間、および、前記第３の外周辺と前記第３の辺との間のそれぞれには、前記Ｎ個の縦型トランジスタのうちの他の縦型トランジスタが挟まれず、
    前記半導体層の平面視において、前記第２の縦型トランジスタは、
    前記第２の外周辺に全長が面する第４の辺と、前記第４の外周辺に全長が面し、前記第４の辺に隣接する第５の辺と、を有する多角形であり、
    前記第２の外周辺と前記第４の辺との間、および、前記第４の外周辺と前記第５の辺との間のそれぞれには、前記Ｎ個の縦型トランジスタのうちの他の縦型トランジスタが挟まれず、
    前記半導体層の平面視において、前記第３の縦型トランジスタは、
    前記第３の外周辺に全長が面する第６の辺と、前記第４の外周辺に全長が面し、前記第６の辺に隣接する第７の辺と、を有する多角形であり、
    前記第３の外周辺と前記第６の辺との間、および、前記第４の外周辺と前記第７の辺との間のそれぞれには、前記Ｎ個の縦型トランジスタのうちの他の縦型トランジスタが挟まれず、
    前記半導体層の平面視における、前記Ｎ個の縦型トランジスタそれぞれの面積は、前記Ｎ個の縦型トランジスタそれぞれの最大仕様電流に応じて、最大仕様電流が大きい程大きく、
    前記第１の縦型トランジスタの最大仕様電流をＩＭ１、前記第２の縦型トランジスタの最大仕様電流をＩＭ２、前記第３の縦型トランジスタの最大仕様電流をＩＭ３とする場合に、ＩＭ１＞ＩＭ２＝ＩＭ３、または、ＩＭ１＜ＩＭ２＝ＩＭ３である
    半導体装置。
  15. ＩＭ２＋ＩＭ３＝ＩＭ１である
    請求項１４に記載の半導体装置。
JP2023050578A 2021-03-29 2023-03-27 半導体装置 Active JP7340713B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163167328P 2021-03-29 2021-03-29
US63/167,328 2021-03-29
PCT/JP2022/014447 WO2022210367A1 (ja) 2021-03-29 2022-03-25 半導体装置、電池保護回路、および、パワーマネージメント回路
JP2022570609A JP7253674B2 (ja) 2021-03-29 2022-03-25 半導体装置、電池保護回路、および、パワーマネージメント回路

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2022570609A Division JP7253674B2 (ja) 2021-03-29 2022-03-25 半導体装置、電池保護回路、および、パワーマネージメント回路

Publications (2)

Publication Number Publication Date
JP2023084132A JP2023084132A (ja) 2023-06-16
JP7340713B2 true JP7340713B2 (ja) 2023-09-07

Family

ID=83459061

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2022570609A Active JP7253674B2 (ja) 2021-03-29 2022-03-25 半導体装置、電池保護回路、および、パワーマネージメント回路
JP2023050578A Active JP7340713B2 (ja) 2021-03-29 2023-03-27 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2022570609A Active JP7253674B2 (ja) 2021-03-29 2022-03-25 半導体装置、電池保護回路、および、パワーマネージメント回路

Country Status (6)

Country Link
US (2) US20230215940A1 (ja)
JP (2) JP7253674B2 (ja)
KR (2) KR102550988B1 (ja)
CN (2) CN116646351B (ja)
TW (1) TWI820648B (ja)
WO (1) WO2022210367A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022210367A1 (ja) * 2021-03-29 2022-10-06 ヌヴォトンテクノロジージャパン株式会社 半導体装置、電池保護回路、および、パワーマネージメント回路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013247309A (ja) 2012-05-29 2013-12-09 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2015095550A (ja) 2013-11-12 2015-05-18 ルネサスエレクトロニクス株式会社 半導体装置
WO2020129786A1 (ja) 2018-12-19 2020-06-25 パナソニックセミコンダクターソリューションズ株式会社 半導体装置

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07114279B2 (ja) 1988-01-06 1995-12-06 株式会社東芝 半導体装置
DE660520T1 (de) * 1993-11-30 1996-03-14 Siliconix Inc Bidirektionalstromsperrender MOSFET für Batterietrennschalter mit Schutzvorrichtung gegen den verkehrten Anschluss eines Batterieladegeräts.
DE10260769A1 (de) * 2002-12-23 2004-07-15 Infineon Technologies Ag DRAM-Speicher mit vertikal angeordneten Auswahltransistoren
CN100492697C (zh) * 2003-08-22 2009-05-27 松下电器产业株式会社 纵型有机fet及其制造方法
US7884454B2 (en) * 2005-01-05 2011-02-08 Alpha & Omega Semiconductor, Ltd Use of discrete conductive layer in semiconductor device to re-route bonding wires for semiconductor device package
JP2006324320A (ja) * 2005-05-17 2006-11-30 Renesas Technology Corp 半導体装置
JP5113331B2 (ja) * 2005-12-16 2013-01-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2007201338A (ja) * 2006-01-30 2007-08-09 Sanyo Electric Co Ltd 半導体装置
JP5157164B2 (ja) * 2006-05-29 2013-03-06 富士電機株式会社 半導体装置、バッテリー保護回路およびバッテリーパック
US7700417B2 (en) * 2007-03-15 2010-04-20 Freescale Semiconductor, Inc. Methods for forming cascode current mirrors
JP4577425B2 (ja) * 2007-11-07 2010-11-10 株式会社デンソー 半導体装置
US8461669B2 (en) * 2010-09-20 2013-06-11 Monolithic Power Systems, Inc. Integrated power converter package with die stacking
JP2012175067A (ja) * 2011-02-24 2012-09-10 Sony Corp 撮像素子、製造方法、および電子機器
US9324625B2 (en) * 2012-05-31 2016-04-26 Infineon Technologies Ag Gated diode, battery charging assembly and generator assembly
JP6190204B2 (ja) * 2012-09-25 2017-08-30 エスアイアイ・セミコンダクタ株式会社 半導体装置
JP6063713B2 (ja) * 2012-11-08 2017-01-18 ルネサスエレクトロニクス株式会社 電池保護システム
EP4141953A1 (en) * 2013-11-28 2023-03-01 Rohm Co., Ltd. Semiconductor device
DE102014106825B4 (de) * 2014-05-14 2019-06-27 Infineon Technologies Ag Halbleitervorrichtung
US10164447B2 (en) * 2015-02-26 2018-12-25 Renesas Electronics Corporation Semiconductor chip, semiconductor device and battery pack
US10777475B2 (en) * 2015-12-04 2020-09-15 Renesas Electronics Corporation Semiconductor chip, semiconductor device, and electronic device
JP6795888B2 (ja) * 2016-01-06 2020-12-02 力智電子股▲フン▼有限公司ｕＰＩ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐ． 半導体装置及びそれを用いた携帯機器
JP6577916B2 (ja) * 2016-07-11 2019-09-18 ミツミ電機株式会社 保護ｉｃ
JP7042217B2 (ja) * 2016-12-27 2022-03-25 ヌヴォトンテクノロジージャパン株式会社 半導体装置
KR102331070B1 (ko) * 2017-02-03 2021-11-25 삼성에스디아이 주식회사 배터리 팩 및 배터리 팩의 충전 제어 방법
US11227925B2 (en) * 2017-04-14 2022-01-18 Ptek Technology Co., Ltd. Semiconductor device and charging system using the same
JPWO2019021099A1 (ja) * 2017-07-25 2020-08-06 株式会社半導体エネルギー研究所 蓄電システム、電子機器及び車両、並びに推定方法
JP6447946B1 (ja) * 2018-01-19 2019-01-09 パナソニックＩｐマネジメント株式会社 半導体装置および半導体モジュール
CN112470290B (zh) * 2018-06-19 2021-11-30 新唐科技日本株式会社 半导体装置
CN112368845A (zh) * 2018-06-19 2021-02-12 新唐科技日本株式会社 半导体装置
CN114883323B (zh) * 2018-06-19 2023-06-20 新唐科技日本株式会社 半导体装置
JP7101085B2 (ja) * 2018-08-30 2022-07-14 株式会社東芝 半導体装置及び半導体装置の製造方法
KR20210093273A (ko) * 2018-11-22 2021-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전지 팩
WO2020152541A1 (ja) * 2019-01-24 2020-07-30 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の動作方法
WO2020174299A1 (ja) * 2019-02-25 2020-09-03 株式会社半導体エネルギー研究所 二次電池の保護回路及び二次電池の異常検知システム
EP3836201A1 (en) * 2019-12-11 2021-06-16 Infineon Technologies Austria AG Semiconductor switch element and method of manufacturing the same
JPWO2021165780A1 (ja) * 2020-02-21 2021-08-26
WO2022210367A1 (ja) * 2021-03-29 2022-10-06 ヌヴォトンテクノロジージャパン株式会社 半導体装置、電池保護回路、および、パワーマネージメント回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013247309A (ja) 2012-05-29 2013-12-09 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2015095550A (ja) 2013-11-12 2015-05-18 ルネサスエレクトロニクス株式会社 半導体装置
WO2020129786A1 (ja) 2018-12-19 2020-06-25 パナソニックセミコンダクターソリューションズ株式会社 半導体装置

Also Published As

Publication number Publication date
JP7253674B2 (ja) 2023-04-06
KR20230044021A (ko) 2023-03-31
WO2022210367A1 (ja) 2022-10-06
US20230215940A1 (en) 2023-07-06
JP2023084132A (ja) 2023-06-16
KR102550988B1 (ko) 2023-07-04
CN116250076A (zh) 2023-06-09
CN116646351A (zh) 2023-08-25
KR102606591B1 (ko) 2023-11-29
TW202303924A (zh) 2023-01-16
TWI820648B (zh) 2023-11-01
US11894456B2 (en) 2024-02-06
JPWO2022210367A1 (ja) 2022-10-06
KR20230084602A (ko) 2023-06-13
CN116646351B (zh) 2024-02-09
US20230317841A1 (en) 2023-10-05

Similar Documents

Publication Publication Date Title
US11367738B2 (en) Semiconductor device
US9099550B2 (en) Semiconductor device including a MOSFET
JP6756062B2 (ja) 半導体装置、および半導体モジュール
US11715795B2 (en) Semiconductor device
US10170919B2 (en) Battery protecting apparatus
US20220321118A1 (en) Semiconductor device
JP7340713B2 (ja) 半導体装置
JP2006505955A (ja) チップスケールのショットキーデバイス
KR20080033973A (ko) 반도체 장치
JP2000058820A (ja) パワー半導体素子及びパワーモジュール
EP4050648A1 (en) Semiconductor device, rectifying element using same, and alternator
JP2014187080A (ja) 半導体素子、半導体装置及び複合モジュール
US6940128B1 (en) Semiconductor device for power MOS transistor module
TW202410386A (zh) 半導體裝置
JP7475569B1 (ja) 半導体装置
WO2024090243A1 (ja) 半導体装置
US20220157778A1 (en) Semiconductor circuit device
JP2017199811A (ja) 半導体モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230524

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20230524

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230808

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230828

R150 Certificate of patent or registration of utility model

Ref document number: 7340713

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150