JP2006505955A - チップスケールのショットキーデバイス - Google Patents

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Abstract

【課題】 デバイスのサイズを小さくする。
【解決手段】 ダイの１つの主要表面だけに配置された、少なくとも１つのカソード電極、および少なくとも１つのアノード電極と、回路基板にパッケージを表面実装するための、電極に接続されたハンダバンプとを有するチップスケールショットキーパッケージ。

Description

本発明は、半導体デバイスに関し、より詳細には、チップスケールのショットキーデバイスに関する。
従来の半導体デバイス、例えば表面実装されたデバイス（ＳＭＤ）は、一般に、半導体ダイと、外部リード線を有するリードフレームと、プラスチック材料から成形できるハウジングとを有している。かかる従来のデバイスでは、外部リード線は、半導体ダイのための電気接続部としてだけでなく、デバイスのための支持体としても働き、他方、ハウジングは、半導体ダイを封入することにより、半導体ダイを保護している。
当然ながら、半導体ダイを封入するために、ハウジング自身は、半導体ダイよりも大きくなっていなければならない。更に、外部リード線は、ハウジングから側方に延びていることが多いので、デバイスが占める面積は大きくなっている。
より高性能のポータブル装置、例えば携帯電話、ポータブルコンピュータ、パーソナルデジタルアシスタントなどに対する要求により、パワー密度をより大きくし、かつ、回路基板上の占有面積を小さくし、もって、サイズを小としながら、性能を改善できる半導体デバイスに対する要求が高まっている。
小型化の要求を満たすために、半導体スイッチングダイのためのチップスケールデバイス、例えばＭＯＳＦＥＴが、従来提案されている。チップスケールのパッケージは、半導体ダイと同じサイズ、またはほぼ同じサイズとなっているので、従来の半導体パッケージに比して、回路基板上占める面積は小さい。
チップスケールのデバイスが、半導体ダイのサイズまたはほぼそのサイズとなることを確実にするために、ダイの電極を、１つの面だけに設け、ダイを、導電性パッド、例えば適当に位置決めされたハンダバンプにより、プリント回路基板に接続することがある。このような構造は、従来フリップチップと称されているものであり、米国特許第4,250,520号は、このフリップチップデバイスの一例を開示している。
しかし、この米国特許第4,250,520号が提案するフリップチップデバイスは、半導体ダイが上部に形成された基板が、ダイ自身よりも比較的広い面積を占めているという点で、チップスケールのデバイスではない。
ショットキーダイオードは、電子回路で広く使用されている部品であり、電子回路の小型化のためには、チップスケールのショットキーパッケージを提供することが望ましい。
従来のショットキーダイオードは、ダイの主要表面に配置されたアノード電極と、ダイの反対側の主要表面に配置されたカソード電極を有する。従って、従来のショットキーダイオードをパッケージするには、表面実装用のパッケージに適合するようなリード構造体を設けなければならない。
本発明の１つの特徴によれば、第１の導電タイプのドーパントで低濃度にドープされた第１部分、および第１の導電タイプのドーパントで高濃度にドープされた第２部分を有するショットキーダイを備えるショットキーデバイスが提供される。
このダイの第１部分は、その第２部分の上に配置され、主要表面を有する。この主要表面の上に、ショットキーバリア層が配置されている。このショットキーバリア層の上には、アノード電極であることが望ましい電極が配置され、このショットキーバリア層に電気的に接続されている。
ダイの第１部分は、第１部分の主要表面から第２部分まで延びるシンカーを有する。シンカーは、第１導電タイプのドーパントで高濃度にドープされている。このシンカーの上には、カソード電極であることが望ましい電極が配置され、電気的に接続されている。パッシベーション層内のそれぞれの開口部を通して、カソード電極およびアノード電極に、ハンダバンプが接続されている。
本発明の一実施例によれば、アノード電極は、ダイの第１部分の主要表面のかなりの領域をカバーし、ダイの同じ主要表面上に配置された少なくとも１つのカソード電極を囲んでいる。この実施例では、カソード電極の周辺のまわりのダイの第１部分内に、ガードリングが形成されている。このガードリングは、ダイの第１部分および第２部分の極性と反対の極性の拡散領域となっている。
本発明の別の実施例によれば、アノード電極は、ダイの第１部分の主要表面のかなりの領域をカバーすると共に、ダイの同じ主要表面上に配置された、少なくとも１つのカソード電極によって囲まれている。この実施例では、アノード電極の周辺のまわりのダイの第１部分内に、ガードリングが形成されている。このガードリングは、ダイの第１部分および第２部分の極性と反対の極性の拡散領域となっている。
添付図面を参照して行う次の詳細な説明から、本発明の上記以外の特徴よび利点が明らかとなると思う。
図１は、本発明に係わるデバイス１０の第１実施例を示す。このデバイス１０は、ダイ２０の１つの主要表面１６だけに配置された２つのカソード電極１２と、アノード電極１４とを有するショットキーダイオードであることが好ましい。
本発明の第１実施例では、アノード電極１４に、２つのハンダバンプ１８が設けられ、それぞれのカソード電極１２にハンダバンプ１８が配置され、電気的に接続されている。ハンダバンプ１８は、互いに離間し、後述するように、回路基板にデバイス１０を実装した時に、支持構造体を形成することが好ましい。
図２および図３に示すように、ショットキーバリア層２２の上にアノード電極１４が配置され、このバリア層に電気的に接続されている。ショットキーバリア層２２は、ダイ２０の主要表面１６の上に配置され、オーミック接続されている。ダイ２０は、第２部分２６の上に配置された第１部分２４３を有する。ダイ２０の第１部分２４は、低濃度にドープされているが、第２部分２６は、高濃度にドープされている。
本発明の好ましい実施例では、ダイ２０の第２部分２６は、Ｎタイプのドーパントで高濃度にドープされたシリコン基板であり、ダイ２０の第１部分２４は、Ｎタイプのドーパントで低濃度にドープされたエピタキシャル成長されたシリコン層である。
デバイス１０のカソード電極１２は、第２０の主要表面１６にもオーミック接続されており、カソード電極１２とダイ２０の第２部分２６との間に、シンカー２８が延びている。シンカー２８は、高濃度にドープされた領域であり、この領域は、好ましい実施例では、Ｎタイプのドーパントでドープされている。
デバイス１０は、パッシベーション層３０をも有する。このパッシベーション層３０は、カソード電極１２およびアノード電極１４の上に配置されており、このパッシベーション層３０は、開口部を有し、この開口部を通して、ハンダバンプ１８はそれぞれの電極に接続されている。
図２および図３に示す実施例では、ダイ２０の第１部分２４内のカソード電極１２の周辺部のまわりに、第１ガードリング３２が設けられている。更にダイ２０の第１部分２４内のアノード電極１４の外周部のまわりに、第２ガードリング３４が設けられている。
ガードリング３２、３４は、ダイ２０の第１部分２４内のドーパントと反対の導電タイプ、すなわち本発明の好ましい実施例では、Ｐタイプのドーパントの拡散部となっている。各カソード電極１２は、ギャップ３６と、その周辺のまわりに配置された絶縁層３８との組み合わせにより、アノード電極１４から絶縁されている。
本発明の好ましい実施例では、ショットキーバリア層２２は、モリブデンから構成されているが、カソード電極１２およびアノード電極１４は、アルミまたはアルミシリコン合金から構成されている。
当然ながら、ショットキーバリア層２２、カソード電極１２およびアノード電極１４に対し、他の適当な任意の材料を使用できる。例えばショットキーバリア層２２に対して、バナジウムまたはパラジウムを使用できる。
更に、付着性を改善するために、ハンダバンプ１８と、電極を、例えばアルミシリコンから構成する場合に、ハンダバンプを接続する電極との間に、ニッケルフラッシング４０を配置してもよい。パッシベーション層３０は、窒化シリコンまたは他の任意の適当な材料から構成することが好ましい。
図４は、回路基板４２に実装されたデバイス１０を示す。この回路基板４２は、ハンダバンプ１８を接続する導電性パッド４４を有する。デバイス１０が作動しているときに、ダイ２０の本体およびアノード電極１４を通して、カソード電極１２の間に電流が流れる。
図５、図６および図７は、本発明の第２実施例４６、第３実施例４８、および第４実施例５０に係わるデバイスの平面図である。まず図５を参照すると、本発明の第２実施例に係わるデバイス４６は、第１実施例に係わるデバイス１０の特徴のすべてを含むが、デバイス４６は、２つのカソード電極の代わりに、１つのカソード電極１２を有し、この電極がアノード電極１４を囲んでいる点が異なっている。
従って、本発明の特徴によれば、デバイスの性能上の特性を変えるように、アノード電極１４およびカソード電極１２のそれぞれの面積を変え、デバイスの所望する性能を得ることができる。例えば本発明に係わるデバイス内のカソードおよびアノードのそれぞれの面積を変えることによって、順方向電圧ＶFを最適にすることができる。
図８は、アクティーブ領域のうちの多くをアノード領域がカバーするときにＶFが低下すること（このことは望ましい結果である）を示している。図８によれば、アノードの面積が、アクティーブ領域の約８０％となるときに、ＶFは最小となる。
図９は、標準的な１．５ｍｍ（６０ミル）のデバイス、および約０．９ｍｍ（３６ミル）のデバイスと比較したときの、本発明の第１実施例１０、第２実施例４６、第３実施例４８、および第４実施例に係わる約１．５ｍｍ（６０ミル）デバイスの種々の例に対する電気的な試験の結果を、グラフで示している。図９で示されているように、本発明に係わるデバイスは、（３６ミル）の標準デバイスに匹敵するＶFの値、および約１．５ｍｍ（６０ミル）の標準デバイスよりも若干大きいＶFの値を示している。
しかし、約０．９ｍｍ（３６ミル）の標準デバイスと同じ性能を得るために、サイズを大きくしたにもかかわらず、本発明に係わるデバイスは、最終的に下記の表１に記載のデータが示すように、回路基板上の狭いスペースしか占めない。
Figure 2006505955
図１０を参照する。実験によれば、本発明の第１実施例１０、第２実施例４６、第３実施例４８、および第４実施例５０に係わるデバイスの漏れ電流は、同じ一般的なレンジ内で低下することが判った。しかし、表２に示すように、実験測定値によれば、本発明の第２実施例に係わるデバイス１０は、他の実施例よりも大きいアバランシュエネルギーを示すことが判った。
Figure 2006505955
ダイの主要表面上に、酸化物または他のある絶縁層をデポジットまたは成長させることによって、本発明に係わるデバイスを製造できる。絶縁層の上に配置する主要表面の所定の領域を露出するために、絶縁層内に、少なくとも１つのウィンドーを開口することができる。
次に、埋め込みと、拡散ドライブを行うことにより、ダイ２０の第１部分２４内にシンカー２８を形成できる。次に、ダイ２０の主要表面の所定の部分を露出するように、絶縁層内に、第２ウィンドーを開口できる。次に、第２ウィンドーによって露出した選択された領域に、ショットキーバリア層２２をデポジットできる。
次に、カソード電極１２およびアノード電極１４を形成し、次に、パッシベーション層３０を形成する。次に、カソード電極１２およびアノード電極１４の上に開口部を形成し、カソード電極１２およびアノード電極１４の一部を露出する。パッシベーション層３０内の開口部によって露出したカソード電極１２、およびアノード電極１４の一部に、ニッケルフラッシングを実行する。次に、パッシベーション層３０の開口部内に、ハンダバンプ１８を形成する。
本発明に係わる複数のデバイスは、単一ウェーハに形成することが好ましい。ハンダバンプ１８を形成した後に、ウェーハをダイシングし、本発明に係わる複数のデバイスを得る。アノードおよびカソードのための電気接点は、本発明に係わるデバイス内の共通表面に配置されているので、垂直導電デバイスの場合のように、バック研磨またはバックサイド金属スパッタリングは不要である。
以上、特定の実施例を参照して、本発明について説明したが、当業者であれば、他の多くの変形例、変更例、ならびに他の用途が明らかであると思う。従って、本発明は、本明細書における特定の開示事項のみに限定されるものではなく、特許請求の範囲のみによって限定されるものである。
本発明の第１実施例に係わるデバイスの斜視図である。 本発明の第２実施例に係わるデバイスの平面図である。 矢印の方向に見た、図２内の３−３線に沿った断面図である。 プリント回路基板に実装された、本発明に係わるデバイスを示す。 本発明の第２実施例に係わるデバイスの平面図である。 本発明の第３実施例に係わるデバイスの平面図である。 本発明の第４実施例に係わるデバイスの平面図である。 アノード領域における電荷に対する順方向電圧（ＶF）の変化を示すグラフである。 図１〜図７に示された実施例に係わるデバイスの例のＶFに対する実験測定値を示すグラフである。 図１〜図７に示された実施例に係わるデバイスの例におけるＶFおよび漏れ電流の実験測定値のグラフである。
符号の説明
１０ デバイス
１２ カソード電極
１４ アノード電極
１６ 主要表面
１８ ハンダバンプ
２０ ダイ
２２ ショットキーバリア層
２４ 第１部分
２６ 第２部分
２８ シンカー
３０ パッシベーション層
３２ 第１ガードリング
３４ 第２ガードリング
３６ ギャップ
３８ 絶縁層
４０ ニッケルフラッシング
４２ 回路基板
４４ 導電性パッド

Claims (18)

  1. 第１主要表面を有する半導体ダイと、
    前記第１主要表面の一部の上に配置され、これにオーミック接触するショットキー構造体と、
    前記ショットキー構造体に電気的に接続された第１電極と、
    前記半導体ダイの前記第１主要表面に電気的に接続されているが、前記第１電極からは電気的にアイソレートされている第２電極と、
    複数のハンダバンプとを備え、
    ハンダバンプのうちの少なくとも１つは、前記１つの第１電極および第２電極に接続されている半導体デバイスパッケージ。
  2. 前記第１電極および第２電極の上に配置されたパッシベーション層を更に備え、このパッシベーション層の自由表面の上に、前記複数のハンダバンプが配置され、かつ前記パッシベーション層内の開口部を貫通して、前記第１電極および第２電極まで延びている、請求項１記載の半導体デバイスパッケージ。
  3. 第１電極が、第２電極を囲んでいる、請求項１記載の半導体デバイスパッケージ。
  4. 前記半導体ダイ内に形成されると共に、前記第２電極の周辺のまわりに配置されたガードリングを更に備える、請求項３記載の半導体デバイスパッケージ。
  5. 第２電極が、第１電極を囲んでいる、請求項１記載の半導体デバイスパッケージ。
  6. 前記半導体ダイ内に形成されると共に、第１電極の周辺のまわりに配置されたガードリングを更に備える、請求項５記載の半導体デバイスパッケージ。
  7. 前記ショットキー構造体が、モリブデンの層である、請求項１記載の半導体デバイスパッケージ。
  8. 第１電極が、アノード電極であり、第２電極が、カソード電極である、請求項１記載の半導体デバイスパッケージ。
  9. 前記半導体ダイは、低濃度にドープされた第１の部分と、高濃度にドープされた第２の部分とを備え、前記第１部分は、前記第２部分の上に配置されており、更に前記第１部分の主要表面から前記第２部分まで延びるシンカーを更に備え、前記第２電極は前記シンカーに電気的に接続されている、請求項１記載の半導体デバイスパッケージ。
  10. 前記シンカーは、前記第１部分内の高濃度にドープされた領域を含んでいる、請求項９記載の半導体デバイスパッケージ。
  11. 前記複数のハンダバンプのうちの少なくとも１つと、それに関連する電極との間に配置されたニッケルの層を更に含む、請求項１記載の半導体デバイスパッケージ。
  12. 前記ショットキー構造体は、パラジウムの層からなっている、請求項１記載の半導体デバイスパッケージ。
  13. 前記ショットキー構造体は、バナジウムの層からなっている、請求項１記載の半導体デバイスパッケージ。
  14. 前記第１電極は、アルミニウムをからなっている、請求項１記載の半導体デバイスパッケージ。
  15. 前記第２電極は、アルミニウムからなっている、請求項１記載の半導体デバイスパッケージ。
  16. 前記パッシベーション層は、窒化シリコンからなっている、請求項２記載の半導体デバイスパッケージ。
  17. 前記半導体ダイは、前記第１主要表面と反対の第２の主要表面を有し、前記第２主要表面には電気接続部がない、請求項１記載の半導体デバイスパッケージ。
  18. 前記半導体ダイは、前記半導体デバイスパッケージのための側方の境界を定めるサイドエッジを有する、請求項１記載の半導体デバイスパッケージ。
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