KR100750696B1 - 칩 스케일 쇼트키 장치 - Google Patents

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Abstract

적어도 하나의 음극 전극과 적어도 하나의 양극 전극이 다이의 단일 주 표면 상에 배치되며 솔더 범프가 회로기판 상의 패키지 표면 실장을 위한 전극에 연결되어 있는 칩 스케일 쇼트키 패키지가 제공된다.

Description

칩 스케일 쇼트키 장치{CHIP-SCALE SCHOTTKY DEVICE}
본 발명은 반도체 장치에 관한 것으로 더욱 상세하게는 칩 스케일 쇼트키 장치에 관한 것이다.
종래의 반도체 장치, 예를 들어 표면 실장 디바이스(SMD: surface mounted device)는 통상 반도체 다이, 외부 리드(lead)를 구비한 리드 프레임, 및 플라스틱 물질로 몰드(mold) 되는 하우징을 포함한다. 이러한 종래의 장치에서, 상기 외부 리드는 상기 반도체 다이의 전기적인 통로로 작용할 뿐만 아니라 디바이스의 지지 역할을 하며, 상기 하우징은 디바이스를 밀봉함으로써 반도체 다이를 보호한다. 자연히, 반도체 다이를 밀봉하기 위해서는 하우징 자체가 반도체 다이 보다 커야 한다. 또한 외부 리드는 상기 하우징으로부터 측면으로 연장되어 상기 장치가 차지하는 영역을 증가시키곤 한다.
고성능 휴대용 기기 예를 들어 휴대폰, 휴대용 컴퓨터, 개인용 디지탈 기기 등에 대한 요구가 증가하면서, 더 높은 전력 밀도를 제공하면서도 성능 대비 사이즈를 감소시키기 위하여, 회로가 차지하는 면적이 감소된 반도체 장치의 요구가 증가하고 있다. 소형화 요구를 충족시키기 위하여 MOSFET와 같은 반도체 스위칭 다이용 칩 스케일의 장치가 제안되었다. 칩 스케일 패키지는 반도체 다이의 크기 또는 이와 거의 유사한 크기이며 따라서 종래의 반도체 패키지 보다 회로 기판(circuit board) 상에 더 적은 면적을 차지하게 된다. 칩 스케일 장치가 반도체 다이 크기로 또는 이에 거의 유사한 크기가 되기 위해서는 다이의 전극이 단지 하나의 표면에 형성되어 다이가 예를 들어 적절히 위치하는 솔더 범프(solder bumps)에 의해 인쇄 회로 기판의 전도성 패드에 연결될 수 있어야 한다. 이러한 구조는 종래에 플립칩(flip chip)으로 알려져 있다. 미국특허 제4,250,520호는 플립칩 장치의 일례를 기술하고 있다. 상기 플립칩 장치는 그러나 반도체 다이가 형성된 기판이 다이 자체 보다 상대적으로 더 큰 면적을 차지하는 점에서 볼 때 칩 스케일 장치라고 할 수 없다.
쇼트키 다이오드는 전자 회로에서 자주 쓰이는 소자이다. 칩 스케일의 쇼트키 패키지로 전자 회로의 소형화를 이룰 수 있다면 바람직할 것이다.
종래의 쇼트키 다이오드는 양극 전극(anode electrode)이 다이(die)의 주 표면(one major surface)에 배치되며 음극 전극(cathode elecrtode)이 다이의 반대편 주 표면(opposing major surface)에 배치되었다. 따라서, 종래의 쇼트키 다이오드를 패키지하려면 리드 구조가 표면 실장용 패키지에 적합하도록 제공되어야 한다.
본 발명의 일 측면에 따르면, 제1전도형의 도판트(dopants)로 약하게(lightly) 도핑(dopping)된 제1부분과 상기 제1전도형의 도판트로 강하게(highly) 도핑된 제2부분이 있는 쇼트키 다이를 포함하는 쇼트키 장치가 제공된다. 상기 다이의 제1부분은 제2부분 위에 배치되며 쇼트키 장벽층이 배치되어 있는 주 표면(제 1 주 표면)을 포함한다. 양극 전극이 되는 전극은 쇼트키 장벽층 위에 배치되며 이 쇼트키 장벽층에 전기적으로 연결된다. 상기 다이의 제1부분은 또한 상기 제1부분의 주 표면으로부터 제2부분으로 확장되는 싱커(sinker)를 포함한다. 상기 싱커는 상기 제1전도형 도판트로 강하게 도핑된다. 음극 전극이 되는 전극은 상기 싱커 위에 배치되며 이 싱커에 전기적으로 연결된다. 또한, 패시베이션(passivation)층이 상기 양극 전극 및 음극 전극 위에 배치된다. 솔더 범프는 상기 패시베이션층의 각 개구부를 통하여 음극 전극 및 양극 전극과 연결된다.
본 발명의 일실시예에 따르면, 상기 양극 전극은 상기 다이의 제1부분의 주 표면의 실질적인 영역을 덮으며, 상기 다이의 동일 주 표면에 배치된 적어도 하나의 음극 전극을 포위한다. 이 실시예에서 가드링(guard ring)이 상기 음극 전극의 가장 자리 주위로 상기 다이 제1부분에 형성된다. 상기 가드링은 상기 다이의 제1부분 및 제2부분의 극성에 반대되는 극성의 확산 영역이다.
본 발명의 다른 실시예에 따르면, 양극 전극은 상기 다이의 제1부분의 주 표면의 실질적인 영역을 덮으며, 상기 다이의 동일 주 표면에 배치된 적어도 하나의 음극 전극에 의해 포위된다. 이 실시예에서 가드링이 상기 양극 전극의 가장 자리 주위로 상기 다이 제1부분에 형성된다. 상기 가드링은 상기 다이의 제1부분 및 제2부분의 극성에 반대되는 극성의 확산 영역이다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 다이는 상기 제 1 주 표면의 반대편(opposite)에 제 2 주 표면을 포함하고, 상기 제 2 주 표면에는 전기적 연결이 없다.
본 발명의 기타 특징 및 이점은 도면을 참조하여 이하에서 상세하게 기술될 것이다.
도 1은 본 발명의 제1실시예에 따른 장치의 사시도.
도 2는 본 발명의 제1실시예에 따른 장치의 평면도.
도 3은 도 2의 3-3 선 단면을 화살표 방향으로 바라본 단면도.
도 4는 본 발명에 따른 장치로서 인쇄회로기판에 장착된 모습을 보인 단면 도.
도 5는 본 발명의 제2실시예에 따른 장치의 평면도.
도 6은 본 발명의 제3실시예에 따른 장치의 평면도.
도 7은 본 발명의 제4실시예에 따른 장치의 평면도.
도 8은 양극 전극 영역의 전하에 따른 순방향 전압(forward voltage)(VF)의 변화를 보인 그래프.
도 9는 도 1 내지 도 7에 도시된 실시예에 따른 장치의 VF 실험값을 보인 그래프.
도 10은 도 1 내지 도 7에 도시된 실시예에 따른 장치의 VF 실험값과 누설 전류를 보인 그래프.
도 1은 본 발명의 제1실시예에 따른 장치(10)를 도시한다. 상기 장치(10)는 두 개의 음극 전극(12)과 하나의 양극 전극(14)이 다이(20)의 주 표면(16)에 배치된 쇼트키 다이오드인 것이 바람직하다. 상기 제1실시예에서 두 개의 솔더 범프(18)가 양극 전극(14)에 배치되고, 그리고 각각의 음극 전극(12)에 솔더 범프(18)가 배치되어 이 음극 전극(12)에 전기적으로 연결되어 있다. 바람직하게는 상기 솔더 범프(18)가 서로 공간적으로 떨어져 있어 후술하는 바와 같이 상기 장치(10)가 인쇄회로기판에 장착될 때 지지 구조물을 형성하는 것이 좋다.
도 2 및 3을 참조하면, 양극 전극(14)은 쇼트키 장벽층(22) 위에 배치되며 이 쇼트키 장벽층(22)에 전기적으로 연결되어 있다. 쇼트키 장벽층(22)은 다이(20)의 주 표면(16) 위에 있고 상기 다이(20)의 주 표면(16)에 연결되어 있다. 다이(20)는 제2부분(26) 위에 배치된 제1부분(24)을 포함한다. 다이(20)의 제1부분(24)은 약하게 도핑되는 반면 제2부분(26)은 강하게 도핑되어 있다. 본 발명의 바람직한 실시예에서 다이(20)의 제2부분(26)은 N형 도판트로 강하게 도핑된 실리콘 기판이며, 다이(20)의 제1부분(24)은 N형 도판트로 약하게 도핑된 에피텍시얼 성장한 실리콘 층이다.
상기 장치(10)의 음극 전극(12)은 또한 다이(20)의 주 표면(16)과 오믹 접촉으로(ohmically) 연결된다. 싱커(28)는 음극 전극(12)과 다이(20)의 제2부분(26) 사이에서 연장되어 있다. 싱커(28)는 바람직한 실시예에서 N형 도판트로 강하게 도핑된 영역이다.
상기 장치(10)는 또한 패시베이션 층(30)을 포함한다. 패시베이션 층(30)은 음극 전극(12)과 양극 전극(14) 위에 배치되어 있다. 패시베이션 층(30)은 개구부를 포함하고 있으며, 이 개구부를 통해 솔더 범프(18)가 각각의 전극에 연결된다.
도 2 및 도 3에 도시된 실시예에서, 제1가드링(32)이 다이(20)의 제1부분(24)의 음극 전극(12) 가장자리 주변에 형성된다. 또한, 제2가드링(34)이 다이(20)의 제1부분(24)의 양극 전극(14)의 바깥쪽 가장자리 주변에 형성된다. 가드링(32, 34)은 다이(20)의 제1부분(24)의 도판트와 반대되는 전도성의 도판트 확산이며, 따라서, 바람직한 실시예에서는 P형 도판트이다. 각 음극 전극(12)은 갭(36) 및 전극 주변에 배치된 절연층(38)에 의하여 양극 전극(14)과 절연되어 있다.
본 발명의 바람직한 실시예에서, 쇼트키 장벽층(22)은 몰리브덴(molybdenum)으로 구성되며, 음극 전극(12) 및 양극 전극(14)은 알루미늄 또는 알루미늄 실리콘 합금으로 구성된다. 물론 다른 적당한 물질을 쇼트키 장벽층(22), 음극 전극(12), 양극 전극(14) 물질로 사용할 수 있다. 예를 들어, 바나듐(vanadium) 또는 팔라듐(paladium)을 쇼트키 장벽층(22)에 대해 사용할 수 있다. 또한, 접착성을 개선시키기 위하여, 만약 전극이 예를 들어 알루미늄 실리콘으로 구성된다면, 바람직하게는 니켈 플래싱(nickel flashing)(40)이 솔더 범프(18)와 솔더 범프(18)가 연결된 전극 사이에 배치될 수 있다. 패시베이션 층(30)은 실리콘 질화물로 구성되는 것이 바람직하며, 기타 다른 적당한 물질도 가능하다.
도 4는 회로기판(42)에 장착된 장치(10)를 도시한다. 상기 회로기판(42)은 솔더 범프(18)가 연결되는 전도성 패드(44)를 포함한다. 상기 장치(10)가 동작하는 경우, 다이(20)의 몸체 및 양극 전극(14)를 통해 음극 전극들(12) 사이에 전류가 흐른다.
도 5, 6 및 7은 본 발명의 제2실시예(46), 제3실시예(48), 제4실시예(50)에 따른 장치를 보인 평면도이다. 먼저 도 5를 참조하면, 본 발명의 제2실시예에 따른 장치(46)는 상기 제1실시예에 따른 장치(10)의 모든 특성들을 포함하며, 다만, 두 개의 음극 전극 대신, 장치(46)가 양극 전극(14)을 포위하는 하나의 음극 전극(12)을 갖는다는 점이 다르다.
따라서, 본 발명의 일 측면에 따르면, 음극 전극(12) 및 양극 전극(14) 각 영역은 장치의 성능 특성을 바꾸기 위해 다양하게 변할 수 있으며, 그럼으로써 장치에 대해 필요한 성능을 얻을 수 있다. 예를 들어 본 발명에 따른 장치에서 양극 및 음극 각 영역을 변화시킴으로써 VF 순방향 전압이 최적화될 수 있다. 도 8은 양극 영역이 활성 영역의 상당 부분을 차지하고 있을 때 VF가 떨어지는 것을 도시하고 있으며, 이것은 바람직한 결과이다. 도 8에 따르면, 양극 영역이 활성 영역의 약 80% 일 때, VF는 최소가 된다.
도 9는 표준 60mil 및 36mil 장치와 대비하여, 본 발명의 제1실시예(10), 제2실시예(46), 제3실시예(48), 제4실시예(50)에 따른 다양한 예시적 60mil 장치에 관한 전기적 시험 결과를 보여준다. 도 9에 도시된 바와 같이, 본 발명에 따른 장치는 36mil 표준 장치와 비슷한 VF 값 및 60mil 표준 장치 보다 다소 높은 VF 값을 보여주고 있다.
그러나, 표준 36mil 장치와 동일한 성능을 얻기 위한 사이즈 증가에도 불구하고, 본 발명의 장치는, 표 1에 나타난 데이타와 같이 회로기판 상에서 더 적은 공간을 차지하게 될 것이다.
[표 1] 플립칩 대 표면 실장
Figure 112007038980694-pct00013
도 10을 참조하면 본 발명의 제1실시예(10), 제2실시예(46), 제3실시예(48), 제4실시예(50)에 따른 장치의 누설 전류가 동일한 일반적인 범위에서 감소하는 실험 결과를 보이고 있다. 그러나, 표 2에 나타난 바와 같이 본 발명의 제1실시예에 따른 장치(10)는 다른 실시예보다 애벌랜치(avalanche) 에너지가 더 높은 것을 보여준다.
[표 2] 애벌랜치 테스트
Figure 112005022805365-pct00002
본 발명에 따른 장치는, 다이 주 표면에 산화물 또는 다른 어떤 절연층을 증착하거나 성장시킴으로써 제조될 수 있다. 그 다음 적어도 하나의 윈도우(window)가 상기 절연층 내에서 개방(open)될 수 있어, 주 표면(이 주 표면 위에 절연층이 배치되어 있음)의 선택 영역을 노출시킬 수 있다. 그 다음으로, 주입 및 이후 확산 공정(drive)에 의해, 싱커(28)가 다이(20)의 제1부분(24) 내에 형성될 수 있다. 그 다음으로, 절연층 내에서 제2윈도우가 개방되어 다이(20) 주 표면의 소정 부분을 노출시킬 수 있다. 그 다음으로, 제2윈도우에 의해 노출된 선택 영역에 쇼트키 장벽층(22)이 증착될 수 있다. 다음으로, 음극 전극(12) 및 양극 전극(14)이 형성되고, 이후 패시베이션 층(30)이 형성된다. 그 다음으로, 음극 전극(들)(12)과 양극 전극(14) 위에 개구부가 형성되어, 음극 전극(들)(12)과 양극 전극(14)의 부분들을 노출시킨다. 그 다음으로, 상기 패시베이션 층(30) 내의 개구부에 의해 노출된 음극 전극(들)(12) 및 양극 전극(14)의 부분들에 니켈 플래싱이 인가된다. 다음으로, 상기 패시베이션 층(30) 내의 개구부 내에 솔더 범프(18)가 형성된다.
본 발명에 따른 다수의 장치는 단일 웨이퍼에 형성되는 것이 바람직하다. 그 다음으로, 상기 웨이퍼를 솔더 범프(18)가 형성된 후에 절단(dice)하여 본 발명에 따른 다수의 장치를 얻을 수 있다. 양극과 음극에 대한 전기적 접촉은 본 발명에 따른 장치의 공통 표면에 배치되므로, 수직 전도 장치의 경우에서 요구되는 후면 연마(back grinding)나 후면 금속 스퍼터링(backside metal sputtering)이 필요하지 않다.
이상에서 본 발명을 특정 실시예로서 설명하였지만 당업자에게는 다양한 변형, 개량 및 다른 사용이 명백할 것이다. 따라서, 본 발명은 본 명세서에서의 특정 개시에 의해 한정되지 않으며, 단지 첨부되는 특허청구범위에 의해 한정되어야 할 것이다.

Claims (18)

  1. 제 1 주 표면을 갖는 반도체 다이와;
    쇼트키 구조물과;
    상기 쇼트키 구조물에 전기적으로 연결된 제1전극과;
    상기 반도체 다이의 상기 제 1 주 표면에 전기적으로 연결되며, 상기 제1전극과 이격(spaced)되어 있는 제2전극과;
    다수의 솔더 범프들과, 여기서 상기 다수의 솔더 범프들 중 적어도 하나는 상기 제1전극과 상기 제2전극에 연결되며; 그리고
    상기 제1전극과 상기 제2전극 사이 영역 내에서 상기 반도체 다이 내에 적어도 부분적으로 형성된 가드링을 포함하여 구성되며, 여기서, 상기 제1전극이 상기 제2전극을 포위하거나 상기 제2전극이 상기 제1전극을 포위하며, 그리고 여기서, 상기 반도체 다이는 일 전도형 도펀트로 약하게 도핑된 제1부분과 상기 일 전도형 도펀트로 강하게 도핑된 제2부분을 포함하며, 상기 약하게 도핑된 제1부분은 상기 강하게 도핑된 제2부분 위에 배치되고, 그리고 또한 상기 제1부분의 주 표면으로부터 상기 제2부분으로 연장하는 싱커를 포함하며, 여기서, 상기 제2전극은 상기 싱커에 전기적으로 연결되는 것을 특징으로 하는 반도체 장치 패키지.
  2. 제 1 항에 있어서,
    상기 제1전극 및 상기 제2전극 위에 배치되는 패시베이션 층을 더 포함하며, 여기서 상기 다수의 솔더 범프들은 상기 패시베이션 층의 자유 표면 위에 배치되고 그리고 상기 패시베이션 층의 개구부를 통하여 상기 제1전극 및 상기 제2전극으로 연장되는 것을 특징으로 하는 반도체 장치 패키지.
  3. 삭제
  4. 제1항에 있어서, 상기 가드링은 상기 제2전극의 가장자리 주변으로 배치되는 것을 특징으로 하는 반도체 장치 패키지.
  5. 삭제
  6. 제1항에 있어서, 상기 가드링은 상기 제1전극의 가장자리 주변으로 배치되는 것을 특징으로 하는 반도체 장치 패키지.
  7. 제1항에 있어서, 상기 쇼트키 구조물은 몰리브데늄 층인 것을 특징으로 하는 반도체 장치 패키지.
  8. 제 1 항에 있어서,
    상기 제1전극은 양극 전극이고 상기 제2전극은 음극 전극인 것을 특징으로 하는 반도체 장치 패키지.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 싱커는 상기 약하게 도핑된 제1부분 내에 강하게 도핑된 영역을 포함하는 것을 특징으로 하는 반도체 장치 패키지.
  11. 제 1 항에 있어서,
    상기 다수의 솔더 범프들 중 적어도 하나와 이에 연결되는 전극 사이에 배치된 니켈층을 더 포함하는 것을 특징으로 하는 반도체 장치 패키지.
  12. 제1항에 있어서, 상기 쇼트키 구조물은 팔라듐 층으로 구성되는 것을 특징으로 하는 반도체 장치 패키지.
  13. 제1항에 있어서, 상기 쇼트키 구조물은 바나듐 층으로 구성되는 것을 특징으로 하는 반도체 장치 패키지.
  14. 제1항에 있어서, 상기 제1전극은 알루미늄으로 구성되는 것을 특징으로 하는 반도체 장치 패키지.
  15. 제1항에 있어서, 상기 제2전극은 알루미늄으로 구성되는 것을 특징으로 하는 반도체 장치 패키지.
  16. 제2항에 있어서, 상기 패시베이션 층은 실리콘 질화물로 구성되는 것을 특징으로 하는 반도체 장치 패키지.
  17. 제1항에 있어서, 상기 반도체 다이는 상기 제 1 주 표면의 반대편에 제 2 주 표면을 포함하며, 상기 제 2 주 표면에는 전기적 연결이 없는 것을 특징으로 하는 반도체 장치 패키지.
  18. 제 1 항에 있어서,
    상기 반도체 다이는 상기 반도체 장치 패키지를 위한 측면 경계를 정의하는 측면 에지(side edges)를 포함하는 것을 특징으로 하는 반도체 장치 패키지.
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