TWI241024B - Chip-scale schottky device - Google Patents

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TWI241024B TW092130929A TW92130929A TWI241024B TW I241024 B TWI241024 B TW I241024B TW 092130929 A TW092130929 A TW 092130929A TW 92130929 A TW92130929 A TW 92130929A TW I241024 B TWI241024 B TW I241024B
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Description

1241024 玖、發明說明： I：發明所屬之技術領域3 發明領域 本發明有關半導體元件，且更特別有關一晶片級肖特 5 基元件。
L· litr U 發明背景 諸如表面黏著元件(SMDs)等習知的半導體元件通常係 包括一半導體晶粒、一具有外部引線之引線框、及一可〜 10由一塑膠材料模製之殼體。此等習知元件中，外部弓丨線對 於半導體晶粒作為電連接部且對於元件作為支撐件，且^ 體藉由包封住半導體晶粒對其提供保護。當然，為了包封 住半導體晶粒，殼體本身必須大於半導體晶粒。並且，外 部引線時常側向延伸出殼體外，因此進一步增加元件佔用 15 的面積。 由於對於諸如行動電話、可攜式電腦、個人數位助理 等較高效能的可攜式器具之需求已經增加，愈來愈需要提 仏較向功率在、度但在電路板上佔用較小空間之半導體元 件，藉以改善效能同時降低尺寸。為了解決微小化的需求， 20已經提出諸如MOSFET等用於半導體切換晶粒之晶片級元 件。晶片級封裝體具有一半導體晶粒的尺寸或接近此尺 寸’因此比起習知半導體封裝體在電路板上佔用較少面 積。為了確保晶片級元件具有半導體晶粒的尺寸或接近此 尺寸’晶粒的電極只設置在一表面上，所以晶粒可譬如藉 1241024 銲料凸塊經由鈍化層中各別開口連接至陰極及陽極電極。 根據本發明的一實施例，陽極電極覆蓋住晶粒第一部 的一主要表面之一顯著區域且圍繞亦配置於晶粒的相同主 要表面上之至少一陰極電極。此實施例中，一護環在陰極 5 電極周邊形成於晶粒的第一部中。護環為一具有與晶粒第 一及第二部極性呈相對極性之擴散區。 根據本發明另一實施例，陽極電極覆蓋住晶粒第一部 的一主要表面之一顯著區域且被亦配置於晶粒的相同主要 表面上之至少一陰極電極所圍繞。此實施例中，一護環在 10 陽極電極周邊形成於晶粒的第一部中。護環為一具有與晶 粒第一及第二部極性呈相對極性之擴散區。 可參照圖式由本發明的下列描述得知本發明的其他特 性及優點。 圖式簡單說明 15 第1圖為根據本發明的第一實施例之一元件的立體圖； 第2圖為根據本發明的第一實施例之一元件的俯視圖； 第3圖為從箭頭方向觀看沿著第2圖的線3-3之橫剖視 圖， 第4圖顯示安裝在一印刷電路板上時之根據本發明的 20 一元件； 第5圖顯示根據本發明的第二實施例之一元件的俯視 圖； 第6圖顯示根據本發明的第三實施例之一元件的俯視 U41024 圖； 第7圖顯示根據本發明的第 四貫施例之一元件的俯視 第8圖以ϋ形 (vF)的變異；人、、、、不在陽極區域中具有電荷之正向電壓 第9圖以_形 — 件範例的Λ對於根據第1至7圖所示實施例之元 汽驗性剛量； 第10圖顯示對 的％及漏電：艮據第1至7圖所示實施例之元件範例 貝、驗性測量的緣圖。 10 15 【實施冷武】 圖式詳細描述 弟1圖顯示根擔士 1〇較佳為-肖軌 —元件_第—實施例。元件 要表，之兩二 =且其具有只配置在晶粒20的-主 明的第κ 12及—陽極電極14。在根據本發 _ 貝⑦巧中，兩個銲料凸塊18設置於陽極電極14上 广鬼18配置於—各別的陰極電極12上並與其電性 ㈣凸塊18較佳彼此分隔且當元件10 «在-電路 Π?為可形成一支撐結構，如下文所述。 多…、第2及3圖，陽極電極14配置於肖特基障壁層22上 方且與其電性連接。肖縣障壁層22配置於晶粒2G的主要 ^面16上方且與其歐魄接觸。晶⑽包括配置於第二部 立方之第一部24。晶粒20的第一部24輕微地摻雜而第二 阿度地摻雜。本發明的較佳實施例中，晶粒2〇的第二 邛26為一高度摻有_N型摻雜物之矽基材，而晶粒汕的第一 P24為一輕微摻有一；^型摻雜物之磊晶成長的矽層。 20 1241024 凡件ι〇中的陰極電極12亦歐姆性連接至晶粒2〇的主要 表面16。>儿降部28延伸於陰極電極12與晶粒⑼的第二部％ ^間/儿降部28為-高度摻雜區，且其在較佳實施例中推 有一 N型摻雜物。 s疋件1〇亦包括鈍化層3〇。鈍化層3〇配置於陰極電極u 及陽極電極14上方。鈍化層3〇包括開口藉其可供鲜料凸塊 18穿過以連接至各別電極。 〃第2及3圖所示的實施例中，第一護圈32設置於晶粒20 的第部24中之陰極電極12的周邊周圍。並^，—第二護 10圈34没置於晶粒2〇的第一部以中之陽極電極μ的外周邊周 圍、。護環32、34係為與晶粒2〇的第一部辦摻雜物呈相反 傳導性之換雜物的擴散部分，因此屬於本發明較佳實施例 中⑽型。各陰極電極12藉由—間隙36及配置在其外周周圍 的絕緣層38之組合而與陽極電極14絕緣。 15 本發明的較佳實施例中，肖特基障壁層22由銷構成， 陰極電極12及陽極電極14視需要由鋁或一鋁矽合金構成。 田然’可對於肖特基障壁層η、陰極電極丨2及陽極電極Μ
使用任何其他的適當材料。譬如，可對於肖特基障壁層D 使用釩或鈀。並且，為了改善黏附，如果電極譬如由鋁石夕 〇構成，較佳可將一鎳溢料40配置於銲料凸塊18與其所連接 的電極之間。鈍化層30較佳由氮化石夕或任何其他的適當材 料構成。 胃 第4圖顯示安裝在一電路板42上時之元件1〇。電路板“ 包括可供銲料凸塊18連接之傳導墊44。當元件1〇操作時， 1241024 覆晶vs.表面黏著 表面黏著 覆晶 元件號碼 10MQ040N 20BQO3O A Β (SMA) (SMB) 尺寸 垂直輪廓 2.4公厘 2.4公厘 0.8公厘 0.8公厘 封裝足跡 13.3平方 公厘 17.9平方 公厘 2.3平方 公厘 3.6平方 公厘 181密耳X 114密耳 185密耳X 150密耳 60密耳χ60 密耳 75密耳χ75 密耳 晶粒尺寸 36密耳χ36 密耳 50密耳χ50 密耳 60密耳χ60 密耳 75密耳χ75 密耳 陽極面積 0.472平方 公厘 1.061平方 公厘 1.069平方 公厘 3.240平方 公厘 正向電壓 VF，1A(V) 0.54 0.41(0.44) 0.35(0.38) VF，2A(V) 0.47 0.47(0.50) 0.40(0.43) 漏電流 MaxIRM(/z A) 13 29 6(29) 19(89) 參照第ίο圖，實驗已經顯示根據本發明的第一實施例 10、第二實施例46、第三實施例48、第四實施例50之元件 5 的漏電流落在相同概括範圍中。然而，如表2所示，實驗測 量已經顯示根據本發明第一實施例之元件10呈現出比其他 實施例更高之崩潰能量。 崩潰測試 1241024 晶粒#每設計類型的失效能量[毫焦耳] 46 48 50 10 1 40.5 X X 45.1 2 40.5 36.1 32.0 45.1 3 40.5 X 32.0 40.5 4 40.5 40.5 36.1 45.1 5 36.1 36.1 32.0 X 6 40.5 32.0 36.1 50.0 7 40.5 40.5 36.1 45.1 8 36.1 32.0 32.0 50.0 9 40.5 24.5 36.1 50.0 10 40.5 40.5 36.1 50.0 平均 39.6 35.3 34.4 46.8 表2
可將一氧化物或特定其他絕緣層沉積或成長在一晶粒 5 的一主要表面上藉以產生根據本發明的一元件。然後可在 絕緣層中開啟至少一窗口以暴露出其上配置有絕緣層之主 要表面的選定區域。隨後可藉由植入然後一擴散驅動來將 沉降部28形成於晶粒20的第一部24中。接著，一第二窗口 可在絕緣層中開啟以暴露出晶粒20的主要表面之一預選部 10 分。接著，肖特基障壁層22可沉積在第二窗口所暴露之選 定區域上。陰極電極12及陽極電極14隨後形成，然後形成 鈍化層30。接著，開口形成於陰極電極12及陽極電極14上 方而暴露出陰極電極12及陽極電極14的部分。隨後將一鎳 溢料施加至藉由鈍化層30中開口所暴露之陰極電極12及陽 12 1241024 極電極14部分。接著，銲料凸塊18形成於鈍化層30中的開 口中。 較佳將根據本發明的複數個元件形成於單一晶圓中。 在鲜·料凸塊18形成之後隨後切割晶圓以獲付根據本發明之 5 複數個元件。因為根據本發明的一元件中將用於陽極及陰 極的電接觸部配置於一共同表面上，不像垂直傳導元件的 案例中般地需要背部研磨或背側金屬濺鍍。
雖然已經對於特定實施例來描述本發明，熟習該技術 者瞭解可作出許多變異及修改及其他使用。因此，本發明 10 較佳不受到此處的特定揭示所侷限，而只由申請專利範圍 所界定。 L圖式簡單說明3 第1圖為根據本發明的第一實施例之一元件的立體圖； 第2圖為根據本發明的第一實施例之一元件的俯視圖； 15 第3圖為從箭頭方向觀看沿著第2圖的線3-3之橫剖視
圖， 第4圖顯示安裝在一印刷電路板上時之根據本發明的 一元件； 第5圖顯示根據本發明的第二實施例之一元件的俯視 20 圖； 第6圖顯示根據本發明的第三實施例之一元件的俯視 圖； 第7圖顯示根據本發明的第四實施例之一元件的俯視 圖； 13 1241024 第8圖以圖形顯示在陽極區域中具有電荷之正向電壓 (VF)的變異； 第9圖以圖形顯示對於根據第1至7圖所示實施例之元 件範例的VF2實驗性測量； 5 第10圖顯示對於根據第1至7圖所示實施例之元件範例 的VF及漏電流之實驗性測量的繪圖。 【圖式之主要元件代表符號表】 10…元件(第一實施例） 32…第一護圈 12…陰極電極 34…第二護圈 14…陽極電極 36…間隙 16…主要表面 38···絕緣層 18…銲料凸塊 40…鎳溢料 20·· ·晶粒 42…電路板 22…肖特基障壁層 44…傳導塾 24…第一部 46···第二實施例 26…第二部 48…第三實施例 28…沉降部 50···第四實施例 30…純化層 VF…正向電壓
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Claims (1)

1241024^ 第92^0929-¾利申請 拾、申請專利範圍··〜利犯圍修正本94年4月29日 1. -種半導體元件封裂體，包含： 一半導體純，其具有—第—主 電類型之輕微掺雜的第—部，以及—…弟7 高度摻雜的沉降部； X w对之 10 15 t方一絲構’其配置於該第厂主要表面一部.分的 且:、δ玄第-主要表面一部分呈歐姆性接觸； 第電極，其電性連接至該肖特基結構；， 一第二電極，其電性連接錄於料導體晶粒的沉 降部，但與該第-電極呈電性隔離； 複數個銲料凸塊，其至少—者連接至㈣―電極及 该第二電極的—者;.其中該第一電極圍繞該第二電極。 2·如申請專利範圍第1項之半導體元件封裝體，進-步包 含-配置於該第-電極及該第二電極上方之鈍化層，其 中該等複數個銲料凸塊配置於該鈍化層的一自由表面 上方且延伸通過該純化層中的開口前往該第一及第二 電極° 3·如申請專利範圍第1項之半導體元件縣體，進一步包 2〇 纟一形成於該半導體晶粒中且配置於該第二電極的外 周周圍之護環。 4· 一種半導體元件封裝體，包含： 一半導體晶粒，其具有一第一主要表面、一第一導 電類型之輕微摻雜的第一部，以及一該第一導電類型之 15 1241024 高度摻雜的沉降部； 一肖特基結構，其配置於該第一主要表面一部分的 上方且與該第一主要表面一部分呈歐姆性接觸； 一第一電極，其電性連接至該肖特基結構； 5 一第二電極，其電性連接至位於該半導體晶粒的沉 降部，但與該第一電極呈電性隔離； 複數個銲料凸塊，其至少一者/連接至該第一電極及 該第二電極的一者；其中該第二電極圍繞該第一電極。 5. 如申請專利範圍第4項之半導體元件封裝體，進一-步包 10 含一形成於該半導體晶粒中且配置於該第一電極的外 周周圍之護環。 6. 如申請專利範圍第1項之半導體元件封裝體，其中該肖 特基結構為一層鉬。 7. 如申請專利範圍第1項之半導體元件封裝體，其中該第 15 —電極為一陽極電極且該第二電極為一陰極電極。 8. —種半導體元件封裝體，包含： * s 一半導體晶粒，其具有一第一主要表面；， 一肖特基結構，其配置於該第一主要表面一部分之 上方且與該第一主要表面一部分呈歐姆性接觸； 20 一第二電極，其電性連接至該半導體晶粒的該第一 主要表面，但與該第一電極呈電性隔離； 複數個銲料凸塊，其至少一者連接至該第一電極及 該第二電極的一者；其中該半導體晶粒包括一輕微摻雜 的第一部及一高度摻雜的第二部，該第一部配置於該第 16 1241024 二部上方，且進一步包含一從該第一部的一主要表面延 伸至該第二部之沉降部，其中該第二電極電性連接至該 沉降部，且其中該第一電極圍繞該第二電極或者該第二 電極圍繞該第一電極。 5 9.如申請專利範圍第8項之半導體元件封裝體，其中該沉 降部包含該第一部中之一高度摻雜區。 10.如申請專利範圍第1項之半導體元,件封裝體，進一步包 / 含配置於該等複數個銲料凸塊的至少一者與其相關聯 電極之間的·二層鎳。 _ 10 11.如申請專利範圍第1項之半導體元件封裝體，其中該肖 特基結構包含一層鈀。 12. 如申請專利範圍第1項之半導體元件封裝體，其中該肖 特基結構包含一層釩。 13. 如申請專利範圍第1項之半導體元件封裝體，其中該第 15 一電極包含一層鋁。 14. 如申請專利範圍第1項之半導體元件封裝體，其中該第 二電極包含鋁。·、 15. -如_夺請專利範圍第2項之半導體元件封裝體，其中該鈍 化層包含氮化矽。 20 16.如申請專利範圍第1項之半導體元件封裝體，其中該半 導體晶粒包括一與該第一主要表面相對之第二主要表 面，該第二主要表面不含有任何電連接部。 17.如申請專利範圍第1項之半導體元件封裝體，其中該半 導體晶粒包括用以對於該半導體元件封裝體界定側向 25 邊界之側邊緣。 17
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