JP2001111034A - プレーナ型半導体装置 - Google Patents
プレーナ型半導体装置Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】電界集中を緩和して、素子耐圧の劣化を防止
し、長期信頼性の高いプレーナ半導体装置を提供する。 【解決手段】ｎ+ カソード層、高比抵抗のｎドリフト層
１２、ｐアノード領域１３およびアノード電極１５、カ
ソード電極１６からなるダイオードの周辺耐圧構造にお
いて、最外周ガードリング１４ａと素子端部の周辺電極
１８との間のフィールド絶縁膜１７上に同心状の複数個
の導電性リング２０を配置する。
し、長期信頼性の高いプレーナ半導体装置を提供する。 【解決手段】ｎ+ カソード層、高比抵抗のｎドリフト層
１２、ｐアノード領域１３およびアノード電極１５、カ
ソード電極１６からなるダイオードの周辺耐圧構造にお
いて、最外周ガードリング１４ａと素子端部の周辺電極
１８との間のフィールド絶縁膜１７上に同心状の複数個
の導電性リング２０を配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、プレーナ型半導体
装置、特に主にその周辺部に設けられる耐圧構造に関す
る。
装置、特に主にその周辺部に設けられる耐圧構造に関す
る。
【０００２】
【従来の技術】メサ型のパワーデバイスにおいては、ベ
ベル技術を用いた耐圧構造が設けられていた。これに対
し、プレーナデバイス、特にＭＯＳＦＥＴやＩＧＢＴ等
の高耐圧のプレーナデバイスでは、ガードリングや抵抗
性膜を用いたフィールドプレートなどの耐圧構造が用い
られている。
ベル技術を用いた耐圧構造が設けられていた。これに対
し、プレーナデバイス、特にＭＯＳＦＥＴやＩＧＢＴ等
の高耐圧のプレーナデバイスでは、ガードリングや抵抗
性膜を用いたフィールドプレートなどの耐圧構造が用い
られている。
【０００３】図１０は、ガードリングを設けたプレーナ
型半導体装置の一実施例であるダイオードの周辺部分の
部分断面図である。図の右側が電流の流れる活性領域で
あり、下方からｎ+ カソード層１、ｎドリフト層２、ｐ
アノード領域３で構成され、ｎ+ カソード層１の裏面に
カソード電極６、ｐアノード領域３の表面にアノード電
極５が設けられている。
型半導体装置の一実施例であるダイオードの周辺部分の
部分断面図である。図の右側が電流の流れる活性領域で
あり、下方からｎ+ カソード層１、ｎドリフト層２、ｐ
アノード領域３で構成され、ｎ+ カソード層１の裏面に
カソード電極６、ｐアノード領域３の表面にアノード電
極５が設けられている。
【０００４】耐圧構造部では、ｎドリフト層２の表面層
にｐガードリング領域４が形成され、その上をフィール
ド酸化膜７が覆っている。８はカソード電極６と同電位
の周辺電極である。
にｐガードリング領域４が形成され、その上をフィール
ド酸化膜７が覆っている。８はカソード電極６と同電位
の周辺電極である。
【０００５】図１１は、ガードリングとフィールドプレ
ートとを設けたプレーナダイオードの周辺部分の部分断
面図である。図の右側が電流の流れる活性領域であり、
下方からｎ+ カソード層１、ｎドリフト層２、ｐアノー
ド領域３で構成され、ｎ+ カソード層１の裏面にカソー
ド電極６、ｐアノード領域３の表面にアノード電極５が
設けられている。
ートとを設けたプレーナダイオードの周辺部分の部分断
面図である。図の右側が電流の流れる活性領域であり、
下方からｎ+ カソード層１、ｎドリフト層２、ｐアノー
ド領域３で構成され、ｎ+ カソード層１の裏面にカソー
ド電極６、ｐアノード領域３の表面にアノード電極５が
設けられている。
【０００６】耐圧構造部では、ｎドリフト層２の表面層
にｐガードリング領域４が形成され、その上をフィール
ド酸化膜７が覆っている。８はカソード電極６と同電位
の周辺電極である。フィールド酸化膜７の上にアノード
電極５から周辺電極８にわたって、抵抗膜９が設けられ
ている。
にｐガードリング領域４が形成され、その上をフィール
ド酸化膜７が覆っている。８はカソード電極６と同電位
の周辺電極である。フィールド酸化膜７の上にアノード
電極５から周辺電極８にわたって、抵抗膜９が設けられ
ている。
【０００７】ｎドリフト層２は例えば、ｎ+ ドレイン層
１をサブストレートとしてエピタキシャル法により、高
抵抗のｎ型層を成長して形成されている。
１をサブストレートとしてエピタキシャル法により、高
抵抗のｎ型層を成長して形成されている。
【０００８】ガードリングやフィールドプレートは、電
圧印加時の横方向の空乏層の伸びを大きくし、素子耐圧
の高耐圧化を図るものである。これは、高電圧印加時に
は、表面電荷の影響やベース層の曲率等の影響もあっ
て、縦方向に比べ、横方向への空乏層の伸びが抑えられ
るためである。特に、フィールドプレートは周辺耐圧構
造全体に抵抗膜を被せているため、電界分布が均一にで
きるという利点がある。
圧印加時の横方向の空乏層の伸びを大きくし、素子耐圧
の高耐圧化を図るものである。これは、高電圧印加時に
は、表面電荷の影響やベース層の曲率等の影響もあっ
て、縦方向に比べ、横方向への空乏層の伸びが抑えられ
るためである。特に、フィールドプレートは周辺耐圧構
造全体に抵抗膜を被せているため、電界分布が均一にで
きるという利点がある。
【０００９】
【発明が解決しようとする課題】プレーナデバイスで
は、ガードリングやフィールドプレート等の耐圧構造を
設けて構造耐圧化を図ってきた。しかしながら、それぞ
れ下記のような問題を抱えている。
は、ガードリングやフィールドプレート等の耐圧構造を
設けて構造耐圧化を図ってきた。しかしながら、それぞ
れ下記のような問題を抱えている。
【００１０】ガードリングのみの構造では、空乏層がガ
ードリングに到達したとき、そのガードリング全体が、
ある電位に固定されるため、空乏層がいち早く広がると
いう特徴がある。その結果、最外周のガードリングの外
側の電界が集中し易くなる。その集中した電界を緩和す
るためにさらにもう一つの電位的に浮いたベース層（ガ
ードリング）を設けるとその分周辺耐圧構造の距離が大
きく必要となり効率が悪い。
ードリングに到達したとき、そのガードリング全体が、
ある電位に固定されるため、空乏層がいち早く広がると
いう特徴がある。その結果、最外周のガードリングの外
側の電界が集中し易くなる。その集中した電界を緩和す
るためにさらにもう一つの電位的に浮いたベース層（ガ
ードリング）を設けるとその分周辺耐圧構造の距離が大
きく必要となり効率が悪い。
【００１１】また高電圧印加時に、最外周のガードリン
グの外側で局部的に電界が集中しやすく、その集中した
電界によるホットキャリアが絶縁膜中に飛び込み、その
影響で長期信頼性の低下を招くことがある。
グの外側で局部的に電界が集中しやすく、その集中した
電界によるホットキャリアが絶縁膜中に飛び込み、その
影響で長期信頼性の低下を招くことがある。
【００１２】一方、フィールドプレートでは、抵抗膜が
被せられて、アノード−カソード間電圧を均等に分配し
ている。しかし、高電圧印加時にはその抵抗膜を通じて
もれ電流が流れ、また、それが引きがねとなって、特に
高温動作時には、導電性の腐食等を引き起こし、その結
果、耐圧劣化を招くなどの問題があった。このような状
況に鑑み本発明の目的は、素子耐圧の劣化や、長期信頼
性の低下を防止できるプレーナ半導体装置を提供するに
ある。
被せられて、アノード−カソード間電圧を均等に分配し
ている。しかし、高電圧印加時にはその抵抗膜を通じて
もれ電流が流れ、また、それが引きがねとなって、特に
高温動作時には、導電性の腐食等を引き起こし、その結
果、耐圧劣化を招くなどの問題があった。このような状
況に鑑み本発明の目的は、素子耐圧の劣化や、長期信頼
性の低下を防止できるプレーナ半導体装置を提供するに
ある。
【００１３】
【課題を解決するための手段】ガードリング構造では、
ガードリング領域に接触する導電性リングを酸化膜を介
してガードリング領域の外側に庇状に延長して、電界を
緩和する試みもなされている［例えば、バリガの著書
（B. J. BALIGA : Power Semiconductor Devices, p.10
2 ）参照］。しかし、この構造においては、導電性リン
グの庇の端部に電界が集中してしまう。
ガードリング領域に接触する導電性リングを酸化膜を介
してガードリング領域の外側に庇状に延長して、電界を
緩和する試みもなされている［例えば、バリガの著書
（B. J. BALIGA : Power Semiconductor Devices, p.10
2 ）参照］。しかし、この構造においては、導電性リン
グの庇の端部に電界が集中してしまう。
【００１４】そこで本発明は、高抵抗の第一導電型半導
体層の表面層に形成された第二導電型ベース領域と、前
記第二導電型ベース層に接触して設けられた第一主電極
と、その第一主電極から耐圧領域を隔てて設けられた第
二電極とを有するプレーナ半導体装置において、第一電
極と第二電極との間の第一導電型半導体層上の酸化膜上
に、所定の相互間隔をもつ複数個の同心状の導電性リン
グを設けるものとする。
体層の表面層に形成された第二導電型ベース領域と、前
記第二導電型ベース層に接触して設けられた第一主電極
と、その第一主電極から耐圧領域を隔てて設けられた第
二電極とを有するプレーナ半導体装置において、第一電
極と第二電極との間の第一導電型半導体層上の酸化膜上
に、所定の相互間隔をもつ複数個の同心状の導電性リン
グを設けるものとする。
【００１５】特に、導電性リングが、互いに絶縁されて
おり、また、隣接する導電性リングの電位の影響を受け
るような間隔で設けられていることが重要である。その
ようにすれば、半導体表面での電界分布をより均一化で
き、半導体内部の電界集中を緩和することができる。し
かも、互いに絶縁されているので、図１１のように抵抗
膜を形成する必要が無く、しかももれ電流が流れない。
導電性リングが、少なくとも第一、第二電極の一方と同
じ材料からなり、ほぼ同じ厚さをもつものであれば、同
一の工程で作製することができる。
おり、また、隣接する導電性リングの電位の影響を受け
るような間隔で設けられていることが重要である。その
ようにすれば、半導体表面での電界分布をより均一化で
き、半導体内部の電界集中を緩和することができる。し
かも、互いに絶縁されているので、図１１のように抵抗
膜を形成する必要が無く、しかももれ電流が流れない。
導電性リングが、少なくとも第一、第二電極の一方と同
じ材料からなり、ほぼ同じ厚さをもつものであれば、同
一の工程で作製することができる。
【００１６】耐圧領域には、第一導電型半導体層の表面
層の第二導電型ベース領域の周囲に形成された第二導電
型ガードリング領域があり、最外周の第二導電型ガード
リング領域と第二電極との間の第一導電型半導体層上の
酸化膜上に、所定の相互間隔をもつ複数個の同心状の導
電性リングを設けるものとする。
層の第二導電型ベース領域の周囲に形成された第二導電
型ガードリング領域があり、最外周の第二導電型ガード
リング領域と第二電極との間の第一導電型半導体層上の
酸化膜上に、所定の相互間隔をもつ複数個の同心状の導
電性リングを設けるものとする。
【００１７】そのようにすることにより、最外周ガード
リング部に集中した電界を徐々に緩和する効果が得られ
るようになる。その結果、もれ電流が小さく、かつ十分
な耐圧のある素子が提供可能となる。
リング部に集中した電界を徐々に緩和する効果が得られ
るようになる。その結果、もれ電流が小さく、かつ十分
な耐圧のある素子が提供可能となる。
【００１８】
【発明の実施の形態】以下に本発明の実施の形態を添付
図面に基づいて説明する。なお以下でｎまたはｐを冠記
した層や領域は、それぞれ電子、正孔を多数キャリアと
する層、領域を意味している。以下の実施例では、第一
導電型をｎ型、第二導電型をｐ型として説明するが、こ
れを逆にすることも可能である。
図面に基づいて説明する。なお以下でｎまたはｐを冠記
した層や領域は、それぞれ電子、正孔を多数キャリアと
する層、領域を意味している。以下の実施例では、第一
導電型をｎ型、第二導電型をｐ型として説明するが、こ
れを逆にすることも可能である。
【００１９】［実施例１］図１は、本発明の実施例１の
プレーナダイオードの周縁部の部分断面図であり、図の
左側がダイオードチップの端である。
プレーナダイオードの周縁部の部分断面図であり、図の
左側がダイオードチップの端である。
【００２０】図１の電流が流れる活性部において、１１
は低比抵抗のｎ+ カソード層、１２は高比抵抗のｎドリ
フト層である。ｎドリフト層１２の表面層には、ｐアノ
ード領域１３が形成されている。そしてそのｐアノード
領域１３の表面にアノード電極１５が、またｎ+ カソー
ド層１１の裏面にはカソード電極１６がそれぞれ設けら
れている。
は低比抵抗のｎ+ カソード層、１２は高比抵抗のｎドリ
フト層である。ｎドリフト層１２の表面層には、ｐアノ
ード領域１３が形成されている。そしてそのｐアノード
領域１３の表面にアノード電極１５が、またｎ+ カソー
ド層１１の裏面にはカソード電極１６がそれぞれ設けら
れている。
【００２１】耐圧構造部では、ｎドリフト層１２の表面
層にｐガードリング領域１４が形成され、フィールド酸
化膜１７が覆っている。１８はカソード電極１０と同電
位の周辺電極である。
層にｐガードリング領域１４が形成され、フィールド酸
化膜１７が覆っている。１８はカソード電極１０と同電
位の周辺電極である。
【００２２】図１０の従来のガードリング構造と違って
いる点は、最外周のｐガードリング領域１４ａの外側の
フィールド酸化膜１７上に複数の細い導電性リング２０
が設けられている点である。
いる点は、最外周のｐガードリング領域１４ａの外側の
フィールド酸化膜１７上に複数の細い導電性リング２０
が設けられている点である。
【００２３】例えば、６００Ｖクラスのプレーナダイオ
ードの場合、ｐガードリング領域１４を６本、導電性リ
ング２０を２０本設けた。各部の寸法および不純物濃度
等は次のような値をとる。ｎ+ カソード層１１の比抵抗
は０．００４Ω・cm、厚さ２５０μm 、ｎドリフト層１
２の比抵抗は３０Ω・cm、厚さ５０μm 、ｐカソード領
域の表面不純物濃度３×１０18ｃｍ-3、深さ６μm 、ｐ
ガードリング領域１４の表面不純物濃度３×１０18ｃｍ
-3、深さ６μm 、幅約２０μm 、間隔１０〜２０μm で
ある。導電性リング２０の幅は２μm 、間隔２μm であ
る。
ードの場合、ｐガードリング領域１４を６本、導電性リ
ング２０を２０本設けた。各部の寸法および不純物濃度
等は次のような値をとる。ｎ+ カソード層１１の比抵抗
は０．００４Ω・cm、厚さ２５０μm 、ｎドリフト層１
２の比抵抗は３０Ω・cm、厚さ５０μm 、ｐカソード領
域の表面不純物濃度３×１０18ｃｍ-3、深さ６μm 、ｐ
ガードリング領域１４の表面不純物濃度３×１０18ｃｍ
-3、深さ６μm 、幅約２０μm 、間隔１０〜２０μm で
ある。導電性リング２０の幅は２μm 、間隔２μm であ
る。
【００２４】ｎドリフト層１２は、例えばｎ+ カソード
層１１をサブストレートとしてエピタキシャル成長によ
り形成される。ｐアノード領域１３、ｐガードリング領
域１４はほう素のイオン注入および熱処理により形成さ
れる。条件はドーズ量１．０×１０14cm-2であり、拡散
温度、時間はそれぞれ１１５０℃、５時間である。絶縁
膜７上に設けた導電性リング２０としては、アノード電
極１５と同じＡｌ−Ｓｉ合金を用いることができる。
層１１をサブストレートとしてエピタキシャル成長によ
り形成される。ｐアノード領域１３、ｐガードリング領
域１４はほう素のイオン注入および熱処理により形成さ
れる。条件はドーズ量１．０×１０14cm-2であり、拡散
温度、時間はそれぞれ１１５０℃、５時間である。絶縁
膜７上に設けた導電性リング２０としては、アノード電
極１５と同じＡｌ−Ｓｉ合金を用いることができる。
【００２５】表１に本発明実施例１のダイオードと、比
較例として従来型の周辺耐圧構造をもつダイオードとの
耐圧測定結果を示す。
較例として従来型の周辺耐圧構造をもつダイオードとの
耐圧測定結果を示す。
【００２６】
【表１】 比較例１は図１０に示したガードリングのみを用いたダ
イオード、比較例２は、図１１に示したガードリングと
抵抗膜を用いたダイオードである。なお、これらの素子
の周辺耐圧構造部は、全て３００μm で統一し、最表面
に保護膜としてポリイミド膜を形成してある。またター
ンオフ時間高速化のためのライフタイムコントロールを
おこなっている。
イオード、比較例２は、図１１に示したガードリングと
抵抗膜を用いたダイオードである。なお、これらの素子
の周辺耐圧構造部は、全て３００μm で統一し、最表面
に保護膜としてポリイミド膜を形成してある。またター
ンオフ時間高速化のためのライフタイムコントロールを
おこなっている。
【００２７】表１の結果からわかるように、本発明素子
は従来素子と同等以上の耐圧７３０V を確保できてい
る。
は従来素子と同等以上の耐圧７３０V を確保できてい
る。
【００２８】先に述べたように最外周のガードリング領
域の外側で局部的に電界が集中しやすいが、実施例１の
ような耐圧構造とすることにより、電界集中が緩和され
たものである。
域の外側で局部的に電界が集中しやすいが、実施例１の
ような耐圧構造とすることにより、電界集中が緩和され
たものである。
【００２９】すなわち、導電性リングが、互いに絶縁さ
れており、また、隣接する導電性リングの電位の影響を
受けるような間隔で設けられているため、表面での電界
分布が均一化され、半導体内部の電界集中を緩和するこ
とができる。しかも、互いに絶縁されているので、図１
１のように抵抗膜を形成する必要が無く、しかももれ電
流が流れない。
れており、また、隣接する導電性リングの電位の影響を
受けるような間隔で設けられているため、表面での電界
分布が均一化され、半導体内部の電界集中を緩和するこ
とができる。しかも、互いに絶縁されているので、図１
１のように抵抗膜を形成する必要が無く、しかももれ電
流が流れない。
【００３０】また、導電性リング２０は、アノード電極
１５、周辺電極１８と同一の工程で作製することができ
る。
１５、周辺電極１８と同一の工程で作製することができ
る。
【００３１】図２は、本発明実施例１と、比較例１、２
のダイオードとの高温印加試験の結果の特性図である。
横軸は時間、縦軸は μA に於ける耐圧である。高温印
加試験は、素子の信頼性評価の上で必要不可欠な評価項
目であり、印加電圧６００V、温度１５０℃でおこなっ
た。
のダイオードとの高温印加試験の結果の特性図である。
横軸は時間、縦軸は μA に於ける耐圧である。高温印
加試験は、素子の信頼性評価の上で必要不可欠な評価項
目であり、印加電圧６００V、温度１５０℃でおこなっ
た。
【００３２】実施例１のダイオードとガードリングと抵
抗膜とを用いたダイオード（比較例２）とは、５００時
間経過後も耐圧劣化は観測されなかった。ガードリング
のみのもの（比較例１）は、１００時間経過後に耐圧の
劣化が観察された。このことから、本発明素子は高温印
加試験に十分耐えることがわかる。
抗膜とを用いたダイオード（比較例２）とは、５００時
間経過後も耐圧劣化は観測されなかった。ガードリング
のみのもの（比較例１）は、１００時間経過後に耐圧の
劣化が観察された。このことから、本発明素子は高温印
加試験に十分耐えることがわかる。
【００３３】図３は、本発明実施例１と、比較例１、２
のダイオードとの高温高湿印加試験の結果の特性図であ
る。横軸は時間、縦軸は μA に於ける耐圧である。高
温高湿印加試験は、素子の信頼性評価の上で必要不可欠
な評価項目であり、印加電圧４８０V 、温度８０℃、湿
度８５% でおこなった。
のダイオードとの高温高湿印加試験の結果の特性図であ
る。横軸は時間、縦軸は μA に於ける耐圧である。高
温高湿印加試験は、素子の信頼性評価の上で必要不可欠
な評価項目であり、印加電圧４８０V 、温度８０℃、湿
度８５% でおこなった。
【００３４】本発明実施例素子のみが、３０００時間以
上経過しても耐圧劣化は観測されなかった。このように
本発明は、高温条件だけでなく、高温高湿条件において
も従来の耐圧構造に比べて高信頼性を実現できることが
わかる。
上経過しても耐圧劣化は観測されなかった。このように
本発明は、高温条件だけでなく、高温高湿条件において
も従来の耐圧構造に比べて高信頼性を実現できることが
わかる。
【００３５】上記実施例においては、ｐベース領域１３
とｐガードリング領域１４とを同じプロセスで形成した
が、場合によっては異なる不純物濃度、或いは拡散深さ
の領域として形成してもよい。
とｐガードリング領域１４とを同じプロセスで形成した
が、場合によっては異なる不純物濃度、或いは拡散深さ
の領域として形成してもよい。
【００３６】なお、本実施例の素子はダイオードとした
が、ＭＯＳＦＥＴの周辺耐圧構造が、ダイオードのそれ
と全く同一な構造になることから、本発明はＭＯＳＦＥ
Ｔにも適用できることは明らかである。
が、ＭＯＳＦＥＴの周辺耐圧構造が、ダイオードのそれ
と全く同一な構造になることから、本発明はＭＯＳＦＥ
Ｔにも適用できることは明らかである。
【００３７】［実施例２］図４は、本発明の実施例２の
ＩＧＢＴの周縁部の部分断面図であり、図の左側がダイ
オードチップの端である。
ＩＧＢＴの周縁部の部分断面図であり、図の左側がダイ
オードチップの端である。
【００３８】図４においても右側部分が電流が流れる活
性部であり、２１ａは低比抵抗のｐコレクタ層、２１ｂ
はｎ+ バッファ層、２２は高比抵抗のｎドリフト層であ
る。ｎドリフト層２２の表面層には、ｐベース領域２３
が形成されている。そしてそのｐベース領域２３内に図
示されないｎ+ エミッタ領域が形成され、ｐベース領域
２３とｎ+ エミッタ領域との表面に共通に接触するエミ
ッタ電極２５が、またｐコレクタ層２１の裏面にはコレ
クタ電極２６がそれぞれ設けられている。
性部であり、２１ａは低比抵抗のｐコレクタ層、２１ｂ
はｎ+ バッファ層、２２は高比抵抗のｎドリフト層であ
る。ｎドリフト層２２の表面層には、ｐベース領域２３
が形成されている。そしてそのｐベース領域２３内に図
示されないｎ+ エミッタ領域が形成され、ｐベース領域
２３とｎ+ エミッタ領域との表面に共通に接触するエミ
ッタ電極２５が、またｐコレクタ層２１の裏面にはコレ
クタ電極２６がそれぞれ設けられている。
【００３９】耐圧構造部では、ｎドリフト層２２の表面
層にｐガードリング領域２４が形成され、フィールド酸
化膜２７が覆っている。２８は、コレクタ電極２６と同
電位の周辺電極である。
層にｐガードリング領域２４が形成され、フィールド酸
化膜２７が覆っている。２８は、コレクタ電極２６と同
電位の周辺電極である。
【００４０】この実施例でも、最外周のｐガードリング
領域２４ａの外側のフィールド酸化膜２７上に複数の細
い導電性リング３０が設けられている。
領域２４ａの外側のフィールド酸化膜２７上に複数の細
い導電性リング３０が設けられている。
【００４１】例えば、６００ＶクラスのＩＧＢＴの場
合、ｐガードリング領域２４を６本、導電性リング３０
を２０本設けた。各部の寸法および不純物濃度等は次の
ような値をとる。ｐコレクタ層２１ａの比抵抗は０．０
０２Ω・cm、厚さ２５０μm 、ｎ+ バッファ層２１ｂの
比抵抗は０．１５Ω・cm、厚さ１５μm 、ｎドリフト層
２２の比抵抗は４５Ω・cm、厚さ６０μm 、ｐベース領
域２３の表面不純物濃度３×１０18ｃｍ-3、深さ６μm
、ｐガードリング領域２４の表面不純物濃度３×１０
18ｃｍ-3、深さ６μm 、幅約２０μm 、間隔１０〜２０
μm である。導電性リング３０の幅は２μm 、間隔２μ
m である。
合、ｐガードリング領域２４を６本、導電性リング３０
を２０本設けた。各部の寸法および不純物濃度等は次の
ような値をとる。ｐコレクタ層２１ａの比抵抗は０．０
０２Ω・cm、厚さ２５０μm 、ｎ+ バッファ層２１ｂの
比抵抗は０．１５Ω・cm、厚さ１５μm 、ｎドリフト層
２２の比抵抗は４５Ω・cm、厚さ６０μm 、ｐベース領
域２３の表面不純物濃度３×１０18ｃｍ-3、深さ６μm
、ｐガードリング領域２４の表面不純物濃度３×１０
18ｃｍ-3、深さ６μm 、幅約２０μm 、間隔１０〜２０
μm である。導電性リング３０の幅は２μm 、間隔２μ
m である。
【００４２】ｎドリフト層２２、ｎ+ バッファ層２１ｂ
は、例えばｐコレクタ層２１ａをサブストレートとして
エピタキシャル成長により形成される。ｐベース領域２
３、ｐガードリング領域２４はほう素のイオン注入およ
び熱処理により形成される。条件はドーズ量１．０×１
０14cm-2であり、拡散温度、時間はそれぞれ１１５０
℃、５時間である。フィールト酸化膜２７上に設けた導
電性リング３０としては、エミッタ電極２５と同じＡｌ
−Ｓｉ合金を用いることができる。
は、例えばｐコレクタ層２１ａをサブストレートとして
エピタキシャル成長により形成される。ｐベース領域２
３、ｐガードリング領域２４はほう素のイオン注入およ
び熱処理により形成される。条件はドーズ量１．０×１
０14cm-2であり、拡散温度、時間はそれぞれ１１５０
℃、５時間である。フィールト酸化膜２７上に設けた導
電性リング３０としては、エミッタ電極２５と同じＡｌ
−Ｓｉ合金を用いることができる。
【００４３】また本実施例の素子においても、最表面に
保護膜としてポリイミド膜を形成してある。またターン
オフ時間高速化のためのライフタイムコントロールをお
こなっている。
保護膜としてポリイミド膜を形成してある。またターン
オフ時間高速化のためのライフタイムコントロールをお
こなっている。
【００４４】図５、６は、実施例２のＩＧＢＴ、および
ガードリングのみを用いたＩＧＢＴである比較例３、ガ
ードリングと抵抗膜を用いたＩＧＢＴである比較例４の
高温印加試験、および高温高湿印加試験の結果の特性図
である。これらの素子の周辺耐圧構造部は、全て３００
μm で統一した。
ガードリングのみを用いたＩＧＢＴである比較例３、ガ
ードリングと抵抗膜を用いたＩＧＢＴである比較例４の
高温印加試験、および高温高湿印加試験の結果の特性図
である。これらの素子の周辺耐圧構造部は、全て３００
μm で統一した。
【００４５】本実施例２のＩＧＢＴは、従来構造に対し
て素子耐圧を劣化させることなく、信頼性の向上が図れ
ていることがわかる。
て素子耐圧を劣化させることなく、信頼性の向上が図れ
ていることがわかる。
【００４６】［実施例３］図７は、本発明の実施例３の
プレーナダイオードの周縁部の部分断面図であり、図の
左側がダイオードチップの端である。
プレーナダイオードの周縁部の部分断面図であり、図の
左側がダイオードチップの端である。
【００４７】図７の電流が流れる活性部は図１の実施例
１と同じ構成とする。耐圧構造部では、ｎドリフト層３
２の表面層にｐガードリング領域が形成されておらず、
フィールド酸化膜３７が覆っている。そして、そのフィ
ールド酸化膜３７上に複数の細い導電性リング４０が設
けられている。３８は、カソード電極３６と同電位の周
辺電極である。
１と同じ構成とする。耐圧構造部では、ｎドリフト層３
２の表面層にｐガードリング領域が形成されておらず、
フィールド酸化膜３７が覆っている。そして、そのフィ
ールド酸化膜３７上に複数の細い導電性リング４０が設
けられている。３８は、カソード電極３６と同電位の周
辺電極である。
【００４８】６００V 耐圧のダイオードの場合、幅は２
μm 、間隔２μm の導電性リング４０を７０本設けた。
各部の寸法および不純物濃度等は実施例１と同様であ
る。
μm 、間隔２μm の導電性リング４０を７０本設けた。
各部の寸法および不純物濃度等は実施例１と同様であ
る。
【００４９】図８、９は、本実施例３と先に挙げた比較
例１、２のダイオードとの高温印加試験および高温高湿
印加試験の結果の特性図である。この結果から、本実施
例３のダイオードは、実施例１とほぼ同じ特性を示し、
十分良好な信頼性を有していることがわかる。これは、
互いに近接して配置された多数の導電性リング４０によ
って、電界がほぼ均等化されたことによると考えられ
る。
例１、２のダイオードとの高温印加試験および高温高湿
印加試験の結果の特性図である。この結果から、本実施
例３のダイオードは、実施例１とほぼ同じ特性を示し、
十分良好な信頼性を有していることがわかる。これは、
互いに近接して配置された多数の導電性リング４０によ
って、電界がほぼ均等化されたことによると考えられ
る。
【００５０】特開平１−２６６７５８号公報に、類似の
耐圧構造が開示されている。その発明では、ｎ型半導体
基板の表面層に形成されたｐソース領域に接触して設け
られたソース電極と、ドレイン電極とほぼ同電位のドレ
インリングとの間のフィールド酸化膜上に、複数の同心
状の導電性リングを設けている。しかし、その上に更に
ソース電極とドレインリングとを接続する高抵抗薄膜が
形成されており、その高抵抗薄膜によって電界の均等化
がなされているものである。
耐圧構造が開示されている。その発明では、ｎ型半導体
基板の表面層に形成されたｐソース領域に接触して設け
られたソース電極と、ドレイン電極とほぼ同電位のドレ
インリングとの間のフィールド酸化膜上に、複数の同心
状の導電性リングを設けている。しかし、その上に更に
ソース電極とドレインリングとを接続する高抵抗薄膜が
形成されており、その高抵抗薄膜によって電界の均等化
がなされているものである。
【００５１】本発明においては、互いに絶縁された各導
電性リングを、近接して配置することにより電界の均等
化がなされている点で異なっている。さらに、高抵抗薄
膜が形成されていないため、高抵抗薄膜形成の工程が不
要なだけでなく、漏れ電流を低減できる効果もある。
電性リングを、近接して配置することにより電界の均等
化がなされている点で異なっている。さらに、高抵抗薄
膜が形成されていないため、高抵抗薄膜形成の工程が不
要なだけでなく、漏れ電流を低減できる効果もある。
【００５２】なお、以上の実施例はダイオード、ＩＧＢ
Ｔとしたが、それらだけでなく、ＭＯＳＦＥＴ、ショッ
トキーバリアダイオード、バイポーラトランジスタでも
同様の効果が得られる。
Ｔとしたが、それらだけでなく、ＭＯＳＦＥＴ、ショッ
トキーバリアダイオード、バイポーラトランジスタでも
同様の効果が得られる。
【００５３】
【発明の効果】以上説明したように本発明は、高抵抗の
第一導電型半導体層の表面層に形成された第二導電型ベ
ース領域と、前記第二導電型ベース層に接触して設けら
れた第一主電極と、その第一主電極から耐圧構造部を隔
てて設けられた第二電極とを有するプレーナ型半導体装
置において、第一電極と第二電極との間の第一導電型半
導体層上の酸化膜上に、複数個の同心状の導電性リング
を導電性リングを、隣接する導電性リングの電位の影響
を受けるような間隔で配置することにより、耐圧特性を
劣化させることなく、良好な長期信頼性を実現できるよ
うになった。
第一導電型半導体層の表面層に形成された第二導電型ベ
ース領域と、前記第二導電型ベース層に接触して設けら
れた第一主電極と、その第一主電極から耐圧構造部を隔
てて設けられた第二電極とを有するプレーナ型半導体装
置において、第一電極と第二電極との間の第一導電型半
導体層上の酸化膜上に、複数個の同心状の導電性リング
を導電性リングを、隣接する導電性リングの電位の影響
を受けるような間隔で配置することにより、耐圧特性を
劣化させることなく、良好な長期信頼性を実現できるよ
うになった。
【００５４】特に、ガードリング構造のものでは、最外
周のガードリング領域と第二電極との間に、所定の相互
間隔をもつ複数個の同心状の導電性リングを設けると良
い。
周のガードリング領域と第二電極との間に、所定の相互
間隔をもつ複数個の同心状の導電性リングを設けると良
い。
【図１】本発明実施例１のダイオードの部分断面図
【図２】実施例１のダイオードおよび比較例の高温印加
特性図
特性図
【図３】実施例１のダイオードおよび比較例の高温高湿
印加特性図
印加特性図
【図４】本発明実施例２のＩＧＢＴの部分断面図
【図５】実施例２のＩＧＢＴおよび比較例の高温印加特
性図
性図
【図６】実施例２のＩＧＢＴおよび比較例の高温高湿印
加特性図
加特性図
【図７】本発明実施例３のダイオードの部分断面図
【図８】実施例３のダイオードおよび比較例の高温印加
特性図
特性図
【図９】実施例３のダイオードおよび比較例の高温高湿
印加特性図
印加特性図
【図１０】従来構造のダイオードの部分断面図（ガード
リング）
リング）
【図１１】従来構造のダイオードの部分断面図（ガード
リング＋抵抗膜）
リング＋抵抗膜）
１、１１ ｎ+ カソード層 ２、１２、２２、３２ ｎドリフト層 ３、１３、３３ ｐアノード領域 ４、１４、２４ ｐガードリング領域 ５、１５、３５ アノード電極 ６、１６、３６ カソード電極 ７、１７、２７、３７ フィールド酸化膜 ８、１８、２８、３８ 周辺電極 ９、１９、２９ 抵抗膜 ２０、３０、４０ 導電性リング ２１ａ ｐコレクタ層 ２１ｂ ｎ+ バッファ層 ２３ ｐベース領域 ２５ エミッタ電極 ２６ コレクタ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 29/50 Ｕ 29/78 29/72 ６５２ 29/78 ３０１Ｗ ６５５ ３０１Ｊ 29/861 29/91 Ｄ Ｆターム(参考） 4M104 FF10 FF35 GG02 GG03 GG06 GG09 GG18 HH18 5F003 AP00 AP04 AP08 BA06 BA11 BA93 BB02 BB08 BB90 BC08 BE90 BH01 BH10 BH18 BH93 BZ01 BZ05 5F040 DA00 EB14 EK07 EM06
Claims (4)
- 【請求項１】高抵抗の第一導電型半導体層の表面層に形
成された第二導電型ベース領域と、前記第二導電型ベー
ス層に接触して設けられた第一主電極と、その第一主電
極から耐圧構造部を隔てて設けられた第二電極とを有す
るプレーナ半導体装置において、第一電極と第二電極と
の間の第一導電型半導体層上の酸化膜上に、所定の相互
間隔をもつ複数個の同心状の導電性リングを設けること
を特徴とするプレーナ型半導体装置。 - 【請求項２】耐圧構造部には、第二導電型ベース領域の
周囲の第一導電型半導体層の表面層に形成された第二導
電型ガードリング領域があり、最外周の第二導電型ガー
ドリング領域と第二電極との間の第一導電型半導体層上
の酸化膜上に、所定の相互間隔をもつ複数個の同心状の
導電性リングを設けることを特徴とする請求項１に記載
のプレーナ型半導体装置。 - 【請求項３】導電性リングが、互いに絶縁されており、
また、隣接する導電性リングの電位の影響を受けるよう
な間隔で設けられていることを特徴とする請求項１また
は２に記載のプレーナ型半導体装置。 - 【請求項４】導電性リングが、少なくとも第一、第二電
極の一方と同じ材料からなり、ほぼ同じ厚さをもつこと
を特徴とする請求項３に記載のプレーナ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28642499A JP2001111034A (ja) | 1999-10-07 | 1999-10-07 | プレーナ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28642499A JP2001111034A (ja) | 1999-10-07 | 1999-10-07 | プレーナ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001111034A true JP2001111034A (ja) | 2001-04-20 |
Family
ID=17704219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28642499A Pending JP2001111034A (ja) | 1999-10-07 | 1999-10-07 | プレーナ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001111034A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086815A (ja) * | 2001-09-12 | 2003-03-20 | Fuji Electric Co Ltd | 半導体装置 |
| JP2004319860A (ja) * | 2003-04-18 | 2004-11-11 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP2005203548A (ja) * | 2004-01-15 | 2005-07-28 | Honda Motor Co Ltd | 半導体装置のモジュール構造 |
| EP1561242A2 (en) * | 2002-11-06 | 2005-08-10 | International Rectifier Corporation | Chip-scale schottky device |
| JP2006156936A (ja) * | 2004-10-25 | 2006-06-15 | Matsushita Electric Ind Co Ltd | 定電圧ダイオードおよびその製造方法 |
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| WO2013105350A1 (ja) * | 2012-01-12 | 2013-07-18 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
-
1999
- 1999-10-07 JP JP28642499A patent/JP2001111034A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPWO2013105350A1 (ja) * | 2012-01-12 | 2015-05-11 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| US9385188B2 (en) | 2012-01-12 | 2016-07-05 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device with termination region having floating electrodes in an insulating layer |
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