JP6686398B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、ゲート電極とゲート配線層とをポリシリコンを介して電気的に接続していた。また、ダミーゲート電極と第１フロート配線ともまた、ポリシリコンを介して電気的に接続していた（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１０−５０２１１号公報
しかしながら、電極と配線との間にポリシリコンを設けると、ポリシリコンを設けた箇所に段差が派生する。当該ポリシリコンの段差によりＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）領域の加工精度悪くなる。これにより、ＩＧＢＴの特性バラつきが大きくなるという問題がある。
本発明の第１の態様における半導体装置は、半導体基板と、ゲート配線層と、ゲート構造とを備えてよい。ゲート配線層は、半導体基板のおもて面側に設けられてよい。ゲート構造は、半導体基板のおもて面に設けられてよい。ゲート構造は、ゲート電極を有してよい。ゲート配線層は、外周部と、延伸部とを有してよい。外周部は、半導体基板の外周に沿って設けられてよい。外周部は、金属配線層であってよい。延伸部は、外周部から半導体基板の中央部に向かって延伸して設けられてよい。延伸部は、ゲート電極と電気的に接続する金属配線層であってよい。
半導体装置は、複数の素子領域と、ゲートトレンチ部とをさらに備えてよい。複数の素子領域は、ゲート構造を各々有してよい。ゲートトレンチ部は、一の素子領域から他の素子領域へ延伸してよい。ゲート配線層の延伸部は、２つの素子領域の間において外周部から中央部に向かう第１方向に延伸してよい。ゲートトレンチ部は、第１方向に直交する第２方向において延伸してよい。ゲート電極は、ゲートトレンチ部に埋め込まれてよい。ゲート配線層は、素子領域の間のゲートトレンチ部上においてゲート電極に電気的に接続してよい。
半導体装置は、第２方向に延伸するダミートレンチ部をさらに備えてよい。ダミートレンチ部は、素子領域の第２方向の端部まで少なくとも延伸してよい。
ダミートレンチ部は、２つの素子領域の間において第１方向に延伸するゲート配線層の下において、ゲート配線層を横切ってよい。
長手方向が第２方向と平行であるＵ字状に設けられるゲートトレンチ部は、Ｕ字状の短手方向がゲート配線層の下方において第１方向に延伸してよい。ゲート配線層は、短手方向のゲートトレンチ部におけるゲート電極に直接接続してよい。
ゲートトレンチ部は、ゲート配線層の延伸部の下方において第１方向にも延伸してよい。ゲート配線層は、第１方向に延伸するゲートトレンチ部のゲート電極に直接接続してよい。ゲートトレンチ部は、第１方向に延伸する部分と第２方向に延伸する部分とが交差して格子状に設けられてよい。
半導体装置は、半導体基板とゲート配線層との間に設けられる層間絶縁膜をさらに備えてよい。ゲートトレンチ部およびダミートレンチ部以外の領域において、半導体基板と層間絶縁膜とは直接接続し、層間絶縁膜はゲート配線層と直接接続してよい。
ゲート配線層の延伸部は、外周部における一辺から、一辺に対向する他の一辺まで延伸して設けられてよい。
半導体装置は、ゲート構造上にエミッタ電極をさらに有してよい。
エミッタ電極はゲート配線層から離間して複数に分割されていてよい。
半導体装置は、保護膜と金属層とをさらに備えてよい。保護膜は、ゲート配線層上に設けられてよい。金属層は、保護膜によりゲート配線層から電気的に分離され、かつ、複数のエミッタ電極上において複数のエミッタ電極に電気的に接続されてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の上面を示す概略図である。 第１実施形態における領域Ａの拡大図である。 図２におけるＩＩＩ‐ＩＩＩ'断面を示す図である。 図２におけるＩＶ‐ＩＶ'断面を示す図である。 図２におけるＶ‐Ｖ'断面を示す図である。 第２実施形態における図２のＶ‐Ｖ'断面を示す図である。 第３実施形態における領域Ａの拡大図である。 第４実施形態における領域Ａの拡大図である。 第５実施形態における領域Ａの拡大図である。 第６実施形態における領域Ａの拡大図である。 ポリシリコン配線を用いた比較例を示す図である。 オン電圧（Ｖｏｎ）とオフ損失（Ｅｏｆｆ）との関係を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、半導体装置１００の上面を示す概略図である。本例の半導体装置１００は、半導体基板１０を備える。半導体基板１０は、Ｘ方向端部および及びＹ方向端部に外周１６を有する。また、半導体基板１０は、＋Ｚ方向におもて面を有し、−Ｚ方向に裏面を有する。本例において、Ｘ方向とＹ方向とは互いに垂直な方向であり、Ｚ方向はＸ‐Ｙ平面に垂直な方向である。Ｘ方向、Ｙ方向およびＺ方向は、いわゆる右手系を成す。
半導体基板１０は、活性領域１１０、パッド領域１２０および周辺領域１３０を有する。活性領域１１０は、複数の素子領域としてのＩＧＢＴ領域１１２と、複数のＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）領域１１４とを有する。本例では、複数のＩＧＢＴ領域１１２がＹ方向に並んで設けられる。また、複数のＦＷＤ領域１１４がＹ方向に並んで設けられる。さらに、ＩＧＢＴ領域１１２とＦＷＤ領域１１４とがＸ方向において交互に設けられる。
半導体基板１０の中央部１８は、複数のＩＧＢＴ領域１１２と温度検知ダイオード１１５とを有する。本例の中央部１８を、図１において点線の四角枠で示す。本例において中央部１８におけるいくつかのＩＧＢＴ領域１１２は、中央部１８以外のＩＧＢＴ領域１１２よりも領域の面積が小さい。本例において、中央部１８における２つのＩＧＢＴ領域１１２は、温度検知ダイオード１１５をＸ方向において挟むように設けられる。
本例の半導体基板１０のおもて面側には、ゲート配線層３０が設けられる。図１において、太点線によりゲート配線層３０を示す。ゲート配線層３０は、外周部３２と、延伸部３６とを有する。外周部３２は半導体基板１０の外周１６に沿って設けられる。本例の外周部３２は、外周１６のうちＹ方向と平行な一辺１７‐１に対して平行な外周部３２‐１と、同じくＹ方向に平行な他の一辺１７‐２に対して平行な外周部３２‐２とを含む。他の一辺１７‐２は、Ｘ方向において一辺１７‐１に対して対向する。したがって、外周部３２における一辺（外周部３２‐１）は、他の一辺（外周部３２‐２）に対向する。
延伸部３６は、外周部３２から中央部１８に向かって延伸して設けられる。本例において２つの延伸部３６は、Ｙ方向に配置された２つのＩＧＢＴ領域の間および２つのＦＷＤ領域の間を延伸する。また、他の１つの延伸部３６は、活性領域１１０の−Ｙ方向端部に沿って延伸する。さらに、他の１つの延伸部３６は、活性領域１１０とパッド領域１２０との間を延伸する。本例の延伸部３６は、外周部３２における一辺（外周部３２‐１）から他の一辺（外周部３２‐２）まで延伸して設けられる。
パッド領域１２０は、ゲートパッド１２２、センスＩＧＢＴ１２４、センスエミッタパッド１２６、温度センスダイオードアノードパッド１２８および温度センスダイオードカソードパッド１２９を有する。ゲートパッド１２２には、図中Ｇを付して示す。ゲート配線層３０は、ゲートパッド１２２に電気的に接続する。
センス（ｓｅｎｓｅ）ＩＧＢＴ１２４には、図中ＳＩＧＢＴを付して示す。センスＩＧＢＴ１２４は、ＩＧＢＴ領域１１２に流れる主電流を検出する目的で設けられたＩＧＢＴである。センスＩＧＢＴ１２４に流れるセンス電流を、半導体装置１００外に設けられた制御回路に取り込むことにより、ＩＧＢＴ領域１１２に流れる主電流を検出することができる。なお、センス電流は主電流に比べて十分に小さい電流値を有する。センスエミッタパッド１２６には、図中ＳＥを付して示す。センスエミッタパッド１２６は、センスＩＧＢＴ１２４のエミッタと同電位の電極パッドである。センス電流は、センスエミッタパッド１２６を通じて上述の制御回路に取り込まれてよい。
温度センスダイオードアノードパッド１２８には、図中ＴＡを付して示す。また、温度センスダイオードカソードパッド１２９には、図中ＴＫを付して示す。温度検知ダイオード１１５に一定電流を流したときの電圧特性をモニタリングすることにより、温度検知ダイオード１１５の温度を特定することができる。温度センスダイオードアノードパッド１２８および温度センスダイオードカソードパッド１２９は、それぞれ温度検知ダイオード１１５のアノードパッドおよびカソードパッドである。温度センスダイオードアノードパッド１２８および温度センスダイオードカソードパッド１２９は、それぞれ温度検知ダイオード１１５のアノード電位およびカソード電位を有する。
周辺領域１３０は、活性領域１１０およびパッド領域１２０を囲んで設けられる。図中、周辺領域１３０にはドットを付して示す。周辺領域１３０は、半導体基板１０のおもて面側の電界集中を緩和する機能を有する。周辺領域１３０は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
図２は、第１実施形態における領域Ａの拡大図である。図２では、２つのＩＧＢＴ領域１１２とゲート配線層３０とを主に示す。図２において、ゲート配線層３０およびＩＧＢＴ領域１１２の外形を太い点線により示す。ゲート配線層３０の延伸部３６は、２つのＩＧＢＴ領域１１２の間において第１方向に延伸する。本例の第１方向は、ゲート配線層３０の外周部３２から半導体基板１０の中央部１８に向かう方向である。第１方向はＸ方向と平行な方向でもある。第１方向は、Ｙ方向に隣接する２つのＩＧＢＴ領域１１２の隙間に平行な方向でもある。
本例のＩＧＢＴ領域１１２は、エミッタ電極３８が設けられる領域によりＸ‐Ｙ平面の外形が規定される。なお、エミッタ電極３８はゲート配線層３０から離間して複数に分割されている。ただし、ＩＧＢＴ領域１１２は、ｐ＋型のウェル領域４５によりＸ‐Ｙ平面の外形が規定されてもよい。なお、ｐ＋型のウェル領域４５は、点線矢印にてその存在領域を示す。
ＩＧＢＴ領域１１２は、ゲートトレンチ部５２とダミートレンチ部６２とを備える。ゲートトレンチ部５２およびダミートレンチ部６２は、ともにＹ方向に延伸し、かつ、Ｘ方向において交互に設けられる。ゲートトレンチ部５２およびダミートレンチ部６２は、一の素子領域としてのＩＧＢＴ領域１１２‐１から他の素子領域としてのＩＧＢＴ領域１１２‐２へ延伸する。すなわち、ゲートトレンチ部５２およびダミートレンチ部６２は、第２方向において延伸する。本例のゲートトレンチ部５２およびダミートレンチ部６２は、ゲート配線層３０の下において、ゲート配線層３０を横切るように設けられる。
本例の第２方向は、第１方向に直交する。第２方向は、Ｙ方向と平行な方向でもある。第２方向は、ＩＧＢＴ領域１１２と、ＩＧＢＴ領域１１２に対してＸ方向に隣接するＦＷＤ領域１１４との隙間に平行な方向と表延することもできる。なお、図示しないが、ＦＷＤ領域１１４の領域は、ゲートトレンチ部５２を含まず、ダミートレンチ部６２だけがＸ方向に設けられた範囲で規定してよい。なお、ＦＷＤ領域１１４の領域のＹ方向端部は、ＩＧＢＴ領域１１２と同様に、ｐ＋型のウェル領域４５またはエミッタ電極３８が設けられた範囲で規定してよい。
ゲートトレンチ部５２およびダミートレンチ部６２は、半導体基板１０に設けられた溝部である。ゲートトレンチ部５２は、ゲート配線層３０と電気的に接続するゲート電極を有する。ゲート配線層３０は、ＩＧＢＴ領域１１２‐１とＩＧＢＴ領域１１２‐２との間のゲートトレンチ部５２上においてゲート電極に電気的に接続する。本例においては、ゲートトレンチ部５２のゲート電極とゲート配線層３０の延伸部３６とがゲートコンタクト部７２において電気的に接続する。なお、ゲート電極は、図３においてさらに説明する。
また、他の一辺１７‐２に最も近いゲートトレンチ部５２のゲート電極とゲート配線層３０の外周部３２‐２とがゲートコンタクト部７２において電気的に接続する。ゲートコンタクト部７２は、層間絶縁膜の開口部である。なお、層間絶縁膜は、ゲート電極とゲート配線層３０との間に設けられる絶縁膜である。
ゲート配線層３０の外周部３２および延伸部３６は、金属配線層である。本例のゲート配線層３０は、アルミニウム（Ａｌ）を含む配線層である。他の例において、ゲート配線層３０は、アルミニウムに加えて、モリブデン（Ｍｏ）、チタン（Ｔｉ）およびタングステン（Ｗ）等のいわゆるバリアメタル層を有してもよい。本例において、延伸部３６のＹ方向の幅は２０μｍである。
本例では、金属からなるゲート配線層３０とゲート電極とを、ポリシリコンを介さずに電気的に接続する。これにより、ポリシリコンの段差によりＩＧＢＴ領域１１２の加工精度悪くなる問題を解消することができる。それゆえ、ＩＧＢＴの特性バラつきを低減することができる。
ダミートレンチ部６２は、エミッタ電極３８と電気的に接続するトレンチ電極を有する。本例においては、エミッタコンタクト部７４において、ダミートレンチ部６２のトレンチ電極とエミッタ電極３８とが電気的に接続する。層間絶縁膜は、トレンチ電極とエミッタ電極３８との間に設けられる。エミッタコンタクト部７４は、層間絶縁膜の開口部である。層間絶縁膜は、ゲート電極とゲート配線層３０との間に設けられる層間絶縁膜と同一物である。
ＩＧＢＴ領域１１２は、エミッタ領域４２、コンタクト領域４３およびベース領域４４を有する。エミッタ領域４２はｎ＋型の不純物領域である。コンタクト領域４３はｐ＋型の不純物領域である。エミッタ領域４２およびコンタクト領域４３は、ゲートトレンチ部５２を挟むように設けられる。エミッタ領域４２およびコンタクト領域４３は、エミッタコンタクト部７４を介してエミッタ電極３８と電気的に接続する。ベース領域４４は、ｐ−型の不純物を有する領域である。
本例において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
図３は、図２におけるＩＩＩ‐ＩＩＩ'断面を示す図である。図３は、ＩＧＢＴ領域１１２のＹ方向端部においてＸ方向に隣接する３つのエミッタコンタクト部７４を通る断面図である。図３に示すように、半導体装置１００は、おもて面１２上にエミッタ電極３８を有し、裏面１４下にコレクタ電極３９を有する。なお、ゲート端子を円中のＧで、エミッタ端子を円中のＥで、コレクタ端子を円中のＣで模式的にそれぞれ示す。ゲート端子はゲートパッド１２２に接続する端子であり、エミッタ端子はエミッタ電極３８に接続する端子である。コレクタ端子は、裏面１４のコレクタ電極３９に接続する端子である。
半導体基板１０は裏面１４からおもて面１２にかけて、ｐ＋型のコレクタ領域４９、ｎ＋型のバッファ領域４８、ｎ−型のドリフト領域４６、ｐ−型のベース領域４４およびｎ＋型のエミッタ領域４２を有する。
半導体装置１００は、おもて面１２上の層間絶縁膜８０と、層間絶縁膜８０上のエミッタ電極３８とをさらに有する。層間絶縁膜８０は、半導体基板１０のおもて面１２とエミッタ電極３８との間に設けられる。層間絶縁膜８０に設けられた開口であるエミッタコンタクト部７４を介して、エミッタ電極３８とダミートレンチ部６２のトレンチ電極６３とが直接接する。
各ＩＧＢＴ領域１１２は、半導体基板１０のおもて面１２にゲート構造５０を有する。ゲート構造５０上には層間絶縁膜８０を介してエミッタ電極が位置する。本例のゲート構造５０は、ベース領域４４、エミッタ領域４２およびゲートトレンチ部５２を含む。ゲートトレンチ部５２はゲート電極５３とゲート絶縁膜５４とを有する。ゲート絶縁膜５４は、ゲートトレンチ部５２の側壁および底部に接して形成された絶縁膜である。ゲート電極５３は、ゲート絶縁膜５４に接してゲートトレンチ部５２に埋め込まれた電極である。本例のゲート電極５３は、ポリシリコンで形成される。ゲート電極５３はゲート配線層３０に電気的に接続するが、層間絶縁膜８０によりエミッタ電極３８からは電気的に絶縁される。
エミッタ電極３８とコレクタ電極３９とに所定の電圧が印加される。例えば、コレクタ電極３９には、エミッタ電極３８の電位よりも高い正バイアスが印加される。ゲート電極５３に所定の電圧が印加されると、ベース領域４４にチャネルが形成される。このとき、ドリフト領域４６に電導度変調が生じて、コレクタ電極３９からエミッタ電極３８に電流が流れる。
ダミートレンチ部６２の構造は、基本的にゲートトレンチ部５２と同じである。ダミートレンチ部６２のトレンチ電極６３およびトレンチ絶縁膜６４は、ゲートトレンチ部５２のゲート電極５３およびゲート絶縁膜５４にそれぞれ対応する。ただし、ダミートレンチ部６２は、トレンチ電極６３がエミッタ電極３８に電気的に接続する点で、ゲートトレンチ部５２と異なる。ダミートレンチ部６２は、ドリフト領域４６へのキャリア注入促進効果（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ効果とも言う）を半導体装置１００に付与する。
図４は、図２におけるＩＶ‐ＩＶ'断面を示す図である。図４は、延伸部３６直下のゲートトレンチ部５２と外周部３２直下のゲートトレンチ部５２とを通りＸ方向に平行に切断した断面図である。図４において、ドリフト領域４６上はｐ＋型のウェル領域４５である。層間絶縁膜８０は、半導体基板１０のおもて面１２とゲート配線層３０との間に設けられる。ゲート電極５３は、層間絶縁膜８０の開口部であるゲートコンタクト部７２を介してゲート配線層３０と直接接する。なお、ダミートレンチ部６２のトレンチ電極６３とゲート配線層３０とは、層間絶縁膜８０により電気的に絶縁される。
図５は、図２におけるＶ‐Ｖ'断面を示す図である。図５は、２つのＩＧＢＴ領域１１２におけるエミッタコンタクト部７４とゲート配線層３０の延伸部３６とを通りＹ方向に平行に切断した断面図である。エミッタ領域４２およびコンタクト領域４３は、エミッタコンタクト部７４を介してエミッタ電極３８に直接接する。
図５に示すように、ゲートトレンチ部５２およびダミートレンチ部６２以外の領域において、半導体基板１０のおもて面１２と層間絶縁膜８０とは直接接する。さらに、当該領域において、層間絶縁膜８０はゲート配線層３０と直接接する。本例では、ポリシリコンの介在部を有さないので、層間絶縁膜８０が、半導体基板１０のおもて面１２と金属配線層であるゲート配線層３０とに直接接する。
次に、第１実施形態に係る半導体装置１００の製造方法の一例を説明する。ただし、半導体装置１００の製造方法は本例に限定されない。なお、Ｅは１０のべき乗を意味し、例えば１Ｅ＋１６は１×１０１６を意味する。
まず、ドリフト領域４６と同一の導電型（本例ではｎ−型として説明する）の半導体基板１０を準備する。次に、半導体基板１０の表面に所定のパターンのエッチングマスクを設け、ゲートトレンチ部５２およびダミートレンチ部６２の溝部を形成する。
このとき、各溝部を形成するためのマスク開口幅を、同じ幅とする。溝部を形成した後、各溝部の内壁に絶縁膜（ゲート絶縁膜５４およびトレンチ絶縁膜６４）を形成する。本例の絶縁膜は、酸化シリコン膜である。そして、内壁に形成された絶縁膜に接して電極（ゲート電極５３およびトレンチ電極６３）を充填して形成する。本例の電極は、ポリシリコン電極である。
次に、半導体基板１０のおもて面１２側からｐ型不純物を注入して、１１００℃程度の温度で２時間程度の熱処理を行う。これにより、半導体基板１０のおもて面全体に、ｐ＋型のコンタクト領域４３、ｐ−型のベース領域４４およびｐ＋型のウェル領域４５を形成する。ｐ型不純物は、ボロン（Ｂ）であってよい。ｐ＋型のコンタクト領域４３には３Ｅ＋１５ｃｍ−２の不純物濃度で、ｐ−型のベース領域４４には２．５Ｅ＋１３ｃｍ−２の不純物濃度で、ｐ＋型のウェル領域４５には５．５Ｅ＋１８ｃｍ−２の不純物濃度で、それぞれｐ型不純物をドープしてよい。
次に、エミッタ領域４２に対応する部分が開口したエッチングマスクを用いて、半導体基板１０のおもて面１２側からｎ型不純物を選択的に注入する。これにより、ベース領域４４の内部にｎ＋型のエミッタ領域４２を選択的に形成する。ｎ型不純物は、リン（Ｐ）およびヒ素（Ａｓ）の１以上であってよい。ｎ＋型のエミッタ領域４２には５Ｅ＋１９ｃｍ−２の不純物濃度でｎ型不純物をドープしてよい。その後、半導体基板１０のおもて面１２側に層間絶縁膜８０を形成し、選択エッチングにより層間絶縁膜８０にゲートコンタクト部７２およびエミッタコンタクト部７４を設ける。その後、ゲート配線層３０およびエミッタ電極３８をパターニング形成する。
次に、半導体基板１０の裏面１４からｎ型不純物をドープしてｎ＋型のバッファ領域４８を形成する。例えば、裏面１４側から１．０Ｅ＋１４ｃｍ−２程度で、プロトンを異なるドーズ量で複数回イオン注入してもよい。続いて、３００〜４００℃程度の温度で熱処理を行い、プロトンの注入により注入された水素と、半導体基板１０中の酸素および空孔によるＶＯＨ欠陥を形成する。このＶＯＨ欠陥がドナー（水素ドナー）となる。この水素ドナーが、ｎ＋型のバッファ領域４８となる。
次に、半導体基板１０の裏面１４からｐ型不純物をドープしてｐ＋型のコレクタ領域４９を形成する。例えば、裏面１４側から１．０Ｅ＋１３ｃｍ−２以上４．０Ｅ＋１３ｃｍ−２以下のドーズ量でｐ型不純物をイオン注入する。その後、注入面にレーザーアニールを行い、ｐ型不純物を活性化させる。最後に、裏面１４側にコレクタ電極３９を形成する。
図６は、第２実施形態における図２のＶ‐Ｖ'断面を示す図である。本例においては、ゲート配線層３０上に設けられた保護膜８２と、保護膜８２上に設けられた金属層９０とをさらに備える。本例においては、保護膜８２によりゲート配線層３０からエミッタ電極３８を電気的に分離する。本例において、保護膜８２の厚みは５μｍである。複数のエミッタ電極３８上において金属層９０を複数のエミッタ電極３８に電気的に接続する。それゆえ、保護膜８２上に設けたベタ膜の金属層９０全体がエミッタパッドとして機能する。これにより、本例では、ＩＧＢＴが駆動時に発する熱を、ベタ膜の金属層９０を通じて放熱することができる。そえゆえ、第１実施形態よりも効率的な放熱が可能となる。
金属層９０は、ニッケル（Ｎｉ）メッキ層であってよい。本例では、金属層９０上に半田層９２を設ける。さらに、半田層９２を介してワイヤーまたはリードフレームと金属層９０とを電気的に接続してよい。
図７は、第３実施形態における領域Ａの拡大図である。本例のダミートレンチ部６２は、ＩＧＢＴ領域１１２の第２方向の端部まで延伸するが、ゲート配線層３０の延伸部３６下までは達しない。つまり、ダミートレンチ部６２は、ＩＧＢＴ領域１１２‐１の＋Ｙ方向端部まで、およびＩＧＢＴ領域１１２‐２の−Ｙ方向端部まで、それぞれ延伸する。それゆえ、本例では、ダミートレンチ部６２とエミッタ電極３８との間の電界集中を抑制することができる。オフ時に空乏層がドリフト領域４６を広がると、ダミートレンチ部６２内部のトレンチ電極６３の形状に沿って電位分布が定まる。なお、トレンチ電極６３は、例えばエミッタ電位を有するポリシリコンである。仮に、ダミートレンチ部６２のＹ方向端部の−Ｚ方向端部がドリフト領域４６に隣接して位置する場合には、当該箇所に電界が集中する。そこで、ダミートレンチ部６２のＹ方向端部を、ダミートレンチ部６２よりも深い（すなわち、−Ｚ方向に長い）ｐ型のウェル領域４５の位置に設ける。これにより、空乏層はダミートレンチ部６２端部には接することが無いので、電界集中を抑えることができる。係る点におい１て第１実施形態と異なる。なお、本例を第２実施形態と組み合わせてもよい。
図８は、第４実施形態における領域Ａの拡大図である。本例ゲートトレンチ部５２は、ゲート配線層３０の延伸部３６の下方において第１方向にも延伸する。さらに、ゲートトレンチ部５２は、第１方向に延伸する部分と第２方向に延伸する部分とが交差して格子状に設けられる。また、ゲート配線層３０は、第１方向に延伸するゲートトレンチ部５２のゲート電極５３に直接接続する。本例では、ゲート配線層３０の延伸部３６とゲートコンタクト部７２とがともに第１方向に延伸するので、第３実施形態よりもゲートコンタクト部７２を広くすることができる。これにより、ゲート配線層３０とゲート電極５３とをより確実に接続することができる。なお、本例を第２実施形態と組み合わせてもよい。
図９は、第５実施形態における領域Ａの拡大図である。本例のゲートトレンチ部５２は、長手方向が第２方向と平行であるＵ字状に設けられる。加えて、Ｕ字状の短手方向がゲート配線層３０の下方において第１方向に延伸する。そして、ゲート配線層３０は、短手方向のゲートトレンチ部５２におけるゲート電極５３に直接接続する。係る点において第３実施形態と異なる。
図１０は、第６実施形態における領域Ａの拡大図である。本例において、Ｕ字状のゲートトレンチ部５２に囲まれたダミートレンチ部６２は、ＩＧＢＴ領域１１２の第２方向の端部まで延伸する。これに対して、Ｕ字状のゲートトレンチ部５２に囲まれていないダミートレンチ部６２は、ゲート配線層３０の延伸部３６下において、ゲート配線層３０を横切る。係る点において第５実施形態と異なる。
図１１は、ポリシリコン配線を用いた比較例を示す図である。本例において、エミッタ電極３８は、複数のＩＧＢＴ領域１１２間で分離されない。エミッタ電極はＩＧＢＴ領域１１２およびＦＷＤ領域１１４上においてベタ膜として設けられる。ゲート配線層３０は、第２方向に伸びる外周部３２を有するが、第１〜第６実施例の様に第１方向に伸びる延伸部３６を有しない。図１１において、ポリシリコン配線１４０の外形を太い一点鎖線により示す。ゲート配線層３０およびエミッタ電極３８は、太い点線により示す。
比較例の半導体装置は、半導体基板１０のおもて面１２上にポリシリコン配線１４０を有する。ポリシリコン配線１４０は、ゲート電位を伝えるべく、外周部３２における一辺（外周部３２‐１）から対向する他の一辺（外周部３２‐２）まで設けられる。つまり、ポリシリコン配線１４０は、ゲートランナーとして設けられている。本比較例では、ポリシリコン配線１４０にクロスハッチングを付して示す。
ポリシリコン配線１４０は、ゲートコンタクト部７２でゲート配線層３０の外周部３２‐２と電気的に接続する。外周部３２‐２においては、下から上に、ｐ＋型のウェル領域、ポリシリコン配線１４０、層間絶縁膜８０および金属のゲート配線層３０の順に積層する。なお、ポリシリコン配線１４０は第１方向に延伸するが、層間絶縁膜８０によりエミッタ電極３８から電気的に絶縁されている。ポリシリコンパッド１４２は、ダミートレンチ部６２の第２方向端部にそれぞれ部分的に設けられる。ポリシリコンパッド１４２とポリシリコン配線１４０とは、同一層に設けられる。ポリシリコンパッド１４２は、エミッタ電極３８とダミートレンチ部６２のトレンチ電極６３とを電気的に接続する。
半導体基板１０のおもて面１２の面積が所定の面積よりも大きくなると、ゲート端子とＩＧＢＴ領域１１２のゲート電極５３との間の内部ゲート抵抗が無視できなくなる。そこで、ＩＧＢＴ領域１１２を複数に分割してその間にゲート配線層３０を設けることで内部抵抗を減少させることが考えられる。これにより、おもて面１２方向の電流アンバランスを防いで、半導体装置１００の破壊を抑制する。
ここで、ポリシリコンの抵抗率は一般的に約１０−６Ω・ｍであり、アルミニウムの抵抗率は一般的に約１０−８Ω・ｍである。それゆえ、配線の厚みが同じであるとすると、ポリシリコンのシート抵抗は、アルミニウムのシート抵抗よりも１００倍大きい。それゆえ、ポリシリコン配線１４０をゲートランナーに用いた比較例においては、抵抗値を下げるべく配線幅を大きくする必要がある。これに対して第１〜第６実施形態では、アルミニウム等の金属からなるゲート配線層３０を用いるので、ポリシリコン配線１４０よりもシート抵抗が小さい。それゆえ、ポリシリコン配線１４０よりも配線幅を小さくすることができる。したがって、第１〜第６実施形態では、半導体基板１０上において配線が占める面積を小さくすることができる。よって、第１〜第６実施形態では配線幅を小さくしつつも電流アンバランスを防ぐことができる。すなわちチップサイズを小さくすることができる。
図１２は、オン電圧（Ｖｏｎ）とオフ損失（Ｅｏｆｆ）との関係を示す図である。横軸はオン電圧［Ｖ］である。縦軸は、ＩＧＢＴをスイッチングオフした場合の損失［ｍＪ］である。第１〜第６の実施形態においては、ポリシリコン配線１４０よりも抵抗の小さいゲート配線層３０を有するので、オフ損失およびオン電圧を比較例よりも低くすることができる。なお、第１〜第６実施例および比較例において、活性領域１１０のＸ‐Ｙ面積は同じとした。また、第１〜第６実施例におけるゲート配線層３０の延伸部３６のＹ方向幅と、比較例におけるポリシリコン配線１４０の第１方向延伸部のＹ方向幅とは同じとした。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・半導体基板、１２・・おもて面、１４・・裏面、１６・・外周、１７・・一辺、１８・・中央部、３０・・ゲート配線層、３２・・外周部、３６・・延伸部、３８・・エミッタ電極、３９・・コレクタ電極、４２・・エミッタ領域、４３・・コンタクト領域、４４・・ベース領域、４５・・ウェル領域、４６・・ドリフト領域、４８・・バッファ領域、４９・・コレクタ領域、５０・・ゲート構造、５２・・ゲートトレンチ部、５３・・ゲート電極、５４・・ゲート絶縁膜、６２・・ダミートレンチ部、６３・・トレンチ電極、６４・・トレンチ絶縁膜、７２・・ゲートコンタクト部、７４・・エミッタコンタクト部、８０・・層間絶縁膜、８２・・保護膜、９０・・金属層、９２・・半田層、１００・・半導体装置、１１０・・活性領域、１１２・・ＩＧＢＴ領域、１１４・・ＦＷＤ領域、１１５・・温度検知ダイオード、１２０・・パッド領域、１２２・・ゲートパッド、１２４・・センスＩＧＢＴ、１２６・・センスエミッタパッド、１２８・・温度センスダイオードアノードパッド、１２９・・温度センスダイオードカソードパッド、１３０・・周辺領域、１４０・・ポリシリコン配線、１４２・・ポリシリコンパッド

Claims (8)

  1. 半導体基板と、
    前記半導体基板のおもて面側に設けられたゲート配線層と、
    前記半導体基板のおもて面に設けられ、ゲート電極を有するゲート構造と、
    前記ゲート構造を各々有する複数の素子領域と、
    一の素子領域から他の素子領域へ延伸するゲートトレンチ部と、
    ダミートレンチ部と
    を備え、
    前記ゲート配線層は、
    前記半導体基板の外周に沿って設けられた、金属配線層である外周部と、
    前記外周部から前記半導体基板の中央部に向かって延伸して設けられ、前記ゲート電極と電気的に接続する金属配線層である延伸部と
    を有し、
    前記ゲート配線層の前記延伸部は、２つの素子領域の間において前記外周部から前記中央部に向かう第１方向に延伸し、
    前記ゲートトレンチ部は、
    前記第１方向に直交する第２方向において延伸し、
    前記ゲート配線層の前記延伸部の下方において前記第１方向にも延伸し、
    前記第１方向に延伸する部分と前記第２方向に延伸する部分とが交差して格子状に設けられ、
    前記ゲート電極は、前記ゲートトレンチ部に埋め込まれており、
    前記ゲート配線層は、
    前記素子領域の間の前記ゲートトレンチ部上において前記ゲート電極に電気的に接続し、
    前記第１方向に延伸する前記ゲートトレンチ部の前記ゲート電極に直接接続し、
    前記ダミートレンチ部は、前記素子領域の前記第２方向の端部まで少なくとも延伸する
    半導体装置。
  2. 半導体基板と、
    前記半導体基板のおもて面側に設けられたゲート配線層と、
    前記半導体基板のおもて面に設けられ、ゲート電極を有するゲート構造と、
    前記ゲート構造を各々有する複数の素子領域と、
    一の素子領域から他の素子領域へ延伸するゲートトレンチ部と、
    ダミートレンチ部と
    を備え、
    前記ゲート配線層は、
    前記半導体基板の外周に沿って設けられた、金属配線層である外周部と、
    前記外周部から前記半導体基板の中央部に向かって延伸して設けられ、前記ゲート電極と電気的に接続する金属配線層である延伸部と
    を有し、
    前記ゲート配線層の前記延伸部は、２つの素子領域の間において前記外周部から前記中央部に向かう第１方向に延伸し、
    前記ゲートトレンチ部は、前記第１方向に直交する第２方向において延伸し、
    前記ゲート電極は、前記ゲートトレンチ部に埋め込まれており、
    前記ゲート配線層は、前記素子領域の間の前記ゲートトレンチ部上において前記ゲート電極に電気的に接続し、
    前記ダミートレンチ部は、
    前記素子領域の前記第２方向の端部まで少なくとも延伸し、
    前記２つの素子領域の間において前記第１方向に延伸する前記ゲート配線層の下において、前記ゲート配線層を横切らない
    半導体装置。
  3. 半導体基板と、
    前記半導体基板のおもて面側に設けられたゲート配線層と、
    前記半導体基板のおもて面側に設けられたｐ型のウェル領域と、
    前記半導体基板のおもて面に設けられ、ゲート電極を有するゲート構造と、
    前記ゲート構造を各々有する複数の素子領域と、
    一の素子領域から他の素子領域へ延伸するゲートトレンチ部と、
    ダミートレンチ部と
    を備え、
    前記ゲート配線層は、
    前記半導体基板の外周に沿って設けられた、金属配線層である外周部と、
    前記外周部から前記半導体基板の中央部に向かって延伸して設けられ、前記ゲート電極と電気的に接続する金属配線層である延伸部と
    を有し、
    前記ゲート配線層の前記延伸部は、２つの素子領域の間において前記外周部から前記中央部に向かう第１方向に延伸し、
    前記ゲートトレンチ部は、前記第１方向に直交する第２方向において延伸し、
    前記ゲート電極は、前記ゲートトレンチ部に埋め込まれており、
    前記ゲート配線層は、前記素子領域の間の前記ゲートトレンチ部上において前記ゲート電極に電気的に接続し、
    前記ダミートレンチ部は、前記素子領域の前記第２方向の端部まで少なくとも延伸し、
    前記ウェル領域は、前記ゲート配線層の下に設けられている
    半導体装置。
  4. 長手方向が前記第２方向と平行であるＵ字状に設けられる前記ゲートトレンチ部は、前記Ｕ字状の短手方向が前記ゲート配線層の下方において前記第１方向に延伸し、
    前記ゲート配線層は、前記短手方向の前記ゲートトレンチ部における前記ゲート電極に直接接続する
    請求項２または３に記載の半導体装置。
  5. 前記半導体基板と前記ゲート配線層との間に設けられる層間絶縁膜をさらに備え、
    前記ゲートトレンチ部および前記ダミートレンチ部以外の領域において、前記半導体基板と前記層間絶縁膜とは直接接続し、前記層間絶縁膜は前記ゲート配線層と直接接する
    請求項１または４に記載の半導体装置。
  6. 前記ゲート配線層の前記延伸部は、前記外周部における一辺から前記一辺に対向する他の一辺まで延伸して設けられる
    請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記ゲート構造上にエミッタ電極をさらに有し、
    前記エミッタ電極は前記ゲート配線層から離間して複数に分割されている
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記ゲート配線層上に設けられた保護膜と、
    前記保護膜により前記ゲート配線層から電気的に分離され、かつ、複数の前記エミッタ電極上において複数の前記エミッタ電極に電気的に接続された金属層と
    をさらに備える
    請求項７に記載の半導体装置。
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