JP6969662B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6969662B2
JP6969662B2 JP2020500368A JP2020500368A JP6969662B2 JP 6969662 B2 JP6969662 B2 JP 6969662B2 JP 2020500368 A JP2020500368 A JP 2020500368A JP 2020500368 A JP2020500368 A JP 2020500368A JP 6969662 B2 JP6969662 B2 JP 6969662B2
Authority
JP
Japan
Prior art keywords
region
semiconductor substrate
contact
contact portion
conductive type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020500368A
Other languages
English (en)
Other versions
JPWO2019159657A1 (ja
Inventor
祐一 原田
美咲 高橋
浩大 横山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2019159657A1 publication Critical patent/JPWO2019159657A1/ja
Application granted granted Critical
Publication of JP6969662B2 publication Critical patent/JP6969662B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置に関する。
１つの半導体基板にＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）領域とＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）領域とを有する逆導通型ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ。以下、ＲＣ‐ＩＧＢＴと記載する。）が知られている（例えば、特許文献１から８参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 国際公開２０１７／１５５１２２号公報
［特許文献２］ 国際公開２０１６／０９８１９９号公報
［特許文献３］ 特開２０１７−１３５２５５号公報
［特許文献４］ 特開２０１７−１０３４００号公報
［特許文献５］ 特開２０１６−１９７６７８号公報
［特許文献６］ 特開２０１１−２４３６９４号公報
［特許文献７］ 国際公開２０１７／１４１９９８号公報
［特許文献８］ 特開２０１７−２８２４４号公報
 解決しようとする課題
ＲＣ‐ＩＧＢＴにおいては、ＦＷＤ領域における破壊耐量の低下を防ぐことが望ましい。
一般的開示
本発明の第１の態様においては、１つの半導体基板にトランジスタ領域とダイオード領域とを有する半導体装置を提供する。半導体装置は、第１導電型のアノード領域と、第２導電型のドリフト領域と、第２導電型の蓄積領域と、絶縁膜とを有してよい。アノード領域は、ダイオード領域において、半導体基板中に設けられてよい。ドリフト領域は、少なくともダイオード領域に設けられてよい。ドリフト領域は、半導体基板中においてアノード領域よりも下方に位置してよい。蓄積領域は、少なくともダイオード領域に設けられてよい。蓄積領域は、半導体基板の深さ方向においてアノード領域とドリフト領域との間に位置してよい。絶縁膜は、第１の方向に延伸する複数のコンタクト部を有してよい。絶縁膜は、半導体基板の上面上に設けられてよい。複数のコンタクト部は、ダイオード領域に設けられた第１のコンタクト部を含んでよい。第１のコンタクト部は、第１の非重複領域を有してよい。第１の非重複領域は、第１の方向における第１のコンタクト部の端部と蓄積領域とが深さ方向において重ならない領域であってよい。
半導体装置は、第１導電型のベース領域とドリフト領域とをさらに備えてよい。ベース領域は、トランジスタ領域において、半導体基板中に設けられてよい。ドリフト領域は、トランジスタ領域に設けられてよい。ドリフト領域は、半導体基板中においてベース領域よりも下方に位置してよい。蓄積領域は、トランジスタ領域にも設けられてよい。蓄積領域は、半導体基板の深さ方向においてベース領域とドリフト領域との間に位置してよい。複数のコンタクト部は、トランジスタ領域に設けられた第２のコンタクト部を含んでよい。第２のコンタクト部は、第２の非重複領域を有してよい。第２の非重複領域は、第１の方向における第２のコンタクト部の端部と蓄積領域とが深さ方向において重ならない領域であってよい。
第１の方向において、第１の非重複領域の長さは、第２の非重複領域の長さと異なってよい。第１の方向における第１の非重複領域の長さは、第１の方向における第２の非重複領域の長さよりも大きくてよい。複数のトランジスタ領域は、内側トランジスタ領域を有してよい。内側トランジスタ領域は、第２方向の両側をダイオード領域に挟まれてよい。内側トランジスタ領域における蓄積領域の第１方向の端部は、第２のコンタクト部の第１方向の端部よりも、半導体基板の外周端部に近くてよい。
半導体装置は、活性領域を有してよい。活性領域は、複数のトランジスタ領域および複数のダイオード領域を含んでよい。複数のトランジスタ領域の各々は、第２方向の端部に位置する外側トランジスタ領域であってよい。第２方向は、第１方向と直交する方向であってよい。複数のコンタクト部は、複数の第２のコンタクト部を含んでよい。複数の第２のコンタクト部は、外側トランジスタ領域に設けられてよい。複数の第２のコンタクト部の各々は、第２の非重複領域を有してよい。第２の非重複領域は、第１の方向における第２のコンタクト部の端部と蓄積領域とが重ならない領域であってよい。第２方向の端部における外側トランジスタ領域において、第１方向における第２の非重複領域の長さは、第２方向において半導体基板の外周端部に近いほど長くてよい。
複数の第２のコンタクト部のうち、第２方向において半導体基板の外周端部に最も近い第２のコンタクト部の全体は、蓄積領域と重ならなくてよい。
ダイオード領域は、複数のダミートレンチ部と、複数の第１メサ領域とを有してよい。複数のダミートレンチ部は、第１方向に延伸してよい。複数のダミートレンチ部は、第２方向において配列されてよい。第２方向は、第１方向に直交してよい。複数の第１メサ領域は、複数のダミートレンチ部のうち第２方向において隣接する各２つのダミートレンチ部の間に位置してよい。複数の第１メサ領域は、半導体基板の一部であってよい。複数の第１メサ領域のうち少なくとも１つの第１メサ領域は、第１のコンタクト部の第１方向の端部と少なくとも１つの第１メサ領域とが重なる位置において、第１導電型のコンタクト領域を有しなくてよい。コンタクト領域は、アノード領域よりも高い第１導電型のドーパント濃度を有してよい。コンタクト領域は、第１のコンタクト部に接続してよい。
トランジスタ領域は、複数のトレンチ部と、複数の第２メサ領域とを有してよい。複数のトレンチ部は、第１方向に延伸してよい。複数のトレンチ部は、第２方向において配列されてよい。第２方向は、第１方向に直交してよい。複数の第２メサ領域は、複数のトレンチ部のうち第２方向において隣接する各２つのトレンチ部の間に位置してよい。複数の第２メサ領域は、半導体基板の一部であってよい。複数の第２メサ領域のうち少なくとも１つの第２メサ領域は、複数のコンタクト部のうちトランジスタ領域に設けられた第２のコンタクト部の第１方向の端部と少なくとも１つの第２メサ領域とが重なる位置において、コンタクト領域を有してよい。
複数の第２メサ領域は、境界メサ領域を含んでよい。境界メサ領域は、第２方向においてダイオード領域に隣接してよい。境界メサ領域は、コンタクト領域を有しなくてよい。境界メサ領域は、第１導電型のベース領域を有してよい。ベース領域は、コンタクト領域よりも第１導電型のドーピング濃度が低くてよい。
複数の第１メサ領域のうちトランジスタ領域に隣接する第１メサ領域は、第１のコンタクト部の第１方向の端部と第１メサ領域とが重なる位置にコンタクト領域を有してよい。複数の第１メサ領域のうちトランジスタ領域に隣接していない少なくとも１つの第１メサ領域は、第１のコンタクト部の第１方向の端部と、第１メサ領域とが重なる位置にコンタクト領域を有しなくてよい。
トランジスタ領域は、第２導電型のコレクタ領域を有してよい。コレクタ領域は、半導体基板の下面側に設けられてよい。ダイオード領域は、第１導電型のカソード領域を有してよい。カソード領域は、半導体基板の下面側に設けられてよい。下面側境界は、第２方向において、上面側境界よりも、ダイオード領域の側に位置してよい。下面側境界は、コレクタ領域とカソード領域との境界であってよい。第２方向は、第１方向と直交してよい。上面側境界は、半導体基板の上面側におけるトランジスタ領域とダイオード領域との境界であってよい。
カソード領域の第１の後退長さは、カソード領域の第２の後退長さ以上であってよい。カソード領域の第１の後退長さは、第２方向における下面側境界から上面側境界までの長さであってよい。カソード領域の第２の後退長さは、第１方向における半導体基板の外周端部から外周端部に最も近いカソード領域の端部までの長さであってよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置２００の上面を示す概略図である。 第１実施形態における図１の領域Ａの拡大図である。 図２におけるＡ‐Ａ断面を示す図である。 図２におけるＢ‐Ｂ断面を示す図である。 図２におけるＣ‐Ｃ断面を示す図である。 図２におけるＤ‐Ｄ断面を示す図である。 図１におけるＥ‐Ｅ断面を示す図である。 第１変形例における環状ゲートランナー部１１２近傍の上面拡大図である。 第１変形例における延伸ゲートランナー部１１４近傍の上面拡大図である。 ライフタイムキラー領域２６の深さ方向における再結合中心の濃度分布を示す図である。 第１距離Ｌ１に対するＦＷＤ領域７０の逆回復時の破壊耐量を示す図である。 （ａ）から（ｄ）は、コンタクト部５４と蓄積領域１６との位置関係を示す図である。 図１における領域Ｂの拡大図である。 第２実施形態における図１の領域Ａの拡大図である。 ＦＷＤ領域７０における、アノード‐カソード間電圧（ＶＡＫ）及び電流（ＩＦ）の時間変化を示すシミュレーション結果である。 第３実施形態における図１の領域Ａの拡大図である。 第４実施形態における図１の領域Ａの拡大図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板１０の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。また、本明細書においては、基板、領域、層またはその他の部材の２つの主要な面のうち、一方の面を上面、他方の面を下面と称する。「上」および「下」の方向は、重力方向、または、半導体装置を配線基板等に取り付けるときの取り付け方向に限定されない。
図１は、半導体装置２００の上面を示す概略図である。本例の半導体装置２００は、１つの半導体基板１０にＩＧＢＴ領域８０とＦＷＤ領域７０とを有するＲＣ‐ＩＧＢＴである。なお、ＩＧＢＴ領域８０はトランジスタ領域の一例であり、ＦＷＤ領域７０はダイオード領域の一例である。本例の半導体基板１０は、上面視において、概略矩形形状を有する。本例の半導体基板１０は、Ｚ軸正方向の端部にＸ‐Ｙ平面と平行な上面（一の主面）を有し、Ｚ軸負方向の端部にＸ‐Ｙ平面と平行な下面（他の主面）を有する。
本例において、Ｘ軸とＹ軸とは互いに直交し、Ｚ軸はＸ‐Ｙ平面に直交する。Ｘ軸、Ｙ軸及びＺ軸は、いわゆる右手系を成す。本例において、Ｙ軸方向は第１方向の一例であり、Ｘ軸方向は第２方向の一例である。Ｚ軸方向は、半導体基板１０の深さ方向と平行である。
本例の半導体装置２００は、活性領域１００と、ゲートランナー部１１０と、ゲートパッド部１２０と、エッジ終端領域１３０とを有する。本例のゲートランナー部１１０は、環状ゲートランナー部１１２と、延伸ゲートランナー部１１４とを含む。本例の環状ゲートランナー部１１２は、角が丸い矩形形状に対応する。環状ゲートランナー部１１２は、Ｘ‐Ｙ平面において、複数のＩＧＢＴ領域８０及び複数のＦＷＤ領域７０を囲んでよい。本例の環状ゲートランナー部１１２は、複数のＩＧＢＴ領域８０及び複数のＦＷＤ領域７０のまとまりの外周を囲む。
延伸ゲートランナー部１１４は、Ｙ軸方向において互いに隣接する少なくとも２つのＩＧＢＴ領域８０の間に設けられてよい。本例の延伸ゲートランナー部１１４は、Ｙ軸方向において隣接するＩＧＢＴ領域８０の間と、Ｙ軸方向において隣接するＦＷＤ領域７０の間とを通ってＸ軸方向に延伸する。本例の延伸ゲートランナー部１１４は、矩形環状の環状ゲートランナー部１１２のＹ軸方向に平行な一辺から、この一辺に対してＸ軸方向に対向する他の一辺まで延伸する。
ゲートランナー部１１０は、ゲートランナー層と、当該ゲートランナー層上に位置するゲート金属層とを有してよい。ゲートランナー層とゲート金属層とは、所定のコンタクト部において互いに電気的に接続してよい。また、ゲートランナー部１１０は、ゲートパッド部１２０と電気的に接続してよい。
ゲートランナー部１１０は、ゲートパッド部１２０から伝達される制御信号（例えば、ゲート電位）をＩＧＢＴ領域８０に供給する機能を有してよい。ゲートパッド部１２０には、ボンディング等によりワイヤが接続されてよい。外部端子から当該ワイヤを通じて、制御信号がゲートパッド部１２０に入力されてよい。ゲートパッド部１２０も、ゲートランナー部１１０と同様に、ゲートランナー層とゲート金属層との積層構造を有してよい。本例のゲートパッド部１２０は、Ｘ軸方向の中央位置するＩＧＢＴ領域８０の一部を切り欠くように設けられる。
本例の活性領域１００は、ゲートランナー部１１０の内側に設けられる領域である。本例の活性領域１００は、第１の活性領域１００‐１と第２の活性領域１００‐２とを有する。第１の活性領域１００‐１は、環状ゲートランナー部１１２のＹ軸正方向の半分と延伸ゲートランナー部１１４とにより囲まれる。これに対して、第２の活性領域１００‐２は、環状ゲートランナー部１１２のＹ軸負方向の半分と、ゲートパッド部１２０と、延伸ゲートランナー部１１４とにより囲まれる。なお、活性領域１００は、延伸ゲートランナー部１１４が設けられる範囲を除く範囲であって、エミッタ電極５０が設けられるＸ‐Ｙ平面の範囲に対応するとしてもよい。図１においては、エミッタ電極５０が設けられるＸ‐Ｙ平面の範囲を破線により示す。
本例において、第１の活性領域１００‐１及び第２の１００‐２の各々は、複数のＩＧＢＴ領域８０及び複数のＦＷＤ領域７０を含む。複数のＩＧＢＴ領域８０は、Ｘ軸方向において互いに離間して設けられてよい。本例においては、３個のＩＧＢＴ領域８０がＸ軸方向において所定間隔だけ離間して設けられる。また、第１の活性領域１００‐１及び第２の１００‐２の各々において、Ｘ軸方向の両端部にはＦＷＤ領域７０ではなくＩＧＢＴ領域８０‐Ｌ及び８０‐Ｒが設けられる。さらに、Ｘ軸方向の中央部においては、Ｘ軸方向の両側をＦＷＤ領域７０に挟まれたＩＧＢＴ領域８０‐Ｃが設けられる。なお、ＩＧＢＴ領域８０‐Ｌ及び８０‐Ｒは、外側トランジスタ領域の一例であり、ＩＧＢＴ領域８０‐Ｃは、内側トランジスタ領域の一例である。
本例において、１個のＦＷＤ領域７０は、Ｘ軸方向に隣接する２個のＩＧＢＴ領域８０の間において、当該２個のＩＧＢＴ領域８０の各々に接して設けられる。それゆえ、活性領域１００において、ＦＷＤ領域７０の数はＩＧＢＴ領域８０の数よりも少なくてよい。本例において、第１の活性領域１００‐１及び第２の活性領域１００‐２の各々は、２個のＦＷＤ領域７０を有する。なお、ＩＧＢＴ領域８０及びＦＷＤ領域７０の数は例示であり、本例よりも多い数または少ない数のＩＧＢＴ領域８０及びＦＷＤ領域７０が設けられてもよい。
エッジ終端領域１３０は、半導体基板１０の外周端部６６と環状ゲートランナー部１１２との間に設けられてよい。エッジ終端領域１３０は、活性領域１００の外側に位置するゲートランナー部１１０を囲むように環状に設けられてよい。本例のエッジ終端領域１３０は、環状ゲートランナー部１１２の外側を囲む。エッジ終端領域１３０は、半導体基板１０の上面側の電界集中を緩和する機能を有してよい。エッジ終端領域１３０は、例えばガードリング、フィールドプレート、リサーフ及びこれらを組み合わせた構造を有する。
図２は、第１実施形態における図１の領域Ａの拡大図である。領域Ａは、半導体基板１０の上面側におけるＩＧＢＴ領域８０とＦＷＤ領域７０との境界である上面側境界７４と、エッジ終端領域１３０とが交わる領域を含む。図２においては、上面側境界７４を一点鎖線にて示す。本明細書において、上面側境界７４とは、境界メサ領域６１のダミートレンチ部３０のうちＦＷＤ領域７０側のダミートレンチ部３０上に位置し、Ｙ軸方向に平行な仮想的な直線である。また、境界メサ領域６１とは、ＩＧＢＴ領域８０における複数のメサ領域６０‐２のうち、Ｎ＋型のエミッタ領域１２を有するメサ領域６０に対してＦＷＤ領域７０側に隣接するメサ領域である。境界メサ領域６１は、ＩＧＢＴ領域８０のメサ領域６０‐２のうちＸ軸方向において最もＦＷＤ領域７０に近く且つＦＷＤ領域７０に隣接するメサ領域６０‐２であって、Ｎ＋型のエミッタ領域１２を有さないメサ領域６０‐２でもある。
本明細書においては、Ｘ軸方向において隣接する２個のトレンチ部の間に位置し且つ半導体基板１０の上方における半導体基板１０中の一部を、メサ領域６０と称する。本例において、ＦＷＤ領域７０のメサ領域６０‐１は第１のメサ領域の一例であり、ＩＧＢＴ領域８０のメサ領域６０‐２は第２のメサ領域の一例である。ＦＷＤ領域７０のメサ領域６０‐１は、Ｐ−型のアノード領域１３、Ｐ＋型のコンタクト領域１５、Ｎ型の蓄積領域１６及びＰ＋型のウェル領域１７を有してよい。また、ＩＧＢＴ領域８０のメサ領域６０‐２は、Ｎ＋型のエミッタ領域１２、Ｐ−型のベース領域１４、Ｐ＋型のコンタクト領域１５、Ｎ型の蓄積領域１６及びＰ＋型のウェル領域１７を有してよい。
ベース領域１４はチャネル形成領域として機能してよく、アノード領域１３はアノードとして機能してよい。なお、アノード領域１３とベース領域１４とは、設けられる領域に応じて異なる名称を付けたに過ぎずない。アノード領域１３とベース領域１４とは、同一のドーパント注入工程を経て形成されてよい。本例において、アノード領域１３とベース領域１４とは、同じＰ型のドーパント濃度を有する。本例のＰ型は第１導電型の例であり、Ｎ型は第２導電型の例である。ただし、他の例においては、Ｐ型を第２導電型とし、Ｎ型を第１導電型としてもよい。また、ＮまたはＰは、それぞれ電子または正孔が多数キャリアであることを意味する。ＮまたはＰに記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
半導体装置２００は、半導体基板１０の上面上に層間絶縁膜等の絶縁膜を有するが、図２においてはこれらの絶縁膜を省略する。層間絶縁膜等の絶縁膜は、Ｘ‐Ｙ平面の異なる位置に複数の開口を有してよい。図２において、複数の開口をコンタクト部４７、５２、５３及び５４として示す。コンタクト部４７は、ゲート金属層４８とゲートランナー層４６とを接続する開口部である。
コンタクト部５２はＩＧＢＴ領域８０に設けられた開口部であり、コンタクト部５３はＦＷＤ領域７０に設けられた開口部である。本例のコンタクト部５２は、島状の接続層２７とエミッタ電極５０とを接続する。また、本例のコンタクト部５３は、Ｘ軸方向に延伸する島状の接続層２８とエミッタ電極５０とを接続する。本例において、ゲートランナー層４６並びに接続層２７及び２８は、同一の堆積工程及びエッチング工程により形成されたポリシリコン層である。
本例のコンタクト部５４は、エミッタ電極５０と半導体基板１０の上面に露出する半導体領域とを接続してよい。本例においては、コンタクト部５４が延伸する延伸方向はＹ軸方向と平行である。コンタクト部５４は、ＦＷＤ領域７０及びＩＧＢＴ領域８０において、同じ形状を有してよい。本例のコンタクト部５４は、メサ領域６０のＸ軸方向長さよりも小さい幅を有し且つＹ軸方向に延伸する、短冊形状を有する。本例のコンタクト部５４においては、Ｙ軸方向における端部５５の位置がＦＷＤ領域７０及びＩＧＢＴ領域８０において同じである。図２において、ゲートランナー部１１０のＹ軸負方向の端部からコンタクト部５４の端部５５までの長さは、例えば１０μｍである。なお、Ｙ軸方向における端部５５の位置に関しては、ＩＧＢＴ領域８０のコンタクト部５４のＹ軸方向の端部５５‐２の位置が、ＦＷＤ領域７０のコンタクト部５４のＹ軸方向の端部５５‐１の位置よりも外側の位置まで延伸してもよい。
本例の半導体装置２００は、半導体基板１０の上面から予め定められた深さまで各々設けられたダミートレンチ部３０及びゲートトレンチ部４０を有する。なお、本明細書においては、ダミートレンチ部３０及びゲートトレンチ部４０を総称してトレンチ部と称する場合がある。ゲートトレンチ部４０のゲート導電部にはゲート電位が供給されるが、ダミートレンチ部３０のダミートレンチ導電部には、ゲート電位ではなくエミッタ電極５０と同じ電位（エミッタ電位）が供給される。
本例のＦＷＤ領域７０は、複数のダミートレンチ部３０を有する。ＦＷＤ領域７０におけるダミートレンチ部３０は、２つの長手部と１つの短手部とを含む。本例において、長手部とは、コンタクト部５４の延伸方向と平行に延伸する部分である。図２において、ダミートレンチ部３０における２つの長手部と１つの短手部とは逆Ｕ字形状を成す。２つの長手部は、Ｘ軸方向において互いに対向し且つ各々Ｙ軸方向に延伸してよい。１つの短手部は、当該２つの長手部をＹ軸方向の端部において接続してよい。本例において、ダミートレンチ部３０の長手部は、Ｘ軸方向において所定の間隔で配列される。それゆえ、本例における各メサ領域６０‐１は、Ｘ軸方向の幅が同じである。
本例のＩＧＢＴ領域８０は、複数のダミートレンチ部３０と複数のゲートトレンチ部４０を有する。ゲートトレンチ部４０も、２つの長手部と１つの短手部とを含む。図２において、ゲートトレンチ部４０における２つの長手部と１つの短手部とは逆Ｕ字形状を成す。２つの長手部は、Ｘ軸方向において互いに対向し且つ各々Ｙ軸方向に延伸してよい。１つの短手部は、当該２つの長手部をＹ軸方向の端部において接続してよい。
本例において、ゲートトレンチ部４０の長手部は、ＦＷＤ領域７０におけるダミートレンチ部３０の長手部のピッチの２倍のピッチで、Ｘ軸方向において配列される。また、ＩＧＢＴ領域８０においては、Ｘ軸方向に隣接する２つのゲートトレンチ部４０の長手部の間に、２つのダミートレンチ部３０の長手部が設けられる。
本例のＩＧＢＴ領域８０においては、Ｘ軸方向における、ダミートレンチ部３０の長手部とゲートトレンチ部４０の長手部との距離が、Ｘ軸方向において隣接する２つのダミートレンチ部３０の長手部間の距離と等しい。本例において、メサ領域６０‐１、メサ領域６０‐２及び境界メサ領域６１のＸ軸方向の幅は、それぞれ２．３μｍである。
本例のゲートトレンチ部４０の長手部は、ダミートレンチ部３０の長手部よりもＹ軸方向において長い。ゲートトレンチ部４０は、Ｙ軸方向においてゲートランナー部１１０の下方に達する。ゲートトレンチ部４０の短手部は、ゲートランナー層４６の下に位置し、ゲートランナー層４６と接続する。これに対して、ダミートレンチ部３０は、Ｙ軸方向においてゲートランナー部１１０に達しない。本例において、ゲートトレンチ部４０及びダミートレンチ部３０の短手部の底は、ウェル領域１７に覆われる。なお、各トレンチ部の短手部近傍に位置する長手部の一部の底もウェル領域１７に覆われる。
Ｐ＋型のコンタクト領域１５は、アノード領域１３またはベース領域１４よりも高いＰ型のドーパント濃度を有してよい。コンタクト領域１５は、半導体基板１０からエミッタ電極５０へ正孔を引き抜く場合において正孔にとって低抵抗な経路として機能してよい。本例において、ＦＷＤ領域７０のコンタクト領域１５は、メサ領域６０‐１上の第１のコンタクト部５４‐１に接続する。同様に、ＩＧＢＴ領域８０のコンタクト領域１５も、メサ領域６０‐２上の第２のコンタクト部５４‐２に接続する。
Ｐ＋型のウェル領域１７は、ゲートランナー部１１０の下方に設けられてよい。本例のウェル領域１７は、Ｙ軸方向において外側の端部９４から、内側の端部９２まで設けられる。本例において、外側の端部９４は、ゲートランナー部１１０の外側端部よりも外側に位置する。また、内側の端部９２は、ダミートレンチ部３０の短手部とコンタクト部５４の端部５５との間に位置する。
ウェル領域１７も、アノード領域１３またはベース領域１４よりも高いＰ型のドーパント濃度を有してよい。ウェル領域１７は、ベース領域１４及びアノード領域１３と、外周端部６６近傍とを分離する機能を有してよい。ウェル領域１７は半導体基板１０の上面に露出してよい。但し、本例において、ウェル領域１７に対応する範囲における半導体基板１０の上面には、絶縁膜が設けられているので、ゲートランナー層４６並びに接続層２７及び２８と、ウェル領域１７とは電気的に分離されている。
Ｎ＋型のエミッタ領域１２は、半導体基板１０へ電子を注入する場合において電子にとっての低抵抗な経路として機能してよい。本例においてエミッタ領域１２は、ＩＧＢＴ領域８０のメサ領域６０‐２のみに設けられる。コンタクト部５４‐２の下方に位置するエミッタ領域１２又はコンタクト領域１５を破線で示す。本例において、ＦＷＤ領域７０に隣接するＩＧＢＴ領域８０のメサ領域６０‐２である境界メサ領域６１には、電流の干渉を低減するべくエミッタ領域１２を設けない。これにより、ＩＧＢＴ領域８０のエミッタ領域１２からドリフト領域へ注入された電子が、ＦＷＤ領域７０のカソード領域７２に流出することを低減することができる。なお、他の例においては、Ｎ＋型の領域（例えば、エミッタ領域１２）が境界メサ領域６１やＦＷＤ領域７０のメサ領域６０‐１に設けられてもよい。ただし、この場合、このＮ＋型の領域は、ダミートレンチ部３０などと隣接してよいが、ゲートトレンチ部４０には隣接しないことが好ましい。
ＩＧＢＴ領域８０におけるメサ領域６０‐２は、Ｙ軸方向において交互に上面に露出するエミッタ領域１２及びコンタクト領域１５を有する。メサ領域６０‐２において、エミッタ領域１２及びコンタクト領域１５は、Ｘ軸方向に隣接する２つのトレンチ部間に渡って設けられる。本例のメサ領域６０‐２は、コンタクト部５４‐２の端部５５‐２の直下に、コンタクト領域１５を有する。端部５５‐２の直下に位置するコンタクト領域１５は、Ｙ軸方向において、ベース領域１４とエミッタ領域１２に挟まれてよい。
ＩＧＢＴ領域８０の境界メサ領域６１においては、メサ領域６０‐２と同じ範囲にウェル領域１７及びベース領域１４が設けられる。ただし、境界メサ領域６１において、ウェル領域１７及びベース領域１４以外の範囲にはコンタクト領域１５が設けられる。本例の境界メサ領域６１においては、Ｙ軸方向において主としてＰ＋型のコンタクト領域１５が上面に露出する。
また、ＦＷＤ領域７０のメサ領域６０‐１においても、メサ領域６０‐２と同じ範囲にウェル領域１７とベース領域１４に対応するアノード領域１３とが設けられる。また、メサ領域６０‐１においても、コンタクト部５４‐１の端部５５‐１の直下に、コンタクト領域１５が設けられる。メサ領域６０‐１におけるコンタクト領域１５は、Ｘ軸方向において、メサ領域６０‐２の端部５５‐２の直下に位置するコンタクト領域１５に対応する範囲に設けられてよい。メサ領域６０‐１における残りの領域は、アノード領域１３であってよい。
本例の半導体装置２００は、ＦＷＤ領域７０及びＩＧＢＴ領域８０の両方にＮ型の蓄積領域１６を有する。本例においては、半導体基板１０の深さ方向において、アノード領域１３及びベース領域１４とドリフト領域との間に蓄積領域１６を設ける。なお、ドリフト領域については、図３において図示する。これにより、ＩＧＢＴ領域８０におけるキャリア注入促進効果（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ効果；ＩＥ効果）を高めて、ＩＧＢＴのオン電圧（Ｖｏｎ）を低減することができる。
他のドーパント注入領域と同様に、蓄積領域１６も、レジストマスクの開口領域を介して半導体基板１０の所定深さ範囲にＮ型ドーパントをイオン注入することにより形成してよい。なお、レジストマスクの開口端部ではマスク垂れ（マスクの縁部が直角形状から緩やかな傾斜部へ変形すること）が生じるので、開口端部に対応する半導体基板１０の位置では、蓄積領域１６の深さ範囲が設計深さからずれ易くなる。仮に、ＩＧＢＴ領域８０には蓄積領域１６を設けるがＦＷＤ領域７０には全く蓄積領域１６を設けない場合、ＩＧＢＴ領域８０からＦＷＤ領域７０にかけて蓄積領域１６が不連続になる。この不連続部分に、設計深さからずれた蓄積領域１６が形成されることとなる。本例においては、設計深さからずれた蓄積領域１６がメサ領域６０‐２に形成されることによりＩＧＢＴにおけるゲート閾値電圧等の特性に影響を与えることを防ぐべく、ＩＧＢＴ領域８０に加えてＦＷＤ領域７０にも蓄積領域１６を設ける。
Ｎ型の蓄積領域１６は、深さ方向において蓄積領域１６とドリフト領域との間に正孔を蓄積する機能を有する。それゆえ、蓄積領域１６は、正孔がコンタクト部５４から引き抜かれることを妨げる可能性がある。そこで、本例においては、コンタクト部５４のＹ軸正方向の端部５５よりも内側に、蓄積領域１６のＹ軸正方向の端部１９を設ける。それゆえ、本例においては、コンタクト部５４を通じてキャリア（本例では、正孔）がエミッタ電極５０へ引き抜かれやすくなる。これにより、ＦＷＤ領域７０においては、逆回復動作時のキャリアの量を低減することができるので、第１のコンタクト部５４‐１と蓄積領域１６とを完全に重ねる場合に比べて逆回復耐量を向上させることができる。
ＦＷＤ領域７０は、Ｘ軸方向において互いに離間して設けられ且つＹ軸方向に各々延伸する複数の第１のコンタクト部５４‐１を有する。本例において、ＦＷＤ領域７０に設けられた第１のコンタクト部５４‐１は、第１の非重複領域５６‐１と、第１の重複領域５８‐１とを有する。第１の非重複領域５６‐１は、Ｙ軸方向における第１のコンタクト部５４‐１と蓄積領域１６とが深さ方向において重ならない領域である。これに対して、第１の重複領域５８‐１は、Ｙ軸方向における第１のコンタクト部５４‐１と蓄積領域１６とが深さ方向において重なる領域である。
本例において、第１のコンタクト部５４‐１における第１の非重複領域５６‐１の直下には、Ｐ＋型のコンタクト領域１５が設けられる。それゆえ、正孔は、第１の非重複領域５６‐１直下のコンタクト領域１５を通じてエミッタ電極５０へ引き抜かれやすくなる。これに対して、本例において、第１の重複領域５８‐１の直下には、コンタクト領域１５は設けられず、アノード領域１３が設けられる。
本例の蓄積領域１６のＹ軸正方向の端部１９は、Ｘ軸方向と平行である。本例において、蓄積領域１６のＹ軸正方向の端部１９は、コンタクト部５４‐１の端部５５‐１およびコンタクト部５４‐２の端部５５‐２と、カソード領域７２の端部（即ち、下面側境界８２）との間に位置する。コンタクト部５４の端部５５から、蓄積領域１６のＹ軸正方向の端部１９までの長さは、例えば数μｍ以上２０μｍ以下である。それゆえ、蓄積領域１６の設計深さからずれたことに起因するＩＧＢＴのゲート閾値電圧等の特性への影響は考慮に入れなくてよい。
ＩＧＢＴ領域８０は、Ｘ軸方向において互いに離間して設けられ且つＹ軸方向に各々延伸する複数の第２のコンタクト部５４‐２を有する。本例において、ＩＧＢＴ領域８０に設けられた第２のコンタクト部５４‐２は、第２の非重複領域５６‐２と、第２の重複領域５８‐２とを有する。第２の非重複領域５６‐２は、Ｙ軸方向における第２のコンタクト部５４‐２と蓄積領域１６とが深さ方向において重ならない領域である。これに対して、第２の重複領域５８‐２は、Ｙ軸方向における第２のコンタクト部５４‐２と蓄積領域１６とが深さ方向において重なる領域である。
本例においては、第１の非重複領域５６‐１及び第２の非重複領域５６‐２は、コンタクト部５４のＹ軸方向の端部５５‐１及び５５‐２近傍に設けられるのみであり、コンタクト部５４の大部分は、第１の重複領域５８‐１及び第２の重複領域５８‐２である。それゆえ、ＦＷＤ領域７０においては逆回復耐量を向上させつつ、ＩＧＢＴ領域８０においては十分なＩＥ効果を得ることができる。
ゲート金属層４８は、コンタクト部４７を介して、ゲートランナー層４６と電気的に接続してよい。ゲートランナー層４６は、ドーパントを含むポリシリコン（ｐｏｌｙ‐ｓｉｌｉｃｏｎ）から成る導電層であってよい。ゲートランナー層４６は、各々これと同じポリシリコンから成る、ゲート導電部、ダミートレンチ導電部、接続層２７及び接続層２８を形成するプロセスにおいて形成されてよい。
エミッタ電極５０は、活性領域１００の全体に設けられてよい。本例のエミッタ電極５０は、ゲート金属層４８と短絡しないように、Ｙ軸方向においてゲート金属層４８から離間して設けられる。エミッタ電極５０は、コンタクト部５４を通じてメサ領域６０のエミッタ領域１２、アノード領域１３、ベース領域１４及びコンタクト領域１５の一以上に電気的に接続してよい。本例のエミッタ電極５０は、第１のコンタクト部５４‐１を介してＦＷＤ領域７０のアノード領域１３及びコンタクト領域１５と電気的に接続し、第２のコンタクト部５４‐２を介してＩＧＢＴ領域８０のエミッタ領域１２及びコンタクト領域１５と電気的に接続する。
また、エミッタ電極５０は、コンタクト部５２及び５３を通じ、ダミートレンチ部３０のダミートレンチ導電部に電気的に接続してよい。本例の接続層２７及び接続層２８は、ダミートレンチ部３０のダミートレンチ導電部と接続する。但し、接続層２７及び接続層２８とダミートレンチ部３０とが重ならない領域においては、接続層２７及び接続層２８と半導体基板１０の上面との間には、酸化膜等の絶縁膜が設けられる。
エミッタ電極５０及びゲート金属層４８の各々は、金属層であってよい。例えば、各金属層は、アルミニウム（Ａｌ）、アルミニウム（Ａｌ）‐シリコン（Ｓｉ）合金、またはアルミニウム（Ａｌ）‐シリコン（Ｓｉ）‐銅（Ｃｕ）合金で形成される。各金属層は、アルミニウム等で形成された領域の下層にチタン（Ｔｉ）またはチタン化合物等で形成されたバリアメタルを有してよい。また、コンタクト部４７、５２及び５４内においてタングステン（Ｗ）等で形成されたプラグを有してもよい。
図２においては、半導体基板１０の下面側に露出するＮ＋型のカソード領域７２が設けられる範囲を破線で示す。本例においては、蓄積領域１６のＹ軸正方向の端部１９よりも内側に、カソード領域７２のＹ軸正方向の端部を設ける。ゲートランナー部１１０のＹ軸負方向の端部からカソード領域７２の端部までの長さは、例えば５０μｍである。また、コンタクト部５４の端部５５からカソード領域７２の端部までの長さは、例えば２０μｍ以上４０μｍ以下である。なお、本例において、カソード領域７２のＸ軸負方向の端部（即ち、下面側境界８２）は上面側境界７４に一致する。ただし、理解を容易にするべく、Ｙ軸方向において重なる下面側境界８２及び上面側境界７４は、Ｘ軸方向においてずらして示す。
蓄積領域１６の端部１９は、コンタクト部５４の端部５５よりもカソード領域７２のＹ軸正方向の端部に近い位置に設けられるとよい。なお、カソード領域７２のＹ軸正方向の端部は、Ｙ軸方向において延伸ゲートランナー部１１４よりも環状ゲートランナー部１１２の近くに位置し、且つ、Ｘ軸方向に平行に延伸する下面側境界８２を意味してよい。
Ｐ＋型のコレクタ領域は、半導体基板１０の下面側において、カソード領域７２が露出する領域以外の全領域に設けられてよい。それゆえ、図２においては、コレクタ領域の範囲を省略する。本例のコレクタ領域は、ＩＧＢＴ領域８０の全体に設けられる。
図３は、図２におけるＡ‐Ａ断面を示す図である。Ａ‐Ａ断面は、Ｘ‐Ｚ平面に平行であり、半導体基板１０の上面６２及び下面６４を通る。また、Ａ‐Ａ断面は、カソード領域７２のＹ軸正方向の端部よりも内側における断面であり、エミッタ領域１２、蓄積領域１６及びカソード領域７２等を通る。Ａ‐Ａ断面においては、半導体基板１０と、絶縁膜３６及び層間絶縁膜３８と、エミッタ電極５０と、コレクタ電極２４とを示す。
本例の絶縁膜３６及び層間絶縁膜３８は、トレンチ部の上部に積層して設けられた酸化膜である。絶縁膜３６は、二酸化シリコン（ＳｉＯ２）膜であってよい。絶縁膜３６は、各トレンチ部のダミートレンチ絶縁膜３２及びゲート絶縁膜４２と同じ工程で形成されてよい。層間絶縁膜３８は、ＢＰＳＧ（Ｂｏｒｏ‐Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）およびＢＳＧ （Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のうち、一種類以上の材料で形成されてよい。
本例のエミッタ電極５０は、上面６２および層間絶縁膜３８に接して、ＩＧＢＴ領域８０及びＦＷＤ領域７０に渡って設けられる。コレクタ電極２４は、下面６４に接して、下面６４の全体に設けられる。コレクタ電極２４の材料は、エミッタ電極５０と同じであってよい。
Ａ‐Ａ断面における半導体基板１０は、ダミートレンチ部３０及びゲートトレンチ部４０を有する。また、Ａ‐Ａ断面における半導体基板１０は、Ｎ＋型のエミッタ領域１２と、Ｐ−型のアノード領域１３と、Ｐ−型のベース領域１４と、Ｐ＋型のコンタクト領域１５と、Ｎ型の蓄積領域１６と、Ｎ−型のドリフト領域１８と、Ｎ型のバッファ領域２０と、Ｐ＋型のコレクタ領域２２と、Ｎ＋型のカソード領域７２とを有する。
なお、Ｎ型、Ｎ＋型及びＮ−型の領域は、ドーパントとしてリン（Ｐ）またはヒ素（Ａｓ）をイオン注入することにより形成してよい。ただし、バッファ領域２０は、ドーパントとしてプロトン（Ｈ＋）及びセレン（Ｓｅ）のいずれかまたは両方をイオン注入することにより形成してよい。また、Ｐ型、Ｐ＋型及びＰ−型の領域は、ドーパントとしてホウ素（Ｂ）をイオン注入することにより形成してよい。
Ａ‐Ａ断面において、ＩＧＢＴ領域８０のメサ領域６０‐２は、エミッタ領域１２、ベース領域１４及び蓄積領域１６を有する。ただし、境界メサ領域６１は、ベース領域１４、コンタクト領域１５及び蓄積領域１６を有する。コンタクト領域１５は、上面６２からエミッタ領域１２よりも深い位置まで設けられる。ベース領域１４は、エミッタ領域１２及びコンタクト領域１５の底部に接する。蓄積領域１６は、半導体基板１０の深さ方向においてベース領域１４とドリフト領域１８との間に位置する。ＦＷＤ領域７０のメサ領域６０‐１は、アノード領域１３及び蓄積領域１６を有する。蓄積領域１６は、アノード領域１３の底部に接する。蓄積領域１６は、半導体基板１０の深さ方向においてアノード領域１３とドリフト領域１８との間に位置する。
本例のゲートトレンチ部４０は、ゲート絶縁膜４２、ゲート導電部４３及びゲートトレンチ４４を有する。ゲートトレンチ４４は、上面６２を選択的にエッチングすることにより形成してよい。ゲート絶縁膜４２は、ゲートトレンチ４４の内壁に接して設けられてよい。ゲート絶縁膜４２は、ゲートトレンチ４４の内壁の半導体を酸化または窒化することにより形成してよい。本例のゲート導電部４３は、ゲート絶縁膜４２に接してゲート絶縁膜４２よりも内側に設けられる。ゲート絶縁膜４２は、ゲート導電部４３と半導体基板１０とを絶縁してよい。ゲート導電部４３は、ポリシリコン等の導電材料で形成されてよい。
本例のダミートレンチ部３０は、ダミートレンチ絶縁膜３２、ダミートレンチ導電部３３及びダミートレンチ３４を有する。ダミートレンチ絶縁膜３２及びダミートレンチ導電部３３は、ゲート絶縁膜４２およびゲート導電部４３と同様の手法で形成されてよい。各トレンチ部は、アノード領域１３、ベース領域１４及び蓄積領域１６を貫通し、ドリフト領域１８に達してよい。
本例のドリフト領域１８は、半導体基板１０中においてアノード領域１３及びベース領域１４よりも下方に位置する。ドリフト領域１８及びバッファ領域２０は、ＦＷＤ領域７０及びＩＧＢＴ領域８０に渡って設けられる。ＦＷＤ領域７０におけるドリフト領域１８及びバッファ領域２０は、カソード領域７２とともに、ＦＷＤのカソードと見なしてよい。
バッファ領域２０は、ドリフト領域１８の下方に位置してよい。本例のバッファ領域２０は、Ｚ軸方向において、ドリフト領域１８と、コレクタ領域２２及びカソード領域７２との間に位置する。バッファ領域２０は、半導体装置２００のターン・オフ時に、ＩＧＢＴ領域８０のベース領域１４の底部から下面６４へ広がる空乏層がコレクタ領域２２に到達することを防ぐ機能を有してよい。バッファ領域２０は、深さ方向において、Ｎ型のドーピング濃度分布が離散的なピーク値を有するフィールドストップ（Ｆｉｅｌｄ Ｓｔｏｐ）領域であってよい。
コレクタ領域２２及びカソード領域７２は、半導体基板１０の下面６４から予め定められた深さ範囲に設けられてよい。本例において、コレクタ領域２２とカソード領域７２との境界である下面側境界８２のＸ軸負方向の端部の位置は、上面側境界７４のＸ軸方向の位置と一致する。したがって、カソード領域７２のＹ軸正方向の端部よりも内側のＸ‐Ｚ平面に平行な断面（Ａ‐Ａ断面）では、ＩＧＢＴ領域８０の下面６４側にはコレクタ領域２２が設けられ、ＦＷＤ領域７０の下面６４側にはカソード領域７２が設けられる。コレクタ領域２２及びカソード領域７２は、バッファ領域２０よりも下方に設けられる。ただし、カソード領域７２のＸ軸負方向の端部（下面側境界８２）が上面側境界７４に一致せず、カソード領域７２のＸ軸負方向の端部がＦＷＤ領域７０側に後退してもよい。この場合、カソード領域７２のＹ軸正方向の端部よりも内側のＸ‐Ｚ平面に平行な断面では、ＩＧＢＴ領域８０の下面６４側にはコレクタ領域２２が設けられ、ＦＷＤ領域７０の下面６４側にはコレクタ領域２２及びカソード領域７２が設けられる。また、カソード領域７２のＸ軸負方向の端部がＩＧＢＴ領域８０側まで延伸してもよい。この場合、カソード領域７２のＹ軸正方向の端部よりも内側のＸ‐Ｚ平面に平行な断面では、ＩＧＢＴ領域８０の下面６４側にはコレクタ領域２２及びカソード領域７２が設けられ、ＦＷＤ領域７０の下面６４側にはカソード領域７２が設けられる。
本例のＩＧＢＴ領域８０は、Ｘ軸正方向において上面側境界７４を有する。ＩＧＢＴ領域８０は、Ｘ軸負方向においてもＦＷＤ領域７０との上面側境界７４を有してよい。本例において、Ｘ軸方向におけるＩＧＢＴ領域８０の範囲は、隣接する２つの上面側境界７４の間の範囲である。ＦＷＤ領域７０は、活性領域１００におけるＩＧＢＴ領域８０以外の領域と見なしてよい。
図４は、図２におけるＢ‐Ｂ断面を示す図である。Ｂ‐Ｂ断面は、Ｘ‐Ｚ平面に平行であり、Ｙ軸方向においてコンタクト部５４の端部５５と蓄積領域１６の端部１９との間を通る。また、Ｂ‐Ｂ断面は、ＦＷＤ領域７０及びＩＧＢＴ領域８０におけるコンタクト領域１５を通る。Ｂ‐Ｂ断面は、カソード領域７２のＹ軸正方向の端部よりもＹ軸正方向に位置する。それゆえ、Ｂ‐Ｂ断面において、カソード領域７２及び下面側境界８２は存在しない。
図５は、図２におけるＣ‐Ｃ断面を示す図である。Ｃ‐Ｃ断面は、Ｙ‐Ｚ平面に平行であり、ＦＷＤ領域７０及びゲートランナー部１１０を通る。Ｃ‐Ｃ断面は、特に、ＦＷＤ領域７０における第１のコンタクト部５４‐１を通る。ゲートランナー部１１０の下方に位置するウェル領域１７は、Ｙ軸方向においてＦＷＤ領域７０に接してよい。Ｃ‐Ｃ断面においては、ウェル領域１７におけるＹ軸方向の端部であって、エッジ終端領域１３０とは反対側の端部が内側の端部９２である。
本明細書においては、ウェル領域１７の内側の端部９２よりも内側の範囲をＦＷＤ領域７０とする。なお、延伸ゲートランナー部１１４の下方にもウェル領域１７が設けられる。Ｙ軸方向において、環状ゲートランナー部１１２の下方のウェル領域１７と、延伸ゲートランナー部１１４の下方のウェル領域１７とに挟まれる範囲をＦＷＤ領域７０と見なしてよい。
Ｃ‐Ｃ断面においては、ウェル領域１７の内側の端部９２と、第１のコンタクト部５４‐１の端部５５‐１と、蓄積領域１６の端部１９と、カソード領域７２の端部（即ち、下面側境界８２）との各位置を上面６２に投影して破線にて示す。図示する様に、ウェル領域１７の内側の端部９２と、カソード領域７２の端部に対応する下面側境界８２と、蓄積領域１６の端部１９と、コンタクト部５４の端部５５とは、Ｙ軸方向において互いに対向する。
ウェル領域１７には、正孔が蓄積され得る。例えば、ＩＧＢＴの動作時にＩＧＢＴ領域８０のコレクタ領域２２からドリフト領域１８へ注入された正孔が、ＩＧＢＴ領域８０に隣接するウェル領域１７の底部９６近傍に蓄積される。
また、ＦＷＤ領域７０の順方向動作時において、正孔電流がアノード領域１３から下面６４に向かって流れる。これにより、ドリフト領域１８へ供給された正孔の一部が正孔電流として下面６４に向かって流れ、ウェル領域１７の底部９６近傍に正孔が蓄積され得る。ただし、本例においては、下面側境界８２をウェル領域１７の内側の端部９２から離間させる。これにより、下面側境界８２がウェル領域１７の内側の端部９２の直下に位置する場合に比べて、ＦＷＤ領域７０に隣接するウェル領域１７の底部９６近傍に蓄積される正孔の量を低減することができる。
ＲＣ‐ＩＧＢＴを搭載した半導体モジュールは、通常、直列に接続された上アームを構成する上側のＲＣ‐ＩＧＢＴと、下アームを構成する下側のＲＣ‐ＩＧＢＴとを有する。そして、上側のＲＣ‐ＩＧＢＴと下側のＲＣ‐ＩＧＢＴとは、動作モードに応じて、それぞれ、オンおよびオフ状態となる。この動作に起因して、ＲＣ‐ＩＧＢＴのＦＷＤ領域７０は、所定時間の順方向状態の後、逆回復状態となる。逆回復状態では、順方向電流と逆向きに電流が流れる。つまり、逆回復状態において、正孔は、下面６４から上面６２にほぼ向かう方向へ流れる。特に、ウェル領域１７の底部９６近傍に蓄積された正孔は、ＦＷＤ領域７０が逆回復状態であるときに、第１のコンタクト部５４‐１から引き抜かれ得る。このとき、第１のコンタクト部５４‐１の端部５５‐１近傍において正孔が集中しやすい。逆回復時に、端部５５‐１近傍に正孔電流が集中することにより、ＦＷＤ領域７０の破壊耐量が低下する恐れがある。
そこで、本例においては、下面側境界８２をウェル領域１７の内側の端部９２から後退させる。これにより、ウェル領域１７の底部９６近傍に蓄積される正孔の量を低減することができるので、第１のコンタクト部５４‐１の端部５５‐１近傍における正孔電流の集中を低減することができる。本例においては、ウェル領域１７の内側の端部９２と下面側境界８２とを上面６２に投影した場合の最短距離を第１距離Ｌ１とする。第１距離Ｌ１は、半導体基板１０の上面６２からウェル領域１７の底部９６までの深さＤｐより大きく、且つ、半導体基板１０の上面６２から下面６４までの厚さＴｓｕｂよりも小さくてよい。
深さＤｐは、上面６２からトレンチ部の底部までの深さＤｔよりも大きくてよく、半導体基板１０の厚さＴｓｕｂの半分よりも小さくてよい。例えば、深さＤｐは、１０μｍ以上２０μｍ以下である。半導体基板１０の厚さＴｓｕｂは、耐圧に応じて定めてよいが、例えば、１００μｍ以上２００μｍ以下である。本例の厚さＴｓｕｂは、１１０μｍである。
第１のコンタクト部５４‐１の端部５５‐１近傍においては正孔が集中しやすいので、第１のコンタクト部５４‐１の端部５５‐１をウェル領域１７の内側の端部９２から離間させてよい。これにより、正孔は、底部９６から端部５５‐１近傍に至るまでにおいて、ウェル領域１７よりも抵抗の高いアノード領域１３中を移動することとなる。それゆえ、端部５５及び内側の端部９２がＹ軸方向において一致する場合に比べて、端部５５‐１近傍における正孔の集中を低減することができる。これにより、ＦＷＤ領域７０における破壊耐量の低下を防ぐことができる。
本例において、第１のコンタクト部５４‐１の端部５５‐１は、ウェル領域１７の内側の端部９２と下面側境界８２との間に位置する。より具体的には、端部５５‐１は、内側の端部９２と蓄積領域１６の端部１９との間に位置する。ウェル領域１７の内側の端部９２と第１のコンタクト部５４‐１の端部５５‐１とを上面６２に投影した場合の最短距離である第２距離Ｌ２は、第１距離Ｌ１よりも小さくてよい。換言すれば、第１距離Ｌ１は、第２距離Ｌ２よりも大きくてよい。第２距離Ｌ２は、第１距離Ｌ１の４０％以上６０％以下であってよく、第１距離Ｌ１の半分よりも小さくてよい。例えば、第２距離Ｌ２は数μｍ以上１０μｍ以下であり、第１距離Ｌ１は数十μｍ以上５０μｍ以下である。
第１のコンタクト部５４‐１の端部５５‐１と蓄積領域１６の端部１９とを上面６２に投影した場合の最短距離である第４距離Ｌ４は、蓄積領域１６の端部１９とカソード領域７２の端部とを上面６２に投影した場合の最短距離である第５距離Ｌ５よりも大きくてよい。これにより、正孔がコンタクト部５４から引き抜かれることを蓄積領域１６が妨げることを防止し、コンタクト部５４を通じてキャリア（本例では、正孔）のエミッタ電極５０への引き抜きをより促進することが可能となる。なお、第２距離Ｌ２は、第５距離Ｌ５より大きくてよい。これにより、第１のコンタクト部５４‐１の端部５５‐１近傍における正孔電流の集中を低減することができ、破壊耐量を確保することが可能となる。
図６は、図２におけるＤ‐Ｄ断面を示す図である。Ｄ‐Ｄ断面は、Ｙ‐Ｚ平面に平行であり、ＩＧＢＴ領域８０及びゲートランナー部１１０を通る。Ｄ‐Ｄ断面は、特に、ＩＧＢＴ領域８０における第２のコンタクト部５４‐２を通る。ウェル領域１７は、Ｙ軸方向においてＩＧＢＴ領域８０に接してよい。本明細書においては、ウェル領域１７の内側の端部９２よりも内側の範囲をＩＧＢＴ領域８０とする。なお、Ｙ軸方向において、環状ゲートランナー部１１２の下方のウェル領域１７と、延伸ゲートランナー部１１４の下方のウェル領域１７とに挟まれる範囲をＩＧＢＴ領域８０と見なしてよい。
Ｄ‐Ｄ断面は、ゲートトレンチ部４０の短手部と、ダミートレンチ部３０の短手部とを通る。それゆえ、Ｄ‐Ｄ断面において、ゲートトレンチ部４０及びダミートレンチ部３０が、ウェル領域１７中に存在する。Ｄ‐Ｄ断面においては、ウェル領域１７の内側の端部９２と、第２のコンタクト部５４‐２の端部５５‐２との各位置を上面６２に投影して破線にて示す。内側の端部９２と端部５５‐２とを上面６２に投影した場合の最短距離を第３距離Ｌ３とする。本例において、第３距離Ｌ３は第２距離Ｌ２と等しいが、他の例において、第３距離Ｌ３は第２距離Ｌ２より小さくてもよい。なお、ＩＧＢＴ領域８０の下面６４側において、カソード領域７２は設けられず、コレクタ領域２２が設けられる。
図７は、図１におけるＥ‐Ｅ断面を示す図である。Ｅ‐Ｅ断面は、Ｙ‐Ｚ平面に平行であり、環状ゲートランナー部１１２と、ＦＷＤ領域７０と、延伸ゲートランナー部１１４とを通る。Ｅ‐Ｅ断面は、特に、活性領域１００‐１におけるＦＷＤ領域７０の第１のコンタクト部５４‐１を通る。
なお、理解を容易にすることを目的として、Ｅ‐Ｅ断面においては、延伸ゲートランナー部１１４の下方に設けられたウェル領域１７を１７‐Ａとし、環状ゲートランナー部１１２の下方に設けられたウェル領域１７を１７‐Ｅと示す。また、ウェル領域１７‐Ａによって規定される第１距離Ｌ１及び第２距離Ｌ２をそれぞれＬ１‐Ａ及びＬ２‐Ａとする。即ち、ウェル領域１７‐ＡのＹ軸正方向の端部９８と下面側境界８２とを上面６２に投影した場合の最短距離をＬ１‐Ａとし、ウェル領域１７‐Ａの端部９８とコンタクト部５４‐１のＹ軸負方向の端部５５‐１とを上面６２に投影した場合の最短距離をＬ２‐Ａとする。同様に、ウェル領域１７‐Ｅによって規定される第１距離Ｌ１及び第２距離Ｌ２をそれぞれＬ１‐Ｅ及びＬ２‐Ｅとする。
ＲＣ‐ＩＧＢＴにおいては、ＩＧＢＴ領域８０よりもＦＷＤ領域７０において、電流集中に起因する破壊が生じやすい。さらに、エッジ終端領域１３０に接する環状ゲートランナー部１１２の近傍よりも、延伸ゲートランナー部１１４の近傍におけるＦＷＤ領域７０において破壊が生じやすい傾向にある。そこで、延伸ゲートランナー部１１４近傍の第１距離Ｌ１‐Ａを、環状ゲートランナー部１１２近傍の第１距離Ｌ１‐Ｅよりも長くしてよい（Ｌ１‐Ｅ＜Ｌ１‐Ａ）。さらに、第２距離Ｌ２‐Ａを、第２距離Ｌ２‐Ｅよりも長くてしよい（Ｌ２‐Ｅ＜Ｌ２‐Ａ）。これにより、相対的に破壊が生じやすい延伸ゲートランナー部１１４近傍における第１のコンタクト部５４‐１の端部５５‐１において、電流集中による破壊を防止することができる。
図８は、第１変形例における環状ゲートランナー部１１２近傍の上面拡大図である。本例において、第３距離Ｌ３‐Ｅは第２距離Ｌ２‐Ｅよりも小さい。つまり、本例では、ＦＷＤ領域７０における第１のコンタクト部５４‐１の端部５５‐１を、ＩＧＢＴ領域８０における第２のコンタクト部５４‐２の端部５５‐２に比べて、ウェル領域１７‐Ｅから離間させる。これにより、ＦＷＤ領域７０においては破壊耐量を向上させつつ、ＩＧＢＴ領域８０においてはＩＧＢＴとして動作する有効領域を第１実施形態に比べて広くすることができる。
本例の下面側境界８２は、Ｘ軸方向において、上面側境界７４よりもＦＷＤ領域７０の側に位置する。つまり、本例において、カソード領域７２のＸ軸負方向の端部は、第１の後退長さＬｘだけ上面側境界７４から離間する。第１の後退長さＬｘは、Ｘ軸方向における下面側境界８２から上面側境界７４までの長さである。第１の後退長さＬｘは、Ｙ軸方向におけるウェル領域１７の内側の端部９２から外周端部６６に最も近いカソード領域７２の端部までの第１距離Ｌ１‐Ｅ以上であってよい。カソード領域７２の第１の後退長さＬｘは、数十μｍ以上数百μｍ以下であってよい。本例において、第１の後退長さＬｘは、１００μｍである。ＦＷＤ領域７０において、Ｙ軸方向に加えてＸ軸方向においてもカソード領域７２を後退させることにより、さらに破壊耐量を向上させることができる。なお、第１の後退長さＬｘは、Ｘ軸方向における下面側境界８２から上面側境界７４までの長さであって、上面側境界７４は活性領域１００内に位置する。これに対し、第１距離Ｌ１‐Ｅは、Ｙ軸方向におけるウェル領域１７の内側の端部９２から外周端部６６に最も近いカソード領域７２の端部までの長さであって、ウェル領域１７の内側の端部９２は活性領域１００の端部に位置する。この活性領域１００内の位置の違いから、後退量としては第１の後退長さＬｘを第１距離Ｌ１‐Ｅ以上とする。
また、本例の半導体基板１０は、ＦＷＤ領域７０にライフタイムキラー領域２６を有する。ライフタイムキラー領域２６とは、ヘリウム（Ｈｅ）等の不純物を導入することにより半導体基板１０の内部に形成された点欠陥（空孔、複空孔およびダングリングボンド等）領域であってよい。ライフタイムキラー領域２６は、点欠陥を形成するために導入された不純物そのものを有してよい。ライフタイムキラー領域２６は、半導体基板１０において点欠陥および不純物の少なくともいずれかによって形成された、キャリアの再結合中心を有してよい。これにより、ライフタイムキラー領域２６を設けない場合と比較して、逆回復時における単位時間当たりのキャリア（例えば、正孔）の数を低減することができる。それゆえ、ＦＷＤ領域７０の破壊耐量を向上させることができる。
本例のライフタイムキラー領域２６は、上面視においてカソード領域７２よりも広い範囲に設けられる。本例において、ライフタイムキラー領域２６のＸ軸負方向の端部は上面側境界７４と一致する。これに対して、ライフタイムキラー領域２６のＹ軸正方向の端部は、ＦＷＤ領域７０のＹ軸正方向の端部を超えて、ゲートランナー部１１０の下方にも設けられる。
ただし、ライフタイムキラー領域２６が半導体基板１０の外周端部６６にまで達すると、ライフタイムキラー領域２６を介して漏れ電流が流れる恐れがある。そこで、ライフタイムキラー領域２６は、環状ゲートランナー部１１２の下方において、環状ゲートランナー部１１２のＹ軸方向における長さの一部に対応して設けられてよい。本例において、ライフタイムキラー領域２６のＹ軸正方向の端部は、ウェル領域１７‐Ｅにおける内側の端部９２と外側の端部９４との間に位置する。本例のライフタイムキラー領域２６は、ウェル領域１７‐Ｅに蓄積された正孔が第１のコンタクト部５４‐１に集中することを有効に低減し得る。それゆえ、ＦＷＤ領域７０における破壊耐量を向上させることができる。
なお、ライフタイムキラー領域２６は、ＦＷＤ領域７０に加えて、ＩＧＢＴ領域８０にも設けられてよい。ライフタイムキラー領域２６は、ＦＷＤ領域７０からＸ軸方向に延伸し、ＩＧＢＴ領域８０の境界メサ領域６１や境界メサ領域６１側のメサ領域６０‐２まで設けられてもよい。
図９は、第１変形例における延伸ゲートランナー部１１４近傍の上面拡大図である。本例においても、第３距離Ｌ３‐Ａは第２距離Ｌ２‐Ａよりも小さい。活性領域１００‐１と１００‐２との間に位置する延伸ゲートランナー部１１４の下方においては、ライフタイムキラー領域２６は、延伸ゲートランナー部１１４のＹ軸方向における長さ全体にわたって設けられてよい。これにより、本例においては、半導体基板１０の外周端部６６における漏れ電流を確実に防止しつつ、活性領域１００‐１と１００‐２との境界領域におけるウェル領域１７‐Ａ全体から第１のコンタクト部５４‐１へ向かうキャリアの量を低減することができる。
蓄積領域１６のＹ軸負方向の端部１９は、コンタクト部５４の端部５５から数μｍ以上２０μｍ以下の長さ離間してよい。本例において、蓄積領域１６のＹ軸負方向の端部１９は、活性領域１００‐１において２番目にＹ軸負方向の端部に位置するエミッタ領域１２の下方に位置する。なお、図示はしないが、ライフタイムキラー領域２６は、ゲートパッド部１２０の下方に設けられるＰ＋型のウェル領域１７の全体と重なるように設けられてよい。ただし、上述のように、漏れ電流を防ぐべく、ライフタイムキラー領域２６は、外周端部６６まで到達しないことが望ましい。ウェル領域１７とライフタイムキラー領域２６とが可能な限り深さ方向に重なるようにすることにより、ＦＷＤ領域７０の破壊耐量を向上させることができる。
図１０は、ライフタイムキラー領域２６の深さ方向における再結合中心の濃度分布を示す図である。図１０の中央にはＦＷＤ領域７０におけるＡ‐Ａ断面の一部を示し、図１０の左側にはＦＷＤ領域７０におけるＣ‐Ｃ断面の一部を示す。図１０の右側には、深さ方向における再結合中心の濃度分布（ｃｍ−３）を示す。再結合中心の濃度は、ライフタイムキラーの濃度と読み替えてもよい。図示するように、ライフタイムキラー領域２６は、ウェル領域１７の底部９６よりも半導体基板１０の下面６４に近い位置にライフタイムキラーの濃度分布のピークを有してよい。
例えば、上面６２から加速エネルギー２４ＭｅＶでＨｅをイオン注入することにより、ピーク深さ位置Ｄｐｋが上面６２から１８μｍ、及び、半値幅１０μｍであるライフタイムキラーの濃度分布を形成することができる。この場合に、上面６２からウェル領域１７の底部９６までの深さＤｐは、例えば１０μｍである。このように、ライフタイムキラー領域２６をウェル領域１７よりも深く形成することにより、ＦＷＤ領域７０の順方向状態時にウェル領域１７に蓄積される正孔の量を低減することができる。これにより、ＦＷＤ領域７０の逆回復時の破壊耐量を向上させることができる。
図１１は、第１距離Ｌ１に対するＦＷＤ領域７０の逆回復時の破壊耐量を示す図である。縦軸は、逆回復時の破壊耐量（ｋＷ）である。横軸は、ウェル領域１７の内側の端部９２からＦＷＤ領域７０における下面側境界８２までの第１距離Ｌ１（μｍ）である（図５のＣ‐Ｃ断面を参照されたい）。図１１に示す様に、第１距離Ｌ１が大きくなるほど逆回復時の破壊耐量が高くなることが確認された。
表１は、電源電圧Ｖｃｃ＝８００Ｖ、半導体基板１０のジャンクション温度＝１５０℃、半導体基板１０の厚さＴｓｕｂ＝１１０μｍ、ＦＷＤ領域７０のＸ軸方向の幅＝２００μｍとした場合の他の実験結果である。本実験においては、所定の第１距離Ｌ１に対して、ＦＷＤ領域７０において逆回復時に流れる電流のピーク（ｒｅｖｅｒｓｅ‐ｒｅｃｏｖｅｒｙ ｐｅａｋ ｃｕｒｒｅｎｔ：以下において、Ｉｒｐ）を変えて、半導体装置２００に破壊が生じるＩｒｐを測定した。表１において、"○"は半導体装置２００が破壊されなかったこと（非破壊）を意味し、"×"は半導体装置２００が破壊されたことをそれぞれ意味する。距離Ｌ１＝１０μｍおよび３０μｍの各々について欄が２つあるのは、各々２回ずつ測定を行ったことを意味する。本実験においても、第１距離Ｌ１が大きくなるほど逆回復時の破壊耐量が高くなることが確認された。
Figure 0006969662
図１２の（ａ）から（ｄ）は、コンタクト部５４と蓄積領域１６との位置関係を示す図である。図１２は、環状ゲートランナー部１１２近傍におけるＦＷＤ領域７０及びＩＧＢＴ領域８０を示す。図１２の（ａ）から（ｄ）の各々においては、右側にＦＷＤ領域７０の第１のコンタクト部５４‐１と蓄積領域１６の端部１９との位置関係を示し、右側にＩＧＢＴ領域８０の第２のコンタクト部５４‐２と蓄積領域１６の端部１９との位置関係を示す。
図１２の（ａ）は、図２に示した第１実施形態に対応する。これに対して、図１２の（ｂ）から（ｄ）においては、蓄積領域１６の端部１９の位置が、ＦＷＤ領域７０とＩＧＢＴ領域８０とで異なる。それゆえ、Ｙ軸方向において、第１の非重複領域５６‐１の長さは、第２の非重複領域５６‐２の長さと異なる。なお、非重複領域５６のＹ軸方向の長さは、Ｃ‐Ｃ断面に示す第４距離Ｌ４に相当する。
図１２の（ｂ）において、Ｙ軸方向における第１の非重複領域５６‐１の長さは、Ｙ軸方向における第２の非重複領域５６‐２の長さよりも小さい。これに対して、図１２の（ｃ）及び（ｄ）において、Ｙ軸方向における第１の非重複領域５６‐１の長さは、Ｙ軸方向における第２の非重複領域５６‐２の長さよりも大きい。これにより、（ｃ）及び（ｄ）においては、ＦＷＤ領域７０において逆回復時の破壊耐量を確保し、ＩＧＢＴ領域８０においてＩＥ効果を得ることができる範囲を（ａ）及び（ｂ）の例よりもさらに広げることができる。
なお、図１２の（ｄ）の例において、ＩＧＢＴ領域８０は、内側トランジスタ領域に対応するＩＧＢＴ領域８０‐Ｃである。ＩＧＢＴ領域８０‐Ｃにおける蓄積領域１６のＹ軸方向の端部１９は、第２のコンタクト部５４‐２のＹ軸方向の端部５５‐２よりも、半導体基板１０の外周端部６６に近くてよい。図１２の（ｄ）において、蓄積領域１６は第２のコンタクト部５４‐２よりも広い範囲に設けられる。これにより、図１２の（ｃ）の例に比べて、ＩＧＢＴ領域８０におけるさらに高いＩＥ効果を得ることができる。
図１３は、図１における領域Ｂの拡大図である。領域Ｂは、ＩＧＢＴ領域８０‐ＲにおけるＸ軸及びＹ軸の各正方向の端部近傍を含む領域である。図１３では、ＩＧＢＴ領域８０‐Ｒにおいて半導体基板１０の外周端部６６に近い４つの第２のコンタクト部５４‐２を、５４‐２ａから５４‐２ｄとして示す。第２のコンタクト部５４‐２ａは、Ｘ軸方向において半導体基板１０の外周端部６６に最も近い。なお、ＩＧＢＴ領域８０‐Ｒは、活性領域１００のＸ軸方向の端部における外側トランジスタ領域の一例である。
ＩＧＢＴ領域８０‐Ｒにおける第２のコンタクト部５４‐２の各々も、ＩＧＢＴ領域８０‐Ｃと同様に、第２の非重複領域５６‐２を有する。ただし、ＩＧＢＴ領域８０‐Ｒにおいて、Ｙ軸方向における第２の非重複領域５６‐２の長さは、Ｘ軸方向において半導体基板１０の外周端部６６に近いほど長い。
なお、本例において、ＩＧＢＴ領域８０‐Ｒにおける蓄積領域１６は、曲率を有する角部を含む。本例においては、蓄積領域１６の端部１９の曲線部分が、第２のコンタクト部５４‐２ｂ、５４‐２ｃ及び５４‐２ｄを横切る。それゆえ、第２の非重複領域５６‐２のＹ軸方向の長さは、第２のコンタクト部５４‐２の各々におけるＸ軸正方向の端部５５‐２における第２の非重複領域５６‐２のＹ軸方向の長さとしてよい。
これに代えて、第２のコンタクト部５４‐２の各々におけるＸ軸負方向の端部５５‐２における第２の非重複領域５６‐２のＹ軸方向の長さとしてもよく、第２のコンタクト部５４‐２の各々におけるＸ軸方向の中央における第２の非重複領域５６‐２のＹ軸方向の長さとしてもよい。いずれの定義に従ったとしても、本例においては、第２の非重複領域５６‐２のＹ軸方向の長さは、第２の非重複領域５６‐２ａ、５６‐２ｂ、５６‐２ｃ及び５６‐２ｄの順に大きい。
特に、第２のコンタクト部５４‐２ａの全体は、蓄積領域１６と重ならない。これにより、環状ゲートランナー部１１２の下方に位置するウェル領域１７に蓄積された正孔を、第２のコンタクト部５４‐２ａから引き抜くことができる。それゆえ、第２のコンタクト部５４‐２ａと蓄積領域１６とをＺ軸方向に重ねる場合に比べて、ＩＧＢＴ領域８０からＦＷＤ領域７０へ回り込む正孔の量を低減することができる。
図１４は、第２実施形態における図１の領域Ａの拡大図である。本例のＦＷＤ領域７０においては、第１のコンタクト部５４‐１のＹ軸方向の端部５５‐１とメサ領域６０‐１とが重なる位置において、少なくとも１つのメサ領域６０‐１がＰ＋型のコンタクト領域１５を有しない。係る点が第１実施形態と異なる。他の点は、第１実施形態及びその変形例と同じであってよい。特に、本例においては、ＦＷＤ領域７０における全てのメサ領域６０‐１が、端部５５‐１の下方にＰ＋型のコンタクト領域１５を有しない。
第１実施形態の様に、メサ領域６０‐１においてＹ軸方向に所定長さを有するコンタクト領域１５を設ける場合、コンタクト部５４‐１の端部５５‐１におけるキャリアの集中をある程度防止することができる。しかしながら、メサ領域６０‐１にコンタクト領域１５を設けることにより局所的にアノード側のキャリアが増加するので、Ｉｒｐが増加し得る。そこで、本例においては、メサ領域６０‐１におけるコンタクト領域１５を、少なくとも１つのメサ領域６０‐１において設けないこととした。これにより、第１実施形態に比べてＩｒｐを抑制することができる。
ただし、ＩＧＢＴ領域８０は、寄生サイリスタ構造（Ｎ‐Ｐ‐Ｎ‐Ｐ構造）を有する。本例のＮ‐Ｐ‐Ｎ‐Ｐ構造は、Ｎ＋型のエミッタ領域１２と、Ｐ−型のベース領域１４及びＰ＋型のコンタクト領域１５と、Ｎ型の蓄積領域１６、Ｎ−型のドリフト領域１８及びＮ型のバッファ領域２０と、Ｐ＋型のコレクタ領域２２とから成る。ここで、仮に、Ｐ＋型のコンタクト領域１５をＰ−型のベース領域１４とする場合、ラッチアップが生じ易くなるという問題がある。
そこで、本例のＩＧＢＴ領域８０においては、メサ領域６０‐２のＹ軸正方向の端部近傍に位置するコンタクト領域１５をあえて残す。つまり、本例のＩＧＢＴ領域８０においては、第２のコンタクト部５４‐２のＹ軸方向の端部５５‐２と少なくとも１つのメサ領域６０‐２とが重なる位置において、少なくとも１つのメサ領域６０‐２がコンタクト領域１５を有する。特に、本例においては、ＩＧＢＴ領域８０における全てのメサ領域６０‐２が、端部５５‐２の下方にＰ＋型のコンタクト領域１５を有する。これにより、ＩＧＢＴ領域におけるラッチアップの発生を抑制することができる。
図１５は、ＦＷＤ領域７０における、アノード‐カソード間電圧（ＶＡＫ）及び電流（ＩＦ）の時間変化を示すシミュレーション結果である。縦軸は、アノード‐カソード間電圧（ＶＡＫ）と、電流（ＩＦ）とを示す。横軸は、時間を示す。以下では、１つのＲＣ‐ＩＧＢＴにおける複数のＦＷＤ領域７０をまとめて１つの機能素子であるＦＷＤとし、同様に、複数のＩＧＢＴ領域８０をまとめて１つの機能素子であるＩＧＢＴとして説明する。なお、ＩＧＢＴのエミッタ電極５０はＦＷＤのアノード電極と共通であり、ＩＧＢＴのコレクタ電極２４はＦＷＤのカソード電極と共通である。
時刻Ｔ０からＴ１までにおいて、ＦＷＤには順方向（アノードからカソードに向かう方向）に還流電流が流れる。その後、時刻Ｔ２においてＦＷＤのＩＦは逆回復し始め、時刻Ｔ３においてＦＷＤのＩＦはＩｒｐとなる。その後、時刻Ｔ４においてＩＦはほぼゼロに漸近し、時刻Ｔ５においてゼロとなる。図１５においては、第１実施形態のＩＦを破線で示し、第２実施形態のＩＦを実線で示す。第１実施形態に比べて第２実施形態の方が、Ｉｒｐを抑制できることが確認された。なお、第１実施形態（破線）及び第２実施形態（実線）の両方において、時刻Ｔ０からＴ５までの間におけるＶＡＫは同じである。
図１６は、第３実施形態における図１の領域Ａの拡大図である。なお、図面の見易さを考慮して、図２にて示した蓄積領域１６及びカソード領域７２を図１６においては省略するが、上述の実施形態及び変形例において述べた蓄積領域１６及びカソード領域７２を適宜適用してよい。本例において、ＩＧＢＴ領域８０の境界メサ領域６１は、コンタクト領域１５を有せず、ベース領域１４を有する。つまり、ＦＷＤ領域７０のＸ軸及びＹ軸方向をＰ−型のベース領域１４により囲む。当該構成により、ＩＧＢＴ領域８０からＦＷＤ領域７０へ移動する正孔の量を第２実施形態に比べてより低減することができる。それゆえ、第２実施形態に比べて、ＦＷＤ領域７０の逆回復時の破壊耐量をさらに向上させることができる。
ただし、ＩＧＢＴ領域８０に隣接するＦＷＤ領域７０のメサ領域６０‐１は、コンタクト部５４‐１の端部５５‐１とメサ領域６０‐１とが重なる位置にコンタクト領域１５を有してよい。本例においては、ＦＷＤ領域７０におけるＩＧＢＴ領域８０側の３つのメサ領域６０‐１がコンタクト領域１５を有する。それゆえ、上面側境界７４近傍の３つのメサ領域６０‐１により正孔をエミッタ電極５０へ引き抜くことができるので、メサ領域６０‐１に全くコンタクト領域１５を設けない場合に比べて、ＦＷＤ領域７０における逆回復時の正孔の量を低減することができる。
ただし、ＩＧＢＴ領域８０に隣接していない少なくとも１つのメサ領域６０‐１は、コンタクト部５４‐１のＹ軸方向の端部５５‐１とメサ領域６０‐１とが重なる位置にコンタクト領域１５を有しなくてよい。本例においては、ＩＧＢＴ領域８０側の３つのメサ領域６０‐１以外のメサ領域６０‐１にはコンタクト領域１５を設けない。これにより、ＦＷＤ領域７０においては、ＩＧＢＴ領域８０側の複数のメサ領域６０‐１により正孔を引き抜きつつ、ＩＧＢＴ領域８０側の複数のメサ領域６０‐１"以外"のメサ領域６０‐１によりウェル領域１７からＦＷＤ領域７０への正孔の注入を抑制することができる。本例においても、第１実施形態及びその変形例を適宜採用してもよい。
図１７は、第４実施形態における図１の領域Ａの拡大図である。本例のＩＧＢＴ領域８０のダミートレンチ部３０は、短手部を有せず長手部のみを有する。つまり、本例において、ＩＧＢＴ領域８０のダミートレンチ部３０は、直線形状である。また、ＩＧＢＴ領域８０において、ダミートレンチ部３０及びゲートトレンチ部４０は、Ｘ軸方向において交互に設けられる。本例は、主として上述の点で第１から第３実施形態とは異なる。また、紙面の都合上、図１７においては、蓄積領域１６およびカソード領域７２を省略している。但し、第１から第３実施形態及びこれらの変形例に係る技術的思想を本例に適用してよいのは勿論である。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・半導体基板、１２・・エミッタ領域、１３・・アノード領域、１４・・ベース領域、１５・・コンタクト領域、１６・・蓄積領域、１７・・ウェル領域、１８・・ドリフト領域、１９・・端部、２０・・バッファ領域、２２・・コレクタ領域、２４・・コレクタ電極、２６・・ライフタイムキラー領域、２７、２８・・接続層、３０・・ダミートレンチ部、３２・・ダミートレンチ絶縁膜、３３・・ダミートレンチ導電部、３４・・ダミートレンチ、３６・・絶縁膜、３８・・層間絶縁膜、４０・・ゲートトレンチ部、４２・・ゲート絶縁膜、４３・・ゲート導電部、４４・・ゲートトレンチ、４６・・ゲートランナー層、４７・・コンタクト部、４８・・ゲート金属層、５０・・エミッタ電極、５２、５３、５４・・コンタクト部、５５・・端部、５６・・非重複領域、５８・・重複領域、６０・・メサ領域、６１・・境界メサ領域、６２・・上面、６４・・下面、６６・・外周端部、７０・・ＦＷＤ領域、７２・・カソード領域、７４・・上面側境界、８０・・ＩＧＢＴ領域、８２・・下面側境界、９２・・端部、９４・・端部、９６・・底部、９８・・端部、１００・・活性領域、１１０・・ゲートランナー部、１１２・・環状ゲートランナー部、１１４・・延伸ゲートランナー部、１２０・・ゲートパッド部、１３０・・エッジ終端領域、２００・・半導体装置

Claims (12)

  1. １つの半導体基板にトランジスタ領域とダイオード領域とを有する半導体装置であって、
    前記半導体装置は、
    前記ダイオード領域において、前記半導体基板中に設けられた第１導電型のアノード領域と、
    少なくとも前記ダイオード領域に設けられ、前記半導体基板中において前記アノード領域よりも下方に位置する第２導電型のドリフト領域と、
    少なくとも前記ダイオード領域に設けられ、前記半導体基板の深さ方向において前記アノード領域と前記ドリフト領域との間に位置する、第２導電型の蓄積領域と、
    第１方向に延伸する複数のコンタクト部を有し、前記半導体基板の上面上に設けられた、絶縁膜と
    を有し、
    前記複数のコンタクト部は、前記ダイオード領域に設けられた第１のコンタクト部を含み、
    前記第１のコンタクト部は、前記第１方向における前記第１のコンタクト部の端部に、前記蓄積領域と前記深さ方向において重ならない第１の非重複領域を有し、
    前記半導体装置は、
    前記トランジスタ領域において、前記半導体基板中に設けられた第１導電型のベース領域と、
    前記トランジスタ領域に設けられ、前記半導体基板中において前記ベース領域よりも下方に位置する前記ドリフト領域と
    をさらに備え、
    前記蓄積領域は、前記トランジスタ領域にも設けられ、前記半導体基板の深さ方向において前記ベース領域と前記ドリフト領域との間に位置し、
    前記複数のコンタクト部は、前記トランジスタ領域に設けられた第２のコンタクト部を含み、
    前記第２のコンタクト部は、前記第１方向における前記第２のコンタクト部の端部に、前記蓄積領域と前記深さ方向において重ならない第２の非重複領域を有し、
    前記トランジスタ領域は、
    前記第１方向に延伸し、前記第１方向に直交する第２方向において配列された複数のトレンチ部と、
    前記複数のトレンチ部のうち前記第２方向において隣接する各２つのトレンチ部の間に位置し、前記半導体基板の一部である、複数の第２メサ領域と
    を有し、
    前記複数の第２メサ領域のうち少なくとも１つの第２メサ領域は、第２導電型のエミッタ領域を有し、
    前記第２のコンタクト部の端部と前記蓄積領域の端部とを前記半導体基板の上面に投影した場合の最短距離は、前記第１方向における前記エミッタ領域の長さより大きい
    半導体装置。
  2. １つの半導体基板にトランジスタ領域とダイオード領域とを有する半導体装置であって、
    前記半導体装置は、
    前記ダイオード領域において、前記半導体基板中に設けられた第１導電型のアノード領域と、
    少なくとも前記ダイオード領域に設けられ、前記半導体基板中において前記アノード領域よりも下方に位置する第２導電型のドリフト領域と、
    少なくとも前記ダイオード領域に設けられ、前記半導体基板の深さ方向において前記アノード領域と前記ドリフト領域との間に位置する、第２導電型の蓄積領域と、
    第１方向に延伸する複数のコンタクト部を有し、前記半導体基板の上面上に設けられた、絶縁膜と
    を有し、
    前記複数のコンタクト部は、前記ダイオード領域に設けられた第１のコンタクト部を含み、
    前記第１のコンタクト部は、前記第１方向における前記第１のコンタクト部の端部に、前記蓄積領域と前記深さ方向において重ならない第１の非重複領域を有し、
    前記半導体装置は、
    前記トランジスタ領域において、前記半導体基板中に設けられた第１導電型のベース領域と、
    前記トランジスタ領域に設けられ、前記半導体基板中において前記ベース領域よりも下方に位置する前記ドリフト領域と
    をさらに備え、
    前記蓄積領域は、前記トランジスタ領域にも設けられ、前記半導体基板の深さ方向において前記ベース領域と前記ドリフト領域との間に位置し、
    前記複数のコンタクト部は、前記トランジスタ領域に設けられた第２のコンタクト部を含み、
    複数の前記トランジスタ領域は、前記第１方向と直交する第２方向の両側を前記ダイオード領域に挟まれた内側トランジスタ領域を有し、
    前記内側トランジスタ領域における前記蓄積領域の前記第１方向の端部は、前記第２のコンタクト部の前記第１方向の端部よりも、前記半導体基板の外周端部に近い
    半導体装置。
  3. １つの半導体基板にトランジスタ領域とダイオード領域とを有する半導体装置であって、
    前記半導体装置は、
    前記ダイオード領域において、前記半導体基板中に設けられた第１導電型のアノード領域と、
    少なくとも前記ダイオード領域に設けられ、前記半導体基板中において前記アノード領域よりも下方に位置する第２導電型のドリフト領域と、
    少なくとも前記ダイオード領域に設けられ、前記半導体基板の深さ方向において前記アノード領域と前記ドリフト領域との間に位置する、第２導電型の蓄積領域と、
    第１方向に延伸する複数のコンタクト部を有し、前記半導体基板の上面上に設けられた、絶縁膜と、
    複数の前記トランジスタ領域および複数の前記ダイオード領域を含む活性領域と
    を有し、
    前記複数のコンタクト部は、前記ダイオード領域に設けられた第１のコンタクト部を含み、
    前記第１のコンタクト部は、前記第１方向における前記第１のコンタクト部の端部に、前記蓄積領域と前記深さ方向において重ならない第１の非重複領域を有し、
    複数の前記トランジスタ領域の各々は、前記第１方向と直交する第２方向の端部に位置する外側トランジスタ領域であり、
    複数のコンタクト部は、前記外側トランジスタ領域に設けられた複数の第２のコンタクト部を含み、
    前記複数の第２のコンタクト部の各々は、前記第１方向における前記第２のコンタクト部の端部に、前記蓄積領域と前記深さ方向において重ならない第２の非重複領域を有し、
    前記第２方向の前記端部における前記外側トランジスタ領域において、前記第１方向における前記第２の非重複領域の長さは、前記第２方向において前記半導体基板の外周端部に近いほど長い
    半導体装置。
  4. 前記複数の第２のコンタクト部のうち、前記第２方向において前記半導体基板の外周端部に最も近い第２のコンタクト部の全体は、前記蓄積領域と重ならない
    請求項３に記載の半導体装置。
  5. １つの半導体基板にトランジスタ領域とダイオード領域とを有する半導体装置であって、
    前記半導体装置は、
    前記ダイオード領域において、前記半導体基板中に設けられた第１導電型のアノード領域と、
    少なくとも前記ダイオード領域に設けられ、前記半導体基板中において前記アノード領域よりも下方に位置する第２導電型のドリフト領域と、
    少なくとも前記ダイオード領域に設けられ、前記半導体基板の深さ方向において前記アノード領域と前記ドリフト領域との間に位置する、第２導電型の蓄積領域と、
    第１方向に延伸する複数のコンタクト部を有し、前記半導体基板の上面上に設けられた、絶縁膜と
    を有し、
    前記複数のコンタクト部は、前記ダイオード領域に設けられた第１のコンタクト部を含み、
    前記第１のコンタクト部は、前記第１方向における前記第１のコンタクト部の端部に、前記蓄積領域と前記深さ方向において重ならない第１の非重複領域を有し、
    前記ダイオード領域は、
    前記第１方向に延伸し、前記第１方向に直交する第２方向において配列された複数のダミートレンチ部と、
    前記複数のダミートレンチ部のうち前記第２方向において隣接する各２つのダミートレンチ部の間に位置し、前記半導体基板の一部である、複数の第１メサ領域と
    を有し、
    前記複数の第１メサ領域のうち少なくとも１つの第１メサ領域は、前記第１のコンタクト部の前記第１方向の端部と前記少なくとも１つの第１メサ領域とが重なる位置において、前記アノード領域よりも高い第１導電型のドーパント濃度を有し且つ前記第１のコンタクト部に接続する第１導電型のコンタクト領域を有さず、
    前記トランジスタ領域は、
    前記第１方向に延伸し、前記第１方向に直交する第２方向において配列された複数のトレンチ部と、
    前記複数のトレンチ部のうち前記第２方向において隣接する各２つのトレンチ部の間に位置し、前記半導体基板の一部である、複数の第２メサ領域と
    を有し、
    前記複数の第２メサ領域のうち少なくとも１つの第２メサ領域は、前記複数のコンタクト部のうち前記トランジスタ領域に設けられた第２のコンタクト部の前記第１方向の端部と前記少なくとも１つの第２メサ領域とが重なる位置において、前記コンタクト領域を有し、
    前記複数の第２メサ領域は、前記第２方向において前記ダイオード領域に隣接する境界メサ領域を含み、
    前記境界メサ領域は、前記コンタクト領域を有せず、且つ、前記コンタクト領域よりも第１導電型のドーピング濃度が低い第１導電型のベース領域を有する
    半導体装置。
  6. １つの半導体基板にトランジスタ領域とダイオード領域とを有する半導体装置であって、
    前記半導体装置は、
    前記ダイオード領域において、前記半導体基板中に設けられた第１導電型のアノード領域と、
    少なくとも前記ダイオード領域に設けられ、前記半導体基板中において前記アノード領域よりも下方に位置する第２導電型のドリフト領域と、
    少なくとも前記ダイオード領域に設けられ、前記半導体基板の深さ方向において前記アノード領域と前記ドリフト領域との間に位置する、第２導電型の蓄積領域と、
    第１方向に延伸する複数のコンタクト部を有し、前記半導体基板の上面上に設けられた、絶縁膜と
    を有し、
    前記複数のコンタクト部は、前記ダイオード領域に設けられた第１のコンタクト部を含み、
    前記第１のコンタクト部は、前記第１方向における前記第１のコンタクト部の端部に、前記蓄積領域と前記深さ方向において重ならない第１の非重複領域を有し、
    前記ダイオード領域は、
    前記第１方向に延伸し、前記第１方向に直交する第２方向において配列された複数のダミートレンチ部と、
    前記複数のダミートレンチ部のうち前記第２方向において隣接する各２つのダミートレンチ部の間に位置し、前記半導体基板の一部である、複数の第１メサ領域と
    を有し、
    前記複数の第１メサ領域のうち少なくとも１つの第１メサ領域は、前記第１のコンタクト部の前記第１方向の端部と前記少なくとも１つの第１メサ領域とが重なる位置において、前記アノード領域よりも高い第１導電型のドーパント濃度を有し且つ前記第１のコンタクト部に接続する第１導電型のコンタクト領域を有さず、
    前記複数の第１メサ領域のうち前記トランジスタ領域に隣接する第１メサ領域は、前記第１のコンタクト部の前記第１方向の端部と前記第１メサ領域とが重なる位置に前記コンタクト領域を有し、
    前記複数の第１メサ領域のうち前記トランジスタ領域に隣接していない少なくとも１つの第１メサ領域は、前記第１のコンタクト部の前記第１方向の端部と、前記第１メサ領域とが重なる位置に前記コンタクト領域を有しない
    半導体装置。
  7. １つの半導体基板にトランジスタ領域とダイオード領域とを有する半導体装置であって、
    前記半導体装置は、
    前記ダイオード領域において、前記半導体基板中に設けられた第１導電型のアノード領域と、
    少なくとも前記ダイオード領域に設けられ、前記半導体基板中において前記アノード領域よりも下方に位置する第２導電型のドリフト領域と、
    少なくとも前記ダイオード領域に設けられ、前記半導体基板の深さ方向において前記アノード領域と前記ドリフト領域との間に位置する、第２導電型の蓄積領域と、
    第１方向に延伸する複数のコンタクト部を有し、前記半導体基板の上面上に設けられた、絶縁膜と
    を有し、
    前記複数のコンタクト部は、前記ダイオード領域に設けられた第１のコンタクト部を含み、
    前記第１のコンタクト部は、前記第１方向における前記第１のコンタクト部の端部に、前記蓄積領域と前記深さ方向において重ならない第１の非重複領域を有し、
    前記トランジスタ領域は、前記半導体基板の下面側に設けられた第２導電型のコレクタ領域を有し、
    前記ダイオード領域は、前記半導体基板の下面側に設けられた第１導電型のカソード領域を有し、
    前記コレクタ領域と前記カソード領域との境界である下面側境界は、前記第１方向と直交する第２方向において、前記半導体基板の上面側における前記トランジスタ領域と前記ダイオード領域との境界である上面側境界よりも、前記ダイオード領域の側に位置する
    半導体装置。
  8. 前記第１のコンタクト部の端部と前記蓄積領域の端部とを前記半導体基板の上面に投影した場合の最短距離は、前記蓄積領域の端部と前記カソード領域の端部とを前記半導体基板の上面に投影した場合の最短距離より大きい
    請求項７に記載の半導体装置。
  9. 前記半導体装置は、
    前記ダイオード領域において、前記半導体基板中に設けられた第１導電型のウェル領域をさらに有し、
    前記ウェル領域の内側の端部と前記第１方向における前記第１のコンタクト部の端部とを前記半導体基板の上面に投影した場合の最短距離は、前記蓄積領域の端部と前記カソード領域の端部とを前記半導体基板の上面に投影した場合の最短距離より大きい
    請求項７に記載の半導体装置。
  10. 前記半導体装置は、
    前記トランジスタ領域において、前記ウェル領域をさらに有し、
    前記複数のコンタクト部は、前記トランジスタ領域に設けられた第２のコンタクト部を含み、
    前記ウェル領域の内側の端部と前記第１方向における前記第２のコンタクト部の端部とを前記半導体基板の上面に投影した場合の最短距離は、前記ウェル領域の内側の端部と前記第１方向における前記第１のコンタクト部の端部とを前記半導体基板の上面に投影した場合の最短距離より小さい
    請求項９に記載の半導体装置。
  11. 前記半導体装置は、
    互いに隣接する少なくとも２つの前記トランジスタ領域の間に設けられた延伸ゲートランナー部と、
    複数の前記トランジスタ領域及び複数の前記ダイオード領域を囲む環状ゲートランナー部と
    をさらに有し、
    前記延伸ゲートランナー部の下方に設けられた前記ウェル領域の内側の端部と前記第１方向における前記第１のコンタクト部の一方の端部とを前記半導体基板の上面に投影した場合の最短距離は、前記環状ゲートランナー部の下方に設けられた前記ウェル領域の内側の端部と前記第１方向における前記第１のコンタクト部の他方の端部とを前記半導体基板の上面に投影した場合の最短距離より大きい
    請求項９または１０に記載の半導体装置。
  12. 前記第２方向における前記下面側境界から前記上面側境界までの長さである前記カソード領域の第１の後退長さは、前記第１方向における前記ウェル領域の内側の端部から外周端部に最も近い前記カソード領域の端部までの長さである前記カソード領域の第２の後退長さ以上である
    請求項９から１１のいずれか一項に記載の半導体装置。
JP2020500368A 2018-02-14 2019-01-25 半導体装置 Active JP6969662B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018024242 2018-02-14
JP2018024242 2018-02-14
PCT/JP2019/002594 WO2019159657A1 (ja) 2018-02-14 2019-01-25 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2019159657A1 JPWO2019159657A1 (ja) 2020-07-16
JP6969662B2 true JP6969662B2 (ja) 2021-11-24

Family

ID=67618666

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020500368A Active JP6969662B2 (ja) 2018-02-14 2019-01-25 半導体装置

Country Status (4)

Country Link
US (1) US11107910B2 (ja)
JP (1) JP6969662B2 (ja)
CN (1) CN111052393B (ja)
WO (1) WO2019159657A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015000206T5 (de) 2014-10-03 2016-08-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
JP7085975B2 (ja) * 2018-12-17 2022-06-17 三菱電機株式会社 半導体装置
JP7471192B2 (ja) 2020-10-01 2024-04-19 三菱電機株式会社 半導体装置
US20220149165A1 (en) * 2020-11-12 2022-05-12 Cree, Inc. Semiconductor devices including an offset metal to polysilicon gate contact
JP7488778B2 (ja) 2021-01-29 2024-05-22 株式会社東芝 半導体装置
US20220293778A1 (en) * 2021-03-10 2022-09-15 Kabushiki Kaisha Toshiba Semiconductor device and method for driving same

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217419A (ja) 2000-02-03 2001-08-10 Denso Corp 半導体装置
JP4639431B2 (ja) 2000-05-24 2011-02-23 富士電機システムズ株式会社 トレンチゲート型半導体装置
JP5672766B2 (ja) 2010-05-17 2015-02-18 株式会社デンソー 半導体装置
JP5636808B2 (ja) * 2010-08-17 2014-12-10 株式会社デンソー 半導体装置
US8716746B2 (en) 2010-08-17 2014-05-06 Denso Corporation Semiconductor device
JP5126335B2 (ja) 2010-10-18 2013-01-23 富士電機株式会社 トレンチゲート型半導体装置
JP5321669B2 (ja) 2010-11-25 2013-10-23 株式会社デンソー 半導体装置
CN105706238B (zh) * 2013-11-05 2019-03-12 丰田自动车株式会社 半导体装置
CN107112324A (zh) 2014-12-17 2017-08-29 三菱电机株式会社 半导体装置
JP6335829B2 (ja) 2015-04-06 2018-05-30 三菱電機株式会社 半導体装置
JP6679892B2 (ja) * 2015-05-15 2020-04-15 富士電機株式会社 半導体装置
JP6561611B2 (ja) * 2015-06-17 2019-08-21 富士電機株式会社 半導体装置
JP6668798B2 (ja) * 2015-07-15 2020-03-18 富士電機株式会社 半導体装置
US10056370B2 (en) * 2015-07-16 2018-08-21 Fuji Electric Co., Ltd. Semiconductor device
JP6604107B2 (ja) * 2015-07-16 2019-11-13 富士電機株式会社 半導体装置
JP6686398B2 (ja) 2015-12-03 2020-04-22 富士電機株式会社 半導体装置
JP6414090B2 (ja) 2016-01-27 2018-10-31 株式会社デンソー 半導体装置
DE112017000063T5 (de) * 2016-02-15 2018-03-22 Fuji Electric Co., Ltd. Halbleitervorrichtung
JP6878848B2 (ja) * 2016-02-16 2021-06-02 富士電機株式会社 半導体装置
JP6668804B2 (ja) 2016-02-16 2020-03-18 富士電機株式会社 半導体装置
JP6604430B2 (ja) * 2016-03-10 2019-11-13 富士電機株式会社 半導体装置
JP6830767B2 (ja) 2016-06-14 2021-02-17 株式会社デンソー 半導体装置
US10237299B2 (en) * 2016-09-29 2019-03-19 Camelot Uk Bidco Limited Browser extension for contemporaneous in-browser tagging and harvesting of internet content
US10559663B2 (en) * 2016-10-14 2020-02-11 Fuji Electric Co., Ltd. Semiconductor device with improved current flow distribution
JP6624300B2 (ja) * 2016-10-17 2019-12-25 富士電機株式会社 半導体装置
EP3324443B1 (en) * 2016-11-17 2019-09-11 Fuji Electric Co., Ltd. Semiconductor device
CN109891595B (zh) * 2017-05-31 2022-05-24 富士电机株式会社 半导体装置
JP6777244B2 (ja) * 2017-10-18 2020-10-28 富士電機株式会社 半導体装置
WO2019111572A1 (ja) * 2017-12-06 2019-06-13 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
CN111052393B (zh) 2023-11-14
CN111052393A (zh) 2020-04-21
US11107910B2 (en) 2021-08-31
US20200161460A1 (en) 2020-05-21
WO2019159657A1 (ja) 2019-08-22
JPWO2019159657A1 (ja) 2020-07-16

Similar Documents

Publication Publication Date Title
JP6969662B2 (ja) 半導体装置
JP6947281B2 (ja) 半導体装置
JP6604430B2 (ja) 半導体装置
US11139291B2 (en) Semiconductor device
US11810914B2 (en) Semiconductor device
WO2018151227A1 (ja) 半導体装置
JP7268330B2 (ja) 半導体装置および製造方法
CN110574169B (zh) 半导体装置
JPWO2018220879A1 (ja) 半導体装置
EP3340311B1 (en) Trench gate igbt
JPWO2019098271A1 (ja) 半導体装置
JP2023139265A (ja) 半導体装置
JP2021184499A (ja) 半導体装置
JP2020177973A (ja) 半導体装置
US20240047541A1 (en) Semiconductor device
WO2022044542A1 (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200128

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210602

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210928

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211011

R150 Certificate of patent or registration of utility model

Ref document number: 6969662

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150