JP5126335B2 - トレンチゲート型半導体装置 - Google Patents

Description

本発明は、半導体基板の表面層を掘り下げたトレンチ内に、絶縁膜を介して埋め込まれた制御用のゲート電極を有する、ＭＯＳＦＥＴ（金属−酸化膜−半導体構造のゲート電極を有する電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、絶縁ゲートサイリスタ、およびそれらの集合体であるインテリジェントパワーモジュール（ＩＰＭ）などのトレンチゲート型ＭＯＳ半導体装置に関する。

電力変換装置の低消費電力化が進む中で、その装置の中で中心的な役割を果たすパワーデバイス（スイッチングデバイス）の低消費電力化に対する期待が大きい。近年、チャネル密度を大きくし、オン状態の電力損失を大きく低減したトレンチゲート型のパワーデバイスが実用化され、パワーＭＯＳＦＥＴを始めとし、ＩＧＢＴ、サイリスタ、ダイオードへと適用範囲が拡がりつつある。

トレンチゲート型素子の概略をＭＯＳ半導体装置の一例であるトレンチゲート型ＭＯＳＦＥＴを例にして説明する。図４（ａ）は、従来のストライプ状のトレンチゲートを有するトレンチゲート型ＭＯＳＦＥＴの主要部の、保護膜や電極膜等を透視した半導体基板表面の透視平面図である。同図（ｂ）は図４（ａ）でのＡ−Ａ線に沿った部分断面図、同図（ｃ）は同様にＢ−Ｂ線に沿った部分断面図、同図（ｄ）はトレンチ溝終端部の拡大断面図である。

図４（ａ）において、５はトレンチ、１７はフィールド酸化膜１２のエッジであり、１６はゲート電極４を掘り下げたステップである。
図４（ｂ）において、ｎ⁺ ドレイン層１ａとｎドリフト層１ｂからなる半導体基板１の、ｎドリフト層１ｂの表面層にｐウェル領域７が形成され、そのｐウェル領域７の表面層にｎソース領域８が形成されている。ｎソース領域８の表面からｐウェル領域７を貫通してｎドリフト層１ｂに達するトレンチ５が形成され、そのトレンチ５の内部には、ゲート酸化膜３を挟んで多結晶シリコンからなるゲート電極４が充填されている。ｎソース領域８の表面上には、ｐウェル領域７にも共通に接触するＡｌ−Ｓｉ合金等のソース電極９が、またｎ⁺ ドレイン層１ａの裏面にはドレイン電極１０が設けられている。ゲート電極４を覆う層間絶縁膜１１は、ソース電極９とゲート電極４とを絶縁している絶縁膜である。この例のように、層間絶縁膜１１の上にソース電極９が延長されることが多いが、このようにしなければならないわけではない。

図４（ｃ）に示すように、ストライプ状のトレンチ５の終端部は、ゲート電極４の引出し部にもなっており、ゲート電極４は、半導体基板１の表面上に延長され、フィールド酸化膜１２上でゲート金属電極１３と接続されている。

このゲート金属電極１３に適当な電圧を印加することにより、トレンチ５の内壁に沿ったｐウェル領域７の表面層に反転層（チャネル）を生じ、ドレイン電極１０とソース電極９間が導通して電流が流れる。

特開平８−２９３６０１号公報 特開平１０−２１４９６８号公報 特開平１０−２５６５４５号公報 特開平１１−９７６８９号公報

トレンチゲートを適用したいずれのデバイスにおいても、従来のプレーナゲート構造に匹敵する信頼性の高いトレンチゲート構造を構成することが重要な課題である。しかしながらゲート酸化膜の形成されるトレンチ内壁の平滑さは基板表面に比べると劣り、またトレンチエッチングの際に発生するシリコンのダメージ層の問題、トレンチ内壁の異物の除去しにくさ等を考慮すると、プレーナゲート構造を超える良好なゲート酸化膜の信頼性を得ることは困難である。

特に基板表面に直線状に形成されるストライプ状トレンチはトレンチの終端部を有するため、この部分は直線領域と異なり前記の問題が発生しやすく、そこに成長するゲート酸化膜は直線領域に形成するそれに比べ、品質が劣る。

図４（ｄ）は、トレンチ溝終端部の拡大断面図である。この図に見られるように、ゲート電極４と半導体基板１とはゲート酸化膜３で絶縁されている。トレンチ５は、通常ドライエッチングで形成されるがその際、トレンチ５の終端部では、上角部１４で尖り、そのためゲート酸化膜３が薄くなったり、電界が集中したりして、ゲート酸化膜３の耐圧低下を招くことがあった。例えば、図の場合、上角部１４でゲート酸化膜３の厚さが約３０％薄くなっている。そして、この終端上角部１４の尖端は、図４（ａ）のトレンチ５のコーナー部１８で最も鋭くなり、コーナー部１８の曲率半径が小さくなる程鋭くなることが知られている。

この問題の対策として、例えばトレンチ５の終端上角部１４の角を削り、或いは、その部分のゲート酸化膜３を厚くするなどの方法が、特開平７−２４９７６９号公報に開示されている。しかし、その開示された方法では、トレンチ５の終端上角部１４を削り落とし、もしくはこの部分のゲート酸化膜３を厚くするための工程を加えなければならない。また、例えそのような工程を加えたとしてもトレンチ５のコーナー部１８で最も鋭くなることに変わりは無い。

トレンチ型ＭＯＳ半導体装置では、トレンチの端に起因する結晶欠陥やその部分の絶縁膜の影響を防止し、ゲート耐圧の向上を図る等の目的で、チップの端に向かうトレンチの先端を、隣接するトレンチの先端と結ぶ方法が、例えば、特許文献１〜４に開示されている。

図５（ａ）はその一例の半導体基板の平面図である。５１はゲート連結部である。
また本発明出願人から、トレンチゲートの終端部に幅の広い拡大終端部５２を設けた構造〔図５（ｂ）〕が出願されている（特願平１１−４１５号）。

本発明の目的はこれらと同じく、ストライプ状トレンチゲート構造のゲート酸化膜の耐圧低下を防止し、信頼性の高いゲート酸化膜を有するトレンチゲート型半導体装置を提供することにある。

上記課題解決のため本発明は、第一導電型ドレイン層と、前記第一導電型ドレイン層上に設けられた第二導電型チャネル領域と、前記第二導電型チャネル領域の表面層に選択的に形成された第一導電型ソース領域と、前記第一導電型ソース領域の表面から第二導電型チャネル領域を貫通し前記第一導電型ドレイン層に達するトレンチと、トレンチ内にゲート絶縁膜を介して設けられたゲート電極層と、前記第一導電型ソース領域と前記第二導電型チャネル領域との表面に共通に接触して設けられたソース電極と、前記第一導電型ドレイン層に接触して設けられたドレイン電極とからなるトレンチゲート型ＭＯＳ半導体装置において、前記トレンチの隣接するトレンチの終端をつなぐ曲率を有するトレンチ連結部を設け、前記トレンチ連結部の外周の曲率半径が内周の曲率半径より小さく、内周から外周への幅がストライプ状トレンチの直線部の幅よりも大きく形成されているものとする。

そのようにすれば、トレンチの終端がなくなり、トレンチの終端での結晶欠陥や絶縁膜の薄膜化等の問題が解決されて電界が緩和される。また、特別のコンタクト領域を設ける必要が無い。

特に、そのトレンチ連結部の幅がストライプ状トレンチの直線部の幅の１．５倍以上であるものとする。
トレンチを充填するための多結晶シリコンの膜厚は、通常トレンチ幅の０．７倍以上を要する。このときトレンチ連結部の幅が狭いと、充填される多結晶シリコンに隙間が発生し、レジスト等の除去が困難になる。従って、Ｗ₂ ／Ｗ₁ ≧１．５とするとよい。

そして、そのトレンチ連結部の幅が、ストライプ状トレンチの直線部から次第に大きくなっているものとする。
そのようにすれば、エッチング、デポジション等のプロセスの際の流体の流れが円滑になり、異常点の発生を防止することができる。

以上説明したように本発明によれば、チップ端に向かうストライプ状トレンチの終端をトレンチの隣接するトレンチの終端をつなぐ曲率を有するトレンチ連結部を設け、前記トレンチ連結部の外周の曲率半径が内周の曲率半径より小さく、内周から外周への幅がストライプ状トレンチの直線部の幅よりも大きく形成することにより、従来問題であったトレンチ終端部でのトレンチ内壁の粗面化等を防止し、ゲート酸化膜の部分的な薄膜化の問題等を回避して、ゲート酸化膜の耐圧を容易に向上させ、長期信頼性を改善することができた。

本発明のトレンチ型ＭＯＳ半導体装置の製造方法としては、トレンチ形成用のエッチングマスクを変更するだけで、特に工程を増やすことがなく、極めて容易に実現できる。

本発明の第一の実施例を説明するための平面図 本発明の第一の参考例を説明するための平面図 本発明の第二の参考例を説明するための平面図 従来技術を説明するための構造図であり、（ａ）は平面図、（ｂ）、（ｃ）はそれぞれ（ａ）のＡ−Ａ線、Ｂ−Ｂ線に沿った断面図、（ｄ）はトレンチ終端部の拡大断面図 他の従来技術を説明するための平面図であり、（ａ）は特開平８−２９３６０１号の一例の平面図、（ｂ）は特願平１１−４１５号の一例の平面図

以下、実施例の図を参照しながら本発明の実施の形態を説明する。

図１は、本発明第一の実施例のＭＯＳＦＥＴのチップ端部の保護膜、電極等を透視した透視平面図である。図に示した主要部以外に、主に周縁領域に耐圧を分担する部分があるが、本発明の本質に係る部分でないので、省略している。

隣のトレンチ５同士を曲率をつけたトレンチ連結部５１で繋ぎ、終端が無いようになっている点は、図５の従来のＭＯＳＦＥＴと同じであるが、トレンチ連結部５１の幅Ｗ₂ が、直線部分の溝幅Ｗ₁ より大きくなっている点が異なっている。すなわちＷ₂ ／Ｗ₁ ≧１である。

例えばトレンチ直線部分の溝幅をＷ₁ が１．２μm であるとき、トレンチ連結部５１の幅Ｗ₂ は２．０μm である。深さ３μｍ、トレンチ間隔は２．８μｍ、トレンチ連結部５１の外周の曲率半径は２．６μｍで内周の曲率半径より小さくなっている。１７はフィールド酸化膜１２の段差、１６はゲート電極４のステップである。フィールド酸化膜１２の厚さは約４５０ｎｍ、半導体基板上のゲート電極４の厚さは約８００ｎｍである。

このようにして、従来のようなトレンチ５の終端上角部での尖端化を抑制し、その部分でのゲート酸化膜３の薄膜化を防止することができる。
仮にトレンチ５の幅が１．２μm の場合、これを充填するための多結晶シリコンの膜厚は、通常０．７〜０．８μm 以上必要である。通常この場合、最低１．８μm 以上のトレンチ幅にしないと、トレンチの連結部５１に充填される多結晶シリコンに隙間が発生し、レジスト等の除去が困難になる。従って、Ｗ₂ ／Ｗ₁ ≧１．５とするとよい。

そのようにすることによって、トレンチの連結部５１に充填される多結晶シリコンに隙間がなくなり、レジスト等が残る問題も発生しなくなる。
実際に試作したトレンチ型ＭＯＳＦＥＴにおいても、ゲート酸化膜３の厚さを１００ｎｍとしたとき、ゲート酸化膜の耐圧は、９０Ｖ以上であり、従来の７０Ｖより約３０％向上した。しかも、トレンチ５を形成するためのエッチングマスクを変更するだけで済み、特開平７−２４９７６９号公報の例のような特別な工程の付加を要しない。

なお、図１には、ストライプ状トレンチの一方の端しか示していないが、この図では、ストライプトレンチの終端の片側だけ示して例示したのであり、他方のトレンチ終端についても同様な構造とする。この時、隣接する同じストライプの両端を連結して、閉じたトレンチパターンにしても良いし、また、他方側のトレンチ終端は、別の側のストライプ状トレンチの端と連結して一筆書き状にした構造としても良い。

［参考例１］
図２は、本発明第一の参考例のトレンチゲート型ＭＯＳＦＥＴの主要部の平面図である。

ストライプ状トレンチ５の終端を隣のトレンチ５と連結せず、離れたトレンチ５と連結したものであり、やはり終端が無いようになっている。
その結果、トレンチ５の形状は、チップ外形に相似の、角部が相似の丸みをもつた長方形となっている。中心には、ゲートパッド１５があり、またほぼ相似形で同心状のトレンチパターンを繋ぐゲートランナー１９が設けられている。

トレンチパターンの角部の曲率半径が小さすぎると、トレンチ内壁の凸部の尖りが大きくなるため、好ましくないので、緩やかに形成すると良い。
実際に試作したトレンチゲート型ＭＯＳＦＥＴにおいても、ゲート酸化膜の厚さが１００ｎｍのとき、ゲート酸化膜の耐圧は、８４Ｖ以上であり、従来の７０Ｖより約２０％向上した。

［参考例２］
図３は、本発明第二の参考例のトレンチゲート型ＭＯＳＦＥＴの主要部の平面図である。

この例では、トレンチ５の終端を緩やかに湾曲させ、終端を同じトレンチラインの途中に結んだ拡大終端部５２を設け、従来のような終端を形成しない方法である。
トレンチ５の終端を形成しないことによって、トレンチの終端上角部の尖端化が抑えられ、ゲート酸化膜３の耐圧を向上させることができる。

実際に試作したトレンチＭＯＳＦＥＴにおいても、ゲート酸化膜の厚さが１００ｎｍのとき、ゲート酸化膜の耐圧は、８４Ｖ以上であり、従来の７０Ｖより約２０％向上した。
拡大終端部５２の直径は最大、トレンチ幅とトレンチ間隔との和に近い値まで可能である。

この場合も、トレンチエッチングのためのマスクパターンを変更するだけで良く、特別に工程数を増やす必要が無い。
また、湾曲したトレンチの溝幅は、直線領域とほぼ同じ溝幅で形成しているが、部分的に溝幅を広げてウェット処理の際の洗浄性を向上させる構造を併用してもよい。

この図では、ストライプトレンチの終端の片側しか示してないが、他方のトレンチ終端についても同様な構造とする。実施例１〜３はいずれもＭＯＳＦＥＴの例を示したが、トレンチ内に絶縁膜を介して埋め込まれた制御用のゲート電極を有するＩＧＢＴ、絶縁ゲートサイリスタ、およびそれらの集合体であるインテリジェントパワーモジュール（ＩＰＭ）などのトレンチゲート型半導体装置にも適用できる。

１ 半導体基板
１ａ ｎ⁺ ドレイン層
１ｂ ｎドリフト層
３ ゲート酸化膜
４ ゲート電極
５ トレンチ
７ ｐウェル領域
８ ｎソース領域
９ ソース電極
１０ ドレイン電極
１１ 層間絶縁膜
１２ フィールド酸化膜
１３ ゲート金属電極
１４ トレンチ終端の上角部
１５ ゲートパッド
１６ ゲート電極のステップ
１７ フィールド酸化膜の段差
１８ コーナー部
１９ ゲートランナー
５１ ゲート連結部
５２ 拡大終端部

Claims (3)

1. 第一導電型ドレイン層と、前記第一導電型ドレイン層上に設けられた第二導電型チャネル領域と、前記第二導電型チャネル領域の表面層に選択的に形成された第一導電型ソース領域と、前記第一導電型ソース領域の表面から第二導電型チャネル領域を貫通し前記第一導電型ドレイン層に達するトレンチと、トレンチ内にゲート絶縁膜を介して設けられたゲート電極層と、前記第一導電型ソース領域と前記第二導電型チャネル領域との表面に共通に接触して設けられたソース電極と、前記第一導電型ドレイン層に接触して設けられたドレイン電極とからなるトレンチゲート型ＭＯＳ半導体装置において、前記トレンチの隣接するトレンチの終端をつなぐ曲率を有するトレンチ連結部を設け、前記トレンチ連結部の外周の曲率半径が内周の曲率半径より小さく、内周から外周への幅がストライプ状トレンチの直線部の幅よりも大きいことを特徴とするトレンチゲート型半導体装置。
2. そのトレンチ連結部の幅がストライプ状トレンチの直線部の幅の１．５倍以上であることを特徴とする請求項１に記載のトレンチゲート型半導体装置。
3. そのトレンチ連結部の幅が、ストライプ状トレンチの直線部から次第に大きくなっていることを特徴とする請求項１または２に記載のトレンチゲート型半導体装置。