JP2000216385A - トレンチゲ―ト型半導体装置 - Google Patents
トレンチゲ―ト型半導体装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】
【課題】 トレンチ端部でのゲート酸化膜耐圧の低下を
抑え、且つ、トレンチへの電極材料の埋め込み性が悪化
しないトレンチゲート構造を提供する。 【解決手段】 トレンチ１８は終端部分が無い環形に形
成されている。従って、トレンチ１８は終端部分が無い
長円環状なので、エッチングガスの滞留が抑えられ、加
工形状が加工精度の範囲内で一定となる。よって、ゲー
ト酸化膜２０もその膜厚を均一に形成することができる
ため、ゲート酸化膜耐圧の低下を抑えることができる。
また、トレンチ１８の幅は、トレンチ全体に亘って、加
工精度の範囲内でほぼ一定になるように形成されてい
る。従って、トレンチ全体に亘って、トレンチゲート電
極２２の材料となる多結晶シリコンを隙間無く埋めるこ
とができる。
抑え、且つ、トレンチへの電極材料の埋め込み性が悪化
しないトレンチゲート構造を提供する。 【解決手段】 トレンチ１８は終端部分が無い環形に形
成されている。従って、トレンチ１８は終端部分が無い
長円環状なので、エッチングガスの滞留が抑えられ、加
工形状が加工精度の範囲内で一定となる。よって、ゲー
ト酸化膜２０もその膜厚を均一に形成することができる
ため、ゲート酸化膜耐圧の低下を抑えることができる。
また、トレンチ１８の幅は、トレンチ全体に亘って、加
工精度の範囲内でほぼ一定になるように形成されてい
る。従って、トレンチ全体に亘って、トレンチゲート電
極２２の材料となる多結晶シリコンを隙間無く埋めるこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチゲート構
造を有する半導体装置に関する。
造を有する半導体装置に関する。
【０００２】
【従来の技術】電力増幅回路、インバータ等に使用され
る電力用半導体装置としては、部分的にＦＥＴ構造を持
つＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏ
ｌａｒＴｒａｎｓｉｓｔｏｒ）や、パワーＭＯＳＦＥＴ
（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ
Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）
等の半導体素子を有する半導体装置が用いられている。
る電力用半導体装置としては、部分的にＦＥＴ構造を持
つＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏ
ｌａｒＴｒａｎｓｉｓｔｏｒ）や、パワーＭＯＳＦＥＴ
（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ
Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）
等の半導体素子を有する半導体装置が用いられている。
【０００３】このようなＦＥＴ構造を持つ半導体装置に
おいては、チャネル幅を増大させることにより、容易に
大電流化を達成することができる。しかし、チャネル幅
を増大させると、チップ面積が増大する。そこで、チッ
プ面積の増大を抑えるため、トレンチゲート構造を有す
るＦＥＴが注目されている。
おいては、チャネル幅を増大させることにより、容易に
大電流化を達成することができる。しかし、チャネル幅
を増大させると、チップ面積が増大する。そこで、チッ
プ面積の増大を抑えるため、トレンチゲート構造を有す
るＦＥＴが注目されている。
【０００４】図４（ａ）には、トレンチゲート構造を有
するパワーＭＯＳＦＥＴの平面図が示されており、図４
（ｂ）には、図４（ａ）のＡ−Ａ’線での断面図が示さ
れている。トレンチゲート構造は、半導体基板中にドラ
イエッチング法で溝部（以下、トレンチとする）１８が
形成され、その後ゲート酸化によるゲート酸化膜２０の
形成、ポリシリコンＣＶＤ法を用いたトレンチ１８への
電極材料の埋め込みによるトレンチゲート電極２２の形
成を経て、形成される。
するパワーＭＯＳＦＥＴの平面図が示されており、図４
（ｂ）には、図４（ａ）のＡ−Ａ’線での断面図が示さ
れている。トレンチゲート構造は、半導体基板中にドラ
イエッチング法で溝部（以下、トレンチとする）１８が
形成され、その後ゲート酸化によるゲート酸化膜２０の
形成、ポリシリコンＣＶＤ法を用いたトレンチ１８への
電極材料の埋め込みによるトレンチゲート電極２２の形
成を経て、形成される。
【０００５】トレンチ１８の端部４０，４２は、エッチ
ングガスの滞留や、エッチングの反応熱による基板温度
の局所的な不均一によって、加工形状が不均一になりや
すい。このトレンチの端部４０，４２における加工形状
の不均一により、トレンチ１８形成後に形成されるゲー
ト酸化膜２０の形状も均一性を保つことが難しい。その
ため、ゲート酸化膜２０の厚さが不均一となり、ゲート
酸化膜２０が薄くなった部分でゲート酸化膜圧耐圧が低
下する。
ングガスの滞留や、エッチングの反応熱による基板温度
の局所的な不均一によって、加工形状が不均一になりや
すい。このトレンチの端部４０，４２における加工形状
の不均一により、トレンチ１８形成後に形成されるゲー
ト酸化膜２０の形状も均一性を保つことが難しい。その
ため、ゲート酸化膜２０の厚さが不均一となり、ゲート
酸化膜２０が薄くなった部分でゲート酸化膜圧耐圧が低
下する。
【０００６】さらに、トレンチ１８の端部４０，４２
は、ゲート酸化時に応力が集中しやすい場所であり、結
晶欠陥に起因する酸化膜不良も発生しやすい。
は、ゲート酸化時に応力が集中しやすい場所であり、結
晶欠陥に起因する酸化膜不良も発生しやすい。
【０００７】このような問題を回避する技術として、特
開平１０−２１４９６８号には、図５に示されているよ
うに、トレンチ１８の終端部をチップ外周部に沿ったト
レンチを有する電界緩和部５０に接続することが開示さ
れている。このような、電界緩和部５０で、トレンチ１
８の端部に局部的な高電界の発生が防止される。
開平１０−２１４９６８号には、図５に示されているよ
うに、トレンチ１８の終端部をチップ外周部に沿ったト
レンチを有する電界緩和部５０に接続することが開示さ
れている。このような、電界緩和部５０で、トレンチ１
８の端部に局部的な高電界の発生が防止される。
【０００８】
【発明が解決しようとする課題】しかしながら、図５に
示された方法では、トレンチの交差部分のトレンチ幅が
広くなってしまい、トレンチ幅が狭い部分と広い部分が
できてしまう。図６には、幅の異なったトレンチに電極
材料６０を埋め込んだときの、埋め込みの状態の概略図
が示されている。トレンチ６２はその幅がＷ１で、トレ
ンチ６４は幅がＷ２であり、Ｗ２＞Ｗ１の関係がある。
トレンチ６２は、トレンチ幅が狭いので電極材料がトレ
ンチを埋めることが可能である。しかしながら、トレン
チ６４はトレンチ幅が広いので、トレンチを電極材料６
０で埋め込むことができず、埋め込み性が悪くなるとい
う問題が発生する。
示された方法では、トレンチの交差部分のトレンチ幅が
広くなってしまい、トレンチ幅が狭い部分と広い部分が
できてしまう。図６には、幅の異なったトレンチに電極
材料６０を埋め込んだときの、埋め込みの状態の概略図
が示されている。トレンチ６２はその幅がＷ１で、トレ
ンチ６４は幅がＷ２であり、Ｗ２＞Ｗ１の関係がある。
トレンチ６２は、トレンチ幅が狭いので電極材料がトレ
ンチを埋めることが可能である。しかしながら、トレン
チ６４はトレンチ幅が広いので、トレンチを電極材料６
０で埋め込むことができず、埋め込み性が悪くなるとい
う問題が発生する。
【０００９】本発明は、上記課題に鑑みなされたもので
あり、ゲート酸化膜耐圧の低下を抑え、電極材料の埋め
込み性が悪化しないトレンチゲート構造を有する半導体
装置を提供することを目的とする。
あり、ゲート酸化膜耐圧の低下を抑え、電極材料の埋め
込み性が悪化しないトレンチゲート構造を有する半導体
装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】第一の本発明は、半導体
基板主面に設けられた溝部にゲート電極となる導電体層
が埋め込まれたトレンチゲート構造を備える電界効果ト
ランジスタを有するトレンチゲート型半導体装置であっ
て、前記トレンチゲート構造は、前記溝部の前記基板主
面での平面構造が終端部分を持たない円環状であり、且
つ、前記溝部の幅がほぼ一定である円環状のトレンチゲ
ート構造であることを特徴とする。
基板主面に設けられた溝部にゲート電極となる導電体層
が埋め込まれたトレンチゲート構造を備える電界効果ト
ランジスタを有するトレンチゲート型半導体装置であっ
て、前記トレンチゲート構造は、前記溝部の前記基板主
面での平面構造が終端部分を持たない円環状であり、且
つ、前記溝部の幅がほぼ一定である円環状のトレンチゲ
ート構造であることを特徴とする。
【００１１】従って、第一の発明に係るトレンチゲート
型半導体装置は、そのトレンチゲート構造の溝部に終端
部分がなく、基板主面での平面形状が円環状となってい
るので、溝部の加工形状が均一となり、ゲート酸化膜耐
圧の低下を抑えることができる。また、溝部の幅はほぼ
一定であるので、電極材料を隙間が空くことなく埋め込
むことが可能である。
型半導体装置は、そのトレンチゲート構造の溝部に終端
部分がなく、基板主面での平面形状が円環状となってい
るので、溝部の加工形状が均一となり、ゲート酸化膜耐
圧の低下を抑えることができる。また、溝部の幅はほぼ
一定であるので、電極材料を隙間が空くことなく埋め込
むことが可能である。
【００１２】また、第二の本発明は、半導体基板主面に
設けられた溝部にゲート電極となる導電体層が埋め込ま
れたトレンチゲート構造を備える電界効果トランジスタ
を有するトレンチゲート型半導体装置であって、前記ト
レンチゲート構造は、前記溝部の前記基板主面での平面
構造が終端部分を持たず、直線部分と湾曲部分とを備え
た長円環状であり、且つ、前記溝部の幅がほぼ一定であ
る長円環状のトレンチゲート構造であることを特徴とす
る。
設けられた溝部にゲート電極となる導電体層が埋め込ま
れたトレンチゲート構造を備える電界効果トランジスタ
を有するトレンチゲート型半導体装置であって、前記ト
レンチゲート構造は、前記溝部の前記基板主面での平面
構造が終端部分を持たず、直線部分と湾曲部分とを備え
た長円環状であり、且つ、前記溝部の幅がほぼ一定であ
る長円環状のトレンチゲート構造であることを特徴とす
る。
【００１３】溝部の基板主面での平面形状は、直線部分
と湾曲部分とを備えた長円環状であってもよい。溝部に
終端部分を持たないので、溝部の加工形状が均一とな
り、ゲート酸化膜耐圧の低下を抑えることができる。
と湾曲部分とを備えた長円環状であってもよい。溝部に
終端部分を持たないので、溝部の加工形状が均一とな
り、ゲート酸化膜耐圧の低下を抑えることができる。
【００１４】また、第三の本発明は、トレンチゲート型
半導体装置であって、前記第一の本発明または第二の本
発明に記載のトレンチゲート構造を備える電界効果トラ
ンジスタを複数有することを特徴とする。
半導体装置であって、前記第一の本発明または第二の本
発明に記載のトレンチゲート構造を備える電界効果トラ
ンジスタを複数有することを特徴とする。
【００１５】トレンチゲート型半導体装置は、前記第一
の本発明または第二の本発明に記載のトレンチゲート構
造を有する電界効果トランジスタを複数有していてもよ
い。
の本発明または第二の本発明に記載のトレンチゲート構
造を有する電界効果トランジスタを複数有していてもよ
い。
【００１６】また、第四の本発明は、前記第一の本発
明、第二の本発明または第三の本発明記載のトレンチゲ
ート型半導体装置であって、前記導電体層が、堆積技術
により形成された埋め込み材料で構成されることを特徴
とする。
明、第二の本発明または第三の本発明記載のトレンチゲ
ート型半導体装置であって、前記導電体層が、堆積技術
により形成された埋め込み材料で構成されることを特徴
とする。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）を、図面に従って説明する。
実施形態という）を、図面に従って説明する。
【００１８】図１（ａ）は、本実施形態の半導体装置の
トレンチゲート構造を有するパワーＭＯＳＦＥＴの要部
を表す平面図であり、図１（ｂ）は、図１中のＡ−Ａ’
線での断面図である。なお、図１（ａ）では、ソース取
り出し配線及び層間絶縁膜は図示せず、トレンチゲート
電極のみを示し、これに斜線を付す。
トレンチゲート構造を有するパワーＭＯＳＦＥＴの要部
を表す平面図であり、図１（ｂ）は、図１中のＡ−Ａ’
線での断面図である。なお、図１（ａ）では、ソース取
り出し配線及び層間絶縁膜は図示せず、トレンチゲート
電極のみを示し、これに斜線を付す。
【００１９】本実施形態のパワーＭＯＳＦＥＴ１００
は、Ｎ型半導体基板１２上に形成されている。Ｎ型半導
体基板１２上には、Ｎ型層１４が形成され、このＮ型層
がドレイン領域となる。また、Ｎ型層１４上にはＰ型層
１６が形成されている。溝（トレンチ）１８は、半導体
基板上の上層の主面１０からＰ型層１６を貫通してＮ型
層１４に達するように設けられている。溝１８内には、
二酸化シリコンで形成されるゲート酸化膜２０を介し
て、多結晶シリコンで形成されるトレンチゲート電極２
２が設けられている。主面１０でトレンチゲート電極２
２の周辺部には、Ｎ型層２４が形成されており、このＮ
型層２４がソース領域となる。そして、Ｐ型層１６のゲ
ート酸化膜２０の周辺部がチャネル領域となる。半導体
基板１２の裏面には、ドレイン引き出し電極２６が形成
されており、主面１０上には、層間絶縁膜２８を介して
ソース引き出し電極３０が形成されている。
は、Ｎ型半導体基板１２上に形成されている。Ｎ型半導
体基板１２上には、Ｎ型層１４が形成され、このＮ型層
がドレイン領域となる。また、Ｎ型層１４上にはＰ型層
１６が形成されている。溝（トレンチ）１８は、半導体
基板上の上層の主面１０からＰ型層１６を貫通してＮ型
層１４に達するように設けられている。溝１８内には、
二酸化シリコンで形成されるゲート酸化膜２０を介し
て、多結晶シリコンで形成されるトレンチゲート電極２
２が設けられている。主面１０でトレンチゲート電極２
２の周辺部には、Ｎ型層２４が形成されており、このＮ
型層２４がソース領域となる。そして、Ｐ型層１６のゲ
ート酸化膜２０の周辺部がチャネル領域となる。半導体
基板１２の裏面には、ドレイン引き出し電極２６が形成
されており、主面１０上には、層間絶縁膜２８を介して
ソース引き出し電極３０が形成されている。
【００２０】このように、本実施形態のトレンチ構造を
有するパワーＭＯＳＦＥＴにおいては、トレンチ１８が
終端部分が無く、主面１０での平面形状は直線部分と湾
曲部分を持つ長円環状上に形成されている。
有するパワーＭＯＳＦＥＴにおいては、トレンチ１８が
終端部分が無く、主面１０での平面形状は直線部分と湾
曲部分を持つ長円環状上に形成されている。
【００２１】また、トレンチ１８の幅Ｗ１，Ｗ２，Ｗ３
は、加工精度の範囲内で一定になるように形成されてお
り、トレンチ１８全体で、その幅がほぼ一定になるよう
に形成されている。
は、加工精度の範囲内で一定になるように形成されてお
り、トレンチ１８全体で、その幅がほぼ一定になるよう
に形成されている。
【００２２】次に、本実施形態のトレンチ構造の形成方
法について説明する。
法について説明する。
【００２３】Ｎ型半導体基板１２上にＮ型層１４、Ｐ型
層１６、Ｎ型層２４がそれぞれ形成された後、レジスト
が塗布され、フォトリソグラフィ法を用いて、主面１０
のトレンチを形成しない部位にマスクが施される。この
とき、トレンチ１８の幅が一定になるように、マスクは
パターニングされる。その後、ドライエッチング法で主
面１０上のマスクされていない部分がエッチングされ、
トレンチ１８が形成される。なお、レジストをエッチン
グのマスクとした場合には、マスクとしての充分な耐久
性が得られない場合がある。その場合は、Ｎ型層２４を
形成後表面にシリコン酸化膜を形成し、その表面にレジ
スト塗布、パターニングを行ってシリコン酸化膜のエッ
チングマスクを形成し、これをマスクにしてトレンチ形
成を行ってもよい。本実施形態では、トレンチ１８は終
端部分がないので、ドライエッチング時にトレンチ１８
内でエッチングガスが滞留することを抑えることができ
る。従って、トレンチ１８を、トレンチ１８全体に亘っ
て、ほぼ一定な幅に加工することができる。
層１６、Ｎ型層２４がそれぞれ形成された後、レジスト
が塗布され、フォトリソグラフィ法を用いて、主面１０
のトレンチを形成しない部位にマスクが施される。この
とき、トレンチ１８の幅が一定になるように、マスクは
パターニングされる。その後、ドライエッチング法で主
面１０上のマスクされていない部分がエッチングされ、
トレンチ１８が形成される。なお、レジストをエッチン
グのマスクとした場合には、マスクとしての充分な耐久
性が得られない場合がある。その場合は、Ｎ型層２４を
形成後表面にシリコン酸化膜を形成し、その表面にレジ
スト塗布、パターニングを行ってシリコン酸化膜のエッ
チングマスクを形成し、これをマスクにしてトレンチ形
成を行ってもよい。本実施形態では、トレンチ１８は終
端部分がないので、ドライエッチング時にトレンチ１８
内でエッチングガスが滞留することを抑えることができ
る。従って、トレンチ１８を、トレンチ１８全体に亘っ
て、ほぼ一定な幅に加工することができる。
【００２４】トレンチ１８を形成した後は、トレンチ１
８内部を含み、主面１０全面にゲート酸化膜２０となる
二酸化シリコン膜を形成する。トレンチ１８の加工形状
が均一であるため、トレンチ１８内で酸化膜の厚さを均
一に形成することができる。
８内部を含み、主面１０全面にゲート酸化膜２０となる
二酸化シリコン膜を形成する。トレンチ１８の加工形状
が均一であるため、トレンチ１８内で酸化膜の厚さを均
一に形成することができる。
【００２５】その後、主面１０全面にトレンチゲート電
極２２となる多結晶シリコンがＣＶＤ法で堆積され、ト
レンチ１８内部が埋め込まれる。トレンチ１８は、その
幅がトレンチ１８全体に亘ってほぼ一定になるように加
工されているので、トレンチ１８内部を多結晶シリコン
で隙間無く埋めることができる。
極２２となる多結晶シリコンがＣＶＤ法で堆積され、ト
レンチ１８内部が埋め込まれる。トレンチ１８は、その
幅がトレンチ１８全体に亘ってほぼ一定になるように加
工されているので、トレンチ１８内部を多結晶シリコン
で隙間無く埋めることができる。
【００２６】その後、エッチバックで主面１０上の酸化
膜と多結晶シリコンが取り除かれる。
膜と多結晶シリコンが取り除かれる。
【００２７】このように、本実施形態では、トレンチ１
８が終端部分を持たない長円環状であるため、トレンチ
１８を均一に加工することが可能であるので、ゲート酸
化膜２０の厚さの不均一さが少なくなり、ゲート酸化膜
の耐圧の低下を抑えることが可能である。また、トレン
チ１８の幅が加工精度内で一定であるので、トレンチ１
８の全体に亘って電極材料を隙間無くトレンチ１８内に
埋め込むことが可能である。
８が終端部分を持たない長円環状であるため、トレンチ
１８を均一に加工することが可能であるので、ゲート酸
化膜２０の厚さの不均一さが少なくなり、ゲート酸化膜
の耐圧の低下を抑えることが可能である。また、トレン
チ１８の幅が加工精度内で一定であるので、トレンチ１
８の全体に亘って電極材料を隙間無くトレンチ１８内に
埋め込むことが可能である。
【００２８】なお、本実施形態のトレンチ構造では、ト
レンチ１８をその平面形状が長円環状になるように形成
したが、これに限定しているわけではない。例えば、図
２に示すような平面形状が円環形のトレンチゲート構造
等の、トレンチが終端部分を持たない形状であればよ
い。
レンチ１８をその平面形状が長円環状になるように形成
したが、これに限定しているわけではない。例えば、図
２に示すような平面形状が円環形のトレンチゲート構造
等の、トレンチが終端部分を持たない形状であればよ
い。
【００２９】また、図３に示されているように、一つの
パワーＭＯＳＦＥＴ内に、トレンチゲート構造を有する
ＦＥＴを複数含んでいてもよい。
パワーＭＯＳＦＥＴ内に、トレンチゲート構造を有する
ＦＥＴを複数含んでいてもよい。
【００３０】なお、本実施形態のトレンチゲート構造は
パワーＭＯＳＦＥＴ以外のＦＥＴや、ＦＥＴの構造有す
る半導体装置、例えばＩＧＢＴ等にも適用が可能であ
る。
パワーＭＯＳＦＥＴ以外のＦＥＴや、ＦＥＴの構造有す
る半導体装置、例えばＩＧＢＴ等にも適用が可能であ
る。
【００３１】
【発明の効果】以上のように、本発明では、トレンチゲ
ート構造部で溝部に終端部分がないので、ゲート酸化膜
耐圧の低下を抑えることが可能である。また、溝部の幅
がほぼ一定であるので、溝部に電極材料を隙間無く埋め
ることが可能である。
ート構造部で溝部に終端部分がないので、ゲート酸化膜
耐圧の低下を抑えることが可能である。また、溝部の幅
がほぼ一定であるので、溝部に電極材料を隙間無く埋め
ることが可能である。
【図１】 本実施形態の半導体装置の概略図である。
【図２】 本実施形態の円形のトレンチゲート構造を有
する半導体装置の平面図である。
する半導体装置の平面図である。
【図３】 本実施形態の複数のトレンチゲート構造を有
する半導体装置の平面図である。
する半導体装置の平面図である。
【図４】 従来のトレンチゲート構造を有するパワーＭ
ＯＳＦＥＴの平面図および断面図である。
ＯＳＦＥＴの平面図および断面図である。
【図５】 従来の電界緩和部を有するトレンチゲート構
造の概略図である。
造の概略図である。
【図６】 幅の異なった溝部に電極材料を埋め込んだと
きの、埋め込みの状態が示された概略図である。
きの、埋め込みの状態が示された概略図である。
１０ 基板主面、１２ Ｎ型半導体基板、１４，２４
Ｎ型層、１６ Ｐ型層、１８ トレンチ、２０ ゲート
酸化膜、２２ トレンチゲート電極、１００パワーＭＯ
ＳＦＥＴ。
Ｎ型層、１６ Ｐ型層、１８ トレンチ、２０ ゲート
酸化膜、２２ トレンチゲート電極、１００パワーＭＯ
ＳＦＥＴ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５８Ｇ
Claims (4)
- 【請求項１】 半導体基板主面に設けられた溝部にゲー
ト電極となる導電体層が埋め込まれたトレンチゲート構
造を備える電界効果トランジスタを有するトレンチゲー
ト型半導体装置であって、 前記トレンチゲート構造は、前記溝部の前記基板主面で
の平面構造が終端部分を持たない円環状であり、且つ、
前記溝部の幅がほぼ一定である円環状のトレンチゲート
構造であることを特徴とするトレンチゲート型半導体装
置。 - 【請求項２】 半導体基板主面に設けられた溝部にゲー
ト電極となる導電体層が埋め込まれたトレンチゲート構
造を備える電界効果トランジスタを有するトレンチゲー
ト型半導体装置であって、 前記トレンチゲート構造は、前記溝部の前記基板主面で
の平面構造が終端部分を持たず、直線部分と湾曲部分と
を備えた長円環状であり、且つ、前記溝部の幅がほぼ一
定である長円環状のトレンチゲート構造であることを特
徴とするトレンチゲート型半導体装置。 - 【請求項３】 請求項１または請求項２に記載のトレン
チゲート構造を備える電界効果トランジスタを複数有す
ることを特徴とするトレンチゲート型半導体装置。 - 【請求項４】 請求項１、請求項２または請求項３に記
載のトレンチゲート型半導体装置であって、 前記導電体層が、堆積技術により形成された埋め込み材
料で構成されることを特徴とするトレンチゲート型半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11017416A JP2000216385A (ja) | 1999-01-26 | 1999-01-26 | トレンチゲ―ト型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11017416A JP2000216385A (ja) | 1999-01-26 | 1999-01-26 | トレンチゲ―ト型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000216385A true JP2000216385A (ja) | 2000-08-04 |
Family
ID=11943411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11017416A Pending JP2000216385A (ja) | 1999-01-26 | 1999-01-26 | トレンチゲ―ト型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000216385A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7091554B2 (en) | 2002-12-20 | 2006-08-15 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2007048769A (ja) * | 2005-08-05 | 2007-02-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2007235084A (ja) * | 2006-01-31 | 2007-09-13 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| US7659575B2 (en) | 2007-07-27 | 2010-02-09 | Renesas Technology Corp. | Semiconductor device |
| JP2011040781A (ja) * | 2010-10-18 | 2011-02-24 | Fuji Electric Systems Co Ltd | トレンチゲート型半導体装置 |
| US7943990B2 (en) | 2005-08-17 | 2011-05-17 | International Rectifier Corporation | Power semiconductor device with interconnected gate trenches |
| JP2012064652A (ja) * | 2010-09-14 | 2012-03-29 | Seiko Instruments Inc | 半導体装置 |
| CN103545354A (zh) * | 2012-07-10 | 2014-01-29 | 无锡维赛半导体有限公司 | 一种功率晶体管 |
| CN104300001A (zh) * | 2014-10-31 | 2015-01-21 | 无锡同方微电子有限公司 | 一种mosfet芯片布局结构 |
-
1999
- 1999-01-26 JP JP11017416A patent/JP2000216385A/ja active Pending
Cited By (9)
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|---|---|---|---|---|
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| US7943990B2 (en) | 2005-08-17 | 2011-05-17 | International Rectifier Corporation | Power semiconductor device with interconnected gate trenches |
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| JP2012064652A (ja) * | 2010-09-14 | 2012-03-29 | Seiko Instruments Inc | 半導体装置 |
| JP2011040781A (ja) * | 2010-10-18 | 2011-02-24 | Fuji Electric Systems Co Ltd | トレンチゲート型半導体装置 |
| CN103545354A (zh) * | 2012-07-10 | 2014-01-29 | 无锡维赛半导体有限公司 | 一种功率晶体管 |
| CN104300001A (zh) * | 2014-10-31 | 2015-01-21 | 无锡同方微电子有限公司 | 一种mosfet芯片布局结构 |
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