JP2000101074A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲートポリシリコン配線下のＵ字型溝肩部の
電界集中によるゲート酸化膜の破壊を防止する。 【解決手段】 ベース領域９表面層にｎ+ 型ソース領域
１０を形成するとき同時にｐ型不純物領域１４表面層全
面にｎ+ 型不純物領域１５を形成するので、工程を増加
させることなく、ゲートポリシリコン配線１７直下に位
置するｎ+ 型不純物領域１５上のゲート酸化膜６の膜厚
をｐ型不純物領域１４上に形成した場合より厚くでき、
ｎ+ 型不純物領域１５の溝肩部でのゲート酸化膜６への
ゲート印加電圧の電界集中によるゲート酸化膜６の破壊
を原因とするゲートショートを防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲート電極を溝の
内部に設けた縦型のＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕ
ｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉ
ｓｔｏｒ）等の絶縁ゲート型半導体装置およびその製造
方法に関する。

【０００２】

【従来の技術】この種の絶縁ゲート型半導体装置の代表
例としての電力用のＭＯＳＦＥＴでは、トランジスタ機
能を有する多数のユニットセルが並列接続された構造が
一般的である。このＭＯＳＦＥＴはチャネルが半導体本
体の溝方向に形成されており、チャネルが半導体本体の
面方向に形成されるゲートプレーナ型のＭＯＳＦＥＴに
比較してユニットセルの高集積化が可能であり、単位面
積あたりのチャネル幅を大きくとれ、素子の低オン抵抗
化に非常に有効であることが知られている。このＭＯＳ
ＦＥＴの半導体本体の溝方向のチャネルは、半導体本体
表面に形成されたＵ字型溝の内部にゲート酸化膜を介し
てポリシリコンからなるゲート電極が形成され、この半
導体本体のＵ字型溝に分離された領域にゲート電極をマ
スクとして自己整合的にベース領域およびベース領域の
表面層にベース領域を一部残してソース領域が形成さ
れ、半導体本体のベース領域の下層をドレイン領域とし
て、ソース領域とドレイン領域間の溝側面に接するベー
ス領域表面に形成される。ゲート電極を構成するポリシ
リコンは最外周のＵ字型溝からフィールド酸化膜上に延
在してゲートポリシリコン配線として形成され、このゲ
ートポリシリコン配線はアルミニウムからなるゲート金
属配線を介して外部へ電気的接続するためのゲートパッ
ドに接続されている。また、ソース領域およびベース領
域にはソース電極がオーム接触で接続され、このソース
電極はゲート電極と電気的に絶縁分離するためにゲート
電極を被覆した層間絶縁膜上にも連続形成され、このソ
ース電極の一部を外部への電気的接続のためのソースパ
ッドとしているのが一般的である。また、ゲート電極を
Ｕ字型溝の内部に形成するとき、溝形状を最適化するた
めにエッチングにより初期溝を形成した後、溝内部をＬ
ＯＣＯＳ酸化して溝形状を確定する方法がとられてい
る。この方法の場合、溝内部のＬＯＣＯＳ酸化をフィー
ルド酸化膜の形成と別に行うと工程が増えるため、フィ
ールド酸化膜を形成する領域もＵ字型溝用の初期溝を形
成するとき同時にエッチングして外周初期溝を形成し、
外周初期溝内部を初期溝内部と同時にＬＯＣＯＳ酸化す
るという方法がある。この方法は特開平８−２９８３２
２に開示されている。

【０００３】

【発明が解決しようとする課題】ところで特開平８−２
９８３２２に開示されている上記方法によるとゲートポ
リシリコン配線はゲート電極を構成するポリシリコンを
最外周のＵ字型溝からフィールド酸化膜上に延在して形
成するときゲート酸化膜上にも形成しなければならな
い。特開平８−２９８３２２の図１（ｂ）に示されたＭ
ＯＳＦＥＴの場合、ポリシリコン配線はＰ型ウェル上に
形成されたゲート酸化膜上に配置されているが、このゲ
ート酸化膜はＮ型ソース上に形成されているゲート酸化
膜より薄く、また、ウェル形成時のイオン注入等での欠
陥が完全に回復されていず、特に電界が集中する溝肩部
は、Ｎ型ソース上に形成されているゲート酸化膜より薄
いため、セルの溝肩部と比較してゲート耐量が低いとい
う問題がある。本発明は上記問題点を解決するためにゲ
ートポリシリコン配線下のゲート酸化膜をセルの肩部と
同一レベルに厚くして、製造工程および製品でゲートシ
ョート不良の発生を少なくした電界効果トランジスタお
よびその製造方法を提供することを目的とする。

【０００４】

【課題を解決するための手段】本発明に係る請求項１記
載の絶縁ゲート型半導体装置は、平面的にセル部とセル
部を取り囲む外周部との区分を有し、ＬＯＣＯＳ酸化に
より形状が確定したセル部のＵ字型溝と外周部のセル部
を取り囲む外周溝とを形成した半導体本体と、半導体本
体の最外周のＵ字型溝と外周溝とに挟まれた領域表面と
Ｕ字型溝の内面および溝肩部とに設けたゲート酸化膜
と、ゲート酸化膜上に設けたポリシリコンからなるゲー
ト電極と、外周溝に前記ＬＯＣＯＳ酸化により設けたフ
ィールド酸化膜と、ゲート電極を構成するポリシリコン
をフィールド酸化膜上に延在させて設けたゲートポリシ
リコン配線とを具備した絶縁ゲート型半導体装置におい
て、前記最外周のＵ字型溝と外周溝とに挟まれた領域の
表面層に高濃度ｎ型不純物領域を設けたことを特徴とす
る。上記手段によれば、ゲートポリシリコン配線下のゲ
ート酸化膜を高濃度ｎ型不純物領域上に形成することに
より高濃度ｎ型不純物を含まない場合より３倍程度厚く
増速酸化できる。本発明に係る請求項２記載の絶縁ゲー
ト型半導体装置は、請求項１記載の絶縁ゲート型半導体
装置において、前記半導体本体が低濃度ｎ型ドレイン領
域と、前記セル部において、前記ドレイン領域の表面層
で前記Ｕ字型溝に分離された領域に設けたｐ型ベース領
域と、このベース領域の表面層に設けた高濃度ｎ型ソー
ス領域と、前記外周部において、前記ドレイン領域の表
面層に前記外周溝を取り囲むように前記最外周のＵ字型
溝直下にまで設けたｐ型ウェル領域と、前記最外周のＵ
字型溝と前記外周溝とに挟まれた領域に前記ベース領域
と同時に設けたｐ型不純物領域とを含み、前記高濃度ｎ
型不純物領域が前記ｐ型不純物領域の表面層に前記ソー
ス領域と同時に設けられたことを特徴とする。上記手段
によれば、ゲートポリシリコン配線下のゲート酸化膜を
ソース領域と同時に設けた高濃度ｎ型不純物領域上に形
成することにより工程を新たに追加することなく高濃度
ｎ型不純物を含まない場合より３倍程度厚く増速酸化で
きる。本発明に係る請求項３記載の絶縁ゲート型半導体
装置は、請求項１記載の絶縁ゲート型半導体装置におい
て、前記半導体本体が低濃度ｐ型ドレイン領域と、前記
セル部において、前記ドレイン領域の表面層で前記Ｕ字
型溝に分離された領域に設けたｎ型ベース領域と、この
ベース領域表面層に設けた高濃度ｐ型ソース領域と、前
記外周部において、前記ドレイン領域の表面層に設けた
前記外周溝を取り囲むように前記最外周のＵ字型溝直下
にまで設けたｎ型ウェル領域と、前記最外周のＵ字型溝
と前記外周溝とに挟まれた領域に前記ベース領域と同時
に設けたｎ型不純物領域とを含み、前記高濃度ｎ型不純
物領域が前記ｎ型不純物領域の表面層に含まれるように
前記ベース領域に含まれる高濃度ｎ型コンタクトベース
領域と同時に設けられたことを特徴とする。上記手段に
よれば、ゲートポリシリコン配線下のゲート酸化膜を高
濃度ｎ型コンタクトベース領域と同時に設けた高濃度ｎ
型不純物領域上に形成することにより工程を新たに追加
することなく高濃度ｎ型不純物を含まない場合より３倍
程度厚く増速酸化できる。本発明に係る請求項４記載の
絶縁ゲート型半導体装置は、請求項２記載の絶縁ゲート
型半導体装置において、前記半導体本体が半導体基板上
に形成されたエピタキシャル層であることを特徴とす
る。本発明に係る請求項５記載の絶縁ゲート型半導体装
置は、請求項３記載の絶縁ゲート型半導体装置におい
て、前記半導体本体が半導体基板上に形成されたエピタ
キシャル層であることを特徴とする。本発明に係る請求
項６記載の絶縁ゲート型半導体装置は、請求項４記載の
絶縁ゲート型半導体装置において、エピタキシャル層が
高濃度ｎ型半導体基板上に形成されており、具体的には
ＭＯＳＦＥＴであることを特徴とする。本発明に係る請
求項７記載の絶縁ゲート型半導体装置は、請求項４記載
の絶縁ゲート型半導体装置において、エピタキシャル層
が高濃度ｐ型半導体基板上に形成されており、具体的に
はＩＧＢＴであることを特徴とする。本発明に係る請求
項８記載の絶縁ゲート型半導体装置は、請求項５記載の
絶縁ゲート型半導体装置において、エピタキシャル層が
高濃度ｐ型半導体基板上に形成されており、具体的には
ＭＯＳＦＥＴであることを特徴とする。本発明に係る請
求項９記載の絶縁ゲート型半導体装置は、請求項５記載
の絶縁ゲート型半導体装置において、エピタキシャル層
が高濃度ｎ型半導体基板上に形成されており、具体的に
はＩＧＢＴであることを特徴とする。本発明に係る請求
項１０記載の絶縁ゲート型半導体装置の製造方法は、平
面的にセル部とセル部を取り囲む外周部とに区分される
半導体本体上にシリコン酸化膜とシリコン窒化膜を順次
形成した後、エッチングにより半導体本体表面のセル部
に初期溝と外周部にセル部を取り囲む外周初期溝とを形
成する工程と、シリコン窒化膜をマスクに初期溝および
外周溝の内面にＬＯＣＯＳ酸化膜を形成すると共に、Ｌ
ＯＣＯＳ酸化膜の形成により初期溝がＵ字型溝および外
周初期溝が外周溝に形状変形される工程と、Ｕ字型溝の
ＬＯＣＯＳ酸化膜を除去すると共に外周溝のＬＯＣＯＳ
酸化膜をフィールド酸化膜として残す工程と、半導体本
体の最外周のＵ字型溝と外周溝とに挟まれた領域表面と
Ｕ字型溝の内面および肩部にゲート酸化膜を形成した
後、半導体本体表面をポリシリコン膜で被覆する工程
と、ポリシリコン膜をエッチングしてＵ字型溝にゲート
電極とフィールド酸化膜上にゲート電極から延在させた
ゲートポリシリコン配線を形成する工程とを含む絶縁ゲ
ート型半導体装置の製造方法において、前記最外周のＵ
字型溝と外周溝とに挟まれた領域の表面層に高濃度ｎ型
不純物領域を形成する工程を有することを特徴とする。
上記手段によれば、最外周のＵ字型溝と外周溝とに挟ま
れた領域の表面層に高濃度ｎ型不純物領域を形成し、こ
の高濃度ｎ型不純物領域上にゲートポリシリコン配線下
のゲート酸化膜を形成することによりゲートポリシリコ
ン配線下のゲート酸化膜を高濃度ｎ型不純物を含まない
場合より３倍程度厚く増速酸化できる。本発明に係る請
求項１１記載の絶縁ゲート型半導体装置の製造方法は、
請求項１０記載の絶縁ゲート型半導体装置の製造方法に
おいて、前記半導体本体が半導体基板上に形成されたエ
ピタキシャル層であり、前記エピタキシャル層を低濃度
ｎ型ドレイン領域として、前記セル部において、このド
レイン領域の表面層で前記Ｕ字型溝に分離された領域に
ｐ型ベース領域を形成すると共にこのベース領域の表面
層に高濃度ｎ型ソース領域を形成し、前記外周部におい
て、前記ドレイン領域の表面層に前記外周溝を取り囲む
ように前記最外周のＵ字型溝直下にまでｐ型ウェル領域
を形成し、前記ドレイン領域の表面層で前記最外周のＵ
字型溝と前記外周溝とに挟まれた領域に前記ベース領域
と同時にｐ型不純物領域を形成し、前記高濃度ｎ型不純
物領域が前記ｐ型不純物領域の表面層に前記ソース領域
と同時に形成されることを特徴とする。上記手段によれ
ば、上記手段によれば、最外周のＵ字型溝と外周溝とに
挟まれた領域の表面層にソース領域と同時に高濃度ｎ型
不純物領域を形成し、この高濃度ｎ型不純物領域上にゲ
ートポリシリコン配線下のゲート酸化膜を形成すること
により工程を新たに追加することなくゲートポリシリコ
ン配線下のゲート酸化膜を高濃度ｎ型不純物を含まない
場合より３倍程度厚く増速酸化できる。本発明に係る請
求項１２記載の絶縁ゲート型半導体装置の製造方法は、
請求項１０記載の絶縁ゲート型半導体装置の製造方法に
おいて、前記半導体本体が半導体基板上に形成されたエ
ピタキシャル層であり、前記エピタキシャル層を低濃度
ｐ型ドレイン領域として、前記セル部において、このド
レイン領域の表面層で前記Ｕ字型溝に分離された領域に
高濃度ｎ型コンタクトベース領域を表面層に含むｎ型ベ
ース領域を形成すると共にこのベース領域の表面層に高
濃度ｐ型ソース領域を形成し、前記外周部において、前
記ドレイン領域の表面層に前記外周溝を取り囲むように
前記最外周のＵ字型溝直下にまでｎ型ウェル領域を形成
し、前記ドレイン領域の表面層の前記最外周のＵ字型溝
と前記外周溝とに挟まれた領域に前記ベース領域と同時
にｎ型不純物領域を形成し、前記高濃度ｎ型不純物領域
が前記ｎ型不純物領域の表面層に前記高濃度ｎ型コンタ
クトベース領域と同時に形成されることを特徴とする。
上記手段によれば、上記手段によれば、最外周のＵ字型
溝と外周溝とに挟まれた領域の表面層に高濃度ｎ型コン
タクトベース領域と同時に高濃度ｎ型不純物領域を形成
し、この高濃度ｎ型不純物領域上にゲートポリシリコン
配線下のゲート酸化膜を形成することにより工程を新た
に追加することなくゲートポリシリコン配線下のゲート
酸化膜を高濃度ｎ型不純物を含まない場合より３倍程度
厚く増速酸化できる。

【０００５】

【発明の実施の形態】以下に、本発明に基づき第１実施
例のＮチャネル型ＭＯＳＦＥＴおよびその製造方法を図
１乃至図３を参照して説明する。まず、構成を説明する
と、図１において、１は半導体本体で、基板表面の結晶
面が（１００）面の高濃度ｎ型であるｎ+ 型半導体基板
２と、この半導体基板２上に設け表面にＵ字型溝３が格
子状に形成されると共にこれらのＵ字型溝３を取り囲む
外周溝４がリング状に形成されたエピタキシャル層５と
を有している。エピタキシャル層５は平面方向でセル部
Ａとセル部Ａを取り囲む外周部Ｂとに区分され、セル部
Ａは最外周のＵ字型溝３の中央部分より内側で区分さ
れ、外周部Ｂはその外側で区分されている。まず、セル
部Ａについて説明する。エピタキシャル層５表面に形成
されたＵ字型溝３の内部にゲート酸化膜６を介してポリ
シリコンからなるゲート電極７が形成されている。エピ
タキシャル層５はエピタキシャル層５の初期層であり低
濃度ｎ型であるｎ- 型ドレイン領域８と、このドレイン
領域８表面層のＵ字型溝３により分離された領域にゲー
ト電極７をマスクとして自己整合的にＵ字型溝３より浅
く設けたｐ型ベース領域９と、ベース領域９の表面層に
レジストパターンをマスクとすると共にゲート電極７を
自己整合的なマスクとしてベース領域９を一部残して設
けたｎ+ 型ソース領域１０とを含んでいる。エピタキシ
ャル層５表面のＵ字型溝３により分離された各領域の平
面的な構造は図３に示すように、ソース領域１０は全体
が略正方形であり、且つ、所定の一定幅で離隔した非環
状の略４等分に分割された３角形の４分割ソース領域１
０ａであり、ベース領域９は４分割ソース領域１０ａ間
の幅狭なソース分割ベース領域９ａである。エピタキシ
ャル層５上にはゲート電極７を被覆するように層間絶縁
膜１１を設け、更にその上にソース領域１０およびベー
ス領域９表面とオーミック接触により電気的接続するソ
ース電極１２を設けている。ソース電極１２はその一部
を外部への電気的接続のためのソースパッドとしてい
る。

【０００６】次に、外周部Ｂについて説明する。エピタ
キシャル層５はセルＡと共通のドレイン領域８と、この
ドレイン領域８表面層に外周溝４を下から取り囲むよう
にして最外周のＵ字型溝３直下にまで設けたｐ型ウェル
領域１３と、このｐ型ウェル領域１３表面層のＵ字型溝
３と外周溝４に挟まれた領域に設けベース領域９と同時
に形成されたｐ型不純物領域１４と、このｐ型不純物領
域１４表面層に設けソース領域１０と同時に設けたｎ+
型不純物領域１５とを含んでいる。溝３内面およびｎ+
型不純物領域１５表面にセル部Ａと共通のゲート酸化膜
６を設けると共に、外周溝４内面にフィールド酸化膜１
６を設け、このゲート酸化膜６およびフィールド酸化膜
１６上にはゲート電極７を構成するポリシリコンを延在
させてゲートポリシリコン配線１７を設けている。エピ
タキシャル層５上にはゲートポリシリコン配線１７を被
覆するようにセルＡと共通の層間絶縁膜１１を設け、更
にその上にゲートポリシリコン配線１７とオーミック接
触により電気的接続するアルミニウムからなるゲート金
属配線１８を設けている。図示しないが、ゲート金属配
線１８は外部への電気的接続のためのゲートパッドに接
続されている。

【０００７】上記構成によれば、最外周のＵ字型溝３と
外周溝４に挟まれた領域の表面層にｎ+ 型不純物領域１
５を設けているので、ｎ+ 型不純物領域１５表面のゲー
ト酸化膜６はｐ型不純物領域１４に形成されるゲート酸
化膜より増速酸化により約３倍厚くなり、ｎ+ 型不純物
領域１５の溝肩部でのゲート酸化膜６へのゲート印加電
圧の電界集中によるゲート酸化膜６の破壊が起こり難く
なり、ゲートショートも少なくなる。

【０００８】次に製造方法を図２（ａ）〜（ｅ）と図１
を参照して説明する。先ず、第１工程はこの工程の完了
後の断面図を図２（ａ）に示すように、基板表面の結晶
面が（１００）面でオリエーテーションフラットの結晶
面が｛１００｝面のｎ+ 型半導体基板２上にｎ- 型のエ
ピタキシャル初期層を形成した後、この初期層の表面に
熱酸化法によりシリコン酸化膜５１を膜厚６０００Å程
度に形成し、セル部Ａと外周部Ｂに区分される初期層の
外周部Ｂのｐ型ウェル領域形成予定領域のシリコン酸化
膜５１をフォトリソグラフィ法およびウェットエッチン
グ法により開口して初期層表面を露出させる。この露出
した初期層表面に熱酸化法によりシリコン酸化膜５２を
膜厚１０００Å程度に形成し、シリコン酸化膜５１をマ
スクにシリコン酸化膜５２を介してｐ型ウェル領域形成
予定領域にホウ素をイオン注入および熱拡散して外周部
Ｂにｐ型ウェル領域３３を含むエピタキシャル層５ａを
形成する。

【０００９】次に、第２工程はこの工程の完了後の断面
図を図２（ｂ）に示すように、第１工程の完了後に、エ
ピタキシャル層５ａ表面の酸化膜を全面除去し、この表
面にシリコン酸化膜５３を熱酸化法により膜厚５００Å
程度に形成し、更にその上にシリコン窒化膜５４をＣＶ
Ｄ法により膜厚９００Å程度に成長させた後、フォトリ
ソグラフィ法およびドライエッチ法により選択的に窒化
膜５４、酸化膜５３およびエピタキシャル層をエッチン
グして初期溝５５が格子状に形成されると共に、初期溝
５５全体を取り囲むように外周初期溝５６がリング状に
形成されたエピタキシャル層５ｂを形成する。ここで、
最外周の初期溝５５の中央部分より内側がセル部Ａ、外
側が外周部Ｂに区分される。初期溝５５は側壁面の結晶
面が｛１００｝面に対し０〜３０度の範囲内になるよう
にエッチングし、深さを例えば、１．３μｍねらいでエ
ッチングして形成される。尚、初期溝５５の深さは１．
３μｍねらい以外でもよい。酸化膜５３は後工程でのＬ
ＯＣＯＳ酸化時の窒化膜５４による応力の緩衝膜として
形成され、膜厚が厚いほうが応力が緩和されると同時に
溝肩部の曲率半径も大きくなるので、曲率半径が適正値
となるような膜厚としている。また、窒化膜５４は後工
程でのＬＯＣＯＳ酸化時のマスクとして形成され、膜厚
が薄いほうが窒化膜５４自身による応力を低減すると同
時に溝肩部の曲率半径も大きくなるが、逆に膜厚が薄い
ことによる窒化膜５４の損傷や窒化膜５４を酸素が通り
抜ける等の工程上の不具合が発生するので、工程上の不
具合が発生せず曲率半径が適正値となるような膜厚とし
ている。

【００１０】次に、第３工程はこの工程の完了後の断面
図を図２（ｃ）に示すように、第２工程完了後、窒化膜
５４をマスクとして初期溝５５、５６の内面を酸化温度
１１４０℃程度で熱酸化して膜厚７０００Å程度のＬＯ
ＣＯＳ酸化膜５７を形成すると、初期溝５５がＵ字型溝
３、外周初期溝５６が外周溝４に形状変形される。ＬＯ
ＣＯＳ酸化膜５７の形成温度は酸化膜５７の粘性を高く
して応力を低減するように設定している。溝肩部の曲率
半径は適正値０．２〜０．７μｍとなる。Ｕ字型溝３の
側壁面は結晶面が｛１００｝面に対して０〜３０度の範
囲内で形成される。尚、ｐ型ウェル領域１３の境界が最
外周のＵ字型溝３直下に来るようにパターン配置する。
その後、窒化膜５４および酸化膜５３をウェットエッチ
法により全面除去し、熱酸化法によりイオン注入のため
のシリコン酸化膜５８を膜厚１００Å程度に形成して
後、ＬＯＣＯＳ酸化膜５７をマスクにしてシリコン酸化
膜５８を介してホウ素をイオン注入および熱拡散してＵ
字型溝３の深さより浅く、Ｕ字型溝３により分離された
領域にｐ型ベース領域９を形成すると共に最外周のＵ字
型溝３と外周溝４に挟まれた領域にｐ型不純物領域１４
を形成する。尚、この後、図示しないがフォトリソグラ
フィ法でのレジストパターンでマスクしてホウ素または
弗化ホウ素をイオン注入しフォトレジスト膜除去後に熱
拡散してベース領域２９表面層に含まれるｐ+ 型コンタ
クトベース領域を形成する。さらに、ＬＯＣＯＳ酸化膜
５７をマスクにすると共にベース領域９上をフォトリソ
グラフィ法でのレジストパターンでマスクして砒素また
はリンをイオン注入しフォトレジスト膜除去後に熱拡散
してベース領域９表面層にｎ+ 型ソース領域１０を形成
すると共にｐ型不純物領域１４表面層全面にｎ+ 型不純
物領域１５を形成する。この結果、図２（ｂ）のエピタ
キシャル層５ｂは、表面に溝３，４が形成されエピタキ
シャル層の初期層であるｎ- 型ドレイン領域８と、ベー
ス領域９と、ソース領域１０と、ｐ型不純物領域１４
と、ｎ+ 型不純物領域１５とを含むエピタキシャル層５
となる。

【００１１】次に、第４工程はこの工程の完了後の断面
図を図２（ｄ）に示すように、第３工程完了後、ｎ+ 型
不純物領域１５の中央部分より外側の領域をフォトリソ
グラフィ法でのレジストパターン５９でマスクしウェッ
トエッチ法により溝３内のＬＯＣＯＳ酸化膜５７および
ｎ+ 型不純物領域１５の中央部分より内側の領域の酸化
膜５８を除去することによりベース領域９およびソース
領域１０の表面と溝３の内面を露出させ、外周溝４に形
成されたＬＯＣＯＳ酸化膜５７をフィールド酸化膜１６
として残す。

【００１２】次に、第５工程はこの工程の完了後の断面
図を図２（ｅ）に示すように、第４工程完了後、ベース
領域９、ソース領域１０およびｎ+ 型不純物領域１５の
表面と溝３の内面に熱酸化法によりゲート酸化膜６を形
成する。ゲート酸化膜６の膜厚は、例えば、溝３の内面
のベース領域９上で５００Å程度に形成した場合、ｎ+
型不純物領域１５上には増速酸化により１５００Å程度
とベース領域９上より３倍程度厚く形成される。以上の
工程を経たエピタキシャル層５の表面をＣＶＤ法により
ポリシリコン膜６０で被覆する。

【００１３】続いて、第６工程はこの工程の完了後の断
面図を図１に示すように、フォトリソグラフィ法および
ドライエッチ法により、セル部Ａにおいてソース領域１
０表面の一部および溝３のポリシリコン膜６０を残して
ゲート電極７を形成すると共に、外周部Ｂにおいてゲー
ト電極７からフィールド酸化膜１６上に所定長さで延在
させたポリシリコン膜６０を残してゲートポリシリコン
配線１７を形成した後、以上の工程を経たエピタキシャ
ル層５の表面をＣＶＤ法により層間絶縁膜１１で被覆す
る。その後セル部Ａにおいてソース領域１０表面の一部
およびベース領域９表面と外周部Ｂにおいてゲートポリ
シリコン配線１７表面の一部とが露出するように層間絶
縁膜１１およびゲート酸化膜６にコンタクト窓を形成し
た後、以上の工程を経たエピタキシャル層５の表面をス
パッタ法によりアルミニウム膜で被覆し、このアルミニ
ウム膜をフォトリソグラフィ法およびドライエッチ法に
より選択的に除去して、セル部Ａにおいてベース領域９
およびソース領域１０とオーミック接触により電気的に
接続するソース電極１２と外周部Ｂにおいてゲートポリ
シリコン配線１７とオーミック接触により電気的に接続
するゲート金属配線１８を形成する。図示しないが、ソ
ース電極１２から外部に電気的に接続するためのソース
パッドと、ゲート金属配線１８から外部に電気的に接続
するためのゲートパッドが同時形成される。

【００１４】この製造方法によれば、ベース領域９表面
層にｎ+ 型ソース領域１０を形成するとき同時にｐ型不
純物領域１４表面層全面にｎ+ 型不純物領域１５を形成
するので、工程を増加させることなく、ゲートポリシリ
コン配線１７直下に位置するｎ+ 型不純物領域１５上の
ゲート酸化膜６の膜厚をｐ型不純物領域１４上に形成し
た場合より増速酸化により３倍程度厚くでき、ｎ+ 型不
純物領域１５の溝肩部でのゲート酸化膜６へのゲート印
加電圧の電界集中によるゲート酸化膜６の破壊を原因と
するゲートショートを防止できる。

【００１５】次に、第２実施例のＰチャネル型ＭＯＳＦ
ＥＴおよびその製造方法を図４乃至図６を参照して説明
する。まず、構成を説明すると、図４において、２１は
半導体本体で、基板表面の結晶面が（１００）面の高濃
度ｐ型であるｐ+ 型半導体基板２２と、この半導体基板
２２上に設け表面にＵ字型溝２３が格子状に形成される
と共にこれらのＵ字型溝２３を取り囲む外周溝２４がリ
ング状に形成されたエピタキシャル層２５とを有してい
る。エピタキシャル層２５は平面方向でセル部Ａとセル
部Ａを取り囲む外周部Ｂとに区分され、セル部Ａは最外
周のＵ字型溝２３の中央部分より内側で区分され、外周
部Ｂはその外側で区分されている。まず、セル部Ａにつ
いて説明する。エピタキシャル層２５表面に形成された
Ｕ字型溝２３の内部にゲート酸化膜２６を介してポリシ
リコンからなるゲート電極２７が形成されている。エピ
タキシャル層２５はエピタキシャル層２５の初期層であ
り低濃度ｐ型であるｐ- 型ドレイン領域２８と、このド
レイン領域２８表面層のＵ字型溝２３により分離された
領域にゲート電極２７をマスクとして自己整合的にＵ字
型溝２３より浅く設けたｎ型ベース領域２９と、ベース
領域２９の表面層にレジストパターンをマスクとすると
共にゲート電極２７を自己整合的なマスクとしてベース
領域２９を一部残して設けたｐ+ 型ソース領域３０とを
含んでいる。尚、ベース領域２９には表面層にレジスト
パターンをマスクに設けたｎ+ 型コンタクトベース領域
２９ａを含んでいる。エピタキシャル層２５表面のＵ字
型溝２３により分離された各領域の平面的な構造は図６
に示すように、ソース領域３０は全体が略正方形であ
り、且つ、所定の一定幅で離隔した非環状の略４等分に
分割された３角形の４分割ソース領域３０ａであり、ベ
ース領域２９は４分割ソース領域３０ａ間の幅狭なソー
ス分割ベース領域２９ｂである。エピタキシャル層２５
上にはゲート電極２７を被覆するように層間絶縁膜３１
を設け、更にその上にソース領域３０およびベース領域
２９表面とオーミック接触により電気的接続するソース
電極３２を設けている。ソース電極３２はその一部を外
部への電気的接続のためのソースパッドとしている。

【００１６】次に、外周部Ｂについて説明する。エピタ
キシャル層２５はセルＡと共通のドレイン領域２８と、
このドレイン領域２８表面層に外周溝２４を取り囲むよ
うに最外周のＵ字型溝２３直下にまで設けたｎ型ウェル
領域３３と、このｎ型ウェル領域３３上のＵ字型溝２３
と外周溝２４に挟まれた領域に設けベース領域２９と同
時に形成されたｎ型不純物領域３４とを含んでいる。ま
た、ｎ型不純物領域３４には表面層にｎ+ 型コンタクト
ベース領域２９ａと同時に設けたｎ+ 型不純物領域３４
ａを含んでいる。Ｕ字型溝２３内面およびｎ+ 型不純物
領域３４ａ表面にセル部Ａと共通のゲート酸化膜２６を
設けると共に、外周溝２４内面にフィールド酸化膜３６
を設け、このゲート酸化膜２６およびフィールド酸化膜
２６上にはゲート電極２７を構成するポリシリコンを延
在させてゲートポリシリコン配線３７を設けている。エ
ピタキシャル層２５上にはゲートポリシリコン配線３７
を被覆するようにセルＡと共通の層間絶縁膜３１を設
け、更にその上にゲートポリシリコン配線３７とオーミ
ック接触により電気的接続するアルミニウムからなるゲ
ート金属配線３８を設けている。図示しないが、ゲート
金属配線３８はゲートパッドに接続されている。

【００１７】上記構成によれば、最外周のＵ字型溝２３
と外周溝２４に挟まれた領域の表面層にｎ+ 型不純物領
域３４ａを設けているので、ｎ+ 型不純物領域３４ａ表
面のゲート酸化膜２６はｎ型不純物領域３４に形成され
るゲート酸化膜より増速酸化により約３倍厚くなり、ｎ
+ 型不純物領域３４ａの溝肩部でのゲート酸化膜２６へ
のゲート印加電圧の電界集中によるゲート酸化膜２６の
破壊が起こり難くなり、ゲートショートも少なくなる。

【００１８】次に製造方法を図５（ａ）〜（ｅ）と図４
を参照して説明する。先ず、第１工程はこの工程の完了
後の断面図を図５（ａ）に示すように、基板表面の結晶
面が（１００）面でオリエーテーションフラットの結晶
面が｛１００｝面のｐ+ 型半導体基板２２上にｐ- 型の
エピタキシャル初期層を形成した後、この初期層の表面
に熱酸化法によりシリコン酸化膜７１を膜厚６０００Å
程度に形成し、セル部Ａと外周部Ｂに区分される初期層
の外周部Ｂのｎ型ウェル領域形成予定領域のシリコン酸
化膜７１をフォトリソグラフィ法およびウェットエッチ
ング法により開口して初期層表面を露出させる。この露
出した初期層表面に熱酸化法によりシリコン酸化膜７２
を膜厚１０００Å程度に形成し、シリコン酸化膜７１を
マスクにシリコン酸化膜７２を介してｎ型ウェル領域形
成予定領域にリンをイオン注入および熱拡散して外周部
Ｂにｎ型ウェル領域３３を含むエピタキシャル層２５ａ
を形成する。

【００１９】次に、第２工程はこの工程の完了後の断面
図を図５（ｂ）に示すように、第１工程の完了後に、エ
ピタキシャル層２５ａ表面の酸化膜を全面除去し、この
表面にシリコン酸化膜７３を熱酸化法により膜厚５００
Å程度に形成し、更にその上にシリコン窒化膜７４をＣ
ＶＤ法により膜厚９００Å程度に成長させた後、フォト
リソグラフィ法およびドライエッチ法により選択的に窒
化膜７４、酸化膜７３およびエピタキシャル層をエッチ
ングして初期溝７５が格子状に形成されると共に、初期
溝７５全体を取り囲むように外周初期溝７６がリング状
に形成されたエピタキシャル層２５ｂを形成する。ここ
で、最外周の初期溝７５の中央部分より内側がセル部
Ａ、外側が外周部Ｂに区分される。初期溝７５は側壁面
の結晶面が｛１００｝面に対し０〜３０度の範囲内にな
るようにエッチングし、深さを例えば、１．３μｍねら
いでエッチングして形成される。尚、初期溝７５の深さ
は１．３μｍねらい以外でもよい。酸化膜７３は後工程
でのＬＯＣＯＳ酸化時の窒化膜７４による応力の緩衝膜
として形成され、膜厚が厚いほうが応力が緩和されると
同時に溝肩部の曲率半径も大きくなるので、曲率半径が
適正値となるような膜厚としている。また、窒化膜７４
は後工程でのＬＯＣＯＳ酸化時のマスクとして形成さ
れ、膜厚が薄いほうが窒化膜７４自身による応力を低減
すると同時に溝肩部の曲率半径も大きくなるが、逆に膜
厚が薄いことによる窒化膜７４の損傷や窒化膜７４を酸
素が通り抜ける等の工程上の不具合が発生するので、工
程上の不具合が発生せず曲率半径が適正値となるような
膜厚としている。

【００２０】次に、第３工程はこの工程の完了後の断面
図を図５（ｃ）に示すように、第２工程完了後、窒化膜
７４をマスクとして初期溝７５、７６の内面を酸化温度
１１４０℃程度で熱酸化して膜厚７０００Å程度のＬＯ
ＣＯＳ酸化膜７７を形成すると、初期溝７５がＵ字型溝
２３、外周初期溝７６が外周溝２４に形状変形される。
ＬＯＣＯＳ酸化膜７７の形成温度は酸化膜７７の粘性を
高くして応力を低減するように設定している。溝肩部の
曲率半径は適正値０．２〜０．７μｍとなる。Ｕ字型溝
２３の側壁面は結晶面が｛１００｝面に対して０〜３０
度の範囲内で形成される。尚、ｎ型ウェル領域３３の境
界が最外周のＵ字型溝２３直下に来るようにパターン配
置する。その後、窒化膜７４および酸化膜７３をウェッ
トエッチ法により全面除去し、熱酸化法によりイオン注
入のためのシリコン酸化膜７８を膜厚１００Å程度に形
成して後、ＬＯＣＯＳ酸化膜７７をマスクにしてシリコ
ン酸化膜７８を介して砒素またはリンをイオン注入およ
び熱拡散してＵ字型溝２３の深さより浅く、Ｕ字型溝２
３により分離された領域にｎ型ベース領域２９を形成す
ると共に最外周のＵ字型溝２３と外周溝２４に挟まれた
領域にｎ型不純物領域３４を形成する。この後、フォト
リソグラフィ法でのレジストパターンでマスクして砒素
またはリンをイオン注入しフォトレジスト膜除去後に熱
拡散してベース領域２９表面層に含まれるｎ+ 型コンタ
クトベース領域２９ａを形成すると共にｎ型不純物領域
３４に含まれるｎ+ 型不純物領域３４ａを形成する。さ
らに、ＬＯＣＯＳ酸化膜７７をマスクにすると共にベー
ス領域２９上をフォトリソグラフィ法でのレジストパタ
ーンでマスクしてホウ素または弗化ホウ素をイオン注入
しフォトレジスト膜除去後に熱拡散してベース領域２９
表面層にｐ+ 型ソース領域３０を形成する。この結果、
図５（ｂ）のエピタキシャル層２５ｂは、表面に溝２
３，２４が形成されエピタキシャル層の初期層であるｐ
- 型ドレイン領域２８と、ベース領域２９と、ソース領
域３０と、ｎ型不純物領域３４とを含むエピタキシャル
層５となる。このときベース領域２９はその表面層にコ
ンタクトベース領域２９ａを含むと共にｎ型不純物領域
３４はその表面層にｎ+ 型不純物領域３４ａを含んでい
る。

【００２１】次に、第４工程はこの工程の完了後の断面
図を図５（ｄ）に示すように、第３工程完了後、ｎ+ 型
不純物領域３４ａの中央部分より外側の領域をフォトリ
ソグラフィ法でのレジストパターン７９でマスクしウェ
ットエッチ法により溝２３内のＬＯＣＯＳ酸化膜７７お
よびｎ+ 型不純物領域３４ａの中央部分より内側の領域
の酸化膜７８を除去することによりベース領域２９およ
びソース領域３０の表面と溝２３の内面を露出させ、外
周溝２４に形成されたＬＯＣＯＳ酸化膜７７をフィール
ド酸化膜３６として残す。

【００２２】次に、第５工程はこの工程の完了後の断面
図を図５（ｅ）に示すように、第４工程完了後、ベース
領域２９、ソース領域３０およびｎ+ 型不純物領域３４
ａの表面と溝２３の内面に熱酸化法によりゲート酸化膜
２６を形成する。ゲート酸化膜２６の膜厚は、例えば、
溝２３の内面のベース領域２９上で５００Å程度に形成
した場合、ｎ+ 型不純物領域３４ａ上には増速酸化によ
り１５００Å程度とベース領域２９上より３倍程度厚く
形成される。以上の工程を経たエピタキシャル層２５の
表面をＣＶＤ法によりポリシリコン膜８０で被覆する。

【００２３】続いて、第６工程はこの工程の完了後の断
面図を図４に示すように、フォトリソグラフィ法および
ドライエッチ法により、セル部Ａにおいてソース領域３
０表面の一部および溝２３のポリシリコン膜８０を残し
てゲート電極２７を形成すると共に、外周部Ｂにおいて
ゲート電極２７からフィールド酸化膜３６上に所定長さ
で延在させたポリシリコン膜８０を残してゲートポリシ
リコン配線３７を形成した後、以上の工程を経たエピタ
キシャル層２５の表面をＣＶＤ法により層間絶縁膜３１
で被覆する。その後セル部Ａにおいてソース領域３０表
面の一部およびベース領域２９表面と外周部Ｂにおいて
ゲートポリシリコン配線３７表面の一部とが露出するよ
うに層間絶縁膜３１およびゲート酸化膜２６にコンタク
ト窓を形成した後、以上の工程を経たエピタキシャル層
２５の表面をスパッタ法によりアルミニウム膜で被覆
し、このアルミニウム膜をフォトリソグラフィ法および
ドライエッチ法により選択的に除去して、セル部Ａにお
いてベース領域２９およびソース領域３０とオーミック
接触により電気的に接続するソース電極３２と外周部Ｂ
においてゲートポリシリコン配線３７とオーミック接触
により電気的に接続するゲート金属配線３８を形成す
る。図示しないが、ソース電極３２から外部に電気的に
接続するためのソースパッドと、ゲート金属配線３８か
ら外部に電気的に接続するためのゲートパッドが同時形
成される。

【００２４】この製造方法によれば、ベース領域２９表
面層にｎ+ 型ベース領域２９ａを形成するとき同時にｎ
型不純物領域３４表面層全面にｎ+ 型不純物領域３４ａ
を形成するので、工程を増加させることなく、ゲートポ
リシリコン配線３７直下に位置するｎ+ 型不純物領域３
４ａ上のゲート酸化膜２６の膜厚をｎ型不純物領域３４
上に形成した場合より増速酸化により３倍程度厚くで
き、ｎ+ 型不純物領域３４ａの溝肩部でのゲート酸化膜
２６へのゲート印加電圧の電界集中によるゲート酸化膜
２６の破壊を原因とするゲートショートを防止できる。

【００２５】上記第１および第２実施例において、エピ
タキシャル層表面の平面的な構造を図３および図６に示
すソースが非環状パターンのもので説明したが、これに
限定されることなく、他の非環状パターンやソース領域
がベース領域を取り囲む環状パターンであってもよい。
また、Ｕ字型溝を格子状に形成されたもので説明した
が、ストライプ状に形成されたものであってもよい。ま
た、半導体本体を半導体基板とエピタキシャル層からな
るもので説明したが、エピタキシャル層を含まない半導
体基板だけであってもよい。この場合、半導体基板の裏
面を高濃度のｎ型不純物層またはｐ型不純物層とする。
また、第１実施例では半導体基板は高濃度ｎ型で説明し
たが、高濃度ｐ型であってもよい。この場合は、ＩＧＢ
Ｔに利用できる。、第２実施例では半導体基板は高濃度
ｐ型で説明したが、高濃度ｎ型であってもよい。この場
合も、ＩＧＢＴに利用できる。

【００２６】

【発明の効果】本発明によれば、ゲートポリシリコン配
線下のゲート酸化膜をｎ+ 型不純物領域上に形成するこ
とによりｎ+ 型不純物を含まない場合より３倍程度厚く
して、製造工程および製品でゲートショート不良の発生
を少ない絶縁ゲート型半導体装置を製造することができ
る。

【図面の簡単な説明】

【図１】 本発明の第１実施例である縦型パワーＭＯＳ
ＦＥＴの要部断面図。

【図２】 図１に示す縦型パワーＭＯＳＦＥＴの製造工
程を示す要部断面図。

【図３】 図１に示す縦型パワーＭＯＳＦＥＴのＵ字型
溝で分離された半導体本体表面の１セル分の平面パター
ン図。

【図４】 本発明の第２実施例である縦型パワーＭＯＳ
ＦＥＴの要部断面図。

【図５】 図５に示す縦型パワーＭＯＳＦＥＴの製造工
程を示す要部断面図。

【図６】 図５に示す縦型パワーＭＯＳＦＥＴのＵ字型
溝で分離された半導体本体表面の１セル分の平面パター
ン図。

【符号の説明】

１、２１ 半導体本体 ２、２２ 半導体基板 ３、２３ Ｕ字型溝 ４、２４ 外周溝 ５、２５ エピタキシャル層 ６、２６ ゲート酸化膜 ７、２７ ゲート電極 ８、２８ ドレイン領域 ９、２９ ベース領域 ２９ａ コンタクトベース領域 １０、３０ ソース領域 １１、３１ 層間絶縁膜 １２、３２ ソース電極 １３、３３ ウェル領域 １４ ｐ型不純物領域 ３４ ｎ型不純物領域 １５、３４ａ ｎ+ 型不純物領域 １６、３６ フィールド酸化膜 １７、３７ ゲートポリシリコン配線 １８、３８ ゲート金属配線 ５３、７３ シリコン酸化膜 ５４、７４ 窒化膜 ５５、７５ 初期溝 ５６、７６ 外周初期溝 ５７、７７ ＬＯＣＯＳ酸化膜 ５８、７８ シリコン酸化膜 ５９、７９ レジストパターン ６０、８０ ポリシリコン膜

Claims (12)

【特許請求の範囲】
1. 【請求項１】平面的にセル部とセル部を取り囲む外周部
   との区分を有し、ＬＯＣＯＳ酸化により形状が確定した
   セル部のＵ字型溝と外周部のセル部を取り囲む外周溝と
   を形成した半導体本体と、半導体本体の最外周のＵ字型
   溝と外周溝とに挟まれた領域表面とＵ字型溝の内面およ
   び溝肩部とに設けたゲート酸化膜と、ゲート酸化膜上に
   設けたポリシリコンからなるゲート電極と、外周溝に前
   記ＬＯＣＯＳ酸化により設けたフィールド酸化膜と、ゲ
   ート電極を構成するポリシリコンをフィールド酸化膜上
   に延在させて設けたゲートポリシリコン配線とを具備し
   た絶縁ゲート型半導体装置において、 前記最外周のＵ字型溝と外周溝とに挟まれた領域の表面
   層に高濃度ｎ型不純物領域を設けたことを特徴とする絶
   縁ゲート型半導体装置。
2. 【請求項２】前記半導体本体が低濃度ｎ型ドレイン領域
   と、前記セル部において、前記ドレイン領域の表面層で
   前記Ｕ字型溝に分離された領域に設けたｐ型ベース領域
   と、このベース領域の表面層に設けた高濃度ｎ型ソース
   領域と、前記外周部において、前記ドレイン領域の表面
   層に前記外周溝を取り囲むように前記最外周のＵ字型溝
   直下にまで設けたｐ型ウェル領域と、前記最外周のＵ字
   型溝と前記外周溝とに挟まれた領域に前記ベース領域と
   同時に設けたｐ型不純物領域とを含み、前記高濃度ｎ型
   不純物領域が前記ｐ型不純物領域の表面層に前記ソース
   領域と同時に設けられたことを特徴とする請求項１記載
   の絶縁ゲート型半導体装置。
3. 【請求項３】前記半導体本体が低濃度ｐ型ドレイン領域
   と、前記セル部において、前記ドレイン領域の表面層で
   前記Ｕ字型溝に分離された領域に設けたｎ型ベース領域
   と、このベース領域表面層に設けた高濃度ｐ型ソース領
   域と、前記外周部において、前記ドレイン領域の表面層
   に設けた前記外周溝を取り囲むように前記最外周のＵ字
   型溝直下にまで設けたｎ型ウェル領域と、前記最外周の
   Ｕ字型溝と前記外周溝とに挟まれた領域に前記ベース領
   域と同時に設けたｎ型不純物領域とを含み、前記高濃度
   ｎ型不純物領域が前記ｎ型不純物領域の表面層に含まれ
   るように前記ベース領域に含まれる高濃度ｎ型コンタク
   トベース領域と同時に設けられたことを特徴とする請求
   項１記載の絶縁ゲート型半導体装置。
4. 【請求項４】前記半導体本体が半導体基板上に形成され
   たエピタキシャル層であることを特徴とする請求項２記
   載の絶縁ゲート型半導体装置。
5. 【請求項５】前記半導体本体が半導体基板上に形成され
   たエピタキシャル層であることを特徴とする請求項３記
   載の絶縁ゲート型半導体装置。
6. 【請求項６】前記半導体基板が高濃度ｎ型であることを
   特徴とする請求項４記載の絶縁ゲート型半導体装置。
7. 【請求項７】前記半導体基板が高濃度ｐ型であることを
   特徴とする請求項４記載の絶縁ゲート型半導体装置。
8. 【請求項８】前記半導体基板が高濃度ｐ型であることを
   特徴とする請求項５記載の絶縁ゲート型半導体装置。
9. 【請求項９】前記半導体基板が高濃度ｎ型であることを
   特徴とする請求項６記載の絶縁ゲート型半導体装置。
10. 【請求項１０】平面的にセル部とセル部を取り囲む外周
    部とに区分される半導体本体上にシリコン酸化膜とシリ
    コン窒化膜を順次形成した後、エッチングにより半導体
    本体表面のセル部に初期溝と外周部にセル部を取り囲む
    外周初期溝とを形成する工程と、 シリコン窒化膜をマスクに初期溝および外周溝の内面に
    ＬＯＣＯＳ酸化膜を形成すると共に、ＬＯＣＯＳ酸化膜
    の形成により初期溝がＵ字型溝および外周初期溝が外周
    溝に形状変形される工程と、 Ｕ字型溝のＬＯＣＯＳ酸化膜を除去すると共に外周溝の
    ＬＯＣＯＳ酸化膜をフィールド酸化膜として残す工程
    と、 半導体本体の最外周のＵ字型溝と外周溝とに挟まれた領
    域表面とＵ字型溝の内面および肩部にゲート酸化膜を形
    成した後、半導体本体表面をポリシリコン膜で被覆する
    工程と、 ポリシリコン膜をエッチングしてＵ字型溝にゲート電極
    とフィールド酸化膜上にゲート電極から延在させたゲー
    トポリシリコン配線を形成する工程とを含む絶縁ゲート
    型半導体装置の製造方法において、 前記最外周のＵ字型溝と外周溝とに挟まれた領域の表面
    層に高濃度ｎ型不純物領域を形成する工程を有すること
    を特徴とする絶縁ゲート型半導体装置の製造方法。
11. 【請求項１１】前記半導体本体が半導体基板上に形成さ
    れたエピタキシャル層であり、前記エピタキシャル層を
    低濃度ｎ型ドレイン領域として、前記セル部において、
    このドレイン領域の表面層で前記Ｕ字型溝に分離された
    領域にｐ型ベース領域を形成すると共にこのベース領域
    の表面層に高濃度ｎ型ソース領域を形成し、前記外周部
    において、前記ドレイン領域の表面層に前記外周溝を取
    り囲むように前記最外周のＵ字型溝直下にまでｐ型ウェ
    ル領域を形成し、前記ドレイン領域の表面層で前記最外
    周のＵ字型溝と前記外周溝とに挟まれた領域に前記ベー
    ス領域と同時にｐ型不純物領域を形成し、前記高濃度ｎ
    型不純物領域が前記ｐ型不純物領域の表面層に前記ソー
    ス領域と同時に形成されることを特徴とする請求項１０
    記載の絶縁ゲート型半導体装置の製造方法。
12. 【請求項１２】前記半導体本体が半導体基板上に形成さ
    れたエピタキシャル層であり、前記エピタキシャル層を
    低濃度ｐ型ドレイン領域として、前記セル部において、
    このドレイン領域の表面層で前記Ｕ字型溝に分離された
    領域に高濃度ｎ型コンタクトベース領域を表面層に含む
    ｎ型ベース領域を形成すると共にこのベース領域の表面
    層に高濃度ｐ型ソース領域を形成し、前記外周部におい
    て、前記ドレイン領域の表面層に前記外周溝を取り囲む
    ように前記最外周のＵ字型溝直下にまでｎ型ウェル領域
    を形成し、前記ドレイン領域の表面層の前記最外周のＵ
    字型溝と前記外周溝とに挟まれた領域に前記ベース領域
    と同時にｎ型不純物領域を形成し、前記高濃度ｎ型不純
    物領域が前記ｎ型不純物領域の表面層に前記高濃度ｎ型
    コンタクトベース領域と同時に形成されることを特徴と
    する請求項１０記載の絶縁ゲート型半導体装置の製造方
    法。