JP3358558B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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Description
【０００１】
【発明の属する技術分野】本発明は、電力用半導体素子
として用いられる半導体装置、つまり縦型ＭＯＳＦＥＴ
やＩＧＢＴの製造方法に関し、その単体又は電力用半導
体素子を組み込んだＭＯＳＩＣに適用して好適である。
として用いられる半導体装置、つまり縦型ＭＯＳＦＥＴ
やＩＧＢＴの製造方法に関し、その単体又は電力用半導
体素子を組み込んだＭＯＳＩＣに適用して好適である。
【０００２】
【従来の技術】従来より、オン抵抗を低減すべくＪＦＥ
Ｔ部をなくした構造の電力用半導体素子として、溝の側
壁をチャネル領域とする溝ゲート型の縦型ＭＯＳＦＥＴ
やＩＧＢＴが特開昭６２−１５０７８０号公報にて開示
されている。この従来の溝ゲート型の縦型ＭＯＳＦＥＴ
を図１１（ａ）、（ｂ）に示す。なお、図１１（ａ）は
ｐ型ベース領域のレイアウトを示す図であり、ｐ型ベー
ス領域１０３を斜線部で示してある。図１１（ｂ）は、
図１１（ａ）の断面構成を示している。
Ｔ部をなくした構造の電力用半導体素子として、溝の側
壁をチャネル領域とする溝ゲート型の縦型ＭＯＳＦＥＴ
やＩＧＢＴが特開昭６２−１５０７８０号公報にて開示
されている。この従来の溝ゲート型の縦型ＭＯＳＦＥＴ
を図１１（ａ）、（ｂ）に示す。なお、図１１（ａ）は
ｐ型ベース領域のレイアウトを示す図であり、ｐ型ベー
ス領域１０３を斜線部で示してある。図１１（ｂ）は、
図１１（ａ）の断面構成を示している。
【０００３】溝ゲート型の縦型ＭＯＳＦＥＴは、図１１
（ｂ）に示すように、ｎ+ 型半導体基板１０１上に形成
されたｎ- 型エピタキシャル層（以下、ｎ- 型エピ層と
いう）１０２の表層部にｐ型ベース領域１０３が形成さ
れていると共に、ｐ型ベース領域１０３よりも接合深さ
の浅いｎ+ 型ソース領域１０４がｐ型ベース領域１０３
の表層部に形成されてなり、ｎ+ 型ソース領域１０４及
びｐ型ベース領域１０３を貫通する溝１０５内にゲート
酸化膜１０６を介してゲート電極１０７が形成された構
成となっている。そして、溝１０５の側壁においてｎ+
型ソース領域１０４及びｎ- 型エピ層１０２にて挟まれ
たｐ型ベース領域１０３をチャネル領域として、トラン
ジスタ動作を行うようになっている。
（ｂ）に示すように、ｎ+ 型半導体基板１０１上に形成
されたｎ- 型エピタキシャル層（以下、ｎ- 型エピ層と
いう）１０２の表層部にｐ型ベース領域１０３が形成さ
れていると共に、ｐ型ベース領域１０３よりも接合深さ
の浅いｎ+ 型ソース領域１０４がｐ型ベース領域１０３
の表層部に形成されてなり、ｎ+ 型ソース領域１０４及
びｐ型ベース領域１０３を貫通する溝１０５内にゲート
酸化膜１０６を介してゲート電極１０７が形成された構
成となっている。そして、溝１０５の側壁においてｎ+
型ソース領域１０４及びｎ- 型エピ層１０２にて挟まれ
たｐ型ベース領域１０３をチャネル領域として、トラン
ジスタ動作を行うようになっている。
【０００４】このような構成の溝ゲート型の縦型ＭＯＳ
ＦＥＴをユニットセル１００として、ユニットセル１０
０が四角形状を成して構成されており、図１１（ａ）に
示すように、複数のユニットセル１００がウェハ上に縦
横規則正しくマトリクス状に配置された構成となってい
る。そして、このユニットセル１００の配置のそれぞれ
に１つづつｐ型ベース領域１０３が形成された構成、つ
まり、溝１０５が連結された構成となっているため、隣
接するユニットセル１００のｐ型ベース領域１０３同士
が接続されておらず、ｐ型ベース領域１０３のそれぞれ
が点在したレイアウトになっている。そして、点在する
ｐ型ベース領域１０３のそれぞれにゲート電極１０７が
配置された構成となっている。
ＦＥＴをユニットセル１００として、ユニットセル１０
０が四角形状を成して構成されており、図１１（ａ）に
示すように、複数のユニットセル１００がウェハ上に縦
横規則正しくマトリクス状に配置された構成となってい
る。そして、このユニットセル１００の配置のそれぞれ
に１つづつｐ型ベース領域１０３が形成された構成、つ
まり、溝１０５が連結された構成となっているため、隣
接するユニットセル１００のｐ型ベース領域１０３同士
が接続されておらず、ｐ型ベース領域１０３のそれぞれ
が点在したレイアウトになっている。そして、点在する
ｐ型ベース領域１０３のそれぞれにゲート電極１０７が
配置された構成となっている。
【０００５】
【発明が解決しようとする課題】従来のように、隣接す
るｐ型ベース領域１０３同士が接続されてないレイアウ
トである場合、四角形状を成すｐ型ベース領域１０３の
角部において、不純物拡散の量が少なくなるため、不純
物濃度が小さくなる。このため、対角方向に伸びる空乏
層端からｐ型ベース領域１０３の端部までの距離の差が
大きくなってしまい、対角に位置するｐ型ベース領域１
０３同士の間の中央位置において耐圧、さらにＬ負荷接
続時のサージ突入時におけるサージ耐量が低下するとい
う問題がある。
るｐ型ベース領域１０３同士が接続されてないレイアウ
トである場合、四角形状を成すｐ型ベース領域１０３の
角部において、不純物拡散の量が少なくなるため、不純
物濃度が小さくなる。このため、対角方向に伸びる空乏
層端からｐ型ベース領域１０３の端部までの距離の差が
大きくなってしまい、対角に位置するｐ型ベース領域１
０３同士の間の中央位置において耐圧、さらにＬ負荷接
続時のサージ突入時におけるサージ耐量が低下するとい
う問題がある。
【０００６】本発明は上記問題に鑑みて成され、空乏層
端からベース領域の端部までの距離の差を小さくするこ
とにより、耐圧及びＬ負荷接続時のサージ突入時におけ
るサージ耐量を向上させることを目的とする。
端からベース領域の端部までの距離の差を小さくするこ
とにより、耐圧及びＬ負荷接続時のサージ突入時におけ
るサージ耐量を向上させることを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１乃至６に記
載の発明においては、溝部（５０、６０）の側壁におけ
るベース領域（８）をチャネル形成領域として構成され
たユニットセルを複数有してなり、これら複数のユニッ
トセルのそれぞれのベース領域同士が、全て連結されて
いることを特徴としている。
め、以下の技術的手段を採用する。請求項１乃至６に記
載の発明においては、溝部（５０、６０）の側壁におけ
るベース領域（８）をチャネル形成領域として構成され
たユニットセルを複数有してなり、これら複数のユニッ
トセルのそれぞれのベース領域同士が、全て連結されて
いることを特徴としている。
【０００８】このように、溝ゲート型の半導体装置にお
いて、ベース領域同士を全て連結させることにより、空
乏層端からベース領域の端部までの距離の差を小さくす
ることができ、耐圧及びＬ負荷接続時のサージ突入時に
おけるサージ耐量を向上させることができる。例えば、
請求項２に示すように、複数のユニットセルそれぞれの
溝部を分離させて半導体基板の主表面に点在した配置と
すればよい。
いて、ベース領域同士を全て連結させることにより、空
乏層端からベース領域の端部までの距離の差を小さくす
ることができ、耐圧及びＬ負荷接続時のサージ突入時に
おけるサージ耐量を向上させることができる。例えば、
請求項２に示すように、複数のユニットセルそれぞれの
溝部を分離させて半導体基板の主表面に点在した配置と
すればよい。
【０００９】溝部の形状としては、例えば、請求項３に
示すように、半導体基板の主表面上から見て４角形状を
成すものを適用することができる。また、溝部の配列と
しては、請求項４に示すように、半導体基板の主表面上
において縦横規則的に並べられたマトリクス状の配列
や、請求項５に示すように、半導体基板の主表面上にお
いて溝部を複数列に整列させると共に隣り合う列に整列
された溝の配置を当該整列方向にずらした配列、例えば
請求項６に示すちどり状の配列を採用することができ
る。なお、請求項５の配置とする場合には、各ユニット
セルのチャネル形成領域とコンタクト領域との距離が均
一にすることができるという効果が得られる。
示すように、半導体基板の主表面上から見て４角形状を
成すものを適用することができる。また、溝部の配列と
しては、請求項４に示すように、半導体基板の主表面上
において縦横規則的に並べられたマトリクス状の配列
や、請求項５に示すように、半導体基板の主表面上にお
いて溝部を複数列に整列させると共に隣り合う列に整列
された溝の配置を当該整列方向にずらした配列、例えば
請求項６に示すちどり状の配列を採用することができ
る。なお、請求項５の配置とする場合には、各ユニット
セルのチャネル形成領域とコンタクト領域との距離が均
一にすることができるという効果が得られる。
【００１０】そして、溝部が上記配置である場合、ゲー
ト電極の形状としては、請求項７に示すように溝部の整
列方向の一方向に伸びるように延設したスリット状にす
ればよい。なお、上記した括弧内の符号は、後述する実
施形態記載の具体的手段との対応関係を示すものであ
る。
ト電極の形状としては、請求項７に示すように溝部の整
列方向の一方向に伸びるように延設したスリット状にす
ればよい。なお、上記した括弧内の符号は、後述する実
施形態記載の具体的手段との対応関係を示すものであ
る。
【００１１】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、本発明の一実施形態を適用
して形成したコンケーブ型の縦型パワーＭＯＳＦＥＴの
レイアウトを示す。また、図２に、図１のＡ−Ａ矢視断
面図を示す。以下、図１、図２に基づいて縦型パワーＭ
ＯＳＦＥＴの構成について説明する。
について説明する。図１に、本発明の一実施形態を適用
して形成したコンケーブ型の縦型パワーＭＯＳＦＥＴの
レイアウトを示す。また、図２に、図１のＡ−Ａ矢視断
面図を示す。以下、図１、図２に基づいて縦型パワーＭ
ＯＳＦＥＴの構成について説明する。
【００１２】この縦型パワーＭＯＳＦＥＴは、コンケー
ブ型と呼ばれるＵ溝５０の内壁をチャネル領域とするＭ
ＯＳＦＥＴをユニットセルとして、このユニットセルが
所定のピッチ幅（ユニットセル寸法）で平面上にマトリ
クス形状に多数配置された構造を有している。図２に示
すように、縦型パワーＭＯＳＦＥＴに使用されているウ
ェハ２１は、不純物濃度が３×１０19ｃｍ-3程度で厚さ
５００〜６２５μｍ程度のｎ+ 型シリコンからなる半導
体基板１上に、不純物濃度が１×１０16ｃｍ-3程度で厚
さ７μｍ程度のｎ- 型エピ層２が形成されたもので構成
されている。そして、このウェハ２１の主表面にユニッ
トセルが構成されている。
ブ型と呼ばれるＵ溝５０の内壁をチャネル領域とするＭ
ＯＳＦＥＴをユニットセルとして、このユニットセルが
所定のピッチ幅（ユニットセル寸法）で平面上にマトリ
クス形状に多数配置された構造を有している。図２に示
すように、縦型パワーＭＯＳＦＥＴに使用されているウ
ェハ２１は、不純物濃度が３×１０19ｃｍ-3程度で厚さ
５００〜６２５μｍ程度のｎ+ 型シリコンからなる半導
体基板１上に、不純物濃度が１×１０16ｃｍ-3程度で厚
さ７μｍ程度のｎ- 型エピ層２が形成されたもので構成
されている。そして、このウェハ２１の主表面にユニッ
トセルが構成されている。
【００１３】ウェハ２１の主表面には、１２μｍ程度の
ユニットセル寸法でＵ溝５０が形成されており、このＵ
溝５０の内壁及びウェハ表面の一部に厚さ６０ｎｍ程度
のゲート酸化膜３を介して、厚さ４００ｎｍ程度のポリ
シリコンからなるゲート電極４が形成されている。ゲー
ト電極４は、図１の斜線部で示してあり、複数のユニッ
トセルのそれぞれにおけるゲート電極４が一体となって
いる。そして、このゲート電極４上にはＢＰＳＧからな
る層間絶縁膜６が形成されている。
ユニットセル寸法でＵ溝５０が形成されており、このＵ
溝５０の内壁及びウェハ表面の一部に厚さ６０ｎｍ程度
のゲート酸化膜３を介して、厚さ４００ｎｍ程度のポリ
シリコンからなるゲート電極４が形成されている。ゲー
ト電極４は、図１の斜線部で示してあり、複数のユニッ
トセルのそれぞれにおけるゲート電極４が一体となって
いる。そして、このゲート電極４上にはＢＰＳＧからな
る層間絶縁膜６が形成されている。
【００１４】一方、Ｕ溝５０の側壁を構成するウェハ２
１の表層部には、接合深さが０．５μｍ程度のｎ+ 型ソ
ース領域７及び、接合深さが２μｍ程度のｐ型ベース領
域８が形成されている。そして、Ｕ溝５０の側壁におい
て、ｐ型ベース領域８がｎ+型ソース領域７及びｎ- 型
エピ層２に挟まれた構成となっており、Ｕ溝５０の側壁
にチャネル領域が設定されるようになっており、本実施
形態においては四角形状のチャネル領域が設定されるよ
うになっている。なお、ｐ型ベース領域８の接合深さは
Ｕ溝５０の底辺のエッジ部でブレークダウンによる破壊
が生じない深さに設定されている。
１の表層部には、接合深さが０．５μｍ程度のｎ+ 型ソ
ース領域７及び、接合深さが２μｍ程度のｐ型ベース領
域８が形成されている。そして、Ｕ溝５０の側壁におい
て、ｐ型ベース領域８がｎ+型ソース領域７及びｎ- 型
エピ層２に挟まれた構成となっており、Ｕ溝５０の側壁
にチャネル領域が設定されるようになっており、本実施
形態においては四角形状のチャネル領域が設定されるよ
うになっている。なお、ｐ型ベース領域８の接合深さは
Ｕ溝５０の底辺のエッジ部でブレークダウンによる破壊
が生じない深さに設定されている。
【００１５】ここで、図３に、ｐ型ベース領域８のレイ
アウトを示す。なお、図３中ｐ型ベース領域８、溝部５
０（底面５０ａを含む）、及びｎ+ 型ソース領域７は実
線で示してある。図３中の斜線部分がｐ型ベース領域８
を示している。この図に示すように、各ユニットセルに
備えられるｐ型ベース領域８が互いに連結されたシング
ルベース構造を成している。より具体的には、ｐ型ベー
ス領域８は、各ユニットセルにおけるＵ溝５０の底面部
５０ａを除いてウェハ２１の略全面に形成されている。
つまり、四角形状を成すＵ溝５０の底面部５０ａがｐ型
ベース領域８の形成されていない領域となる。
アウトを示す。なお、図３中ｐ型ベース領域８、溝部５
０（底面５０ａを含む）、及びｎ+ 型ソース領域７は実
線で示してある。図３中の斜線部分がｐ型ベース領域８
を示している。この図に示すように、各ユニットセルに
備えられるｐ型ベース領域８が互いに連結されたシング
ルベース構造を成している。より具体的には、ｐ型ベー
ス領域８は、各ユニットセルにおけるＵ溝５０の底面部
５０ａを除いてウェハ２１の略全面に形成されている。
つまり、四角形状を成すＵ溝５０の底面部５０ａがｐ型
ベース領域８の形成されていない領域となる。
【００１６】このようなシングルベース構造において
は、ｐ型ベース領域８を形成する際に行う熱拡散によっ
てもｐ型ベース領域８の角部、つまり本実施形態の場合
にはｐ型ベース領域の形成されていない４角形状の角部
において、不純物拡散量が少なくなることがなく、この
部分の不純物濃度が低くなることはない。そして、本実
施形態の場合、図３の点線で示すように、空乏層がＵ溝
５０の底面部５０ａの中央方向に伸びるが、ｐ型ベース
領域８の角部の不純物濃度が低くなっていないため、ｐ
型ベース領域８の端部から空乏層の端部までの距離の差
を小さくすることができる。このため、空乏層の端部に
おける耐圧を向上させることができる。さらに、ベース
領域８の抵抗値（ベース抵抗）にずれが生じてもシング
ルベース構造となっているベース領域８の抵抗値が低く
なっている部分から電流が流れるようになるため、Ｌ負
荷接続時のサージ突入時におけるサージ耐量を向上させ
ることができる。
は、ｐ型ベース領域８を形成する際に行う熱拡散によっ
てもｐ型ベース領域８の角部、つまり本実施形態の場合
にはｐ型ベース領域の形成されていない４角形状の角部
において、不純物拡散量が少なくなることがなく、この
部分の不純物濃度が低くなることはない。そして、本実
施形態の場合、図３の点線で示すように、空乏層がＵ溝
５０の底面部５０ａの中央方向に伸びるが、ｐ型ベース
領域８の角部の不純物濃度が低くなっていないため、ｐ
型ベース領域８の端部から空乏層の端部までの距離の差
を小さくすることができる。このため、空乏層の端部に
おける耐圧を向上させることができる。さらに、ベース
領域８の抵抗値（ベース抵抗）にずれが生じてもシング
ルベース構造となっているベース領域８の抵抗値が低く
なっている部分から電流が流れるようになるため、Ｌ負
荷接続時のサージ突入時におけるサージ耐量を向上させ
ることができる。
【００１７】なお、上記ゲート電極４は、紙面縦方向に
並べられたユニットセルを１列づつ繋ぐように、つまり
紙面縦方向に並ぶ複数のチャネル上を覆うようにスリッ
ト状に形成されている。このため、四角形状を成すチャ
ネルは、その２辺がゲート電極４の長手方向と平行を成
し、他の２辺がゲート電極４の長手方向に垂直を成す構
成となっている。
並べられたユニットセルを１列づつ繋ぐように、つまり
紙面縦方向に並ぶ複数のチャネル上を覆うようにスリッ
ト状に形成されている。このため、四角形状を成すチャ
ネルは、その２辺がゲート電極４の長手方向と平行を成
し、他の２辺がゲート電極４の長手方向に垂直を成す構
成となっている。
【００１８】また、ｐ型ベース領域８の中央部には、ｐ
型ベース領域８よりも接合深さが深くされたｐ型のディ
ープベース層９が形成されている。このｐ型ディープベ
ース層９により、ドレイン・ソース間に高電圧が印加さ
れたときに、ｐ型ディープベース層９の部分でブレーク
ダウンが生じるようになっている。また、ユニットセル
間の中央部において、ｎ- 型エピ層２の表層部には、高
濃度のｐ型コンタクト領域１１が形成されている。この
コンタクト領域１１は、図１に示すように、ゲート電極
４の長手方向と平行に延設されており、複数のユニット
セルの共通に使用されている。
型ベース領域８よりも接合深さが深くされたｐ型のディ
ープベース層９が形成されている。このｐ型ディープベ
ース層９により、ドレイン・ソース間に高電圧が印加さ
れたときに、ｐ型ディープベース層９の部分でブレーク
ダウンが生じるようになっている。また、ユニットセル
間の中央部において、ｎ- 型エピ層２の表層部には、高
濃度のｐ型コンタクト領域１１が形成されている。この
コンタクト領域１１は、図１に示すように、ゲート電極
４の長手方向と平行に延設されており、複数のユニット
セルの共通に使用されている。
【００１９】そして、ｎ+ 型ソース領域７の一部及びｐ
型コンタクト領域１１が露出するように、層間絶縁膜６
にはコンタクトホール６ａが形成されている。さらに、
ゲート電極４上の層間絶縁膜６、ｎ+ 型ソース領域７、
及びｐ型コンタクト領域１１の上にはソース電極１２が
形成されており、ｎ+ 型ソース領域７の一部及びｐ型コ
ンタクト領域１１がソース電極１２とオーミック接触し
ている。これにより、ｐ型ベース領域８がｐ型コンタク
ト領域１１を介してソース電極１２と接続された構成と
なっている。
型コンタクト領域１１が露出するように、層間絶縁膜６
にはコンタクトホール６ａが形成されている。さらに、
ゲート電極４上の層間絶縁膜６、ｎ+ 型ソース領域７、
及びｐ型コンタクト領域１１の上にはソース電極１２が
形成されており、ｎ+ 型ソース領域７の一部及びｐ型コ
ンタクト領域１１がソース電極１２とオーミック接触し
ている。これにより、ｐ型ベース領域８がｐ型コンタク
ト領域１１を介してソース電極１２と接続された構成と
なっている。
【００２０】なお、図１、図２に示す酸化膜１５は、素
子の能動領域と非能動領域とを素子分離するためのもの
である。また、ウェハ２１の裏面、つまり半導体基板１
の裏面側には半導体基板１とオーミック接触するように
ドレイン電極１３が形成されている。このような構成を
有する縦型パワーＭＯＳＦＥＴは、Ｕ溝５０の側壁にチ
ャネル領域が設定されるため、ＪＦＥＴ抵抗をなくすこ
とができ、オン抵抗の低減を図ることができる。
子の能動領域と非能動領域とを素子分離するためのもの
である。また、ウェハ２１の裏面、つまり半導体基板１
の裏面側には半導体基板１とオーミック接触するように
ドレイン電極１３が形成されている。このような構成を
有する縦型パワーＭＯＳＦＥＴは、Ｕ溝５０の側壁にチ
ャネル領域が設定されるため、ＪＦＥＴ抵抗をなくすこ
とができ、オン抵抗の低減を図ることができる。
【００２１】次に、上記構成を有する縦型パワーＭＯＳ
ＦＥＴの製造方法について説明する。図４〜図６に、縦
型パワーＭＯＳＦＥＴの製造工程を示し、これらの図に
基づいて上記説明を行う。 〔図４（ａ）に示す工程〕まず、Ａｓを高濃度に含むｎ
+ 型シリコンからなる面方位が（１００）の半導体基板
１の主表面に、ｎ- 型エピ層２を成長させたウェハ２１
を用意する。半導体基板１は、不純物濃度が３×１０19
ｃｍ-3で厚さが７μｍ程度となっており、ｎ- 型エピ層
２は不純物濃度が１×１０16ｃｍ-3で厚さが７μｍ程度
となっている。
ＦＥＴの製造方法について説明する。図４〜図６に、縦
型パワーＭＯＳＦＥＴの製造工程を示し、これらの図に
基づいて上記説明を行う。 〔図４（ａ）に示す工程〕まず、Ａｓを高濃度に含むｎ
+ 型シリコンからなる面方位が（１００）の半導体基板
１の主表面に、ｎ- 型エピ層２を成長させたウェハ２１
を用意する。半導体基板１は、不純物濃度が３×１０19
ｃｍ-3で厚さが７μｍ程度となっており、ｎ- 型エピ層
２は不純物濃度が１×１０16ｃｍ-3で厚さが７μｍ程度
となっている。
【００２２】そして、フォトリソグラフィ工程を経てｎ
- 型エピ層２の上に所定のマスクパターンを形成したの
ち、ボロン（Ｂ）のイオン注入によりｐ型ディープベー
ス層９を形成する。そして、ＬＯＣＯＳ酸化法により、
素子の非能動領域となる領域に厚い酸化膜１５を形成す
る。
- 型エピ層２の上に所定のマスクパターンを形成したの
ち、ボロン（Ｂ）のイオン注入によりｐ型ディープベー
ス層９を形成する。そして、ＬＯＣＯＳ酸化法により、
素子の非能動領域となる領域に厚い酸化膜１５を形成す
る。
【００２３】〔図４（ｂ）に示す工程〕表面を熱酸化し
て、ｎ- 型エピ層２の表面に熱酸化膜（ＳｉＯ2 膜）３
１を形成したのち、シリコン窒化膜（Ｓｉ3 Ｎ4 膜）３
２をデポジションする。この後、フォトリソグラフィ工
程を経てシリコン窒化膜３２及び熱酸化膜３１の所定領
域を開口させる。そして、シリコン窒化膜３２をマスク
として、ダメージの少ない等方性のＣＤＥ（ケミカルド
ライエッチング）法によりｎ- 型エピ層２をエッチング
し、初期溝を形成する。
て、ｎ- 型エピ層２の表面に熱酸化膜（ＳｉＯ2 膜）３
１を形成したのち、シリコン窒化膜（Ｓｉ3 Ｎ4 膜）３
２をデポジションする。この後、フォトリソグラフィ工
程を経てシリコン窒化膜３２及び熱酸化膜３１の所定領
域を開口させる。そして、シリコン窒化膜３２をマスク
として、ダメージの少ない等方性のＣＤＥ（ケミカルド
ライエッチング）法によりｎ- 型エピ層２をエッチング
し、初期溝を形成する。
【００２４】さらに、シリコン窒化膜３２をマスクとし
て初期溝の部分を選択的にＬＯＣＯＳ酸化する。この酸
化によりＬＯＣＯＳ酸化膜３３が形成され、同時にＬＯ
ＣＯＳ酸化によって喰われたｎ- 型エピ層２の表面に断
面Ｕ字形状のＵ溝５０が形成される。なお、このＬＯＣ
ＯＳ酸化の際には、Ｕ溝５０の側面のチャネル領域の面
方位が（１１１）に近い面となるようにケミカルドライ
エッチングの条件とＬＯＣＯＳ酸化の条件を選択するこ
とにより、Ｕ溝５０の内壁表面を平坦で欠陥が少ないも
のにすることができる。
て初期溝の部分を選択的にＬＯＣＯＳ酸化する。この酸
化によりＬＯＣＯＳ酸化膜３３が形成され、同時にＬＯ
ＣＯＳ酸化によって喰われたｎ- 型エピ層２の表面に断
面Ｕ字形状のＵ溝５０が形成される。なお、このＬＯＣ
ＯＳ酸化の際には、Ｕ溝５０の側面のチャネル領域の面
方位が（１１１）に近い面となるようにケミカルドライ
エッチングの条件とＬＯＣＯＳ酸化の条件を選択するこ
とにより、Ｕ溝５０の内壁表面を平坦で欠陥が少ないも
のにすることができる。
【００２５】〔図４（ｃ）に示す工程〕シリコン窒化膜
３２を除去したのち、ウェハ２１の上にフォトレジスト
を堆積すると共に、フォトレジストがＬＯＣＯＳ酸化膜
３７の間の中央部に残るようにする。そして、ＬＯＣＯ
Ｓ酸化膜３３及びフォトレジストをマスクとして、ｐ型
ベース領域８を形成するためのボロンのイオン注入を行
う。
３２を除去したのち、ウェハ２１の上にフォトレジスト
を堆積すると共に、フォトレジストがＬＯＣＯＳ酸化膜
３７の間の中央部に残るようにする。そして、ＬＯＣＯ
Ｓ酸化膜３３及びフォトレジストをマスクとして、ｐ型
ベース領域８を形成するためのボロンのイオン注入を行
う。
【００２６】さらに、ＬＯＣＯＳ酸化膜３３及びフォト
レジストをマスクとしてｎ+ 型ソース領域７を形成する
ためのリン（Ｐ）のイオン注入を行う。そして、注入さ
れたイオンを熱拡散させることにより、ｐ型ベース領域
８とｎ+ 型ソース領域７とが形成される。このように、
ＬＯＣＯＳ酸化膜３３をマスクとしてｐ型ベース領域８
及びｎ+型ソース領域７を形成しているため、これらｐ
型ベース領域８及びｎ+ 型ソース領域７のＵ溝５０側の
端部は自己整合位置に規定される。
レジストをマスクとしてｎ+ 型ソース領域７を形成する
ためのリン（Ｐ）のイオン注入を行う。そして、注入さ
れたイオンを熱拡散させることにより、ｐ型ベース領域
８とｎ+ 型ソース領域７とが形成される。このように、
ＬＯＣＯＳ酸化膜３３をマスクとしてｐ型ベース領域８
及びｎ+型ソース領域７を形成しているため、これらｐ
型ベース領域８及びｎ+ 型ソース領域７のＵ溝５０側の
端部は自己整合位置に規定される。
【００２７】ここで、Ｕ溝５０を深くした場合について
考えてみる。Ｕ溝５０を深くした場合、Ｕ溝５０の開口
面積が大きくなるが、本実施形態のように四角形状のＵ
溝５０の周方向を囲むようにチャネル領域が形成される
場合には、開口面積が大きくなった分、チャネル領域も
大きくなる。これに対し、従来のようにＵ溝が連結さ
れ、ｐ型ベース領域を点在させている場合には、Ｕ溝の
開口面積が大きくなった分、チャネル領域が小さくな
る。従って、本実施形態のようにｐ型ベース領域８を一
体で形成することにより、従来に比してオン抵抗を小さ
くすることができる。
考えてみる。Ｕ溝５０を深くした場合、Ｕ溝５０の開口
面積が大きくなるが、本実施形態のように四角形状のＵ
溝５０の周方向を囲むようにチャネル領域が形成される
場合には、開口面積が大きくなった分、チャネル領域も
大きくなる。これに対し、従来のようにＵ溝が連結さ
れ、ｐ型ベース領域を点在させている場合には、Ｕ溝の
開口面積が大きくなった分、チャネル領域が小さくな
る。従って、本実施形態のようにｐ型ベース領域８を一
体で形成することにより、従来に比してオン抵抗を小さ
くすることができる。
【００２８】次に、フォトレジストを除去したのち、再
びフォトレジストを堆積すると共に、フォトレジストの
うちＬＯＣＯＳ酸化膜３３の間の中央部を開口させる。
そして、このフォトレジストをマスクとしてボロンのイ
オン注入を行い、高濃度のｐ型コンタクト層１１を形成
する。 〔図５（ａ）に示す工程〕フッ酸を含む水溶液中におい
て、フッ化アンモニウムによりＰＨが５程度に調整され
た状態で、シリコンの表面を水素で終端させながらＬＯ
ＣＯＳ酸化膜３３を除去してＵ溝５０の内壁を露出させ
る。この除去工程はＬＯＣＯＳ酸化膜３３の形成されて
いる面に光が当たらないように遮光布で遮光して行う。
びフォトレジストを堆積すると共に、フォトレジストの
うちＬＯＣＯＳ酸化膜３３の間の中央部を開口させる。
そして、このフォトレジストをマスクとしてボロンのイ
オン注入を行い、高濃度のｐ型コンタクト層１１を形成
する。 〔図５（ａ）に示す工程〕フッ酸を含む水溶液中におい
て、フッ化アンモニウムによりＰＨが５程度に調整され
た状態で、シリコンの表面を水素で終端させながらＬＯ
ＣＯＳ酸化膜３３を除去してＵ溝５０の内壁を露出させ
る。この除去工程はＬＯＣＯＳ酸化膜３３の形成されて
いる面に光が当たらないように遮光布で遮光して行う。
【００２９】この後、ウェハ２１を水溶液中から取り出
して、清浄な空気中で乾燥させる。そして、チャネルが
形成される予定のＵ溝５０の側壁に位置するｐ型ベース
領域８に対し、（１１１）面が形成されるまで熱酸化を
行う。この熱酸化工程により原子オーダーでの平坦度が
高くなる。この熱酸化工程は、酸素雰囲気に保たれた状
態にて、約１０００℃に保持されている酸化炉にウェハ
２１を徐々に挿入することにより行う。これにより、熱
酸化工程の初期には比較的低い温度で酸化が行われ、ｐ
型ベース領域８やｎ+ 型ソース領域７における不純物が
ウェハ２１の外部に飛散することを防止することができ
る。
して、清浄な空気中で乾燥させる。そして、チャネルが
形成される予定のＵ溝５０の側壁に位置するｐ型ベース
領域８に対し、（１１１）面が形成されるまで熱酸化を
行う。この熱酸化工程により原子オーダーでの平坦度が
高くなる。この熱酸化工程は、酸素雰囲気に保たれた状
態にて、約１０００℃に保持されている酸化炉にウェハ
２１を徐々に挿入することにより行う。これにより、熱
酸化工程の初期には比較的低い温度で酸化が行われ、ｐ
型ベース領域８やｎ+ 型ソース領域７における不純物が
ウェハ２１の外部に飛散することを防止することができ
る。
【００３０】その後、熱酸化によってできた酸化膜を除
去したのち、再度熱酸化を行ってＵ溝５０の側面や底面
部５０ａを含むウェハ２１の全面を酸化し、ゲート酸化
膜３を形成する。 〔図５（ｂ）に示す工程〕そして、ゲート酸化膜３の上
にポリシリコンを堆積したのち、ポリシリコンをパター
ニングしてゲート電極４を形成する。
去したのち、再度熱酸化を行ってＵ溝５０の側面や底面
部５０ａを含むウェハ２１の全面を酸化し、ゲート酸化
膜３を形成する。 〔図５（ｂ）に示す工程〕そして、ゲート酸化膜３の上
にポリシリコンを堆積したのち、ポリシリコンをパター
ニングしてゲート電極４を形成する。
【００３１】ゲート電極４を構成するポリシリコンを酸
化したのち、図示しないが、ＢＰＳＧ（若しくはＰＳＧ
等）からなる層間絶縁膜６のデポジションしたり、ソー
ス電極１２やパッシベーション膜、さらにドレイン電極
１３を形成する等して図１、図２に示す縦型パワーＭＯ
ＳＦＥＴが完成する。 （第２実施形態）図６に、本実施形態における縦型パワ
ーＭＯＳＦＥＴのレイアウトを示す。また、図７に、図
６のＢ−Ｂ矢視断面図を示す。本実施形態における縦型
パワーＭＯＳＦＥＴは、溝部６０の形状のみが第１実施
形態における縦型パワーＭＯＳＦＥＴと相違し、その他
の構成については第１実施形態と同様であるため、同じ
構成の部分には第１実施形態と同様の符号を付して説明
を省略する。
化したのち、図示しないが、ＢＰＳＧ（若しくはＰＳＧ
等）からなる層間絶縁膜６のデポジションしたり、ソー
ス電極１２やパッシベーション膜、さらにドレイン電極
１３を形成する等して図１、図２に示す縦型パワーＭＯ
ＳＦＥＴが完成する。 （第２実施形態）図６に、本実施形態における縦型パワ
ーＭＯＳＦＥＴのレイアウトを示す。また、図７に、図
６のＢ−Ｂ矢視断面図を示す。本実施形態における縦型
パワーＭＯＳＦＥＴは、溝部６０の形状のみが第１実施
形態における縦型パワーＭＯＳＦＥＴと相違し、その他
の構成については第１実施形態と同様であるため、同じ
構成の部分には第１実施形態と同様の符号を付して説明
を省略する。
【００３２】本実施形態における縦型パワーＭＯＳＦＥ
Ｔは、溝部６０の側壁が半導体基板１の主表面に対して
略垂直を成している。この溝部６０は、ｎ- 型エピ層２
をエッチングすることによって形成される。このように
構成される縦型パワーＭＯＳＦＥＴは、チャネル領域が
半導体基板１の主表面に対して略垂直を成すように設定
される。
Ｔは、溝部６０の側壁が半導体基板１の主表面に対して
略垂直を成している。この溝部６０は、ｎ- 型エピ層２
をエッチングすることによって形成される。このように
構成される縦型パワーＭＯＳＦＥＴは、チャネル領域が
半導体基板１の主表面に対して略垂直を成すように設定
される。
【００３３】このように、チャネル領域が半導体基板１
の主表面に対して略垂直を成す縦型パワーＭＯＳＦＥＴ
においても、ｐ型ベース領域８を一体で形成することに
より、第１実施形態と同様の効果が得られる。次に、図
６、図７に示す縦型パワーＭＯＳＦＥＴの製造方法を説
明する。図８に、縦型パワーＭＯＳＦＥＴの製造工程を
示し、これらの図に基づいて上記説明を行う。
の主表面に対して略垂直を成す縦型パワーＭＯＳＦＥＴ
においても、ｐ型ベース領域８を一体で形成することに
より、第１実施形態と同様の効果が得られる。次に、図
６、図７に示す縦型パワーＭＯＳＦＥＴの製造方法を説
明する。図８に、縦型パワーＭＯＳＦＥＴの製造工程を
示し、これらの図に基づいて上記説明を行う。
【００３４】〔図８（ａ）に示す工程〕まず、第１実施
形態と同様の構成を有するウェハ２１を用意したのち、
第１実施形態と同様の方法でｐ型ディープベース層９を
形成し、ＬＯＣＯＳ酸化により非能動領域に厚い酸化膜
を形成する。そして、フォトリソグラフィ工程を経て、
ｐ型ベース領域８、ｎ+ 型ソース領域７、及びｐ型コン
タクト領域１１を形成する。
形態と同様の構成を有するウェハ２１を用意したのち、
第１実施形態と同様の方法でｐ型ディープベース層９を
形成し、ＬＯＣＯＳ酸化により非能動領域に厚い酸化膜
を形成する。そして、フォトリソグラフィ工程を経て、
ｐ型ベース領域８、ｎ+ 型ソース領域７、及びｐ型コン
タクト領域１１を形成する。
【００３５】〔図８（ｂ）に示す工程〕次に、ｐ型ベー
ス領域９、ｎ+ 型ソース領域７を貫通する溝部６０をエ
ッチングにより形成する。これにより、溝部６０の側壁
において、ｎ+ 型ソース領域７及びｎ- 型エピ層２によ
ってｐ型ベース領域８が挟まれたチャネル領域となる部
分が形成される。この後、熱酸化により溝部６０内にゲ
ート酸化膜３を形成する。
ス領域９、ｎ+ 型ソース領域７を貫通する溝部６０をエ
ッチングにより形成する。これにより、溝部６０の側壁
において、ｎ+ 型ソース領域７及びｎ- 型エピ層２によ
ってｐ型ベース領域８が挟まれたチャネル領域となる部
分が形成される。この後、熱酸化により溝部６０内にゲ
ート酸化膜３を形成する。
【００３６】〔図８（ｃ）に示す工程〕溝部６０内を含
むウェハ全面にポリシリコンを堆積したのち、フォトリ
ソグラフィ工程を経てポリシリコンをパターニングして
ゲート電極４を形成する。この後、ゲート電極４を構成
するポリシリコンを酸化したのち、図示しないが、ＢＰ
ＳＧ（若しくはＰＳＧ等）からなる層間絶縁膜６のデポ
ジションしたり、ソース電極１２やパッシベーション
膜、さらにドレイン電極１３を形成する等して図６、図
７に示す縦型パワーＭＯＳＦＥＴが完成する。
むウェハ全面にポリシリコンを堆積したのち、フォトリ
ソグラフィ工程を経てポリシリコンをパターニングして
ゲート電極４を形成する。この後、ゲート電極４を構成
するポリシリコンを酸化したのち、図示しないが、ＢＰ
ＳＧ（若しくはＰＳＧ等）からなる層間絶縁膜６のデポ
ジションしたり、ソース電極１２やパッシベーション
膜、さらにドレイン電極１３を形成する等して図６、図
７に示す縦型パワーＭＯＳＦＥＴが完成する。
【００３７】（第３実施形態）図９に、本実施形態にお
ける縦型パワーＭＯＳＦＥＴのレイアウトを示す。ま
た、図１０に、図９のＢ−Ｂ矢視断面図を示す。本実施
形態における縦型パワーＭＯＳＦＥＴは、ユニットセル
のレイアウトが第１実施形態における縦型パワーＭＯＳ
ＦＥＴと相違し、その他の構成については第１実施形態
と同様であるため、同じ構成の部分には第１実施形態と
同様の符号を付して説明を省略する。
ける縦型パワーＭＯＳＦＥＴのレイアウトを示す。ま
た、図１０に、図９のＢ−Ｂ矢視断面図を示す。本実施
形態における縦型パワーＭＯＳＦＥＴは、ユニットセル
のレイアウトが第１実施形態における縦型パワーＭＯＳ
ＦＥＴと相違し、その他の構成については第１実施形態
と同様であるため、同じ構成の部分には第１実施形態と
同様の符号を付して説明を省略する。
【００３８】本実施形態における縦型パワーＭＯＳＦＥ
Ｔは、Ｕ溝５０がウェハ２１の平面上において複数列に
整列されているが、隣り合う列に整列されたＵ溝５０の
配置が、当該整列方向にずらされたレイアウトとなって
いる。具体的には、隣り合う列毎に交互にＵ溝５０がず
れたちどり状の配置のレイアウトとなっている。
Ｔは、Ｕ溝５０がウェハ２１の平面上において複数列に
整列されているが、隣り合う列に整列されたＵ溝５０の
配置が、当該整列方向にずらされたレイアウトとなって
いる。具体的には、隣り合う列毎に交互にＵ溝５０がず
れたちどり状の配置のレイアウトとなっている。
【００３９】このように、ユニットセルの配置を隣り合
う列ごとにずらすことにより、各ユニットセルのチャネ
ル領域からソース電極１２とｐ型コンタクト領域１１と
のコンタクト部までの距離を均一化することができる。 （他の実施形態）上記実施形態では、縦型パワーＭＯＳ
ＦＥＴについて本発明の一実施形態を適用した例を示し
たが、ＩＧＢＴに適用してもよい。
う列ごとにずらすことにより、各ユニットセルのチャネ
ル領域からソース電極１２とｐ型コンタクト領域１１と
のコンタクト部までの距離を均一化することができる。 （他の実施形態）上記実施形態では、縦型パワーＭＯＳ
ＦＥＴについて本発明の一実施形態を適用した例を示し
たが、ＩＧＢＴに適用してもよい。
【００４０】また、第２実施形態のように、チャネル領
域が半導体基板１の主表面に対して垂直を成す縦型パワ
ーＭＯＳＦＥＴにおいて、第３実施形態に示すレイアウ
トを適用してもよい。
域が半導体基板１の主表面に対して垂直を成す縦型パワ
ーＭＯＳＦＥＴにおいて、第３実施形態に示すレイアウ
トを適用してもよい。
【図１】本発明の一実施形態を適用して形成した縦型パ
ワーＭＯＳＦＥＴのレイアウトを示す図である。
ワーＭＯＳＦＥＴのレイアウトを示す図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴのＡ−Ａ矢
視断面図である。
視断面図である。
【図３】図１に示す縦型パワーＭＯＳＦＥＴのｐ型ベー
ス領域８のレイアウトを説明するための図である。
ス領域８のレイアウトを説明するための図である。
【図４】図１乃至図３に示す縦型パワーＭＯＳＦＥＴの
製造工程を示す図である。
製造工程を示す図である。
【図５】図４に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図６】第２実施形態における縦型パワーＭＯＳＦＥＴ
のレイアウトを示す図である。
のレイアウトを示す図である。
【図７】図６に示す縦型パワーＭＯＳＦＥＴのＢ−Ｂ矢
視断面図である。
視断面図である。
【図８】図６及び図７に示す縦型パワーＭＯＳＦＥＴの
製造工程を示す図である。
製造工程を示す図である。
【図９】第３実施形態における縦型パワーＭＯＳＦＥＴ
のレイアウトを示す図である。
のレイアウトを示す図である。
【図１０】図９に示す縦型パワーＭＯＳＦＥＴのＣ−Ｃ
矢視断面図である。
矢視断面図である。
【図１１】従来の縦型パワーＭＯＳＦＥＴを説明するた
めの図である。
めの図である。
１…半導体基板、２…ｎ- 型エピ層、３…ゲート酸化
膜、４…ゲート電極、６…層間絶縁膜、７…ｎ+ 型ソー
ス領域、８…ｐ型ベース領域、９…ｐ型ディープベース
層、１１…ｐ型コンタクト領域、１２…ソース電極、１
３…ドレイン電極、１５…酸化膜、５０…Ｕ溝、５０ａ
…底面。
膜、４…ゲート電極、６…層間絶縁膜、７…ｎ+ 型ソー
ス領域、８…ｐ型ベース領域、９…ｐ型ディープベース
層、１１…ｐ型コンタクト領域、１２…ソース電極、１
３…ドレイン電極、１５…酸化膜、５０…Ｕ溝、５０ａ
…底面。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (7)
- 【請求項１】 主表面とその反対面である裏面を有する
半導体基板（１）に複数のユニットセルを構成してな
り、 該ユニットセルは、 前記半導体基板の主表面上に形成された第１導電型の半
導体層（２）と、 前記半導体層の表層部において所定深さで形成された第
２導電型のベース領域（８）と、 前記半導体層の表層部において、該ベース領域よりも浅
く形成された第１導電型のソース領域（７）と、 前記ベース領域及び前記ソース領域を貫通する溝部（５
０）と、 前記溝の側壁における前記ベース領域をチャネル形成領
域として、該チャネル形成領域上に形成されたゲート絶
縁膜（３）と、 前記ゲート絶縁膜上に形成されたゲート電極（４）と、 前記ゲート電極を覆うように前記ゲート電極の上に形成
された層間絶縁膜（６）と 前記層間絶縁膜に形成されたコンタクトホール（６ａ）
を介して前記ベース領域に電気的に接続されたソース電
極（１２）と、 前記半導体基板の裏面側に形成されたドレイン電極（１
３）と、を有してなり、 前記複数のユニットセルのそれぞれの前記ベース領域同
士が、全て連結され、前記複数のユニットセルのそれぞ
れにおける前記ゲート電極が一体となって形成されてい
ることを特徴とする半導体装置。 - 【請求項２】 前記複数のユニットセルそれぞれの前記
溝部は分離されていて前記半導体基板の主表面に点在し
た配置となっていることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 前記溝部は、前記半導体基板の主表面上
から見て４角形状を成していることを特徴とする請求項
１又は２に記載の半導体装置。 - 【請求項４】 前記溝部は、前記半導体基板の主表面上
において縦横規則的に整列されたマトリクス状に配列さ
れていることを特徴とする請求項１乃至３のいずれか１
つに記載の半導体装置。 - 【請求項５】 前記溝部は、前記半導体基板の主表面上
において複数列に整列されており、隣り合う列に整列さ
れた前記溝の配置が、当該整列方向にずらされているこ
とを特徴とする請求項１乃至３のいずれか１つに記載の
半導体装置。 - 【請求項６】 前記溝の配置はちどり状の配置となって
いることを特徴とする請求項５に記載の半導体装置。 - 【請求項７】 前記ゲート電極の形状は、前記溝部の整
列方向の一方向に伸びるように延設されたスリット状と
なっていることを特徴とする請求項４乃至６のいずれか
１つに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26996198A JP3358558B2 (ja) | 1998-09-24 | 1998-09-24 | 半導体装置 |
| US09/391,236 US6603173B1 (en) | 1991-07-26 | 1999-09-07 | Vertical type MOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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