JP2988111B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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Description
【０００１】
【産業上の利用分野】本発明は、縦型チャンネル二重拡
散型絶縁ゲートトランジスタ（以下、ＤＭＯＳという）
を有する半導体装置の製造方法に関する。
散型絶縁ゲートトランジスタ（以下、ＤＭＯＳという）
を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】特開平３ー１２６２６３号公報は、プレ
ーナ形式のＭＯＳトランジスタにおいて、ゲート電極端
部直下のゲート絶縁膜を肥厚させて耐圧向上を図ること
を開示している。また従来より例えば図１０に示すよう
に、ゲート電極１００をマスクとして基板１０１上のＮ
- エピタキシャル層１０２に二重イオン注入を行ってＰ
- チャンネルウエル領域１０３及びＮ+ ソース領域１０
４を形成したＤＭＯＳが知られている。
ーナ形式のＭＯＳトランジスタにおいて、ゲート電極端
部直下のゲート絶縁膜を肥厚させて耐圧向上を図ること
を開示している。また従来より例えば図１０に示すよう
に、ゲート電極１００をマスクとして基板１０１上のＮ
- エピタキシャル層１０２に二重イオン注入を行ってＰ
- チャンネルウエル領域１０３及びＮ+ ソース領域１０
４を形成したＤＭＯＳが知られている。
【０００３】
【発明が解決しようとする課題】また本出願人は図１１
に示すように、ＤＭＯＳなどの縦型半導体装置において
ゲート電極２００の側面に特別のマスク体２０５を反応
性イオンエッチング（ＲＩＥ）を用いて形成し、これら
ゲート電極２００及びマスク体２０５をマスクとして基
板２０１上のＮ- エピタキシャル層２０２に二重イオン
注入を行ってＰ-チャンネルウエル領域２０３及びＮ+
ソース領域２０４を形成し、オン抵抗低減などに有効な
電力用半導体装置を提案している（特願平２ー２６４７
０１号）。
に示すように、ＤＭＯＳなどの縦型半導体装置において
ゲート電極２００の側面に特別のマスク体２０５を反応
性イオンエッチング（ＲＩＥ）を用いて形成し、これら
ゲート電極２００及びマスク体２０５をマスクとして基
板２０１上のＮ- エピタキシャル層２０２に二重イオン
注入を行ってＰ-チャンネルウエル領域２０３及びＮ+
ソース領域２０４を形成し、オン抵抗低減などに有効な
電力用半導体装置を提案している（特願平２ー２６４７
０１号）。
【０００４】ところが上記したマスク体付きＤＭＯＳは
図１１に示すように、ゲート電極２００直下に喰い込む
Ｎ+ ソース領域２０４の横方向拡散長が短縮でき、ゲー
ト電極２００とＮ+ ソース領域２０４とのオーバーラッ
プを減らせるものの、例えばＮ+ ソース領域２０４の深
さをある程度深くした構成のＤＭＯＳなどでは、Ｎ+ソ
ース領域２０４の横方向端部がゲート電極２００の直下
に喰い込み、両者のオーバーラップ長が増大し、それに
伴って両者間の容量（ＤＭＯＳの入力容量）増加、両者
間のゲート絶縁膜への電界集中による耐圧低下などの不
具合が生じた。
図１１に示すように、ゲート電極２００直下に喰い込む
Ｎ+ ソース領域２０４の横方向拡散長が短縮でき、ゲー
ト電極２００とＮ+ ソース領域２０４とのオーバーラッ
プを減らせるものの、例えばＮ+ ソース領域２０４の深
さをある程度深くした構成のＤＭＯＳなどでは、Ｎ+ソ
ース領域２０４の横方向端部がゲート電極２００の直下
に喰い込み、両者のオーバーラップ長が増大し、それに
伴って両者間の容量（ＤＭＯＳの入力容量）増加、両者
間のゲート絶縁膜への電界集中による耐圧低下などの不
具合が生じた。
【０００５】本発明は上記問題点に鑑みなされたもので
あり、マスク体底部の横方向長に比較してソース領域の
横方向拡散長が長い場合でも、ゲート電極とソース領域
との間の容量を削減し、耐圧向上を可能とした半導体装
置の製造方法を提供することを、その目的としている。
あり、マスク体底部の横方向長に比較してソース領域の
横方向拡散長が長い場合でも、ゲート電極とソース領域
との間の容量を削減し、耐圧向上を可能とした半導体装
置の製造方法を提供することを、その目的としている。
【０００６】
【０００７】
【課題を解決するための手段】 請求項１記載の本発明の
半導体装置の製造方法は、第１導電型の半導体基板上に
ゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電
極を形成するゲート電極形成工程と、前記ゲート電極を
マスクに用いて不純物ドープすることにより、前記半導
体基板表面部に前記ゲート電極下方に達する第２導電型
のウエル領域を形成するウエル形成工程と、前記ゲート
電極をマスクに用いて不純物ドープすることにより、前
記ウエル領域表面部に前記ウエル領域より浅く前記ゲー
ト電極下方に達する第１導電型のソース領域を形成する
ソース形成工程とを含み、さらに、前記ゲート電極形成
後の前記半導体基板表面を酸化することにより、前記ゲ
ート電極の端部直下に位置する前記ゲート絶縁膜を、前
記ゲート電極の中央部直下に位置する領域より肥厚させ
るゲート絶縁膜端部肥厚工程と、前記ゲート電極の側面
に所定幅の側壁絶縁部材を配置する側壁絶縁部材形成工
程とを具備し、前記ソース形成工程は、前記ゲート電極
および前記側壁絶縁部材をマスクに用いて不純物ドープ
することにより、前記ソース領域を形成する工程である
ことを特徴としている。請求項２記載の半導体装置の製
造方法によれば、前記側壁絶縁部材形成工程は、前記半
導体基板および前記ゲート電極上に絶縁膜を形成し、該
絶縁膜を反応性イオンエッチングすることで前記ゲート
電極の側面に前記所定幅で被着する前記側壁絶縁部材を
供する工程を含むことを特徴としている。請求項３記載
の半導体装置の製造方法によれば、前記ゲート絶縁膜端
部肥厚工程は、前記半導体基板表面の前記ゲート電極が
配置されていない領域上にも前記ゲート絶縁膜の肥厚部
と連続する厚肉の酸化膜を形成する工程であることを特
徴としている。請求項４記載の半導体装置の製造方法に
よれば、 前記ゲート絶縁膜端部肥厚工程は、前記ゲート
電極の側面上に酸化膜を形成するとともに前記半導体基
板表面の前記ゲート電極が配置されていない領域上にも
前記ゲート絶縁膜の肥厚部と連続する厚肉の酸化膜を形
成する工程であり、前記側壁絶縁部材形成工程は、前記
絶縁膜に加え、前記半導体基板表面の前記ゲート電極が
配置されていない領域上に形成された前記厚肉の酸化膜
をエッチングすることにより前記ゲート電極の側面に前
記所定幅で被着される前記側壁絶縁部材を供する工程を
含むことを特徴としている。請求項５記載の半導体装置
の製造方法によれば、前記ウエル形成工程は、前記ゲー
ト電極および前記側壁絶縁部材をマスクに用いて不純物
ドープすることにより、前記ウエル領域を形成する工程
であることを特徴としている。
半導体装置の製造方法は、第１導電型の半導体基板上に
ゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電
極を形成するゲート電極形成工程と、前記ゲート電極を
マスクに用いて不純物ドープすることにより、前記半導
体基板表面部に前記ゲート電極下方に達する第２導電型
のウエル領域を形成するウエル形成工程と、前記ゲート
電極をマスクに用いて不純物ドープすることにより、前
記ウエル領域表面部に前記ウエル領域より浅く前記ゲー
ト電極下方に達する第１導電型のソース領域を形成する
ソース形成工程とを含み、さらに、前記ゲート電極形成
後の前記半導体基板表面を酸化することにより、前記ゲ
ート電極の端部直下に位置する前記ゲート絶縁膜を、前
記ゲート電極の中央部直下に位置する領域より肥厚させ
るゲート絶縁膜端部肥厚工程と、前記ゲート電極の側面
に所定幅の側壁絶縁部材を配置する側壁絶縁部材形成工
程とを具備し、前記ソース形成工程は、前記ゲート電極
および前記側壁絶縁部材をマスクに用いて不純物ドープ
することにより、前記ソース領域を形成する工程である
ことを特徴としている。請求項２記載の半導体装置の製
造方法によれば、前記側壁絶縁部材形成工程は、前記半
導体基板および前記ゲート電極上に絶縁膜を形成し、該
絶縁膜を反応性イオンエッチングすることで前記ゲート
電極の側面に前記所定幅で被着する前記側壁絶縁部材を
供する工程を含むことを特徴としている。請求項３記載
の半導体装置の製造方法によれば、前記ゲート絶縁膜端
部肥厚工程は、前記半導体基板表面の前記ゲート電極が
配置されていない領域上にも前記ゲート絶縁膜の肥厚部
と連続する厚肉の酸化膜を形成する工程であることを特
徴としている。請求項４記載の半導体装置の製造方法に
よれば、 前記ゲート絶縁膜端部肥厚工程は、前記ゲート
電極の側面上に酸化膜を形成するとともに前記半導体基
板表面の前記ゲート電極が配置されていない領域上にも
前記ゲート絶縁膜の肥厚部と連続する厚肉の酸化膜を形
成する工程であり、前記側壁絶縁部材形成工程は、前記
絶縁膜に加え、前記半導体基板表面の前記ゲート電極が
配置されていない領域上に形成された前記厚肉の酸化膜
をエッチングすることにより前記ゲート電極の側面に前
記所定幅で被着される前記側壁絶縁部材を供する工程を
含むことを特徴としている。請求項５記載の半導体装置
の製造方法によれば、前記ウエル形成工程は、前記ゲー
ト電極および前記側壁絶縁部材をマスクに用いて不純物
ドープすることにより、前記ウエル領域を形成する工程
であることを特徴としている。
【０００８】
【作用】本発明の製造方法で製造された半導体装置は、
ソース領域はドープによりマスク体底部の外端を起点と
して横方向拡散するので、ソース領域とゲート電極との
オーバーラップはこのマスク体底部の横方向長だけ削減
される。更に、ゲート電極端部のゲート絶縁膜は肥厚さ
れているので、ゲート電極直下まで喰い込んだソース領
域とその上方のゲート電極との垂直方向間隔が増加す
る。
ソース領域はドープによりマスク体底部の外端を起点と
して横方向拡散するので、ソース領域とゲート電極との
オーバーラップはこのマスク体底部の横方向長だけ削減
される。更に、ゲート電極端部のゲート絶縁膜は肥厚さ
れているので、ゲート電極直下まで喰い込んだソース領
域とその上方のゲート電極との垂直方向間隔が増加す
る。
【０００９】
【発明の効果】以上説明したように本発明の製造方法で
製造された半導体装置は、側面がマスク体により覆わ
れ、下面端部が肥厚したゲート絶縁膜により覆われるＤ
ＭＯＳ構造を採用しているので、ソース領域とゲート電
極間の容量低減により高速動作が可能となり、更にソー
ス領域とゲート電極端部との間のゲート絶縁膜端部にお
いて電界集中によりゲート絶縁膜が破壊されるのを防止
し、耐圧向上を可能とするという優れた効果を奏するこ
とができる。また、上記半導体装置におけるゲート絶縁
膜耐圧の肥厚を、ゲート電極形成後の基板表面の酸化に
よりバーズビーク状に行っているので、ゲート絶縁膜の
肥厚部分とその他の部分との境界に段差は生ぜず、工程
も簡単に上記肥厚を実現することができる。
製造された半導体装置は、側面がマスク体により覆わ
れ、下面端部が肥厚したゲート絶縁膜により覆われるＤ
ＭＯＳ構造を採用しているので、ソース領域とゲート電
極間の容量低減により高速動作が可能となり、更にソー
ス領域とゲート電極端部との間のゲート絶縁膜端部にお
いて電界集中によりゲート絶縁膜が破壊されるのを防止
し、耐圧向上を可能とするという優れた効果を奏するこ
とができる。また、上記半導体装置におけるゲート絶縁
膜耐圧の肥厚を、ゲート電極形成後の基板表面の酸化に
よりバーズビーク状に行っているので、ゲート絶縁膜の
肥厚部分とその他の部分との境界に段差は生ぜず、工程
も簡単に上記肥厚を実現することができる。
【００１０】また本発明の半導体装置の製造方法では、
上記半導体装置におけるゲート絶縁膜耐圧の肥厚を、ゲ
ート電極形成後の基板表面の酸化によりバーズビーク状
に行っているので、ゲート絶縁膜の肥厚部分とその他の
部分との境界に段差は生ぜず、工程も簡単に上記肥厚を
実現することができる。
上記半導体装置におけるゲート絶縁膜耐圧の肥厚を、ゲ
ート電極形成後の基板表面の酸化によりバーズビーク状
に行っているので、ゲート絶縁膜の肥厚部分とその他の
部分との境界に段差は生ぜず、工程も簡単に上記肥厚を
実現することができる。
【００１１】
【実施例】以下、本発明の一実施例を示す断面図を図１
に示す。この半導体装置において、１はＮ+ シリコン基
板（半導体基板）、２はＮ- エピタキシアル層、３は深
いＰ- ウエル領域、４はＰ- チャンネルウエル領域、５
はＤＭＯＳのＮ+ ソース領域、６はＰ+ コンタクト領
域、７はＮ型不純物を含んだポリシリコンからなるゲー
ト電極、８はシリコン酸化膜からなるゲート絶縁膜、９
アルミニウムからなる電極部、１０はシリコン酸化膜か
らなるゲート電極側面囲覆用のマスク体、１１はゲート
電極上面保護用のシリコン酸化膜、１２はボロンおよび
リンを含んだシリコン酸化膜からなる層間絶縁膜であ
る。
に示す。この半導体装置において、１はＮ+ シリコン基
板（半導体基板）、２はＮ- エピタキシアル層、３は深
いＰ- ウエル領域、４はＰ- チャンネルウエル領域、５
はＤＭＯＳのＮ+ ソース領域、６はＰ+ コンタクト領
域、７はＮ型不純物を含んだポリシリコンからなるゲー
ト電極、８はシリコン酸化膜からなるゲート絶縁膜、９
アルミニウムからなる電極部、１０はシリコン酸化膜か
らなるゲート電極側面囲覆用のマスク体、１１はゲート
電極上面保護用のシリコン酸化膜、１２はボロンおよび
リンを含んだシリコン酸化膜からなる層間絶縁膜であ
る。
【００１２】Ｎ+ ソース領域５はＰ- ウエル領域３の表
面部にＰ- チャンネルウエル領域４の内側に、後述する
ようにマスク体１０で区画される開口からイオン注入に
より形成されている。この実施例ではチップ上には多数
のＤＭＯＳセルが配設され、各セルは平面形状が略正方
形であるチャンネルウエル領域４を多数有し、その上方
には略正方形の開口をもつ略正方形のゲート電極７と、
このゲート電極７の側面を覆うマスク体１０とが形成さ
れている。
面部にＰ- チャンネルウエル領域４の内側に、後述する
ようにマスク体１０で区画される開口からイオン注入に
より形成されている。この実施例ではチップ上には多数
のＤＭＯＳセルが配設され、各セルは平面形状が略正方
形であるチャンネルウエル領域４を多数有し、その上方
には略正方形の開口をもつ略正方形のゲート電極７と、
このゲート電極７の側面を覆うマスク体１０とが形成さ
れている。
【００１３】以下、上記装置の製造工程を図１から図５
を参照して詳述する。まず図２に示すように、比抵抗
０．０２Ω・ｃｍ以下のＮ+ シリコン基板１を用意し、
その上に１×１０16原子／ｃｍ3 のＮ- エピタキシャル
層２を７〜１５μｍの厚さに形成する。その後、Ｎ- エ
ピタキシャル層２上にマスクとしてのシリコン酸化膜
（図示せず）を７０００オングストローム程度形成す
る。次に、深いＰ- ウエル領域３１、３２形成のために
上記シリコン酸化膜のフォトエッチングを行って、ボロ
ンをイオン注入する。次に、ドライブインを行い、深い
Ｐ- ウェル領域３を形成する。
を参照して詳述する。まず図２に示すように、比抵抗
０．０２Ω・ｃｍ以下のＮ+ シリコン基板１を用意し、
その上に１×１０16原子／ｃｍ3 のＮ- エピタキシャル
層２を７〜１５μｍの厚さに形成する。その後、Ｎ- エ
ピタキシャル層２上にマスクとしてのシリコン酸化膜
（図示せず）を７０００オングストローム程度形成す
る。次に、深いＰ- ウエル領域３１、３２形成のために
上記シリコン酸化膜のフォトエッチングを行って、ボロ
ンをイオン注入する。次に、ドライブインを行い、深い
Ｐ- ウェル領域３を形成する。
【００１４】次に、上記シリコン酸化膜を除去し、その
後、フィールド酸化膜として９０００オングストローム
程度の厚いシリコン酸化膜（図示せず）を必要な部位に
形成し、その後、約６００オングストロームのゲート絶
縁膜８を熱酸化法により形成する。次に、ＬＰＣＶＤ法
により５０００〜１００００オングストローム程度堆積
しリン拡散を行ったポリシリコン膜を形成し、その表面
を熱酸化して薄いシリコン酸化膜１３示せず）を形成し
た後、その上に厚さ約１μｍのシリコン酸化膜をＣＶＤ
法により堆積し、これらポリシリコン膜及びシリコン酸
化膜をフォトエッチングしてゲート電極７と、ゲート電
極７の上面を覆うシリコン酸化膜１１とを形成する。
後、フィールド酸化膜として９０００オングストローム
程度の厚いシリコン酸化膜（図示せず）を必要な部位に
形成し、その後、約６００オングストロームのゲート絶
縁膜８を熱酸化法により形成する。次に、ＬＰＣＶＤ法
により５０００〜１００００オングストローム程度堆積
しリン拡散を行ったポリシリコン膜を形成し、その表面
を熱酸化して薄いシリコン酸化膜１３示せず）を形成し
た後、その上に厚さ約１μｍのシリコン酸化膜をＣＶＤ
法により堆積し、これらポリシリコン膜及びシリコン酸
化膜をフォトエッチングしてゲート電極７と、ゲート電
極７の上面を覆うシリコン酸化膜１１とを形成する。
【００１５】次に図３に示すように、熱酸化にて、露出
するゲート絶縁膜８を肥厚させるとともにゲート電極７
の側面にシリコン酸化膜を形成する。この時、ゲート電
極７の端部直下のゲート絶縁膜８は肥厚されてバーズビ
ーク状の比較的厚い肥厚部８０となる。上記熱酸化は約
摂氏９００度、ウエット酸化で行うようにしている。次
に図４に示すように、全面にステップカバ−の良好なＣ
ＶＤシリコン酸化膜１２を１μｍ程度形成する。
するゲート絶縁膜８を肥厚させるとともにゲート電極７
の側面にシリコン酸化膜を形成する。この時、ゲート電
極７の端部直下のゲート絶縁膜８は肥厚されてバーズビ
ーク状の比較的厚い肥厚部８０となる。上記熱酸化は約
摂氏９００度、ウエット酸化で行うようにしている。次
に図４に示すように、全面にステップカバ−の良好なＣ
ＶＤシリコン酸化膜１２を１μｍ程度形成する。
【００１６】次に図５に示すように、ＣＶＤシリコン酸
化膜１１を反応性イオンエッチング（ＲＩＥ）により異
方性エッチングしてゲート電極７の側面にＣＶＤシリコ
ン酸化膜１５によるマスク体１０を形成する。この時、
このマスク体１０の下部にマスク体１０よりも緻密な基
板由来の熱酸化膜からなる突設酸化膜部８１が肥厚部８
０より反ゲート電極側へ伸びて残留する。
化膜１１を反応性イオンエッチング（ＲＩＥ）により異
方性エッチングしてゲート電極７の側面にＣＶＤシリコ
ン酸化膜１５によるマスク体１０を形成する。この時、
このマスク体１０の下部にマスク体１０よりも緻密な基
板由来の熱酸化膜からなる突設酸化膜部８１が肥厚部８
０より反ゲート電極側へ伸びて残留する。
【００１７】次に、フォトリソグラフィによりパターニ
ングをしたマスクを用いて、Ｐ- チャンネルウエル領域
４の表面部にリンをイオン注入してＰ- ウエル領域４の
表面にＮ+ ソース領域５を形成する。次に、上記マスク
を除去した後、ウエル領域４の表面中央部にウエルコン
タクト用のＰ+ 領域６をボロンのイオン注入により形成
する。次に、Ｎ2 雰囲気中でアニールを行い、Ｎ+ ソー
ス領域５及びＰ+ コンタクト領域６を活性化する。アニ
ールを１０００〜１０５０℃で１時間程度行うと、Ｎ+
ソース領域５、Ｐ+ コンタクト領域６のドープ原子が
０．７〜１．２μｍ程度ドライブインされる。なお、Ｎ
+ 領域５のゲート電極側の端部は上記マスクの形状によ
らずマスク体１０の端部位置により規定され、その結
果、ゲート電極下のＤＭＯＳチャンネル長は上記二回の
イオン注入の横方向広がりの差により決定される。
ングをしたマスクを用いて、Ｐ- チャンネルウエル領域
４の表面部にリンをイオン注入してＰ- ウエル領域４の
表面にＮ+ ソース領域５を形成する。次に、上記マスク
を除去した後、ウエル領域４の表面中央部にウエルコン
タクト用のＰ+ 領域６をボロンのイオン注入により形成
する。次に、Ｎ2 雰囲気中でアニールを行い、Ｎ+ ソー
ス領域５及びＰ+ コンタクト領域６を活性化する。アニ
ールを１０００〜１０５０℃で１時間程度行うと、Ｎ+
ソース領域５、Ｐ+ コンタクト領域６のドープ原子が
０．７〜１．２μｍ程度ドライブインされる。なお、Ｎ
+ 領域５のゲート電極側の端部は上記マスクの形状によ
らずマスク体１０の端部位置により規定され、その結
果、ゲート電極下のＤＭＯＳチャンネル長は上記二回の
イオン注入の横方向広がりの差により決定される。
【００１８】次に図７に示すように、全面にＢＰＳＧ膜
からなる層間絶縁膜１２をＣＶＤにより堆積するととも
に、ホトリソ工程により層間絶縁膜１２の所定領域を除
去して、コンタクト用の開口を形成する。次に図１に示
すように、アルミニウムからなるソース電極部９および
ゲートパッド部（図示せず）を形成する。また基板１の
裏面にはドレイン電極（図示せず）を形成する。これに
より、ＤＭＯＳを有する半導体装置が完成する。
からなる層間絶縁膜１２をＣＶＤにより堆積するととも
に、ホトリソ工程により層間絶縁膜１２の所定領域を除
去して、コンタクト用の開口を形成する。次に図１に示
すように、アルミニウムからなるソース電極部９および
ゲートパッド部（図示せず）を形成する。また基板１の
裏面にはドレイン電極（図示せず）を形成する。これに
より、ＤＭＯＳを有する半導体装置が完成する。
【００１９】次に、このＤＭＯＳのゲート電極端部拡大
断面図である図８を参照して各部の寸法関係を説明す
る。マスク体１０の最下部での幅（ゲート電極７の側面
のシリコン酸化膜１８も含む）Ｌ１は、ゲート電極７と
その上のシリコン酸化膜１１とによる積層膜厚すなわ
ち、エピ層２の表面からエッチングバック後のシリコン
酸化膜１１の上面までの距離により決定される。ここで
は約０．５μｍとした。 Ｌ２はゲート絶縁膜８の肥厚
部８０の横方向長さであり、Ｌ３はＮ+ ソース領域５の
横方向拡散長、Ｌ４はＰ- チャンネルウエル領域４の横
方向拡散長である。図８からわかるように、Ｌ３はＬ２
＋Ｌ１以上であること、好ましくはごく僅かに長いこと
が好ましい。Ｌ４−Ｌ３はチャンネル長となる。
断面図である図８を参照して各部の寸法関係を説明す
る。マスク体１０の最下部での幅（ゲート電極７の側面
のシリコン酸化膜１８も含む）Ｌ１は、ゲート電極７と
その上のシリコン酸化膜１１とによる積層膜厚すなわ
ち、エピ層２の表面からエッチングバック後のシリコン
酸化膜１１の上面までの距離により決定される。ここで
は約０．５μｍとした。 Ｌ２はゲート絶縁膜８の肥厚
部８０の横方向長さであり、Ｌ３はＮ+ ソース領域５の
横方向拡散長、Ｌ４はＰ- チャンネルウエル領域４の横
方向拡散長である。図８からわかるように、Ｌ３はＬ２
＋Ｌ１以上であること、好ましくはごく僅かに長いこと
が好ましい。Ｌ４−Ｌ３はチャンネル長となる。
【００２０】また、ｔ２は肥厚部８０の最大厚さでここ
では０．２μｍとしている。ｔ１はゲート絶縁膜８の厚
さである。以下、このゲート電極側面をＲＩＥで形成し
たマスク体１０で覆うＤＭＯＳの特徴を説明する。この
ＤＭＯＳでは、マスク体１０の外端部からダブルドープ
された不純物イオンの横方向拡散が始まるので、従来の
ようにゲート電極の端部から上記横方向拡散が始まる場
合に比べて、諸条件を同じとすればこのＮ+ ソース領域
５の横方向広がりが少ない分だけＤＭＯＳセルの横方向
寸法が短縮され、その分、ＤＭＯＳ集積度が上がり、オ
ン抵抗が低減できる。
では０．２μｍとしている。ｔ１はゲート絶縁膜８の厚
さである。以下、このゲート電極側面をＲＩＥで形成し
たマスク体１０で覆うＤＭＯＳの特徴を説明する。この
ＤＭＯＳでは、マスク体１０の外端部からダブルドープ
された不純物イオンの横方向拡散が始まるので、従来の
ようにゲート電極の端部から上記横方向拡散が始まる場
合に比べて、諸条件を同じとすればこのＮ+ ソース領域
５の横方向広がりが少ない分だけＤＭＯＳセルの横方向
寸法が短縮され、その分、ＤＭＯＳ集積度が上がり、オ
ン抵抗が低減できる。
【００２１】またこの実施例では、アルミ電極とＮ+ ソ
ース領域５との接触面の端からＮ+ソース領域５とＰ-
チャンネルウエル領域４との境界までの距離が減るの
で、このＮ+ ソース領域５の距離縮小分だけ抵抗が低減
される。更にこの実施例では、上記Ｎ+ ソース領域５の
距離縮小分だけゲート電極７直下のＮ- エピ層の横幅、
引いてはそこに形成される縦チャンネル部の横幅が増大
するので、この部位における抵抗損失を低減できる。
ース領域５との接触面の端からＮ+ソース領域５とＰ-
チャンネルウエル領域４との境界までの距離が減るの
で、このＮ+ ソース領域５の距離縮小分だけ抵抗が低減
される。更にこの実施例では、上記Ｎ+ ソース領域５の
距離縮小分だけゲート電極７直下のＮ- エピ層の横幅、
引いてはそこに形成される縦チャンネル部の横幅が増大
するので、この部位における抵抗損失を低減できる。
【００２２】更にこの実施例では、従来構造上低減困難
であったゲート／ソース容量を削減できる。すなわちこ
の実施例ではマスク体１０の底部横幅だけゲート電極７
とソース領域５とのオーバーラップが減り、それだけゲ
ート／ソース容量すなわち装置の入力容量が減り、高速
駆動することができるという優れた効果を奏することが
でき、更に、ゲート電極７とソース領域５との間に挟ま
れるゲート絶縁膜８の肥厚部８０の厚さが増大した分だ
け、ゲート絶縁膜中における電界集中が緩和され、耐圧
が向上する。
であったゲート／ソース容量を削減できる。すなわちこ
の実施例ではマスク体１０の底部横幅だけゲート電極７
とソース領域５とのオーバーラップが減り、それだけゲ
ート／ソース容量すなわち装置の入力容量が減り、高速
駆動することができるという優れた効果を奏することが
でき、更に、ゲート電極７とソース領域５との間に挟ま
れるゲート絶縁膜８の肥厚部８０の厚さが増大した分だ
け、ゲート絶縁膜中における電界集中が緩和され、耐圧
が向上する。
【００２３】図９にＰ- 基板の表面にゲート絶縁膜を介
してゲート電極を設けた場合におけるゲート電極の端部
における電界集中のシミュレーション結果を図示する。
ゲート絶縁膜が厚いと電界集中が緩和され、その分、耐
圧が向上することがわかる。以下、この装置の作動を説
明する。電極部９を接地し、基板１を不図示の電極部及
び負荷を通じて正電位電源に接続する。ゲート電極７に
正の制御電圧を印加すると、ソース領域５はウエル領域
４表面のチャンネルを通じて、Ｎ+ 基板１に導通する。
なお、ウエル領域４はソース領域５と同一電位にバイア
スされている。
してゲート電極を設けた場合におけるゲート電極の端部
における電界集中のシミュレーション結果を図示する。
ゲート絶縁膜が厚いと電界集中が緩和され、その分、耐
圧が向上することがわかる。以下、この装置の作動を説
明する。電極部９を接地し、基板１を不図示の電極部及
び負荷を通じて正電位電源に接続する。ゲート電極７に
正の制御電圧を印加すると、ソース領域５はウエル領域
４表面のチャンネルを通じて、Ｎ+ 基板１に導通する。
なお、ウエル領域４はソース領域５と同一電位にバイア
スされている。
【００２４】尚本発明は、記載の実施例に限定されるも
のではなく、例えば、ＩＧＢＴ等においても適用可能で
あることは、言うまでもない。
のではなく、例えば、ＩＧＢＴ等においても適用可能で
あることは、言うまでもない。
【図１】本発明の一実施例を示す断面図、
【図２】図１の装置の製造プロセスを示す断面図、
【図３】図１の装置の製造プロセスを示す断面図、
【図４】図１の装置の製造プロセスを示す断面図、
【図５】図１の装置の製造プロセスを示す断面図、
【図６】図１の装置の製造プロセスを示す断面図、
【図７】図１の装置の製造プロセスを示す断面図、
【図８】図１の装置のゲート電極端部の部分拡大断面
図、
図、
【図９】図１のゲート電極端部における電界強度のシミ
ュレーション結果を示すグラフ、
ュレーション結果を示すグラフ、
【図１０】従来のＤＭＯＳの断面図、
【図１１】本出願人の出願中のＤＭＯＳの断面図、
１はＮ+ シリコン基板（半導体基板）、２はＮ- エピ
層、３はＰ- ウエル領域４はＰ- チャンネルウエル領
域、５はＮ+ ソース領域、７はゲート電極、８はゲート
絶縁膜、８０は肥厚部（ゲート絶縁膜の厚肉部）、８１
は突設酸化膜部（側壁絶縁部材）、１０はマスク体（側
壁絶縁部材）
層、３はＰ- ウエル領域４はＰ- チャンネルウエル領
域、５はＮ+ ソース領域、７はゲート電極、８はゲート
絶縁膜、８０は肥厚部（ゲート絶縁膜の厚肉部）、８１
は突設酸化膜部（側壁絶縁部材）、１０はマスク体（側
壁絶縁部材）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 都築 康明 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 平１−270359（ＪＰ，Ａ) 特開 平４−74438（ＪＰ，Ａ) 特開 昭62−26859（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336
Claims (5)
- 【請求項１】第１導電型の半導体基板上にゲート絶縁膜
を形成し、前記ゲート絶縁膜上にゲート電極を形成する
ゲート電極形成工程と、 前記ゲート電極をマスクに用いて不純物ドープすること
により、前記半導体基板表面部に前記ゲート電極下方に
達する第２導電型のウエル領域を形成するウエル形成工
程と、 前記ゲート電極をマスクに用いて不純物ドープすること
により、前記ウエル領域表面部に前記ウエル領域より浅
く前記ゲート電極下方に達する第１導電型のソース領域
を形成するソース形成工程とを含み、さらに、 前記ゲート電極形成後の前記半導体基板表面を酸化する
ことにより、前記ゲート電極の端部直下に位置する前記
ゲート絶縁膜を、前記ゲート電極の中央部直下に位置す
る領域より肥厚させるゲート絶縁膜端部肥厚工程と、 前記ゲート電極の側面に所定幅の側壁絶縁部材を配置す
る側壁絶縁部材形成工程とを具備し、 前記ソース形成工程は、前記ゲート電極および前記側壁
絶縁部材をマスクに用いて不純物ドープすることによ
り、前記ソース領域を形成する工程であることを特徴と
する半導体装置の製造方法。 - 【請求項２】前記側壁絶縁部材形成工程は、前記半導体
基板および前記ゲート電極上に絶縁膜を形成し、該絶縁
膜を反応性イオンエッチングすることで前記ゲート電極
の側面に前記所定幅で被着する前記側壁絶縁部材を供す
る工程を含むことを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】前記ゲート絶縁膜端部肥厚工程は、前記半
導体基板表面の前記ゲート電極が配置されていない領域
上にも前記ゲート絶縁膜の肥厚部と連続する厚肉の酸化
膜を形成する工程であることを特徴とする請求項１又は
２記載の半導体装置の製造方法。 - 【請求項４】前記ゲート絶縁膜端部肥厚工程は、前記ゲ
ート電極の側面上に酸化膜を形成するとともに前記半導
体基板表面の前記ゲート電極が配置されていない領域上
にも前記ゲート絶縁膜の肥厚部と連続する厚肉の酸化膜
を形成する工程であり、 前記側壁絶縁部材形成工程は、前記絶縁膜に加え、前記
半導体基板表面の前記ゲート電極が配置されていない領
域上に形成された前記厚肉の酸化膜をエッチングするこ
とにより前記ゲート電極の側面に前記所定幅で被着され
る前記側壁絶縁部材を供する工程を含むことを特徴とす
る請求項２記載の半導体装置の製造方法。 - 【請求項５】前記ウエル形成工程は、前記ゲート電極お
よび前記側壁絶縁部材をマスクに用いて不純物ドープす
ることにより、前記ウエル領域を形成する工程であるこ
とを特徴とする請求項１乃至４のいずれかに記載の半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4073696A JP2988111B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
| US08/469,622 US5798550A (en) | 1990-10-01 | 1995-06-06 | Vertical type semiconductor device and gate structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4073696A JP2988111B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275691A JPH05275691A (ja) | 1993-10-22 |
| JP2988111B2 true JP2988111B2 (ja) | 1999-12-06 |
Family
ID=13525641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4073696A Expired - Fee Related JP2988111B2 (ja) | 1990-10-01 | 1992-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2988111B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351009B1 (en) | 1999-03-01 | 2002-02-26 | Fairchild Semiconductor Corporation | MOS-gated device having a buried gate and process for forming same |
| JP4904673B2 (ja) * | 2004-02-09 | 2012-03-28 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP5217064B2 (ja) * | 2007-07-23 | 2013-06-19 | ミツミ電機株式会社 | Ｄｍｏｓ型半導体装置及びその製造方法 |
| CN112510080B (zh) * | 2020-11-30 | 2023-06-06 | 西安微电子技术研究所 | 一种抗单粒子高压mos场效应晶体管的辐射加固结构和制备方法 |
| CN113066867B (zh) * | 2021-03-15 | 2022-09-09 | 无锡新洁能股份有限公司 | 高可靠的碳化硅mosfet器件及其工艺方法 |
-
1992
- 1992-03-30 JP JP4073696A patent/JP2988111B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05275691A (ja) | 1993-10-22 |
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