CN113066867B - 高可靠的碳化硅mosfet器件及其工艺方法 - Google Patents
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Abstract
本发明提供一种高可靠的碳化硅MOSFET器件，包括N+型漏极06和漏极金属09，在N+型漏极06上设有N型外延层04作为MOSFET器件的漂移区，在N型外延层04上方设有两个P型体区03，在P型体区03内设有N+型源极02，在N+型源极02外侧设有P+型源极01，在N型外延层04表面还设有栅极氧化层10，栅极氧化层10起始并终于两个相邻的N+型源极02上方，栅极氧化层10上方设有栅极多晶硅05，N+型源极02和P+型源极01表面还设有源极金属08，源极金属08和栅极多晶硅05之间设有绝缘介质层07隔离；P型体区03由两次P型注入形成，第一P型体区03a的结深比第二P型体区03b的结深浅，且第一P型体区03a的注入宽度大于第二P型体区03b的注入宽度。提升了SiC器件的短路能力。
Description
技术领域
本发明涉及一种半导体器件，尤其是一种高可靠的碳化硅功率半导体器件。
背景技术
碳化硅（SiC）作为第三代半导体材料，与现有的硅材料相比，具有禁带宽度宽，临界击穿电场高，饱和漂移速度高等优势，以SiC材料制备的MOSFET器件，与相同耐压水平的硅基MOSFET相比，又具有导通电阻低，尺寸小，开关速度快等优势。
MOSFET器件一般作为大功率的开关器件在电路中使用，对于开关器件，一般在开启时处于线性区，即器件处于低导通电压高导通电流的模式；而当开关关闭时，器件处于截至区，此时器件两端能承受高电压且只有极小的漏电流。因此，在器件正常工作情况下，MOSFET器件不会同时承担高压和大电流。然而，一旦器件发生短路，MOSFET器件会被强制工作在器件饱和区，两端就同时承受高压和大电流，此时器件极易由于过热而失效。
为了防止MOSFET器件在应用中发生短路进而引起热失效，一般会在应用中设置短路保护电路。然而，即使存在短路保护电路，从MOSFET器件发生短路，到短路保护电路识别到器件短路并关闭MOSFET器件，也需要一定的时间（微秒级别），在这段时间内，需要确保MOSFET器件不会发生热失效。
对于SiC MOSFET器件而言，其器件尺寸会比同规格的硅基器件更小，且其漂移区厚度可以更薄，以上因素意味着SiC MOSFET器件会比硅基MOSFET器件在短路时更容易产生热点，进而引发热失效。因此，对于SiC MOSFET器件，增强其短路能力，提高其短路时间，对于其在应用中高可靠的使用至关重要。
发明内容
本发明的目的在于提供一种高可靠的碳化硅MOSFET器件及其工艺方法，克服现有技术中SiC器件短路能力不足的问题，提升SiC器件的短路能力。
为实现以上技术目的，本发明采用的技术方案是：
第一方面，本发明的实施例提出一种高可靠的碳化硅MOSFET器件，包括N+型漏极06和形成于N+型漏极06背面的漏极金属09，在所述N+型漏极06上设有N型外延层04作为MOSFET器件的漂移区，在所述N型外延层04上方设有两个相间隔的P型体区03，在所述P型体区03内设有N+型源极02，在所述N+型源极02外侧设有P+型源极01，在所述N型外延层04表面还设有栅极氧化层10，所述栅极氧化层10起始并终于两个相邻的N+型源极02上方，所述栅极氧化层10上方设有栅极多晶硅05，所述N+型源极02和P+型源极01表面还设有源极金属08，所述源极金属08和栅极多晶硅05之间设有绝缘介质层07隔离，其特征在于，
所述P型体区03由两次P型注入形成，所述两次P型注入分别形成第一P型体区03a和第二P型体区03b，所述第一P型体区03a的结深比所述第二P型体区03b的结深浅，且所述第一P型体区03a的注入宽度大于所述第二P型体区03b的注入宽度。
第二方面，本发明的实施例提出一种实现高可靠的碳化硅MOSFET器件的工艺方法，包括如下步骤：
步骤一：选取N+型衬底材料作为N+型漏极06，并外延生长N型外延层04；
步骤二：在所述N型外延层04表面淀积氮化硅11，利用掩膜窗口，刻蚀出第一P型体区03a的注入窗口并注入铝离子形成第一P型体区03a；
步骤三：在上述第一P型体区03a注入窗口的基础上，进一步淀积设定厚度的氮化硅11，然后再刻蚀掉设定深度的氮化硅11即形成第二P型体区03b的注入窗口，接着注入铝离子形成第二P型体区03b；
步骤四：在上述第二P型体区03b注入窗口的基础上，再淀积设定厚度的氮化硅11，然后接着刻蚀掉设定深度的氮化硅11形成N+型源极02的注入窗口，注入氮离子形成N+型源极02；
步骤五：去除上一步骤的氮化硅之后再淀积一层氮化硅11，利用掩膜窗口，刻蚀出P+型源极01的注入窗口，注入铝离子形成P+型源极01；再去除N型外延层04表面的氮化硅11；
步骤六：在N型外延层04表面生长栅极氧化层10并淀积栅极多晶硅05，并利用掩膜窗口将多余的栅极氧化层和栅极多晶硅刻蚀掉，露出N+型源极和P+型源极的表面；
步骤七：在器件正面淀积绝缘介质层07，然后在绝缘介质层07上选择性刻蚀出通孔用于实现源极金属08与N+型源极02和P+型源极01连接，接着在器件正面和背面淀积金属并在正面选择性刻蚀金属，形成源极金属08、漏极金属09。
第三方面，本发明的实施例提出一种实现高可靠的碳化硅MOSFET器件的工艺方法，包括如下步骤：
步骤一：选取N+型衬底材料作为N+型漏极06，并外延生长N型外延层04；
步骤二：在所述N型外延层04表面淀积氮化硅11，利用掩膜窗口，刻蚀出第一P型体区03a的注入窗口并注入铝离子形成第一P型体区03a；
步骤三：去除上一步骤的氮化硅之后再淀积一层氮化硅11，利用掩膜窗口，刻蚀出第二P型体区03b的注入窗口，注入铝离子形成P型体区03；
步骤四：在上述第二P型体区03b注入窗口的基础上，再淀积设定厚度的氮化硅11，然后接着刻蚀掉设定深度的氮化硅11形成N+型源极02的注入窗口，注入氮离子形成N+型源极02；
步骤五：去除上一步骤的氮化硅之后再淀积一层氮化硅11，利用掩膜窗口，刻蚀出P+型源极01的注入窗口，注入铝离子形成P+型源极01；再去除N型外延层04表面的氮化硅11；
步骤六：在N型外延层04表面生长栅极氧化层10并淀积栅极多晶硅05，并利用掩膜窗口将多余的栅极氧化层和栅极多晶硅刻蚀掉，露出N+型源极和P+型源极的表面；
步骤七：在器件正面淀积绝缘介质层07，然后在绝缘介质层07上选择性刻蚀出通孔用于实现源极金属08与N+型源极02和P+型源极01连接，接着在器件正面和背面淀积金属并在正面选择性刻蚀金属，形成源极金属08、漏极金属09。
与现有技术相比，本发明的主要优点如下：
第一P型体区与栅极及位于这两者之间的N型体区可以看成是一个JFET器件，当器件处于饱和状态时，JFET器件的沟道会被夹断，从而减小了器件的饱和电流，器件在一旦发生短路时，短路电流也会相应减小，从而降低了器件的发热量，发生热失效的几率也会降低。
此外，由于第一P型体区会比第二P型体区更为突入中间的N型漂移区中，因而第一P型体区还能够有效缓解N型漂移区的表面电场，从而提高器件栅氧的可靠性。
附图说明
附图1为本发明提供的一种高可靠的碳化硅MOSFET器件的剖面结构示意图。
附图2为传统的碳化硅MOSFET器件的剖面图。
附图3为本发明结构形成外延层后的剖面结构示意图。
附图4为本发明结构形成第一P型体区后的剖面结构示意图。
附图5为本发明结构形成第一P型体区后继续淀积氮化硅的剖面结构示意图。
附图6为本发明结构形成第一P型体区和第二P型体区后的剖面结构示意图。
附图7为本发明结构形成N+型源极后的剖面结构示意图。
附图8为本发明结构形成P+型源极后的剖面结构示意图。
附图9为本发明结构形成栅极氧化层和栅极多晶硅后的剖面结构示意图。
附图10为本发明结构和传统结构的饱和电流对比图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。
为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
作为本发明的第一实施例，提出一种高可靠的碳化硅MOSFET器件，如图1所示，包括N+型漏极06和形成于N+型漏极06背面的漏极金属09，在所述N+型漏极06上设有N型外延层04作为MOSFET器件的漂移区，在所述N型外延层04上方设有两个相间隔的P型体区03，在所述P型体区03内设有N+型源极02，在所述N+型源极02外侧设有P+型源极01，在所述N型外延层04表面还设有栅极氧化层10，所述栅极氧化层10起始并终于两个相邻的N+型源极02上方，所述栅极氧化层10上方设有栅极多晶硅05，所述N+型源极02和P+型源极01表面还设有源极金属08，所述源极金属08和栅极多晶硅05之间设有绝缘介质层07隔离，其特征在于，所述P型体区03由两次P型注入形成，所述两次P型注入分别形成第一P型体区03a和第二P型体区03b，所述第一P型体区03a的结深比所述第二P型体区03b的结深浅，且所述第一P型体区03a的注入宽度大于所述第二P型体区03b的注入宽度；
作为本发明的第二实施例，提供了一种实现高可靠的碳化硅MOSFET器件的工艺方法，该工艺方法可以用一层光刻板同时实现第一P型体区，第二P型体区以及N型源极的注入窗口，极大的节约了工艺成本，包括如下步骤：
如附图3所示，步骤一：选取N+型衬底材料作为N+型漏极06，并外延生长N型外延层04；
如附图4所示，步骤二：在所述N型外延层04表面淀积氮化硅11，利用掩膜窗口（即用于形成第一P型体区，第二P型体区以及N型源极的注入窗口的光刻板），刻蚀出第一P型体区03a的注入窗口并注入铝离子形成第一P型体区03a；
如附图5、附图6所示，步骤三：在上述第一P型体区03a注入窗口的基础上，进一步淀积设定厚度的氮化硅11，然后再刻蚀掉设定深度的氮化硅11即形成第二P型体区03b的注入窗口，接着注入铝离子形成第二P型体区03b；
如附图7所示，步骤四：在上述第二P型体区03b注入窗口的基础上，再淀积设定厚度的氮化硅11，然后接着刻蚀掉设定深度的氮化硅11形成N+型源极02的注入窗口，注入氮离子形成N+型源极02；
如附图8所示，步骤五：去除上一步骤的氮化硅之后再淀积一层氮化硅11，利用掩膜窗口，刻蚀出P+型源极01的注入窗口，注入铝离子形成P+型源极01；再去除N型外延层04表面的氮化硅11；
如附图9所示，步骤六：在N型外延层04表面生长栅极氧化层10并淀积栅极多晶硅05，并利用掩膜窗口将多余的栅极氧化层和栅极多晶硅刻蚀掉，露出N+型源极02和P+型源极01的表面；
如附图1所示，步骤七：在器件正面淀积绝缘介质层07，然后在绝缘介质层07上选择性刻蚀出通孔用于实现源极金属08与N+型源极02和P+型源极01连接，接着在器件正面和背面淀积金属并在正面选择性刻蚀金属，形成源极金属08、漏极金属09；
作为本发明的第三实施例，提供了一种实现高可靠的碳化硅MOSFET器件的工艺方法，该工艺方法的第一P型体区和第二P型体区分别用了两块光刻板，包括如下步骤：
如附图3所示，步骤一：选取N+型衬底材料作为N+型漏极06，并外延生长N型外延层04；
如附图4所示，步骤二：在所述N型外延层04表面淀积氮化硅11，利用掩膜窗口（即用于形成第一P型体区的注入窗口的光刻板），刻蚀出第一P型体区03a的注入窗口并注入铝离子形成第一P型体区03a；
如附图6所示，步骤三：去除上一步骤的氮化硅之后再淀积一层氮化硅11，利用掩膜窗口（即用于第二P型体区以及N型源极的注入窗口的光刻板），刻蚀出第二P型体区03b的注入窗口，注入铝离子形成P型体区03；
如附图7所示，步骤四：在上述第二P型体区03b注入窗口的基础上，再淀积设定厚度的氮化硅11，然后接着刻蚀掉设定深度的氮化硅11形成N+型源极02的注入窗口，注入氮离子形成N+型源极02；
如附图8所示，步骤五：去除上一步骤的氮化硅之后再淀积一层氮化硅11，利用掩膜窗口，刻蚀出P+型源极01的注入窗口，注入铝离子形成P+型源极01；再去除N型外延层04表面的氮化硅11；
如附图9所示，步骤六：在N型外延层04表面生长栅极氧化层10并淀积栅极多晶硅05，并利用掩膜窗口将多余的栅极氧化层和栅极多晶硅刻蚀掉，露出N+型源极02和P+型源极01的表面；
如附图1所示，步骤七：在器件正面淀积绝缘介质层07，然后在绝缘介质层07上选择性刻蚀出通孔用于实现源极金属08与N+型源极02和P+型源极01连接，接着在器件正面和背面淀积金属并在正面选择性刻蚀金属，形成源极金属08、漏极金属09；
本发明的工作原理：
本发明的第一P型体区可通过两种工艺方法实现；其一是通过P型体区的阻挡层（通常为氮化硅或者氧化硅）进行若干次的淀积和刻蚀完成，参照附图4～附图7所示，第一次淀积和刻蚀形成了第一P型体区的注入窗口，第二次淀积和刻蚀建立在第一次的基础上，并形成第二P型体区的注入窗口，最后一次的淀积和刻蚀则形成了N型源极的注入窗口；以上过程只使用了一次光刻，极大程度的节省了工艺成本。其二是在刻蚀第二P型体区的注入窗口时，额外再用一块第二P型体区的光刻板，如附图4，图6和图7所示。
以上两种工艺方法均可以实现如附图1所示的本发明结构，第一P型体区比第二P型体区更宽，第一P型体区和栅极以及这两者之间的N型漂移区可以看成是JFET器件，在器件导通时，电子从N+型源极经第二P型体区流出，在经过N型漂移区最终流入漏极，器件饱和时，漏压VDS较高，上述JFET器件将沟道夹断，使得器件的导通电流提前饱和并不再增加，因而降低了器件发生短路时的短路电流，提高了器件的短路能力。
除此之外，对于MOSFET功率器件，漏极在承受高压时，N型漂移区会和P型体区和栅极形成耗尽区以承担高压，在N型漂移区靠近器件表面的中心区域内，N型漂移区只能和栅极形成耗尽区，因此此处的表面电场一般较高；对于本发明结构，第一P型体区可以和中间的N型漂移区耗尽，这可以在一定程度上缓解器件的表面电场，优化器件的可靠性。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的两种实施方式，实际的结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。
Claims (3)
1.一种碳化硅MOSFET器件，包括N+型漏极(06)和形成于N+型漏极(06)背面的漏极金属(09)，在所述N+型漏极(06)上设有N型外延层(04)作为MOSFET器件的漂移区，在所述N型外延层(04)上方设有两个相间隔的P型体区(03)，在所述P型体区(03)内设有N+型源极(02)，在所述N+型源极(02)外侧设有P+型源极(01)，在所述N型外延层(04)表面还设有栅极氧化层(10)，所述栅极氧化层(10)起始并终于两个相邻的N+型源极(02)上方，所述栅极氧化层(10)上方设有栅极多晶硅(05)，所述N+型源极(02)和P+型源极(01)表面还设有源极金属(08)，所述源极金属(08)和栅极多晶硅(05)之间设有绝缘介质层(07)隔离，其特征在于，
所述P型体区(03)由两次P型注入形成，所述两次P型注入分别形成第一P型体区(03a)和第二P型体区(03b)，所述第二P型体区(03b)的上表面位于N型外延层(04)表面，第二P型体区(03b)的下表面在N型外延层(04)的深度大于所述N+型源极(02)在所述N型外延层(04)的深度，所述第一P型体区(03a)的上表面比第二P型体区(03b)的上表面更深，所述第一P型体区(03a)的下表面比第二P型体区(03b)的下表面更浅，且所述第一P型体区(03a)的注入宽度大于所述第二P型体区(03b)的注入宽度；所述第二P型体区（03b）一侧延伸至栅极多晶硅（05）下方的N型外延层（04）中，另一侧延伸至P+型源极（01）下方区域。
2.一种实现碳化硅MOSFET器件的工艺方法，用于实现如权利要求1所述的碳化硅MOSFET器件，其特征在于，包括如下步骤：
步骤一：选取N+型衬底材料作为N+型漏极(06)，并外延生长N型外延层(04)；
步骤二：在所述N型外延层(04)表面淀积氮化硅(11)，利用掩膜窗口，刻蚀出第一P型体区(03a)的注入窗口并注入铝离子形成第一P型体区(03a)；
步骤三：在上述第一P型体区(03a)注入窗口的基础上，进一步淀积设定厚度的氮化硅(11)，然后再刻蚀掉设定深度的氮化硅(11)即形成第二P型体区(03b)的注入窗口，接着注入铝离子形成第二P型体区(03b)；
步骤四：在上述第二P型体区(03b)注入窗口的基础上，再淀积设定厚度的氮化硅(11)，然后接着刻蚀掉部分氮化硅(11)形成N+型源极(02)的注入窗口，注入氮离子形成N+型源极(02)；
步骤五：去除上一步骤的氮化硅之后再淀积一层氮化硅(11)，利用掩膜窗口，刻蚀出P+型源极(01)的注入窗口，注入铝离子形成P+型源极(01)；再去除N型外延层(04)表面的氮化硅(11)；
步骤六：在N型外延层(04)表面生长栅极氧化层(10)并淀积栅极多晶硅(05)，并利用掩膜窗口将多余的栅极氧化层和栅极多晶硅刻蚀掉，露出N+型源极(02)和P+型源极(01)的表面；
步骤七：在器件正面淀积绝缘介质层(07)，然后在绝缘介质层(07)上选择性刻蚀出通孔用于实现源极金属(08)与N+型源极(02)和P+型源极(01)连接，接着在器件正面和背面淀积金属并在正面选择性刻蚀金属，形成源极金属(08)、漏极金属(09)。
3.一种实现碳化硅MOSFET器件的工艺方法，用于实现如权利要求1所述的碳化硅MOSFET器件，其特征在于，包括如下步骤：
步骤一：选取N+型衬底材料作为N+型漏极(06)，并外延生长N型外延层(04)；
步骤二：在所述N型外延层(04)表面淀积氮化硅(11)，利用掩膜窗口，刻蚀出第一P型体区(03a)的注入窗口并注入铝离子形成第一P型体区(03a)；
步骤三：去除上一步骤的氮化硅之后再淀积一层氮化硅(11)，利用掩膜窗口，刻蚀出第二P型体区(03b)的注入窗口，注入铝离子形成P型体区(03)；
步骤四：在上述第二P型体区(03b)注入窗口的基础上，再淀积设定厚度的氮化硅(11)，然后接着刻蚀掉部分氮化硅(11)形成N+型源极(02)的注入窗口，注入氮离子形成N+型源极(02)；
步骤五：去除上一步骤的氮化硅之后再淀积一层氮化硅(11)，利用掩膜窗口，刻蚀出P+型源极(01)的注入窗口，注入铝离子形成P+型源极(01)；再去除N型外延层(04)表面的氮化硅(11)；
步骤六：在N型外延层(04)表面生长栅极氧化层(10)并淀积栅极多晶硅(05)，并利用掩膜窗口将多余的栅极氧化层和栅极多晶硅刻蚀掉，露出N+型源极(02)和P+型源极(01)的表面；
步骤七：在器件正面淀积绝缘介质层(07)，然后在绝缘介质层(07)上选择性刻蚀出通孔用于实现源极金属(08)与N+型源极(02)和P+型源极(01)连接，接着在器件正面和背面淀积金属并在正面选择性刻蚀金属，形成源极金属(08)、漏极金属(09)。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275691A (ja) * | 1992-03-30 | 1993-10-22 | Nippondenso Co Ltd | 半導体装置及びその製造方法 |
| CN1360735A (zh) * | 1999-05-25 | 2002-07-24 | 理查德·K·威廉斯 | 具有多厚度栅极氧化层的槽型半导体器件及其制造方法 |
| CN101536163A (zh) * | 2005-06-10 | 2009-09-16 | 飞兆半导体公司 | 电荷平衡场效应晶体管 |
| CN102194883A (zh) * | 2010-03-19 | 2011-09-21 | 株式会社东芝 | 半导体器件及其制造方法 |
| CN103681256A (zh) * | 2013-08-27 | 2014-03-26 | 厦门天睿电子有限公司 | 一种新型碳化硅mosfet器件及其制作方法 |
| CN108701713A (zh) * | 2015-10-01 | 2018-10-23 | D3半导体有限公司 | 在垂直功率半导体装置中的源极－栅极区域架构 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10233515A (ja) * | 1996-12-19 | 1998-09-02 | Toshiba Corp | ショットキーバリア半導体装置とその製造方法 |
| JP3692063B2 (ja) * | 2001-03-28 | 2005-09-07 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6765247B2 (en) * | 2001-10-12 | 2004-07-20 | Intersil Americas, Inc. | Integrated circuit with a MOS structure having reduced parasitic bipolar transistor action |
| JP5470254B2 (ja) * | 2008-08-26 | 2014-04-16 | 本田技研工業株式会社 | 接合型半導体装置およびその製造方法 |
| US8039897B2 (en) * | 2008-12-19 | 2011-10-18 | Fairchild Semiconductor Corporation | Lateral MOSFET with substrate drain connection |
| US7781835B2 (en) * | 2009-01-12 | 2010-08-24 | Fairchild Semiconductor Corporation | Lateral drain MOSFET with improved clamping voltage control |
| WO2018000223A1 (zh) * | 2016-06-29 | 2018-01-04 | 黄嘉杰 | 一种绝缘栅双极型晶体管结构及其制造方法 |
| US10529804B2 (en) * | 2017-08-21 | 2020-01-07 | Texas Instruments Incorporated | Integrated circuit, LDMOS with trapezoid JFET, bottom gate and ballast drift and fabrication method |
-
2021
- 2021-03-15 CN CN202110274452.9A patent/CN113066867B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275691A (ja) * | 1992-03-30 | 1993-10-22 | Nippondenso Co Ltd | 半導体装置及びその製造方法 |
| CN1360735A (zh) * | 1999-05-25 | 2002-07-24 | 理查德·K·威廉斯 | 具有多厚度栅极氧化层的槽型半导体器件及其制造方法 |
| CN101536163A (zh) * | 2005-06-10 | 2009-09-16 | 飞兆半导体公司 | 电荷平衡场效应晶体管 |
| CN102194883A (zh) * | 2010-03-19 | 2011-09-21 | 株式会社东芝 | 半导体器件及其制造方法 |
| CN103681256A (zh) * | 2013-08-27 | 2014-03-26 | 厦门天睿电子有限公司 | 一种新型碳化硅mosfet器件及其制作方法 |
| CN108701713A (zh) * | 2015-10-01 | 2018-10-23 | D3半导体有限公司 | 在垂直功率半导体装置中的源极－栅极区域架构 |
Also Published As
| Publication number | Publication date |
|---|---|
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